JP3359615B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に差動型センスアンプを備えたフラッ
シュメモリ装置等を構成する不揮発性半導体記憶装置に
関する。

【０００２】

【従来の技術】近年、高速性が要求される不揮発性半導
体記憶装置に対して、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）等で用いられる折り返しビット線方式
が提案されている。折り返しビット線方式はビット線と
ダミービット線とをセンスアンプに対して並列に接続
し、ビット線と接続されたメモリセルの情報と、ダミー
ビット線と接続されたダミーセルの基準情報とを相互に
比較してその差分電位を増幅することにより読み出し動
作を行なう方法であり、特開平６−２９０５９１号公報
や特開平８−２０３２９１号公報等にも開示されてい
る。

【０００３】この折り返しビット線方式は、従来の開放
型ビット線方式と比べて、耐雑音性及び低電力特性に優
れているため、動作の高速性を求められる回路において
は特に有効である。

【０００４】

【発明が解決しようとする課題】本願発明者らは、前記
従来の折り返しビット線方式を用いた不揮発性半導体記
憶装置に対して種々検討を行なった結果、以下のような
問題点を見い出している。すなわち、従来の折り返しビ
ット線方式においては、メモリセルからデータを読み出
す際に、ビット線とダミービット線との間に容量の不均
衡が生じることにより、高速で且つ正確な読み出し動作
が困難となるという問題である。

【０００５】図７は特開平８−２０３２９１号公報に開
示されている折り返しビット線構造を持つ不揮発性半導
体記憶装置の回路構成を示している。図７に示すよう
に、センスアンプ３０と、一端がセンスアンプ３０と転
送ゲート３３を介して接続され、他端がプリチャージ用
転送ゲート１１Ｐと接続されたビット線ＢＬと、一端が
センスアンプ３０と転送ゲート３４を介して接続され、
他端がプリチャージ用転送ゲート２１Ｐと接続されたビ
ット相補線ＢＬＢとを有している。ビット線ＢＬには、
第１の選択ゲート１１Ｓを介して第１のメモリセルブロ
ック１１０ａが接続され、ビット相補線ＢＬＢには、第
２の選択ゲート２２Ｓを介して第２のメモリセルブロッ
ク１２０ａが接続されている。

【０００６】第１のメモリセルブロック１１０ａは、そ
れぞれが直列に接続され且つワード線ＷＬ１ａ〜ＷＬ４
ａとそれぞれ接続される４つのメモリセルＭ１１ａ〜Ｍ
１４ａからなり、第２のメモリセルブロック１２０ａ
は、それぞれが直列に接続され且つワード線ＷＬ１ａ〜
ＷＬ４ａとそれぞれ接続される４つのメモリセルＭ２１
ａ〜Ｍ２４ａから構成される。また、第１のメモリセル
ブロック１１０ａと同一構成の第３のメモリセルブロッ
ク１１０ｂが第３の選択ゲート１２Ｓを介してビット線
ＢＬと接続され、第２のメモリセルブロック１２０ａと
同一構成の第４のメモリセルブロック１２０ｂが第４の
選択ゲート２３Ｓを介してビット相補線ＢＬＢと接続さ
れている。

【０００７】さらに、第１のメモリセルブロック１１０
ａと同一構成の第１のダミーセルブロック１１０Ｄが第
１のダミー選択ゲート１１Ｄを介してビット線ＢＬと接
続されると共に、第１のダミーセルブロック１１０Ｄと
同一構成の第２のダミーセルブロック１２０Ｄが第２の
ダミー選択ゲート２１Ｄを介してビット相補線ＢＬＢと
接続されている。

【０００８】以下、このような構成を採る不揮発性半導
体記憶装置の読み出し動作を簡単に説明する。

【０００９】例えば、複数のメモリセルのうち、第３の
メモリセルブロック１１０ｂのメモリセルＭ１４ｂから
該メモリセルＭ１４ｂが保持する情報を読み出すとす
る。このときの基準情報（基準電位）はダミーセルＭ２
１Ｄ、Ｍ２２Ｄからセンスアンプ３０に供給される。こ
こで、メモリセルＭ１４ｂの情報は書き込み状態、すな
わちメモリセルのしきい値電圧が１Ｖと２Ｖとの間で且
つドレインソース間電流が８０μＡ程度の状態とする。
なお、メモリセルの消去状態は、しきい値電圧が８Ｖ以
上で且つドレインソース間電流が０μＡの状態とする。
一方、ダミーセルＭ２１Ｄ等の基準情報は消去状態のメ
モリセルと書き込み状態のメモリセルとの中間状態にあ
るとする。

【００１０】まず、ビット線ＢＬ及びビット相補線ＢＬ
Ｂがプリチャージ用転送ゲート１１Ｐ、２１Ｐを介し
て、例えば電源電位ＶＤＤの２分の１の電位にプリチャ
ージする。その後、メモリセルＭ１４ｂの制御ゲートと
接続されているワード線ＷＬ４ｂをハイレベルとし、第
３の選択ゲート１２Ｓのゲートに印加される選択信号Ｓ
Ｇ２をハイレベルとして該第３の選択ゲート１２Ｓを導
通状態とすることにより、メモリセルＭ１４ｂの情報が
ビット線ＢＬに伝えられる。このとき、第３のメモリセ
ルブロック１１０ｂの容量成分がビット線ＢＬに付加さ
れる。またこれと同時に、選択信号ＳＧ２は第２の選択
ゲート２２Ｓをも導通させるため、第２のメモリセルブ
ロック１２０ａの容量成分がビット相補線ＢＬＢに付加
される。

【００１１】一方、メモリセルＭ１４ｂの情報を判定す
るための基準電位を生成するダミーセルＭ２１Ｄ、Ｍ２
２Ｄは、該ダミーセルＭ２１Ｄ、Ｍ２２Ｄの制御ゲート
とそれぞれ接続されているダミーワード線ＤＷＬ１、Ｄ
ＷＬ２をハイレベルとし、第２のダミー選択ゲート２１
Ｄのゲートに印加されるダミー選択信号ＤＳＧ２をハイ
レベルとして第２のダミー選択ゲート２１Ｄを導通状態
とすることにより、ビット相補線ＢＬＢにダミーセルＭ
２１Ｄ、Ｍ２２Ｄからの基準情報を伝える。このとき、
第２のダミーセルブロック１２０Ｄの容量成分が第２の
ダミー選択ゲート２１Ｄを介してビット相補線ＢＬＢに
付加される。

【００１２】図８は図７の半導体記憶装置の読み出し時
におけるビット線ＢＬ及びビット相補線ＢＬＢに付加さ
れる各容量成分を模式的に表わしている。図８におい
て、図７に示す構成要素と同一の構成要素には同一の符
号を付している。図８に示すように、ビット線ＢＬと接
続されているメモリセルを読み出す場合に、センスアン
プ３０は、ビット線ＢＬから、該ビット線ＢＬの配線容
量成分及び拡散容量成分ＣＢＬと第３のメモリセルブロ
ック１１０ｂの容量成分Ｃ１１０ｂとを感知し、ビット
相補線ＢＬＢから、該ビット相補線ＢＬＢの配線容量及
び拡散容量成分ＣＢＬＢと第２のメモリセルブロック１
２０ａの容量成分Ｃ１２０ａと第２のダミーセルブロッ
ク１２０Ｄの容量成分Ｃ１２０Ｄとを感知する。ここで
は、容量成分Ｃ１１０ｂやＣ１２０Ｄには、各セルの拡
散容量及び各セルのドレインと選択ゲートとを接続する
副ビット線の配線容量等が含まれる。

【００１３】図８から分かるように、読み出し時におい
ては、ビット線ＢＬとビット相補線ＢＬＢとに付加され
る各容量成分に差が生じている。例えば、第２のメモり
セルブロック１２０ａ、第３のメモリセルブロック１１
０ｂ及び第２のダミーセルブロック１２０Ｄが同一のメ
モリセル数で構成されているとすると、ビット線ＢＬ及
びビット相補線ＢＬＢの各容量成分ＣＢＬ、ＣＢＬＢと
の間には大きな差がないため、ビット相補線ＢＬＢに対
してダミーセルブロック１２０Ｄの容量成分Ｃ１２０Ｄ
だけ余分の負荷容量が付加される。この余分な負荷容量
Ｃ１２０Ｄが読み出し時間に大きく影響する。

【００１４】差動型のセンスアンプ３０を用いて読み出
し動作を行なう場合は、ビット線ＢＬ及びビット相補線
ＢＬＢに充電された電荷をメモリセルＭ１４ｂとダミー
セルＭ２１Ｄ、Ｍ２２Ｄのそれぞれのセル電流によって
放電することにより、ビット線ＢＬとビット相補線ＢＬ
Ｂとの間に電位差を生じさせて、生じた電位差を増幅し
ている。

【００１５】ここで、ダミーセルＭ２１Ｄ、Ｍ２２Ｄが
接続されたビット相補線ＢＬＢにおける電位変化は、ビ
ット線ＢＬに消去状態のメモリセルが接続された場合の
電位変化と、書き込み状態のメモリセルが接続された場
合の電位変化とのちょうど中間となることが望ましい。
例えば、メモリセルＭ１４ｂのセル電流が一定で、ダミ
ーセルＭ２１Ｄ、Ｍ２２Ｄの電流がメモリセルＭ１４ｂ
のセル電流の半分の値を持つ場合には、ビット線ＢＬ及
びビット相補線ＢＬＢのそれぞれの負荷容量が同一であ
るなら、放電し始めてから所定時間（Δｔ）が経過した
時点での電位変化ΔＶは、Ｉ＝Ｃ（ｄＶ／ｄｔ）の関係
から、以下の式（１）により表わすことができる。

【００１６】 ΔＶ＝（Δｔ／Ｃ）・Ｉ …（１） ここで、Ｖは電圧を表わし、Ｉは電流を表わし、Ｃは容
量を表わし、ｔは時間を表わす。

【００１７】式（１）から、電位変化ΔＶは容量Ｃに反
比例することが分かり、また、時間変化Δｔは容量Ｃに
比例することが分かる。この関係から、ビット相補線Ｂ
ＬＢに余分な負荷容量Ｃ１２０Ｄが付加されると、ビッ
ト相補線ＢＬＢに所定の電位変化が生じるまでの時間が
増加して読み出し時間が余計に掛かることになる。

【００１８】図９は図８に示す回路の放電波形を示して
おり、横軸に時間を表わし、縦軸にビット線ＢＬの電位
を表わしている。ＶＰＣはプリチャージ電位の１／２Ｖ
ＤＤを表わしている。図９に示すように、符号”１”で
表わされる書き込み状態のメモリセルは、所定のドレイ
ンソース間電流が流れるため、時間の経過と共に電位が
下がる。一方、符号”０”で表わされる消去状態のメモ
リセルは、ドレインソース間電流が流れないため、時間
が経過してもその電位は下がらない。ここで、基準電位
Ｖref はビット相補線ＢＬＢにダミーセルＭ２１Ｄ、Ｍ
２２Ｄが接続された場合の放電波形であって、理想的な
場合Ｖref0と、負荷容量Ｃ１２０Ｄが大きい場合Ｖref1
と、負荷容量Ｃ１２０Ｄが小さい場合Ｖref2との各状態
を示している。この結果より、負荷容量Ｃ１２０Ｄが付
加されることにより、ビット相補線ＢＬＢの放電波形は
理想的な放電波形Ｖref0の遷移状態から逸脱してしま
う。これはビット線ＢＬとビット相補線ＢＬＢとの間に
容量の不均衡が生じているためである。そのため、理想
的な基準電位Ｖref0が生成できず、読み出し可能な所定
電位差に至るまでの時間が余計に掛かってしまうので、
その結果、高速な読み出し動作が阻害される。

【００１９】本発明は前記従来の問題を解決し、不揮発
性半導体記憶装置において、確実で且つ高速な読み出し
動作を行なえるようにすることを目的とする。

【００２０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、不揮発性半導体記憶装置におけるダミー
セルをメモリセルブロックごとに配置して、データの読
み出し時にビット線とビット相補線との容量の不均衡を
なくす構成とする。さらに、ビット線及びビット相補線
に接続されるメモリセルブロックをそれぞれ異なる制御
信号によって動作させる構成とする。

【００２１】具体的に、本発明に係る不揮発性半導体記
憶装置は、第１のワード線及び第２のワード線と、第１
のワード線及び第２のワード線とそれぞれ交差する第１
のビット線及び第２のビット線と、それぞれが第１のワ
ード線と接続される少なくとも１つのメモリセルを含む
第１のメモリセルブロック及び第２のメモリセルブロッ
クと、それぞれが第２のワード線と接続される少なくと
も１つのメモリセルを含む第３のメモリセルブロック及
び第４のメモリセルブロックと、第１のビット線と第１
のメモリセルブロックとを第１の制御信号によって接続
する第１の接続手段と、第２のビット線と第２のメモリ
セルブロックとを第２の制御信号によって接続する第２
の接続手段と、第１のビット線と第３のメモリセルブロ
ックとを第３の制御信号によって接続する第３の接続手
段と、第２のビット線と第４のメモリセルブロックとを
第４の制御信号によって接続する第４の接続手段と、第
１のビット線及び第２のビット線に対して入出力動作を
行なう増幅器とを備え、各メモリセルブロックはそれぞ
れが少なくとも１つのダミーセルを有している。

【００２２】本発明の不揮発性半導体記憶装置による
と、第１のビット線と接続される第１のメモリセルブロ
ック及び第３のメモリセルブロック、並びに第２のビッ
ト線と接続される第２のメモリセルブロック及び第４の
メモリセルブロックのそれぞれに少なくとも１つのダミ
ーセルを設けて、第１のビット線又は第２のビット線と
接続されるメモリセルブロックの構成を互いに同一とす
ることにより、増幅器が感知する第１のビット線及び第
２のビット線の負荷容量を同等とすることができる。そ
の上、第１〜第４の各メモリセルブロックが、第１〜第
４の各制御信号によってそれぞれ動作する第１〜第４の
接続手段によって接続されるため、増幅器に対して折り
返しビット線方式に似た擬似折り返しビット線方式を採
用することができるので、第１のビット線及び第２のビ
ット線に影響するノイズ成分を低減することができ、そ
の結果、増幅器の高感度化及び読み出し時間の短縮を図
ることができる。

【００２３】本発明の不揮発性半導体記憶装置におい
て、各メモリセルブロックは、互いの容量が等しくなる
ように設けられていることが好ましい。このようにする
と、増幅器により感知される第１のビット線及び第２の
ビット線の負荷容量を確実に同等の値とすることができ
る。

【００２４】本発明の不揮発性半導体記憶装置におい
て、第１のビット線と第１のメモリセルブロック又は第
３のメモリセルブロックとの増幅器に対する負荷容量
と、第２のビット線と第２のメモリセルブロック又は第
４のメモリセルブロックとの増幅器に対する負荷容量と
は実質的に等しいことが好ましい。

【００２５】本発明の不揮発性半導体記憶装置におい
て、第１のビット線と接続されるメモリセルのデータを
増幅器に読み出す際に、読み出し対象のメモリセルを含
むメモリセルブロックの近傍に配置され且つ第２のビッ
ト線と接続されるメモリセルブロックに含まれるダミー
セルが選択されることが好ましい。このようにすると、
読み出し対象のメモリセルとダミーセルとが相対的に近
い位置に配置されているため、第２のビット線に対する
信号の遅延や雑音の混入を低減でき、高速で且つ確実な
読み出し動作を行なえる。

【００２６】本発明の不揮発性半導体記憶装置におい
て、第１のビット線と接続されるメモリセルのデータを
第１のワード線又は第２のワード線を活性化することに
より増幅器に読み出す際に、読み出し対象のメモリセル
と異なるワード線と接続され且つ第２のビット線と接続
されるメモリセルブロックに含まれるダミーセルが選択
されることが好ましい。このようにすると、読み出し対
象のメモリセルの基準電位を増幅器に供給するダミーセ
ルは、該読み出し対象のメモリセルを含むメモリセルブ
ロックの近傍のメモリセルブロックから選択できるた
め、読み出し対象のメモリセルとダミーセルとが相対的
に近い位置に配置することができる。その結果、第２の
ビット線に対する信号の遅延や雑音の混入を低減でき、
高速で且つ確実な読み出し動作を行なえる。

【００２７】本発明の不揮発性半導体記憶装置は、それ
ぞれが第１のメモリセルブロック、第２のメモリセルブ
ロック、第３のメモリセルブロック及び第４のメモリセ
ルブロックを含む複数のセルアレイユニットをさらに備
え、複数のセルアレイユニットのうちの一のセルアレイ
ユニットにおける第１のビット線と接続されるメモリセ
ルのデータを第１のワード線又は第２のワード線を活性
化することにより増幅器に読み出す際に、一のセルアレ
イユニットに含まれるメモリセルブロックであって、読
み出し対象のメモリセルと異なるワード線と接続され且
つ第２のビット線と接続されるメモリセルブロックに含
まれるダミーセルが選択されることが好ましい。このよ
うにすると、読み出し対象のメモリセルの基準電位を増
幅器に供給するダミーセルは、第１〜第４のメモリセル
ブロックを含むセルアレイユニットを複数個備える場合
であっても、該読み出し対象のメモリセルを含むメモリ
セルブロックの近傍のメモリセルブロックから確実に選
択できるようになる。

【００２８】この場合に、各メモリセルブロックがそれ
ぞれ複数のダミーセルを有し、ダミーセルの選択時に
は、複数のダミーセルのうち、第２のビット線との間の
配線長と、第１のビット線及び該第１のビット線と接続
された読み出し対象のメモリセルの間の配線長とがほぼ
等しくなるダミーセルが選択されることが好ましい。

【００２９】また、この場合に、各メモリセルブロック
がそれぞれ複数のダミーセルを有し、ダミーセルの選択
時には、複数のダミーセルのうち、第１のビット線と接
続された読み出し対象のメモリセルと近い位置に配置さ
れたダミーセルが選択されることが好ましい。

【００３０】本発明の不揮発性半導体記憶装置におい
て、各メモリセルブロックが、各ワード線のうち奇数行
目に配置されているワード線と接続される第１のダミー
セルと、偶数行目に配置されているワード線と接続され
る第２のダミーセルとを有し、奇数行目に配置されたワ
ード線と接続されるメモリセルを選択する際には第１の
ダミーセルが選択され、偶数行目に配置されたワード線
と接続されるメモリセルを選択する際には第２のダミー
セルが選択されることが好ましい。このようにすると、
プロセス条件等により、偶数行目のワード線と接続され
るメモリセルと奇数行目のワード線と接続されるメモリ
セルの特性が異なるような場合においても、偶数行目の
ワード線又は奇数行目のワード線と対応するようにそれ
ぞれダミーセルを設けることができるため、メモリセル
とダミーセルとの電気的特性を揃えることができるの
で、ダミーセルはメモリセルの特性に応じた基準電位を
発生することができる。その結果、読み出し時の基準電
位の精度が向上するので、増幅器の高感度化及び読み出
し時間の高速化を図ることができる。

【００３１】本発明の不揮発性半導体記憶装置におい
て、ダミーセルが各メモリセルブロックにおけるビット
線が延びる方向側の互いに対向する端部側に配置されて
いることが好ましい。このようにすると、選択されたメ
モリセルと選択されたダミーセルとの各ビット線を介し
た増幅器までの配線長の差を小さくできるため、信号遅
延が生じ難くなると共に雑音が混入し難くなる。さら
に、第１の制御信号と第４の制御信号とを同一の信号と
し、第２の制御信号と第３の制御信号とを同一の信号と
することも容易となるので、信号配線の配線面積を低減
でき且つ回路構成を簡単化できる。

【００３２】本発明の不揮発性半導体記憶装置におい
て、第１の制御信号と第４の制御信号とが同一であり、
第２の制御信号と第３の制御信号とが同一であることが
好ましい。このようにすると、第１の制御信号及び第４
の制御信号の発生タイミング並びに第２の制御信号と第
３の制御信号の発生タイミングの同期を容易に一致させ
ることができるため、制御信号の同期調整が簡単にな
る。

【００３３】

【発明の実施の形態】まず、本発明の不揮発性半導体記
憶装置の概要を説明する。不揮発性半導体記憶装置に設
けられるメモリセルは、基板と制御ゲートとの間に挟ま
れたフローティング（浮遊）ゲートを有する構成が良く
知られており、フローティングゲートに電子が蓄えられ
ているか否かによって２値情報を保持する。フローティ
ングゲートに電子が蓄えられている場合には制御ゲート
に印加されるゲート電圧のしきい値が高くなるため、所
定のゲート電圧を印加してもメモリセルには実質的に電
流が流れない。この状態を”０”が記憶されているとす
る。反対に、電子が蓄えられていない場合にはゲート電
圧のしきい値が低くなるため、制御ゲートに所定のゲー
ト電圧を印加すると、メモリセルに電流が流れる。この
状態を”１”が記憶されているとする。ここでは、電子
が蓄えられていない状態を書き込み状態”１”とし、電
子が蓄えられている状態を消去状態”０”とする。

【００３４】図１は本発明の不揮発性半導体記憶装置の
動作原理を説明するための概略的なブロック構成を示し
ている。図１に示すように、不揮発性半導体記憶装置
は、センスアンプ１と、センスアンプ１と接続された主
ビット線ＢＬ０及びセンスアンプ１の動作時には主ビッ
ト線ＢＬ０と相補的な電位を持つ主ビット相補線ＢＬ１
と、第１の副ビット線ＳＢ０とそれぞれ並列に接続され
た少なくとも１つのメモリセル２及び少なくとも１つの
ダミーセル３を含む第１のメモリセルブロックＭＡＲ０
と、第２の副ビット線ＳＢ１とそれぞれ並列に接続され
た少なくとも１つのメモリセル４及び少なくとも１つの
ダミーセル５を含む第２のメモリセルブロックＭＡＲ１
とを有している。

【００３５】第１のメモリセルブロックＭＡＲ０と主ビ
ット線ＢＬ０とは、第１の制御信号を受ける第１の接続
手段７を介して接続される。一方、第２のメモリセルブ
ロックＭＡＲ１と主ビット相補線ＢＬ１とは、第２の制
御信号を受ける第２の接続手段８を介して接続される。
なお、図示していないが、センスアンプ１、メモリセル
２、メモリセル４、ダミーセル３及びダミーセル５を制
御する制御線はそれぞれ独立に設けられている。

【００３６】このように、本発明に係る不揮発性半導体
記憶装置は、メモリセルブロックＭＡＲ０、ＭＡＲ１ご
とに、ダミーセル３、５を設けているため、メモリセル
２、４からデータを読み出す際に、センスアンプ１が感
知する主ビット線ＢＬ０及び主ビット相補線ＢＬ１の各
負荷容量がほぼ等しくなる。このため、ダミーセル３、
５をメモリセルブロックＭＡＲ０、ＭＡＲ１の外部に設
けた場合に生じる主ビット線ＢＬ０と主ビット相補線Ｂ
Ｌ１との間の容量成分の不均衡を解消することができ
る。

【００３７】なお、ここでは耐ノイズ性等に優れる折り
返しビット線方式を説明したが、開放型ビット線方式で
も同様の効果を得ることができる。

【００３８】（第１の実施形態）以下、本発明の第１の
実施形態について図面を参照しながら説明する。

【００３９】図２は本発明の第１の実施形態に係る不揮
発性半導体記憶装置の回路構成を示している。ここで
は、１つのセンスアンプＳＡ０と接続されるメモリセル
ブロック１０ａ〜１０ｄのみを示すが、実際には、複数
のセンスアンプＳＡ０が列状に設けられている。図２に
示すように、一端がセンスアンプＳＡ０と第１のカラム
ゲートＹ０を介して接続される第１のビット線としての
主ビット線ＭＢＬ０と、一端がセンスアンプＳＡ０と第
２のカラムゲートＹ１を介して且つ主ビット線ＭＢＬ０
と並列に接続される第２のビット線としての主ビット相
補線ＭＢＬ１とを備えている。ここで、第１のカラムゲ
ートＹ０はゲートに第１のカラムゲート制御信号ＹＧ０
を受け、第２のカラムゲートＹ１はゲートに第２のカラ
ムゲート制御信号ＹＧ１を受ける。

【００４０】主ビット線ＭＢＬ０には、第１の選択信号
（第１の制御信号）ＴＳＧ１を受ける第１の接続手段と
しての第１の選択ゲートＴＳ１を介して第１のメモリセ
ルブロック１０ａが接続されている。一方、主ビット相
補線ＭＢＬ１には、第２の選択信号（第２の制御信号）
ＴＳＧ０を受ける第２の接続手段としての第２の選択ゲ
ートＴＳ０を介して第２のメモリセルブロック１０ｂが
接続されている。

【００４１】同様に、主ビット線ＭＢＬ０には、第３の
選択信号（第３の制御信号）ＢＳＧ０を受ける第３の接
続手段としての第３の選択ゲートＢＳ０を介して第３の
メモリセルブロック１０ｃが接続され、主ビット相補線
ＭＢＬ１には、第４の選択信号（第４の制御信号）ＢＳ
Ｇ１を受ける第４の接続手段としての第４の選択ゲート
ＢＳ１を介して第４のメモリセルブロック１０ｄが接続
されている。

【００４２】このように、第１〜第４のメモリセルブロ
ック１０ａ〜１０ｄにより、第１のセルアレイユニット
ＵＮＩＴ＿Ａ０が構成されている。本実施形態において
は、図示はしていないが、第１のセルアレイユニットＵ
ＮＩＴ＿Ａ０の他に、これと同一の構成を有するセルア
レイユニットＵＮＩＴ＿Ｂ０〜ＵＮＩＴ＿Ｄ０をさらに
備えている。

【００４３】第１のメモリセルブロック１０ａは、それ
ぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３
とそれぞれ接続される４つのメモリセルＭａ０〜Ｍａ３
と、ダミーワード線ＴＤＷＬ０と接続されるダミーセル
ＤＭａ０とにより構成されている。各メモリセルＭａ０
〜Ｍａ３のドレインは副ビット線ＳＢＬ０を介して第１
の選択ゲートＴＳ１と接続され、各ソースはソース線Ｔ
ＳＬ０、ＴＳＬ１と接続されている。ダミーセルＤＭａ
０のドレインも第１の選択ゲートＴＳ１と接続され、そ
のソースはダミーソース線ＴＤＳＬ０と接続されてい
る。

【００４４】第２のメモリセルブロック１０ｂは、それ
ぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３
とそれぞれ接続される４つのメモリセルＭｂ０〜Ｍｂ３
と、ダミーワード線ＴＤＷＬ０と接続されるダミーセル
ＤＭｂ０とにより構成されている。各メモリセルＭｂ０
〜Ｍｂ３のドレインは副ビット線ＳＢＬ１を介して第２
の選択ゲートＴＳ０と接続され、各ソースはソース線Ｔ
ＳＬ０、ＴＳＬ１と接続されている。ダミーセルＤＭａ
０のドレインも第２の選択ゲートＴＳ０と接続され、そ
のソースはダミーソース線ＴＤＳＬ０と接続されてい
る。

【００４５】主ビット線ＭＢＬ０と接続される第３のメ
モリセルブロック１０ｃは、第１のメモリセルブロック
１０ａと同等の構成であり、主ビット相補線ＭＢＬ１と
接続される第４のメモリセルブロック１０ｄは、第２の
メモリセルブロック１０ｂと同等の構成である。そこ
で、第３及び第４のメモリセルブロック１０ｃ、１０ｄ
に含まれるダミーセルＤＭｃ０、ＤＭｄ０についてのみ
説明する。

【００４６】第３のメモリセルブロック１０ｃに含まれ
るダミーセルＤＭｃ０は、ダミーワード線ＢＤＷＬ０と
接続され、そのドレインは第３の選択ゲートＢＳ０と接
続され、そのソースはダミーソース線ＢＤＳＬ０と接続
されている。

【００４７】第４のメモリセルブロック１０ｄに含まれ
るダミーセルＤＭｄ０は、ダミーワード線ＢＤＷＬ０と
接続され、そのドレインは第４の選択ゲートＢＳ１と接
続され、そのソースはダミーソース線ＢＤＳＬ０と接続
されている。

【００４８】センスアンプＳＡ０は２つのＣＭＯＳイン
バータが互いの入力端子と出力端子とを交差接続してな
るフリップフロップ型のセンスアンプである。また、セ
ンスアンプＳＡ０は、センスアンプ活性化信号ＳＡＥ及
びこれの反転信号ＳＡＥＮによって制御される。ここで
は、信号ＳＡＥがハイレベルで且つＳＡＥＮがローレベ
ルのときにセンスアンプＳＡ０が活性化する。

【００４９】主ビット線ＭＢＬ０及び主ビット相補線Ｍ
ＢＬ１におけるセンスアンプＳＡ０と第１及び第２のカ
ラムゲートＹ０、Ｙ１との間には、主ビット線ＭＢＬ０
と主ビット相補線ＭＢＬ１とにプリチャージ電圧を印加
する２つのｐ型ＭＯＳトランジスタを含む第１のプリチ
ャージ回路ＰreＣＨＧ０と、ゲートに第１のイコライズ
信号ＥＱ０を受け、主ビット線ＭＢＬ０と主ビット相補
線ＭＢＬ１との電位差を解消する第１のイコライズトラ
ンジスタＴＥＱ０が設けられている。

【００５０】さらに、主ビット線ＭＢＬ０及び主ビット
相補線ＭＢＬ１における第１及び第２のカラムゲートＹ
０、Ｙ１と第１のセルアレイユニットＵＮＩＴ＿Ａ０と
の間には、主ビット線ＭＢＬ０と主ビット相補線ＭＢＬ
１とにプリチャージ電圧を印加する２つのｐ型ＭＯＳト
ランジスタを含む第２のプリチャージ回路ＰreＣＨＧ１
と、ゲートに第２のイコライズ信号ＥＱ１を受け、主ビ
ット線ＭＢＬ０と主ビット相補線ＭＢＬ１との電位差を
解消する第２のイコライズトランジスタＴＥＱ１が設け
られている。

【００５１】第１及び第２のプリチャージ回路ＰreＣＨ
Ｇ０、ＰreＣＨＧ１は、第１及び第２のプリチャージ信
号ＰＣＮ０、ＰＣＮ１によりそれぞれ制御されており、
第１及び第２のプリチャージ回路ＰreＣＨＧ０、ＰreＣ
ＨＧ１が活性化される際に、プリチャージ信号ＶＰＣが
持つプリチャージ電圧、例えば電源電圧ＶＤＤの２分の
１の電圧（１／２ＶＤＤ）が主ビット線ＭＢＬ０と主ビ
ット相補線ＭＢＬ１とに対して供給される。

【００５２】以下、前記のように構成された不揮発性半
導体記憶装置の動作についてタイミングチャートを参照
しながら説明する。

【００５３】図３は本実施形態に係る不揮発性半導体記
憶装置の読み出し動作のタイミングチャートを表わして
いる。ここでは、動作の一例として、図２に示す、主ビ
ット線ＢＬ０と接続される第１のメモリセルブロック１
０ａのメモリセルＭａ０が保持するデータを読み出す場
合を表わしている。読み出し動作や書き込み動作が行な
われない待機状態では、主ビット線ＭＢＬ０又は主ビッ
ト相補線ＭＢＬ１と接続される副ビット線ＳＢＬ０〜Ｓ
ＢＬ３の電位は、図示しないリセットトランジスタによ
って接地電位とされている。また、読み出し動作時にお
いても、ソース線ＴＳＬ０、ＴＳＬ１、ＢＳＬ０、ＢＳ
Ｌ１、ＴＤＳＬ０、ＢＤＳＬ０はそれぞれ接地電位に保
持される。

【００５４】まず、外部から読み出し命令が入力される
と、図３のプリチャージ期間に示すように、図２に示す
ワード線ＴＷＬ０〜ＴＷＬ３、ＢＷＬ０〜ＢＷＬ３、ダ
ミーワード線ＴＤＷＬ０、ＢＤＷＬ０、第１〜第４の選
択信号ＴＳＧ１、ＴＳＧ０、ＢＳＧ０、ＢＳＧ１をロー
レベルの非活性の状態としたまま、第１及び第２のプリ
チャージ信号ＰＣＮ０、ＰＣＮ１をハイレベルからロー
レベルに遷移させる。これにより、第１及び第２のプリ
チャージ回路ＰreＣＨＧ０、ＰreＣＨＧ１が活性化され
ることにより、主ビット線ＭＢＬ０及び主ビット相補線
ＭＢＬ１の電位をプリチャージ電圧である１／２ＶＤＤ
とする。同時に、第１及び第２のイコライズ信号ＥＱ
０、ＥＱ１をローレベルにして第１及び第２のイコライ
ズトランジスタＴＥＱ０、ＴＥＧ１を活性化させること
により、主ビット線ＭＢＬ０及び主ビット相補線ＭＢＬ
１の間を接続状態として、主ビット線ＭＢＬ０と主ビッ
ト相補線ＭＢＬ１との電位差を解消する。

【００５５】続いて、主ビット線ＭＢＬ０及び主ビット
相補線ＭＢＬ１とセンスアンプＳＡ０とを接続する第１
のカラムゲート制御信号ＹＧ０及び第２のカラムゲート
制御信号ＹＧ１をハイレベルとして各カラムゲートＹ
０、Ｙ１を導通状態とすることにより、センスアンプＳ
Ａ０の入出力部をも主ビット線ＭＢＬ０と同一の電位に
プリチャージする。このプリチャージ期間を設けること
により、読み出し動作の前に主ビット線ＭＢＬ０と主ビ
ット相補線ＭＢＬ１とに生じている電位差を解消でき
る。

【００５６】このとき、第１及び第２のカラムゲート制
御信号ＹＧ０、ＹＧ１をハイレベルとするタイミング
で、選択されたメモリセルＭａ０を含む第１のメモリセ
ルブロック１０ａが主ビット線ＭＢＬ０と接続されるよ
うに第１の選択信号ＴＳＧ１をハイレベルとし、ダミー
セルＤＭｄ０を含む第４のメモリセルブロック１０ｄが
主ビット相補線ＭＢＬ１と接続されるように第４の選択
信号ＢＳＧ１をハイレベルとする。なお、第１の選択信
号ＴＳＧ１及び第４の選択信号ＢＳＧ１をハイレベルと
するタイミングは、第１及び第２のカラムゲート制御信
号ＹＧ０、ＹＧ１がハイレベルとなるのと同時でもよ
く、また、その後でもよい。

【００５７】次に、読み出し期間の直前に、すなわち、
選択されたメモリセルＭａ０と接続されているワード線
ＴＷＬ０をハイレベルに遷移する直前に、第１及び第２
のイコライズ信号ＥＱ０、ＥＱ１をハイレベルに遷移し
て、主ビット線ＭＢＬ０及び主ビット相補線ＭＢＬ１の
間の接続を切り離す。このとき、第１のプリチャージ信
号ＰＣＮ０をハイレベルの非活性状態とし、一方、第２
のプリチャージ信号ＰＣＮ１はローレベルの活性状態の
ままとする。なお、図３の破線に示すように、第２のプ
リチャージ信号ＰＣＮ１も第１のプリチャージ信号ＰＣ
Ｎ０と同様にハイレベルの非活性状態に戻しても読み出
し動作は可能である。

【００５８】次に、読み出し期間において、プリチャー
ジ期間に主ビット線ＭＢＬ０及び主ビット相補線ＭＢＬ
１にそれぞれ蓄積された電荷量を、選択されたメモリセ
ルＭａ０と所定のダミーセルとによって放電の状態を判
定することによって行なう。

【００５９】本実施形態においては、ワード線ＴＷＬ０
をハイレベルとすることにより、読み出し対象のメモリ
セルＭａ０を選択すると共に、ダミーワード線ＢＤＷＬ
０をハイレベルとすることにより、第４のメモリセルブ
ロック１０ｄのダミーセルＤＭｄ０をも選択する。この
ように、複数のダミーセルＤＭａ０〜ＤＭｄ０のうち基
準電位をセンスアンプＳＡ０に供給するダミーセルを、
選択されたメモリセルＭａ０を含む第１のメモリセルブ
ロック１０ａが属する第１のセルアレイユニットＵＮＩ
Ｔ＿Ａ０の中から選択することを特徴とする。言い換え
ると、第１のメモリセルブロック１０ａの近くに位置
し、主ビット相補線ＭＢＬ１と接続され且つ第１のメモ
リセルブロック１０ａと異なるワード線と接続される第
４のメモリセルブロック１０ｄに含まれるダミーセルＤ
Ｍｄ０を選択する。

【００６０】前述したように、本実施形態においては、
読み出し動作時に第１のメモリセルブロック１０ａのメ
モリセルＭａ０が選択される場合には、第１のメモリセ
ルブロック１０ａと同一の第１のセルアレイユニットＵ
ＮＩＴ＿Ａ０に属する第４のメモリセルブロック１０ｄ
に含まれるダミーセルＤＭｄ０が選択されるように、第
４の選択信号ＢＳＧ１とダミーワード線ＢＤＷＬ０がハ
イレベルとなる。その結果、選択可能な複数のダミーセ
ルのうち、読み出し対象のメモリセルＭａ０と最も近い
ダミーセルＤＭｄ０が選択されることになる。これによ
り、選択されたメモリセルと相対的に離れた位置のダミ
ーセルが選択される場合には、読み出し動作時に、互い
に離れることにより生じ易くなる信号の遅延や雑音成分
の混入を防止できる。

【００６１】このように、本実施形態においては、第１
のセルアレイユニットＵＮＩＴ＿Ａ０と同一構成の第２
〜第４のセルアレイユニットＵＮＩＴ＿Ｂ０、ＵＮＩＴ
＿ＣＯ及びＵＮＩＴ＿Ｄ０を備えていても、読み出し時
におけるメモリセルとその基準電位を供給するダミーセ
ルはセルアレイユニットごとに選択される。

【００６２】一般に、センスアンプＳＡ０のような、読
み出し電流をセンスする方式の増幅器は、プリチャージ
されたビット線の電位が、選択されたメモリセルを流れ
る電流によって放電するか否かを選択されたダミーセル
と比較することによって判定する。ここで、選択された
メモリセルが書き込み状態”１”であるならば、主ビッ
ト線ＭＢＬ０の電位は接地電位への電流パスが形成され
るため放電して降下する。一方、選択されたメモリセル
が消去状態”０”であるならば、電流パスが形成されな
いため、プリチャージレベル程度の状態を保持する。こ
のとき、ダミーセルと接続されている主ビット相補線Ｍ
ＢＬ１の電位もダミーセルのセル電流によって放電され
て降下はするものの、その放電波形は、消去状態のメモ
リセルと接続される主ビット線ＭＢＬ０の放電波形と、
書き込み状態のメモリセルと接続される主ビット線ＭＢ
Ｌ０の放電波形のちょうど中間のレベルとなるように設
定する。

【００６３】次に、主ビット線ＭＢＬ０と主ビット相補
線ＭＢＬ１との電位差がセンスアンプＳＡ０により判定
できる状態となった後、センスアンプ活性化信号ＳＡＥ
をハイレベルとし、その反転信号ＳＡＥＮをローレベル
としてセンスアンプＳＡ０を活性化することにより、主
ビット線ＭＢＬ０と主ビット相補線ＭＢＬ１の電位差を
差動増幅して外部への読み出し動作を開始する。続い
て、センスアンプ活性化信号ＳＡＥをハイレベルとする
のと同時か又はその後に、第１及び第２のカラムゲート
制御信号ＹＧ０、ＹＧ１をローレベルとして第１及び第
２のカラムゲートＹ０、Ｙ１を非導通状態とすることに
より、センスアンプＳＡ０と主ビット線ＭＢＬ０及び主
ビット相補線ＭＢＬ１とを非導通状態とする。

【００６４】以上説明したように、本実施形態において
は、メモリセルからのデータの読み出し時に、選択され
たメモリセルのデータ判定用の基準電位をセンスアンプ
ＳＡ０に供給するダミーセルＤＭａ０、ＤＭｂ０、ＤＭ
ｃ０、ＤＭｄ０を第１〜第４のメモリセルブロック１０
ａ、１０ｂ、１０ｃ、１０ｄのそれぞれに配置し、主ビ
ット線ＭＢＬ０又は主ビット相補線ＭＢＬ１と接続され
る各メモリセルブロック１０ａ〜１０ｄの回路構成を同
一とする。これにより、読み出し時に選択されるメモリ
ブロックが、主ビット線ＭＢＬ０及び主ビット相補線Ｍ
ＢＬ１で同一の構成となるため、主ビット線ＭＢＬ０と
主ビット相補線ＭＢＬ１との各負荷容量を実質的に等し
くすることができる。従って、各メモリセルブロック１
０ａ〜１０ｄの構成が互いに同一である場合には、ダミ
ーセルＤＭａ０、ＤＭｂ０、ＤＭｃ０、ＤＭｄ０同士の
互いの容量が実質的に等しいことが好ましい。

【００６５】本実施形態の不揮発性半導体記憶装置は、
１つのセルアレイユニットのメモリセルブロックごとに
ダミーセルを設けるだけでなく、さらに２つの特徴を有
している。

【００６６】第１の特徴は、各ダミーセルＤＭａ０〜Ｄ
Ｍｄ０を、各メモリセルブロック１０ａ〜１０ｄにおけ
る主ビット線ＭＢＬ０及び主ビット相補線ＭＢＬ１が延
びる方向側の互いに対向する端部に配置している点であ
る。さらに、本実施形態においては、第１のメモリセル
ブロック１０ａと第３のメモリセルブロック１０ｃとの
間に第１及び第３の選択ゲートＴＳ１、ＢＳ０を配置す
ると共に、第２のメモリセルブロック１０ｂと第４のメ
モリセルブロック１０ｄとの間に第２及び第４の選択ゲ
ートＴＳ１、ＢＳ０を配置している。これにより、例え
ば、第１のダミーセルＤＭａ０は、それ自体が属する第
１メモリセルブロック１０ａの主ビット線ＭＢＬ０との
接続を制御する第１の選択ゲートＴＳ１と隣接して配置
でき、他のダミーセルＤＭｂ０〜ＤＭｄ０も同様の配置
が可能となる。

【００６７】このように、ダミーセルＤＭａ０〜ＤＭｄ
０同士を各メモリセルブロック１０ａ〜１０ｄの主ビッ
ト線（ＭＢＬ０、ＭＢＬ１）が延びる方向側の互いに対
向する端部に配置しているため、本装置の製造時には互
いに接近して形成されるので、ダミーセルにおけるしき
い値電圧等の動作特性のプロセスによるばらつきを抑え
ることができる。

【００６８】また、選択されたメモリセルと選択された
ダミーセルとの各主ビット線（ＭＢＬ０、ＭＢＬ１）を
介したセンスアンプＳＡ０までの配線長の差を小さくで
きる。一例を示すと、選択された第１のメモリセルブロ
ック１０ａのメモリセルＭａ０は、複数のメモリセルの
うちセンスアンプＳＡ０と最も近い位置に配置されてい
るものの、主ビット線ＭＢＬ０とはブロック内で副ビッ
ト線ＳＢＬ０を最も長く経由して第１の選択ゲートＴＳ
１と接続されている。一方、選択された第４のメモリセ
ルブロック１０ｄのダミーセルＤＭｄ０は、第４のメモ
リセルブロック１０ｄがセンスアンプＳＡ０に対して第
２のメモリセルブロック１０ｂを隔てて配置されている
ものの、主ビット相補線ＭＢＬ１とはブロック内で副ビ
ット線ＳＢＬ３を最短で経由して第４の選択ゲートＢＳ
１と接続されている。従って、選択されたメモリセルと
選択されたダミーセルとのセンスアンプＳＡ０までの配
線長は、センスアンプＳＡ０の近傍に配置されているか
否かには依存しなくなる。

【００６９】このように、主ビット線ＭＢＬ０と接続さ
れる第１及び第３の選択ゲートＴＳ１、ＢＳ０と、主ビ
ット相補線ＭＢＬ１と接続される第２及び第４の選択ゲ
ートＴＳ０、ＢＳ１とを各メモリセルブロック１０ａ〜
１０ｄの間に配置しているため、選択されたメモリセル
と選択されたダミーセルとのセンスアンプＳＡ０までの
配線長の差が小さくなるので、信号遅延が生じ難くなる
と共に雑音が混入し難くなる。

【００７０】さらに、第１〜第４の選択ゲートＴＳ１、
ＴＳ０、ＢＳ０、ＢＳ１をメモリセルブロック１０ａ〜
１０ｄの間に隣接して配置しているため、第１の選択ゲ
ート信号ＴＳＧ１と第４の選択ゲート信号ＢＳＧ１とを
同一の信号とし、第２の選択ゲート信号ＴＳＧ０と第３
の選択ゲート信号ＢＳＧ０とを同一の信号とすることも
容易となる。その結果、各信号の発生タイミングの同期
調整が容易となると共に、信号配線の配線面積を低減で
き且つ回路構成を簡単にできる。

【００７１】第２の特徴は、従来の折り返しビット線方
式とは異なる擬似折り返しビット線方式を採用している
点である。

【００７２】以下、本実施形態に係る擬似折り返しビッ
ト線方式を詳しく説明する。

【００７３】まず、ＤＲＡＭ装置に用いられる公知のビ
ット線折り返し方式を簡単に説明する。ＤＲＡＭにおけ
るビット線折り返し方式は、複数のワード線とこれと交
差する複数のビット線とが配置されている構成におい
て、互いに隣接するビット線及びビット相補線からなる
ビット線対を１つのセンスアンプの入力線とするビット
線の配線方式である。ビット線折り返し方式の利点は、
特に差動型センスアンプを用いた場合に、ビット線対に
混入する雑音成分がレイアウトの対称性からセンスアン
プにとってほとんど同相の成分として感知されるため、
センスアンプはその入力信号に混入する雑音成分の排除
能力が高くなる点である。

【００７４】ＤＲＡＭは、一般にメモリセルが１つのキ
ャパシタと１つのスイッチトランジスタとからなり、ビ
ット線と接続されている一のメモリセルとビット相補線
と接続されている他のメモリセルとは１本のワード線に
接続されることはない。その結果、ビット線対では１つ
のメモリセルのみが活性化されるので、折り返しビット
線方式が可能となる。

【００７５】一方、不揮発性半導体記憶装置は、ワード
線とビット線とが互いに交差する配置を採ると、ビット
線対間で隣接するメモリセルは１本のワード線により同
時に活性化されることになるため、ＤＲＡＭで採用され
る折り返しビット線方式をそのまま採用することはでき
ない。

【００７６】そこで、本実施形態においては、以下に示
す構成の擬似折り返しビット線方式を採用している。 （１）主ビット線及び主ビット相補線を折り返しビット
線方式とする。 （２）セルアレイユニットを複数のメモリセルブロック
に分割し、分割したメモリセルブロックに副ビット線を
設ける。 （３）各メモリセルブロックの副ビット線ごとに基準電
位生成用のダミーセルを設け、メモリセルブロックごと
に主ビット線又は主ビット相補線と接続される選択ゲー
トを設ける。 （４）メモリセルが選択されたときに、選択されたメモ
リセルが属する一のメモリセルブロックと異なるワード
線で且つ異なる主ビット線と接続されている他のメモリ
セルブロックに属するダミーセルを選択する。

【００７７】本実施形態に係る擬似折り返しビット線方
式は以下のような効果を奏する。 （ａ）主ビット線及び主ビット相補線の折り返しビット
線方式により、同相雑音に対する耐性が大きくなる。 （ｂ）各メモリセルブロックの副ビット線は、開放ビッ
ト線構成を持つため、配線長を短くでき、且つ、一の副
ビット線と対をなす他の副ビット線、例えば第１及び第
４の副ビット線ＳＢＬ０、ＳＢＬ１又は第２及び第３の
副ビット線ＳＢＬ１、ＳＢＬ２は互いに接近して配置で
きるので、差動入力となる雑音の影響を受け難くなる。 （ｃ）第１の特徴で説明したように、選択されたダミー
セルのセンスアンプまでの配線長と、選択されたメモリ
セルのセンスアンプまでの配線長との差が小さくなるよ
うな配置を採ることができる。この差は最大でも副ビッ
ト線の長さ程度となる。また、副ビット線同士でも、そ
の差は副ビット線長の２倍以下となる。 （ｄ）第１の特徴で説明したように、各選択ゲートを制
御する制御信号のタイミング生成が容易である。

【００７８】このような擬似折り返しビット線方式を採
ることにより、不揮発性半導体記憶装置であっても、Ｄ
ＲＡＭの折り返しビット線方式とほぼ同等の耐雑音性を
得ることができる。その結果、基準電位の高精度化及び
センスアンプの高感度化を実現でき、読み出し時間の高
速化を図ることができる。

【００７９】なお、本実施形態に係るダミーセルＤＭａ
０〜ＤＭｄ０は、１つのメモリセルとしたが、２つのメ
モリセルを直列に接続したり、又はダミーセル電流が書
き込み状態時のメモリセル電流と消去状態時のメモリセ
ル電流とのほぼ半分となるようにしきい値電圧を調整し
たりしてもよい。すなわち、図９に示す破線の基準電位
Ｖref0を得られるようなダミーセル電流を生じさせる構
成であればよく、従って、メモリセルに限らず、２つの
ｎ型ＭＯＳトランジスタを直列接続した構成としてもよ
い。

【００８０】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００８１】図４は本発明の第２の実施形態に係る不揮
発性半導体記憶装置の回路構成を示している。第２の実
施形態は第１の実施形態の構成を拡張したものであり、
従って、図４においては、図２に示す構成要素と同一の
構成要素には同一の符号を付すことにより説明を省略す
る。図４に示すように、本実施形態に係る不揮発性半導
体記憶装置における第１のセルアレイユニットＵＮＩＴ
＿Ａ１は、主ビット線ＭＢＬ０とそれぞれ並列に接続さ
れる第１〜第４のメモリセルブロック２０ａ〜２３ａを
有する第１のセルアレイＡＲＹａと、主ビット相補線Ｍ
ＢＬ１とそれぞれ並列に接続される第１〜第４のメモリ
セルブロック２０ｂ〜２３ｂを有する第２のセルアレイ
ＡＲＹｂと、主ビット線ＭＢＬ０とそれぞれ並列に接続
される第１〜第４のメモリセルブロック２０ｃ〜２３ｃ
を有する第３のセルアレイＡＲＹｃと、主ビット相補線
ＭＢＬ１とそれぞれ並列に接続される第１〜第４のメモ
リセルブロック２０ｄ〜２３ｄを有する第４のセルアレ
イＡＲＹｄとを備えている。なお、図示はしていない
が、第２〜第４のセルアレイユニットＵＮＩＴ＿Ｂ１〜
ＵＮＩＴ＿Ｄ１も、第１のセルアレイユニットＵＮＩＴ
＿Ａ１と同一の構成である。

【００８２】図５に第１のセルアレイＡＲＹａの回路構
成を示す。図５に示すように、第１のセルアレイＡＲＹ
ａに含まれる第１のメモリセルブロック２０ａは、それ
ぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３
とそれぞれ接続される４つのメモリセルＭａ００〜Ｍａ
０３と、それぞれが直列に接続され且つダミーワード線
ＴＤＷＬ０、ＴＤＷＬ１とそれぞれ接続されるダミーセ
ルＤＭａ００、ＤＭａ０１とにより構成されている。各
メモリセルＭａ００〜Ｍａ０３及び各ダミーセルＤＭａ
００、ＤＭａ０１のドレインは、第１の副ビット線ＳＢ
Ｌ００及び第１の選択トランジスタＴＳａ２０を介し
て、ゲートに第１の選択信号ＴＳＧ１０を受ける第１の
選択ゲートＴＳ１０と接続されている。また、各メモリ
セルＭａ００〜Ｍａ０３のソースはソース線ＴＳＬ０、
ＴＳＬ１と接続され、各ダミーセルＤＭａ００、ＤＭａ
０１のソースはダミーソース線ＴＤＳＬ０と接続されて
いる。

【００８３】同様に、第２のメモリセルブロック２１ａ
は、それぞれが直列に接続され且つワード線ＴＷＬ０〜
ＴＷＬ３とそれぞれ接続される４つのメモリセルＭａ１
０〜Ｍａ１３と、それぞれが直列に接続され且つダミー
ワード線ＴＤＷＬ０、ＴＤＷＬ１とそれぞれ接続される
ダミーセルＤＭａ１０、ＤＭａ１１とにより構成されて
いる。各メモリセルＭａ１０〜Ｍａ１３及び各ダミーセ
ルＤＭａ１０、ＤＭａ１１のドレインは、第２の副ビッ
ト線ＳＢＬ０１及び第２の選択トランジスタＴＳａ２１
を介して第１の選択ゲートＴＳ１０と接続されている。
また、各メモリセルＭａ１０〜Ｍａ１３のソースはソー
ス線ＴＳＬ０、ＴＳＬ１と接続され、各ダミーセルＤＭ
ａ１０、ＤＭａ１１のソースはダミーソース線ＴＤＳＬ
０と接続されている。ここで、第３及び第４のメモリセ
ルブロック２２ａ、２３ａも第１及び第２のメモリセル
ブロック２０ａ、２１ａと同様の構成であるため、説明
を省略する。

【００８４】第１の選択ゲートＴＳ１０と第１のメモリ
セルブロック２０ａとを選択的に接続する第１の選択ト
ランジスタＴＳａ２０は、第１のアレイ内選択信号ＴＳ
Ｇ２０を受ける。これと同様に、第１の選択ゲートＴＳ
１０と第２〜第４のメモリセルブロック２１ａ〜２３ａ
とをそれぞれ選択的に接続する第２〜第４の選択トラン
ジスタＴＳａ２１〜ＴＳａ２３は、それぞれ第２〜第４
のアレイ内選択信号ＴＳＧ２１〜ＴＳＧ２３を受ける。

【００８５】なお、図４に示すように、第２〜第４のセ
ルアレイＡＲＹｂ〜ＡＲＹｄは第１のセルアレイＡＲＹ
ａと同様の回路構成であり、さらに、第１のセルアレイ
ＡＲＹａの各メモリセルブロック２０ａ〜２３ａにおけ
るダミーセルＤＭａ００〜ＤＭａ３１と、第３のセルア
レイＡＲＹｃの各メモリセルブロック２０ｃ〜２３ｃに
おけるダミーセルＤＭｃ００〜ＤＭｃ３１とは、主ビッ
ト線ＭＢＬ０が延びる方向側の互いに対向する端部に配
置されている。同様に、第２のセルアレイＡＲＹｂのダ
ミーセルＤＭｂ００〜ＤＭｂ３１と、第４のセルアレイ
ＡＲＹｄのダミーセルＤＭｄ００〜ＤＭｄ３１とは、主
ビット相補線ＭＢＬ１が延びる方向側の互いに対向する
端部に配置されている。

【００８６】以下、前記のように構成された不揮発性半
導体記憶装置の動作についてタイミングチャートを参照
しながら説明する。

【００８７】図６は本実施形態に係る不揮発性半導体記
憶装置の読み出し動作のタイミングチャートを表わして
いる。ここでは、図４に示す、主ビット線ＢＬ０と接続
される第１のセルアレイＡＲＹａにおける第１のメモリ
セルブロック２０ａのメモリセルＭａ００に対する読み
出し動作を表わしている。

【００８８】まず、本実施形態と第１の実施形態との構
成上の相違を説明する。図２に示す第１の実施形態に係
る半導体記憶装置は、例えばワード線ＴＷＬ０が活性化
されたときには、２つのメモリセルＭａ０、Ｍｂ０が同
時に活性化される構成である。一方、本実施形態に係る
半導体記憶装置は、図５に示すように、ワード線ＴＷＬ
０が活性化されたときには、４つのメモリセルＭａ００
〜Ｍａ３０が同時に活性化される構成である。これは、
ダミーセルについても同様である。

【００８９】さらに、本実施形態に係る半導体記憶装置
は、第１のセルアレイＡＲＹａを例に採ると、１つのセ
ルブロック当たり２本のダミーワード線が設けられてい
る。具体的には、偶数行目に配置され且つ４つのダミー
セルＤＭａ００〜ＤＭａ３０と接続されるダミーワード
線ＴＤＷＬ０と、奇数行目に配置され且つ４つのダミー
セルＤＭａ０１〜ＤＭａ３１と接続されるダミーワード
線ＴＤＷＬ１とが設けられている。但し、ワード線の偶
数行又は奇数行の区別は符号の添え字で行なっている。
このように、メモリセル及びダミーセルの配置が相違す
るため、本実施形態においては、メモリセルＭａ００の
読み出し動作時に、センスアンプＳＡ０に読み出し用の
基準電位を供給するダミーセルがどのようにして選択さ
れるかを中心に説明する。なお、本実施形態において
は、ダミーセルの選択手順を「絞り込み」と呼ぶ。

【００９０】まず、外部から、第１のセルアレイユニッ
トＵＮＩＴ＿Ａ１における第１のセルアレイＡＲＹａの
第１のメモリセルブロック２０ａに属するメモリセルＭ
ａ００に対する読み出し命令が入力されると、図６のプ
リチャージ期間に示すように、図４に示すワード線ＴＷ
Ｌ０〜ＴＷＬ３、ＢＷＬ０〜ＢＷＬ３、ダミーワード線
ＴＤＷＬ０、ＴＤＷＬ１、ＢＤＷＬ０、ＢＤＷＬ１、第
１〜第４の選択信号ＴＳＧ１０、ＴＳＧ１１、ＢＳＧ１
０、ＢＳＧ１１がローレベルの非活性の状態で、第１及
び第２のプリチャージ信号ＰＣＮ０、ＰＣＮ１をハイレ
ベルからローレベルに遷移させる。このとき、第１及び
第２のイコライズ信号ＥＱ０、ＥＱ１をローレベルにし
て第１及び第２のイコライズトランジスタＴＥＱ０、Ｔ
ＥＧ１を活性化させる。

【００９１】続いて、主ビット線ＭＢＬ０及び主ビット
相補線ＭＢＬ１とセンスアンプＳＡ０とを接続する第１
のカラムゲート制御信号ＹＧ０及び第２のカラムゲート
制御信号ＹＧ１をハイレベルとして各カラムゲートＹ
０、Ｙ１を導通状態とすることにより、センスアンプＳ
Ａ０の入出力部をも主ビット線ＭＢＬ０と同一の電位に
プリチャージする。

【００９２】このとき、選択された第１のメモリセルブ
ロック２０ａを含む第１のセルアレイＡＲＹａが主ビッ
ト線ＭＢＬ０と接続されるように、第１の選択信号ＴＳ
Ｇ１０をハイレベルとする。これと同時に、選択された
メモリセルＭａ００が第１の選択ゲートＴＳ１０と接続
されるように、第１のアレイ内選択信号ＴＳＧ２０をハ
イレベルとする。ここでは、ダミーセルを第４のセルア
レイＡＲＹｄから選択する。そこで、第４のセルアレイ
ＡＲＹｄが主ビット相補線ＭＢＬ１と接続されるよう
に、第４の選択信号ＢＳＧ１１をハイレベルとし、且
つ、第１のアレイ内選択信号ＢＳＧ２０をハイレベルと
する。

【００９３】次の読み出し期間は、第１の実施形態と同
様である。

【００９４】以下、第４のセルアレイＡＲＹｄにおける
第１のアレイ内選択信号ＢＳＧ２０が選択されて活性化
される手順を順次説明する。

【００９５】（第１の絞り込み工程）まず、第１のセル
アレイＡＲＹａの近くに位置するセルアレイ、すなわ
ち、第１のセルアレイユニットＵＮＩＴ＿Ａ１に属する
セルアレイのうち、主ビット相補線ＭＢＬ１と接続され
且つ第１のセルアレイＡＲＹａと異なるワード線と接続
されている第４のセルアレイＡＲＹｄを選択する。これ
により、第４のセルアレイＡＲＹｄに属する第１〜第４
のメモリセルブロック２０ｄ〜２３ｄに含まれる８つの
ダミーセルＤＭｄ００〜ＤＭｄ３１が選択候補となる。

【００９６】（第２の絞り込み工程）次に、選択候補の
８つのダミーセルＤＭｄ００〜ＤＭｄ３１のなかから、
主ビット線ＭＢＬ０及び選択された第１のメモリセルブ
ロック２０ａの配線長と、主ビット相補線ＭＢＬ１及び
選択候補のダミーセルを含むメモリセルブロックとの配
線長との差が小さくなるようにダミーセルを絞り込む。
ここでは、選択された第１のメモリセルブロック２０ａ
が主ビット線ＭＢＬ０と隣接していないため、第４のセ
ルアレイＡＲＹｄにおいても、主ビット相補線ＭＢＬ１
と隣接していない第１のメモリセルブロック２０ｄ及び
第４のメモリセルブロック２３ｄの４つのダミーセルＤ
Ｍｄ００、ＤＭＤ０１、ＤＭｄ３０、ＤＭＤ３１に絞り
込む。

【００９７】この工程により、読み出し時には、選択さ
れたメモリセルＭａ００における主ビット線ＭＢＬ０及
び第１の副ビット線ＳＢＬ００の配線長と、選択候補の
ダミーセルＤＭｄ００、ＤＭＤ０１、ＤＭｄ３０、ＤＭ
Ｄ３１における主ビット相補線ＭＢＬ１及び第１の副ビ
ット線ＳＢＬ１２又は主ビット相補線ＭＢＬ１及び第４
の副ビット線ＳＢＬ１５の配線長との差が小さくなるた
め、主ビット線ＭＢＬ０及び主ビット相補線ＭＢＬ１
の、それぞれの副ビット線（ＳＢＬ００、ＳＢＬ１２／
ＳＢＬ１５）を含む配線同士の間に働くカップリング容
量を揃えることができる。その結果、読み出し時におけ
る主ビット線ＭＢＬ０及び主ビット相補線ＭＢＬ１の間
の配線容量のばらつきを低減できる。

【００９８】（第３の絞り込み工程）第３の絞り込み工
程は１つのセルアレイに複数のダミーワード線が設けら
ている場合に有効となる。すなわち、本半導体記憶装置
の製造時において、複数のワード線が偶数行目に配置さ
れる場合と奇数行目に配置される場合とで生じるメモリ
セル及びダミーセルのセル特性の差を抑制できる。

【００９９】具体的には、第２の絞り工程における選択
候補のダミーセルＤＭｄ００、ＤＭＤ０１、ＤＭｄ３
０、ＤＭＤ３１のうち、読み出し対象のメモリセルＭａ
００が偶数行目のワード線ＴＷＬ０と接続されているた
め、第４のセルアレイＡＲＹｄにおいても偶数行目のダ
ミーワード線ＢＤＷＬ０と接続されている２つのダミー
セルＤＭｄ００、ＤＭｄ３０に絞り込む。これは、図６
に示す読み出し期間において、ワード線ＴＷＬ０と同時
にダミーワード線ＢＤＷＬ０がハイレベルに遷移するこ
とと対応している。逆に、読み出し対象のメモリセルが
奇数行目のワード線、例えばワード線ＴＷＬ１と接続さ
れている場合には、第４のセルアレイＡＲＹｄにおいて
奇数行目のダミーワード線ＢＤＷＬ１と接続されている
２つのダミーセルＤＭｄ０１、ＤＭｄ３１に絞り込む。

【０１００】次に、２つに絞り込まれた選択候補のダミ
ーセルＤＭｄ００、ＤＭｄ３０から１つのダミーセルを
任意に選択する。ここでは、第４のメモリセルブロック
２３ｄに属するダミーセルＤＭｄ３０とする。

【０１０１】なお、これら第１〜第３の絞り込み工程
は、設計手順を順次示しており、実際の半導体記憶装置
においては、読み出し動作時にこれらの手順が毎回繰り
返される訳ではなく、各メモリセルにおけるアドレスの
エンコード及びデコードと同時に一意に決まるようにあ
らかじめ設定（プログラミング）されている。

【０１０２】以上説明したように、本実施形態による
と、第１の実施形態と同様の効果を得られる上に、製造
時のプロセス条件として、複数行のメモリセルのうち、
偶数行目に形成されるメモリセル及び奇数行目に形成さ
れるメモリセルに対して、例えば半導体基板に対する不
純物の注入条件等により、隣接するメモリセル同士の特
性が互いに異なるような場合であっても、選択されるメ
モリセルと選択されるダミーセルとの間でセル特性を揃
えることができる。

【０１０３】なお、各セルアレイＡＲＹａ〜ＡＲＹｄの
構成が同一である場合には、ダミーセル同士の互いの容
量が実質的に等しいことが好ましい。

【０１０４】また、本実施形態においては、主ビット線
ＭＢＬ０又は主ビット相補線ＭＢＬ１と並列に接続され
且つ１本のワード線により活性化されるメモリセルを４
つと設定したが、これに限られず、記憶容量や仕様等を
勘案して適当な個数を設定すればよい。

【０１０５】また、以上の説明では用途を限定していな
いが、差動型のセンスアンプを備えるＥＥＰＲＯＭ装置
又はフラッシュＥＥＰＲＯＭ装置等の各種メモリ集積回
路や、これらのメモリ集積回路を内蔵するマイコン等の
集積回路装置等に特に有効である。

【０１０６】

【発明の効果】本発明に係る不揮発性半導体記憶装置に
よると、第１のビット線と接続される第１のメモリセル
ブロック及び第３のメモリセルブロック、並びに第２の
ビット線と接続される第２のメモリセルブロック及び第
４のメモリセルブロックにそれぞれ少なくとも１つのダ
ミーセルを設けることにより、増幅器が感知する第１の
ビット線及び第２のビット線の負荷容量を同等とするこ
とができる。

【０１０７】また、擬似折り返しビット線方式を採るた
め、第１のビット線及び第２のビット線に影響するノイ
ズ成分を低減することができ、その結果、増幅器の高感
度化及び読み出し時間の短縮を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の動作原
理を示す模式構成図である。

【図２】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す回路図である。

【図３】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の動作タイミング図である。

【図４】本発明の第２の実施形態に係る不揮発性半導体
記憶装置を示す回路図である。

【図５】本発明の第２の実施形態に係る不揮発性半導体
記憶装置における一のセルアレイを示す回路図である。

【図６】本発明の第２の実施形態に係る不揮発性半導体
記憶装置の動作タイミング図である。

【図７】従来の折り返しビット線構造を持つ不揮発性半
導体記憶装置を示す回路図である。

【図８】従来の不揮発性半導体記憶装置における負荷容
量成分を表わす模式図である。

【図９】従来の折り返しビット線構造による放電波形を
表わすグラフである。

【符号の説明】

ＳＡ０ センスアンプ（増幅器） ＰreＣＨＧ０ 第１のプリチャージ回路 ＰreＣＨＧ１ 第２のプリチャージ回路 ＴＥＱ０ 第１のイコライズトランジスタ ＴＥＱ１ 第２のイコライズトランジスタ Ｙ０ 第１のカラムゲート Ｙ１ 第２のカラムゲート ＵＮＩＴ＿Ａ０ 第１のセルアレイユニット ＵＮＩＴ＿Ｂ０ 第２のセルアレイユニット ＵＮＩＴ＿Ｃ０ 第３のセルアレイユニット ＵＮＩＴ＿Ｄ０ 第４のセルアレイユニット ＭＢＬ０ 主ビット線（第１のビット線） ＭＢＬ１ 主ビット相補線（第２のビット線） １０ａ 第１のメモリセルブロック １０ｂ 第２のメモリセルブロック １０ｃ 第３のメモリセルブロック １０ｄ 第４のメモリセルブロック ＳＢＬ０ 副ビット線 ＳＢＬ１ 副ビット線 ＳＢＬ２ 副ビット線 ＳＢＬ３ 副ビット線 Ｍａ０ メモリセル ＤＭｄ ダミーセル ＴＳ１ 第１の選択ゲート（第１の接続手段） ＴＳ０ 第２の選択ゲート（第２の接続手段） ＢＳ０ 第３の選択ゲート（第３の接続手段） ＢＳ１ 第４の選択ゲート（第４の接続手段） ＴＳＧ１ 第１の選択信号（第１の制御信号） ＴＳＧ０ 第２の選択信号（第２の制御信号） ＢＳＧ０ 第３の選択信号（第３の制御信号） ＢＳＧ１ 第４の選択信号（第３の制御信号） ＵＮＩＴ＿Ａ１ 第１のセルアレイユニット ＵＮＩＴ＿Ｂ１ 第２のセルアレイユニット ＵＮＩＴ＿Ｃ１ 第３のセルアレイユニット ＵＮＩＴ＿Ｄ１ 第４のセルアレイユニット ＡＲＹａ 第１のセルアレイ ＡＲＹｂ 第２のセルアレイ ＡＲＹｃ 第３のセルアレイ ＡＲＹｄ 第４のセルアレイ ２０ａ 第１のメモリセルブロック ２１ａ 第２のメモリセルブロック ２２ａ 第３のメモリセルブロック ２３ａ 第４のメモリセルブロック ＴＳａ２０ 第１のアレイ内選択トランジスタ ＴＳａ２１ 第２のアレイ内選択トランジスタ ＴＳａ２２ 第３のアレイ内選択トランジスタ ＴＳａ２３ 第４のアレイ内選択トランジスタ ＴＳ１０ 第１の選択ゲート（第１の接続手段） ＴＳ１１ 第２の選択ゲート（第２の接続手段） ＢＳ１０ 第３の選択ゲート（第３の接続手段） ＢＳ１１ 第４の選択ゲート（第４の接続手段）

フロントページの続き (56)参考文献 特開 平２−7293（ＪＰ，Ａ) 特開 平８−203291（ＪＰ，Ａ) 特開 平10−11982（ＪＰ，Ａ) 特開 平６−290591（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/04 G11C 16/06

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 第１のワード線及び第２のワード線と、 前記第１のワード線及び第２のワード線とそれぞれ交差
   する第１のビット線及び第２のビット線と、 それぞれが、前記第１のワード線と接続される少なくと
   も１つのメモリセルを含む第１のメモリセルブロック及
   び第２のメモリセルブロックと、 それぞれが、前記第２のワード線と接続される少なくと
   も１つのメモリセルを含む第３のメモリセルブロック及
   び第４のメモリセルブロックと、 前記第１のビット線と前記第１のメモリセルブロックと
   を第１の制御信号によって接続する第１の接続手段と、 前記第２のビット線と前記第２のメモリセルブロックと
   を第２の制御信号によって接続する第２の接続手段と、 前記第１のビット線と前記第３のメモリセルブロックと
   を第３の制御信号によって接続する第３の接続手段と、 前記第２のビット線と前記第４のメモリセルブロックと
   を第４の制御信号によって接続する第４の接続手段と、 前記第１のビット線及び第２のビット線に対して入出力
   動作を行なう増幅器とを備え、 前記各メモリセルブロックはそれぞれが少なくとも１つ
   のダミーセルを有していることを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 前記各メモリセルブロックは、互いの容
   量が等しくなるように設けられていることを特徴とする
   請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記増幅器に対する前記第１のビット線
   と該第１のビット線と接続された前記第１のメモリセル
   ブロック又は第３のメモリセルブロックとの負荷容量
   と、前記増幅器に対する前記第２のビット線と該第２の
   ビット線と接続された前記第２のメモリセルブロック又
   は第４のメモリセルブロックとの負荷容量とは実質的に
   等しいことを特徴とする請求項１に記載の不揮発性半導
   体記憶装置。
4. 【請求項４】 前記第１のビット線と接続されるメモリ
   セルのデータを前記増幅器に読み出す際に、読み出し対
   象のメモリセルを含むメモリセルブロックの近傍に配置
   され且つ前記第２のビット線と接続されるメモリセルブ
   ロックに含まれるダミーセルが選択されることを特徴と
   する請求項１〜３のうちのいずれか１項に記載の不揮発
   性半導体記憶装置。
5. 【請求項５】 前記第１のビット線と接続されるメモリ
   セルのデータを前記第１のワード線又は前記第２のワー
   ド線を活性化することにより前記増幅器に読み出す際
   に、読み出し対象のメモリセルと異なるワード線と接続
   され且つ前記第２のビット線と接続されるメモリセルブ
   ロックに含まれるダミーセルが選択されることを特徴と
   する請求項１〜４のうちのいずれか１項に記載の不揮発
   性半導体記憶装置。
6. 【請求項６】 それぞれが、前記第１のメモリセルブロ
   ック、第２のメモリセルブロック、第３のメモリセルブ
   ロック及び第４のメモリセルブロックを含む複数のセル
   アレイユニットをさらに備え、 前記複数のセルアレイユニットのうちの一のセルアレイ
   ユニットにおける第１のビット線と接続されるメモリセ
   ルのデータを前記第１のワード線又は前記第２のワード
   線を活性化することにより前記増幅器に読み出す際に、 前記一のセルアレイユニットに含まれるメモリセルブロ
   ックであって、読み出し対象のメモリセルと異なるワー
   ド線と接続され且つ前記第２のビット線と接続されるメ
   モリセルブロックに含まれるダミーセルが選択されるこ
   とを特徴とする請求項１〜４のうちのいずれか１項に記
   載の不揮発性半導体記憶装置。
7. 【請求項７】 前記各メモリセルブロックは、それぞれ
   複数のダミーセルを有し、 ダミーセルの選択時には、前記複数のダミーセルのう
   ち、前記第２のビット線との間の配線長と、前記第１の
   ビット線及び該第１のビット線と接続された読み出し対
   象のメモリセルの間の配線長とがほぼ等しくなるダミー
   セルが選択されることを特徴とする請求項６に記載の不
   揮発性半導体記憶装置。
8. 【請求項８】 前記各メモリセルブロックは、それぞれ
   複数のダミーセルを有し、 ダミーセルの選択時には、前記複数のダミーセルのう
   ち、前記第１のビット線と接続された読み出し対象のメ
   モリセルと近い位置に配置されたダミーセルが選択され
   ることを特徴とする請求項６に記載の不揮発性半導体記
   憶装置。
9. 【請求項９】 前記各メモリセルブロックは、前記各ワ
   ード線のうち奇数行目に配置されているワード線と接続
   される第１のダミーセルと、偶数行目に配置されている
   ワード線と接続される第２のダミーセルとを有し、 奇数行目に配置されたワード線と接続されるメモリセル
   を選択する際には前記第１のダミーセルが選択され、偶
   数行目に配置されたワード線と接続されるメモリセルを
   選択する際には前記第２のダミーセルが選択されること
   を特徴とする請求項１〜６のうちのいずれか１項に記載
   の不揮発性半導体記憶装置。
10. 【請求項１０】 前記ダミーセルは、前記各メモリセル
    ブロックにおけるビット線が延びる方向側の互いに対向
    する端部側に配置されていることを特徴とする請求項１
    〜６のうちのいずれか１項に記載の不揮発性半導体記憶
    装置。
11. 【請求項１１】 前記第１の制御信号と前記第４の制御
    信号とは同一であり、前記第２の制御信号と前記第３の
    制御信号とは同一であることを特徴とする請求項１〜６
    のうちのいずれか１項に記載の不揮発性半導体記憶装
    置。