KR101481575B1 - 비휘발성 메모리 장치 및 구동 방법 - Google Patents

비휘발성 메모리 장치 및 구동 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 비휘발성 메모리 장치는, 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들을 포함하는 제1스트링; 일렬로 배치되는 n개의 메모리 셀 트랜지스터들을 포함하는 제2스트링; 상기 제1스트링에 포함되는 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 제1워드라인들; 상기 제2스트링에 포함되는 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 제2워드라인들; 상기 제1스트링의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제1더미 셀 트랜지스터; 상기 제2스트링의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제2더미 셀 트랜지스터; 상기 제1더미 셀 트랜지스터의 게이트에 연결되는 제1더미 워드라인; 및 상기 제2더미 셀 트랜지스터의 게이트에 연결되는 제2더미 워드라인을 구비한다.

Description

비휘발성 메모리 장치 및 구동 방법{Non-volatile memory device and operation method of the same}
본 발명은 비휘발성 메모리 장치에 관한 것으로써, 예를 들어, 서로 다른 스트링들에 대응되는 더미 워드라인들을 구동하는 비휘발성 메모리 장치 및 구동 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
낸드(NAND) 타입 비휘발성 메모리 소자는 낸드 스트링들에 배열된 메모리 트랜지스터들을 포함할 수 있다. 워드 라인들은 낸드 스트링들을 가로질러 메모리 트랜지스터들에 커플링될 수 있다. 따라서, 이러한 낸드 타입 비휘발성 메모리 소자에서, 선택되지 않은 낸드 스트링들에 배열된 메모리 트랜지스터들에 데이터가 프로그램 되는 것을 방지할 필요가 있다.
예를 들어, 국제특허공개번호 WO05/078733호 및 WO06/124525는 채널 부스팅(channel boosting) 기술을 이용하여 일부 낸드 스트링들의 프로그램을 방지하는 기술을 공개하고 있다. 채널 부스팅 기술에 의하면, 선택되지 않은 낸드 스트링들의 채널에 높은 부스팅 전압을 인가하여 메모리 트랜지스터들에 인가되는 프로그램 전위를 낮출 수 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 서로 다른 스트링들에 대응되는 더미 워드라인들을 구동하는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시예가 이루고자 하는 다른 기술적 과제는, 서로 다른 스트링들에 대응되는 더미 워드라인들을 구동하는 비휘발성 메모리 장치의 구동 방법를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치는, 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들을 포함하는 제1스트링; 일렬로 배치되는 n개의 메모리 셀 트랜지스터들을 포함하는 제2스트링; 상기 제1스트링에 포함되는 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 제1워드라인들; 상기 제2스트링에 포함되는 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 제2워드라인들; 상기 제1스트링의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제1더미 셀 트랜지스터; 상기 제2스트링의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제2더미 셀 트랜지스터; 상기 제1더미 셀 트랜지스터의 게이트에 연결되는 제1더미 워드라인; 및 상기 제2더미 셀 트랜지스터의 게이트에 연결되는 제2더미 워드라인을 구비한다.
상기 제1더미 워드라인과 상기 제2더미 워드라인은, 서로 연결되지 않아서 서로 다른 바이어스 전압을 수신할 수 있다.
상기 제1워드라인들과 상기 제2워드라인들 중에서 j(j는 n이하의 자연수)번째 제1워드라인과 j번째 제2워드라인은, 서로 연결되어 있어서 동일한 바이어스 전압을 수신할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 상기 제1스트링의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제3더미 셀 트랜지스터; 상기 제2스트링의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제4더미 셀 트랜지스터; 상기 제3더미 셀 트랜지스터의 게이트에 연결되는 제3더미 워드라인; 및 상기 제4더미 셀 트랜지스터의 게이트에 연결되는 제4더미 워드라인을 더 구비할 수 있다.
상기 제1스트링과 상기 제2스트링은, 서로 다른 층에 배치되거나, 또는 동일한 층에 배치되는 서로 다른 메모리 블록에 속할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 다수의 메모리 셀 트랜지스터들 중에서 구동 대상 트랜지스터를 포함하는 제1스트링에 연결되는 제1더미 셀 트랜지스터, 및 제2스트링에 연결되는 제2더미 셀 트랜지스터에 서로 다른 바이어스 전압을 인가하는 단계; 및 상기 제1스트링에 속하는 j(j는 n이하의 자연수)번째 메모리 셀 트랜지스터와 상기 제2스트링에 속하는 j번째 메모리 셀 트랜지스터에 동일한 바이어스 전압을 인가하는 단계를 구비한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 상기 서로 다른 바이어스 전압을 인가하는 단계와 상기 동일한 바이어스 전압을 인가하는 단계 이전에, 상기 구동 대상 트랜지스터에 대응되는 상기 제1더미 셀 트랜지스터의 문턱 전압을 낮추고, 상기 제2더미 셀 트랜지스터의 문턱 전압을 높이는 단계를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 작아진다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바 이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 커진다.
도 1은 비휘발성 메모리 장치에 포함되는 메모리 셀의 구조를 나타내는 도면이다.
도 1(a)에는 비휘발성 메모리 장치에 포함되는 메모리 셀의 플로팅 게이트(FG)에 전자가 주입되지 않은 모습이 도시되고, 도 1(b)에는 비휘발성 메모리 장치에 포함되는 메모리 셀의 플로팅 게이트(FG)에 전자가 주입된 모습이 도시된다. 플로팅 게이트(FG)에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트(FG)에 전자가 없어진 상태를 소거(erase) 상태라고 한다.
도 2는 도 1의 비휘발성 메모리 셀의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 프로그램 상태의 임계 전압은 0보다 크고, 소거 상태의 임계 전압은 0보다 작다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 제1스트링(ST1) 및 제2스트링(ST2)을 구비한다. 제1스트링(ST1)은 일렬로 배치되는 n(n은 2이상의 자연수)개의 메모리 셀 트랜지스터들(TM1_1~TM1_32)을 구비하고, 제2스트링(ST2)은 일렬로 배치되는 n개의 메모리 셀 트랜지스터들(TM2_1~TM2_32)을 구비한다.
설명의 편의를 위하여, 도 3에는 제1스트링(ST1)과 제2스트링(ST2)이 32개의 메모리 셀 트랜지스터들을 각각 구비하는 것으로 도시되었다. 그러나, 제1스트링(ST1)과 제2스트링(ST2)에 포함되는 메모리 셀 트랜지스터들의 개수는 32개에 한정되지 않는다. 나아가, 본 명세서에 개시된 구성요소들의 개수는 설명의 편의를 위하여 임의로 정해진 것으로써, 변경될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 n개의 제1워드라인들(WL1_1~WL1_32)과 n개의 제2워드라인들(WL2_1~WL2_32)을 구비한다. 제1워드라인들(WL1_1~WL1_32)은 제1스트링(ST1)에 속하는 메모리 셀 트랜지스터들(TM1_1~TM1_32)의 게이트들에 각각 연결되고, 제2워드라인들(WL2_1~WL2_32)은 제2스트링(ST2)에 속하는 메모리 셀 트랜지스터들(TM2_1~TM2_32)의 게이트들에 각각 연결된다.
메모리 셀 트랜지스터들(TM1_1~TM1_32, TM2_1~TM2_32)의 게이트들을 통하여 각종 전압(프로그램 전압, 독출 전압, 소거 전압)을 인가함으로써, 메모리 셀 트랜지스터들(TM1_1~TM1_32, TM2_1~TM2_32)을 동작(프로그램, 독출, 소거)시킨다. 이에 대해서는 도 4를 참조하여 후술된다.
제1워드라인들(WL1_1~WL1_32)과 제2워드라인들(WL2_1~WL2_32) 중에서 j(j는 n이하의 자연수) 번째 제1워드라인과 j 번째 제2워드라인은, 서로 연결되어 있을 수 있다. 도 3을 참조하면, 첫 번째 제1워드라인(WL1_1)과 두 번째 제2워드라인(WL2_1)은 서로 연결되어 있다. 또한, 두 번째, 31번째, 32번째 제1워드라인들(WL1_2, WL1_31, WL1_32)은 두 번째, 31번째, 32번째 제2워드라인들(WL2_2, WL2_31, WL2_32)에 각각 연결될 수 있다.
서로 연결된 워드라인들은 동일한 바이어스 전압을 수신할 수 있다. 그리고, 수신된 전압을 대응되는 메모리 셀 트랜지스터의 게이트로 인가할 수 있다. 예를 들어, 첫 번째 제1워드라인(WL1_1)과 두 번째 제2워드라인(WL2_1)은 동일한 바이어스 전압을 수신하여, 메모리 셀 트랜지스터들(TM1_1, TM2_1)의 게이트로 인가할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 제1더미 셀 트랜지스터(TD1), 제2더미 셀 트랜지스터(TD2), 제1더미 워드라인(DWL1), 및 제2더미 워드라인(DWL2)을 구비한다.
제1더미 셀 트랜지스터(TD1)는 제1스트링(ST1)의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터(TM1_1)에 연결되고, 제2더미 셀 트랜지스터(TD2)는 제2스트링(ST2)의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터(TM2_1)에 연결된다. 제1더미 워드라인(DWL1)은 제1더미 셀 트랜지스터(TD1)의 게이트에 연결되고, 제2더미 워드라인(DWL2)은 제2더미 셀 트랜지스터(TD2)의 게이트에 연결된다.
제1더미 워드라인(DWL1)과 제2더미 워드라인(DWL2)은 서로 연결되어 있지 않다. 제1더미 워드라인(DWL1)과 제2더미 워드라인(DWL2)은 서로 다른 바이어스 전압을 수신하여, 제1 및 제2더미 셀 트랜지스터(TD1, TD2)에 서로 다른 바이어스 전압을 인가할 수 있다. 그에 따라, 동일한 위치의 메모리 셀 트랜지스터들(예를 들어, TM1_1, TM2_1) 사이의 상태 교란(disturb)을 방지할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 제3더미 셀 트랜지스터(TD3), 제4더미 셀 트랜지스터(TD4), 제3더미 워드라인(DWL3), 및 제4더미 워드 라인(DWL4)을 더 구비할 수 있다.
제3 및 제4더미 셀 트랜지스터(TD3, TD4)는, 제1 및 제2더미 셀 트랜지스터(TD1, TD2)의 반대쪽에 연결될 수 있다. 즉, 제1 및 제2스트링(ST1, ST2)의 양쪽 끝에 더미 셀 트랜지스터들(TD1, TD2, TD3, TD4)이 배치될 수 있다. 제3더미 셀 트랜지스터(TD3)는 제1스트링(ST1)의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터(TM1_32)에 연결되고, 제4더미 셀 트랜지스터(TD4)는 제2스트링(ST2)의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터(TM2_32)에 연결된다. 제3더미 워드라인(DWL3)은 제3더미 셀 트랜지스터(TD3)의 게이트에 연결되고, 제4더미 워드라인(DWL4)은 제4더미 셀 트랜지스터(TD4)의 게이트에 연결된다.
제3더미 워드라인(DWL3)과 제4더미 워드라인(DWL4)도 서로 연결되어 있지 않다. 제3더미 워드라인(DWL3)과 제4더미 워드라인(DWL4)은 서로 다른 바이어스 전압을 수신하여, 제3 및 제4더미 셀 트랜지스터(TD3, TD4)에 서로 다른 바이어스 전압을 인가할 수 있다.
본 명세서에서는 제1 내지 제4더미 워드라인(DWL1~DWL4)이 제1 및 제2스트링(ST1, ST2)에 연결되는 것으로 설명되었으나, 제1 내지 제4더미 워드라인(DWL1~DWL4)은 제1 및 제2스트링(ST1, ST2)에 속할 수도 있다.
제1스트링(ST1)과 제2스트링(ST2)은 서로 다른 층에 배치될 수 있다. 또는, 제1스트링(ST1)과 제2스트링(ST2)은 동일한 층에 배치되는 서로 다른 메모리 블록에 배치될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 제1접지 선택 트랜지스 터(TGS1), 제1스트링 선택 트랜지스터(TSS1), 제2접지 선택 트랜지스터(TGS2), 및 제2스트링 선택 트랜지스터(TSS2)를 더 구비할 수 있다. 제1접지 선택 트랜지스터(TGS1)와 제1스트링 선택 트랜지스터(TSS1)는 제1스트링(ST1)에 연결될 수 있고, 제2접지 선택 트랜지스터(TGS2)와 제2스트링 선택 트랜지스터(TSS2)는 제2스트링(ST2)에 연결될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 전하 공급 라인(CSL)과 비트 라인(BL)을 더 구비할 수 있다. 전하 공급 라인(CSL)은 제1 및 제2스트링(ST1, ST2)으로 전하를 공급한다. 전하 공급 라인(CSL)은 공통 소스 라인(common source line)일 수 있다. 비트 라인(BL)은 제1 및 제2스트링(ST1, ST2)에 의하여 공유될 수 있다.
도 4는 도 3의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
이하에서는, 메모리 셀 트랜지스터(TM1_2)를 프로그래밍 대상 메모리 셀 트랜지스터라고 가정하고, 프로그래밍 동작을 설명한다.
프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)를 프로그래밍 하기 위하여, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속하는 제1스트링(ST1)에 연결되는 제1스트링 선택 트랜지스터(TSS1)를 턴-온 시킨다. 이를 위하여, 제1스트링 선택 트랜지스터(TSS1)의 게이트에 전원 전압(Vcc)을 인가할 수 있다. 또한, 제1스트링(ST1)에 연결되는 제1접지 선택 트랜지스터(TGS1)를 턴-오프 시킨다. 제1 및 제3더미 워드라인(DWL1, DWL3)을 통하여 제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 게이트에 패스 전압(Vpass)을 인가함으로써, 제1 및 제3더미 셀 트랜지스터(TD1, TD3)를 턴-온 시킨다. 패스 전압(Vpass)은 제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 문턱 전압보다 높은 전압을 의미한다.
프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)의 게이트에는 프로그래밍 전압(Vpgm)이 인가되고, 나머지 메모리 셀 트랜지스터들(TM1_1,…, TM1_31, TM1_32)의 게이트에는 패스 전압(Vpass)이 인가된다. 프로그래밍 전압(Vpgm)의 전압 레벨은 패스 전압(Vpass)보다 높을 수 있다.
비트 라인(BL)에 0V가 인가되면, 비트 라인(BL)의 전하는 턴-온 된 제1더미 셀 트랜지스터(TD1)와 메모리 셀 트랜지스터(TM1_1)를 통하여 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)에 전달된다. 프로그래밍 전압(Vpgm)의 레벨에 따라(프로그래밍 데이터의 값에 따라), 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)에 주입되는 전하량이 달라진다. 그에 따라, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)의 문턱 전압도 달라진다. 예를 들어, 프로그래밍 데이터의 값이 '0'이면 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)의 문턱 전압의 문턱 전압이 높을 수 있고, 프로그래밍 데이터의 값이 '1'이면 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)의 문턱 전압의 문턱 전압이 낮을 수 있다.
프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속하지 않는 제2스트링(ST2)에 연결되는 제2접지 선택 트랜지스터(TGS2)와 제2스트링 선택 트랜지스터(TSS2)를 턴-오프 시킨다. 제2 및 제4더미 워드라인(DWL2, DWL4)을 통하여 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 게이트에 0V를 인가함으로써, 제2 및 제4더미 셀 트랜지스터(TD2, TD4)를 턴-오프 시킨다. 그에 따라, 채널에 부스 팅(boosting)되어 있던 전하는 제2접지 선택 트랜지스터(TGS2)와 제2스트링 선택 트랜지스터(TSS2)를 통하여 쉽게 빠져나갈 수 있다. 즉, 금지(inhibit) 동작을 정상적으로 수행할 수 있다.
이처럼, 본 발명의 실시예에 따른 비휘발성 메모리 장치는, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속한 제1스트링(ST1)의 제1 및 제3더미 워드라인(DWL1, DWL3), 및 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속하지 않은 제2스트링(ST2)의 제2 및 제4더미 워드라인(DWL2, DWL4)에 서로 다른 바이어스 전압을 인가할 수 있다. 그에 따라, 프로그램 동작과 금지(inhibit) 동작을 원활히 수행할 수 있다.
만약, 제1더미 워드라인(DWL1)과 제2더미 워드라인(DWL2)이 서로 연결되어 있다고 가정하면, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속하는 제1스트링(ST1)에 속하는 제1더미 워드라인(DWL1)에 패스 전압(Vpass)을 인가한 경우, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속하지 않은 제2스트링(ST2)의 제2더미 워드라인(DWL2)에도 패스 전압(Vpass)이 인가될 것이다. 이 경우, 채널에 부스팅(boosting)되어 있던 전하가 쉽게 빠져 나갈 수 없는 문제가 생길 것이다.
이하에서는, 메모리 셀 트랜지스터(TM1_2)를 독출 대상 메모리 셀 트랜지스터라고 가정하고, 독출 동작을 설명한다.
독출 대상 메모리 셀 트랜지스터(TM1_2)에 연결되는 워드라인(WL1_2)에는 0V가 인가된다. 또한, 워드라인(WL1_2)과 워드라인(WL2_2)이 연결되어 있다면, 워드라인(WL2_2)에도 0V가 인가될 수 있다. 나머지 워드라인들(WL1_1,…, WL1_31, WL1_32, WL2_1,…, WL2_31, WL2_32)에는 독출 전압(Vread)이 인가된다. 독출 전압(Vread)은 메모리 셀 트랜지스터들(TM1_1,…, TM1_31, TM1_32, TM2_1,…, TM2_31, TM2_32)의 문턱 전압과 관계없이, 메모리 셀 트랜지스터들(TM1_1,…, TM1_31, TM1_32, TM2_1,…, TM2_31, TM2_32)에 전류가 흐를 수 있게 하는 전압이다.
독출 대상 메모리 셀 트랜지스터(TM1_2)가 속하는 제1스트링(ST1)에 연결되는 제1스트링 선택 트랜지스터(TSS1)와 제1접지 선택 트랜지스터(TGS1)의 게이트에도 독출 전압(Vread)을 인가한다. 제1 내지 제4더미 셀 트랜지스터(TD1~TD4)에도 독출 전압(Vread)이 인가된다.
소거 동작에서는, 기판에 소거 전압(Verase)을 인가하고, 소거 대상 트랜지스터의 게이트에 0V를 인가하고 소거 대상이 아닌 트랜지스터의 게이트를 플로팅 시킨다.
도 5는 도 3의 비휘발성 메모리 장치의 정면도이다.
도 6은 도 3의 비휘발성 메모리 장치의 평면도이다.
도 5와 도 6에는, 2개의 스트링을 각각 포함하는 2개의 층을 구비하는 비휘발성 메모리 장치가 도시된다. 즉, 도 5와 도 6에는 총 4개의 스트링이 도시된다. 도 3에는 도 5와 도 6의 4개의 스트링 중에서 2개의 스트링이 도시되었다.
도 5와 도 6의 왼쪽 1층과 2층에 도시된 2개의 스트링을 도 3의 2개의 스트링이라고 가정한다. 물론, 오른쪽 1층과 2층에 도시된 2개의 스트링이 도 3의 2개의 스트링일 수도 있고, 1층(또는 2층)의 왼쪽과 오른쪽에 도시된 2개의 스트링이 도 1의 2개의 스트링일 수도 있다.
또한, 도 5와 도 6에는 비휘발성 메모리 장치가 2개의 층을 구비하는 것으로 도시되었으나, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 3개 이상의 층을 구비할 수도 있고 1개의 층을 구비할 수도 있다.
도 5와 도 6을 참조하면, 메모리 셀 트랜지스터들(TM1_1~TM1_32, TM2_1~TM2_32)은 반도체 기판(512, 514) 상의 전하 저장층들(SN1_1~SN1_32, SN2_1~SN2_32) 및 제어 게이트 전극들(CG1_1~CG1_32, CG2_1~CG2_32)의 적층 구조를 포함할 수 있다. 또한, 메모리 셀 트랜지스터들(TM1_1~TM1_32, TM2_1~TM2_32)은, 소스 및 드레인 영역(521~530, 531~540)을 포함할 수 있다. 예를 들어, 메모리 셀 트랜지스터(TM1_1)는 소스 및 드레인 영역(523, 524), 전하 저장층(SN1_1) 및 제어 게이트 전극(CG1_1)으로 이루어질 수 있다.
제어 게이트 전극(CG1_1~CG1_32, CG2_1~CG2_32)은 전하 저장층(SN1_1~SN1_32, SN2_1~SN2_32) 상에 블로킹 절연층(미도시)에 의해서 이격 배치될 수 있다. 전하 저장층(SN1_1~SN1_32, SN2_1~SN2_32)은 플로팅 게이트층 또는 전하 트랩층으로 이용될 수 있다. 나아가, 반도체 기판(512, 514)과 전하 저장층(SN1_1~SN1_32, SN2_1~SN2_32) 사이에는 터널링 절연층(미도시)이 개재될 수 있다.
소스 및 드레인 영역(521~530, 531~540)은 반도체 기판(512, 514)에 불순물들을 도핑하여 형성될 수 있다. 예를 들어, 반도체 기판(512, 514)이 제1도전형을 갖는다면, 소스 및 드레인 영역(521~530, 531~540)은 제1도전형과 반대인 제2도전 형의 불순물들로 도핑될 수 있다. 따라서, 소스 및 드레인 영역(521~530, 531~540)은 반도체 기판(512, 514)과 다이오드 접합(diode junction)을 형성할 수 있다.
반도체 기판(SUB)의 일부분은 전하의 도전 통로를 제공할 수 있다. 반도체 기판(SUB)은 예컨대, 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
제어 게이트 전극들(CG1_1~CG1_32, CG2_1~CG2_32)은 워드 라인 패턴들(WLP1_1~WLP1_32, WLP2_1~WLP2_32)의 일부일 수 있다(도 6 참조). 아울러, 워드 라인 패턴들(WLP1_1~WLP1_32, WLP2_1~WLP2_32)은 도 3에 도시된 워드 라인들(WL1_1~WL1_32, WL2_1~WL2_32)의 역할을 할 수 있다(도 6 참조).
도 3에 도시된 제1 내지 제4더미 셀 트랜지스터(TD1~TD4)도 메모리 셀 트랜지스터들(TM1_1~TM1_32, TM2_1~TM2_32)과 유사한 구조를 가진다. 예를 들어, 제1더미 셀 트랜지스터(TD1)는 소스 및 드레인 영역(522, 523), 전하 저장층(SND1) 및 제어 게이트 전극(CGD1)으로 이루어질 수 있다.
도 3의 제1스트링 선택 트랜지스터(TSS1)는 반도체 기판(512) 상의 게이트 전극(CGTSS1)과 소스 및 드레인 영역(521, 522)으로 이루어질 수 있다. 제2스트링 선택 트랜지스터(TSS2)는 반도체 기판(514) 상의 게이트 전극(CGTSS2)과 소스 및 드레인 영역(531, 532)으로 이루어질 수 있다. 도 3의 제1접지 선택 트랜지스터(TGS1)는 반도체 기판(512) 상의 게이트 전극(CGTGS1)과 소스 및 드레인 영역(529, 530)으로 이루어질 수 있다. 제2접지 선택 트랜지스터(TGS2)는 반도체 기판(514) 상의 게이트 전극(CGTGS2)과 소스 및 드레인 영역(539, 540)으로 이루어질 수 있다.
게이트 전극(CGTSS1, CGTSS2)은 제1 및 제2스트링 선택 라인(SSL1, SSL2)을 구성하는 스트링 선택 라인 패턴(SSLP1, SSLP2)의 일부 일 수 있다(도 6 참조). 게이트 전극(CGTGS1, CGTGS2)은 제1 및 제2접지 선택 라인(GSL1, GSL2)을 구성하는 접지 선택 라인 패턴(GSLP1, GSLP2)의 일부 일 수 있다(도 6 참조).
비트 라인(BL)은 콘택(contact ; DC)을 이용하여 반도체 기판(512, 514)의 소스 및 드레인 영역(521, 531)에 연결될 수 있다. 콘택(DC)은 반도체 기판들(512, 514)을 수직으로 관통할 수 있고, 그에 따라 비트 라인(BL)과 소스 및 드레인 영역(521, 531)을 전기적으로 연결할 수 있다.
공통 소스 라인(CSL)은 반도체 기판 상의 소스 및 드레인 영역(530, 540)에 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)은 반도체 기판들(312, 314)을 수직으로 관통할 수 있고, 소스 및 드레인 영역(530, 540)에 연결될 수 있다.
도 7은 도 3의 비휘발성 메모리 장치에 연결될 수 있는 디코더를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 디코더(700)를 더 구비할 수 있다.
디코더(700)는 서로 다른 스트링(ST1, ST2)에 각각 연결되는 제1워드라인(WL1_1~WL1_32)과 제2워드라인(WL2_1~WL2_32)을 연결시키고, 동일한 바이어스 전압(V1~V32)을 인가한다.
디코더(700)는 제1 내지 제4더미 워드라인(DWL1~DWL4)에는 서로 다른 바이어스 전압(VD1~VD4)을 인가할 수 있다. 디코더(700)는 제1 및 제2스트링 선택라 인(SSL1, SSL2)과 제1 및 제2접지 선택라인(GSL1, GSl2)에 대응되는 바이어스 전압(VSSL1, VSSL2, VGSL1, VGSL2)을 인가할 수 있다.
디코더(700)는 복수개의 디코딩 유닛들을 구비함으로써, 상기 동작들을 수행할 수 있다. 디코더(700)는 블록 디코더(770)와 레벨 쉬프터(780)를 더 구비할 수 있다. 블록 디코더(770)는 특정 메모리 블록을 선택하고, 레벨 쉬프터(780)는 수신된 신호의 레벨을 변경시킨다.
도 8과 도 9는 도 3의 비휘발성 메모리 장치의 더미 셀 트랜지스터의 문턱 전압을 변경시키는 동작을 설명하기 위한 도면이다.
메모리 셀 트랜지스터(TM1_2)를 프로그래밍 대상 메모리 셀 트랜지스터라고 가정한다. 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)를 프로그래밍 하기 이전에, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)가 속한 제1스트링(ST1)에 연결되는 제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 문턱전압을 낮출 수 있다. 또한, 제2스트링(ST2)에 연결되는 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 문턱전압을 높일 수 있다. 제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 문턱전압을 0V이하로 낮출 수 있고, 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 문턱전압을 0V이상으로 높일 수 있다. 예를 들어, 제1 및 제3더미 셀 트랜지스터(TD1, TD3)를 소거 상태로 만들 수 있다. 도 8에는 제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 문턱전압을 낮추는 모습이 도시되고, 도 9에는 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 문턱전압을 높이는 모습이 도시된다.
제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 문턱전압을 낮추면, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)를 프로그래밍하는 과정에서 제1 및 제3더미 셀 트랜지스터(TD1, TD3)의 게이트에 패스 전압(Vpass)을 인가하면, 제1 및 제3더미 셀 트랜지스터(TD1, TD3)는 쉽게 턴-온 될 수 있다. 그에 따라, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)의 프로그래밍 동작이 원활하게 수행될 수 있다.
제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 문턱전압을 높이면, 프로그래밍 대상 메모리 셀 트랜지스터(TM1_2)를 프로그래밍하는 과정에서 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 게이트에 0V를 인가하면, 제2 및 제4더미 셀 트랜지스터(TD2, TD4)는 확실히 턴-오프 될 수 있다. 즉, 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 문턱전압을 높이지 않은 경우와 비교하면, 제2 및 제4더미 셀 트랜지스터(TD2, TD4)의 문턱전압을 높인 경우에 제2 및 제4더미 셀 트랜지스터(TD2, TD4)는 확실히 턴-오프 될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 트랜지스터들은, NAND 플래시 메모리 셀 트랜지스터일 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드 또는 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 카드의 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 카드(1000)는 본 발명의 실시예에 따른 비휘발성 메모리 장치(1010)를 장착할 수 있다. 본 발명의 실시예에 따른 메모리 카드(1000)는 호스트(Host)와 비휘발성 메모리 장치(1010) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 구비할 수 있다.
SRAM(1021)은 프로세싱 유닛(1022)의 동작 메모리로써 사용된다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1024)은 비휘발성 메모리 장치(1010)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1025)는 비휘발성 메모리 장치(1010)와 인터페이싱 한다. 프로세싱 유닛(1022)은 메모리 컨트롤러(1020)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 메모리 카드(1000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 구비할 수도 있다.
이상의 본 발명의 비휘발성 메모리 장치 및 메모리 카드는, 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에 제공될 수 있다.
도 11은 본 발명의 실시예에 따른 정보 처리 시스템을 간략히 보여주는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 비휘발성 메모리 장치(1111)를 구비할 수 있다. 비휘발성 메모리 장치(1111)은 비휘발성 메모리 시스템(1110)의 일부일 수 있다. 본 발명의 실시예에 따른 정보 처리 시스템(1100)은 비휘발성 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 비휘발성 메모리 시스템(1110)에는 중앙처리장 치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 비휘발성 메모리 시스템(1110)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 비휘발성 메모리 시스템(1110)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 비휘발성 메모리 시스템(1110)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1100)에 제공할 것이다. 도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 플래시 메모리 장치일 수 있다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 일렬로 배치되는 다수의 메모리 셀 트랜지스터들과 하나 이상의 더미 셀 트랜지스터를 각각 포함하는 복수개의 스트링들을 구비하는 비휘발성 메모리 장치의 구동 방법이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 다수의 메모리 셀 트랜지스터들 중에서 구동 대상 트랜지스터를 포함하는 제1스트링에 연결되는 제1더미 셀 트랜지스터, 및 제2스트링에 연결되는 제2더미 셀 트랜지스터에 서로 다른 바이어스 전압을 인가하는 단계; 및 상기 제1스트링에 속하는 j(j는 n이하의 자연수)번째 메모리 셀 트랜지스터와 상기 제2스트링에 속하는 j번째 메모리 셀 트랜지스터에 동일한 바이어스 전압을 인가하는 단계를 구비한다. 여기에서, 구동 대상 트랜지스터는 프로그래밍 대상 트랜지스터 일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 비휘발성 메모리 장치에 포함되는 메모리 셀의 구조를 나타내는 도면이다.
도 2는 도 1의 비휘발성 메모리 셀의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 4는 도 3의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5는 도 3의 비휘발성 메모리 장치의 정면도이다.
도 6은 도 3의 비휘발성 메모리 장치의 평면도이다.
도 7은 도 3의 비휘발성 메모리 장치에 연결될 수 있는 디코더를 나타내는 도면이다.
도 8과 도 9는 도 3의 비휘발성 메모리 장치의 더미 셀 트랜지스터의 문턱 전압을 변경시키는 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 카드의 블록도이다.
도 11은 본 발명의 실시예에 따른 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (19)

  1. 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들을 포함하는 제1스트링;
    일렬로 배치되는 n개의 메모리 셀 트랜지스터들을 포함하는 제2스트링;
    상기 제1스트링에 포함되는 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 제1워드라인들;
    상기 제2스트링에 포함되는 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 제2워드라인들;
    상기 제1스트링의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제1더미 셀 트랜지스터;
    상기 제2스트링의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제2더미 셀 트랜지스터;
    상기 제1더미 셀 트랜지스터의 게이트에 연결되는 제1더미 워드라인; 및
    상기 제2더미 셀 트랜지스터의 게이트에 연결되는 제2더미 워드라인을 구비하고,
    상기 제1더미 워드라인과 상기 제2더미 워드라인은 서로 연결되지 않아서 서로 다른 바이어스 전압을 수신하고, 상기 제1워드라인들과 상기 제2워드라인들 중에서 j(j는 n이하의 자연수)번째 제1워드라인과 j번째 제2워드라인은 서로 연결되어 있어서 동일한 바이어스 전압을 수신하도록 구성되며,
    상기 제1스트링과 상기 제2스트링은 서로 다른 층에 배치되거나, 동일한 층에 배치되는 서로 다른 메모리 블록에 속하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1스트링의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제3더미 셀 트랜지스터;
    상기 제2스트링의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제4더미 셀 트랜지스터;
    상기 제3더미 셀 트랜지스터의 게이트에 연결되는 제3더미 워드라인; 및
    상기 제4더미 셀 트랜지스터의 게이트에 연결되는 제4더미 워드라인을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1스트링에 연결되는 제1접지 선택 트랜지스터;
    상기 제1스트링에 연결되는 제1스트링 선택 트랜지스터;
    상기 제2스트링에 연결되는 제2접지 선택 트랜지스터; 및
    상기 제2스트링에 연결되는 제2스트링 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2스트링으로 전하를 공급 또는 차단하는 전하 공급 라인; 및
    상기 제1 및 제2스트링에 의하여 공유되는 비트 라인을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 n개의 제1워드라인들 중에서 j(j는 n 이하의 자연수)번째 제1워드라인과 상기 n개의 제2워드라인들 중에서 j번째 제2워드라인을 서로 연결시키는 디코더를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서, 상기 메모리 셀 트랜지스터들은,
    NAND 플래시 메모리 셀 트랜지스터들인 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
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  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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