KR20120121170A

KR20120121170A - 반도체 장치 및 이의 동작 방법

Info

Publication number: KR20120121170A
Application number: KR1020110038987A
Authority: KR
Inventors: 백용묵
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-04-26
Filing date: 2011-04-26
Publication date: 2012-11-05
Also published as: US8917555B2; CN102760490A; JP2012230753A; US20120275223A1; CN102760490B

Abstract

본 발명은, 웰(well)이 형성된 반도체 기판 상에 순차적으로 적층된 터널 절연막, 전하 저장층, 유전체막 및 콘트롤 게이트로 이루어진 메모리 셀의 프로그램 동작에 있어서, 상기 콘트롤 게이트에는 프로그램 전압을, 상기 웰에는 디트랩 전압을 인가하여 상기 메모리 셀을 프로그램하는 단계; 및 상기 메모리 셀을 검증하기 이전에, 상기 웰에 상기 디트랩 전압이 인가된 상태에서 상기 콘트롤 게이트의 전위가 상기 디트랩 전압보다 낮아지도록 하여, 상기 터널 절연막에 트랩된 전자들을 제거하는 단계를 포함하는 반도체 장치 및 이의 동작 방법으로 이루어진다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}

본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 프로그램 동작에서의 디트랩(detrap) 방법에 관한 발명이다.

반도체 장치는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 메모리 셀들에 데이터를 저장하기 위해서는 프로그램 동작을 수행하는데, 프로그램 동작 시 일부 전자(electron)들이 특정 막(layer)에 트랩(trap)되어 메모리 셀들의 전기적 특성이 열화될 수 있다. 도면을 참조하여 구체적으로 설명하면 다음과 같다.

도 1은 종래 기술에 따른 프로그램 동작의 문제점을 설명하기 위한 메모리 셀의 단면도이다.

도 1을 참조하면, 메모리 셀은 반도체 기판(11) 상에 순차적으로 적층된 터널 절연막(13), 전하 저장층(14), 유전체막(15) 및 콘트롤 게이트(16)를 기본 구성으로 하여 이루어진다. 메모리 셀의 양단에 접하는 반도체 기판(11)에는 접합영역(junction; 12)이 형성된다. 접합영역(12)은 반도체 기판(11)에 형성된 웰(Well) 내에 형성되며, 터널 절연막(13)의 일부와 웰(Well)의 일부가 서로 접한다. 전하 저장층(14)을 플로팅 게이트(foating gate)라 부르기도 한다. 콘트롤 게이트(16)는 워드라인(WL)에 연결된다. 터널 절연막(13)은 산화막으로 형성되고, 전하 저장층(14) 및 콘트롤 게이트(16)는 도전막(예컨대, 폴리실리콘막)으로 형성되며, 유전체막(15)은 고유전체막 또는 산화막, 질화막 및 산화막이 적층된 구조로 형성된다.

메모리 셀들에 대한 프로그램(program) 동작은, 웰(well) 및 선택된 비트라인들에 프로그램 허용전압(예컨대, 0V)을 인가한 상태에서, 선택된 워드라인(WL)에 프로그램 전압을 인가하여 수행한다. 선택된 워드라인(WL)에 고전압의 프로그램 전압이 인가되면, FN 터널링(Fowler-Nordheim tunneling) 현상에 의해 웰(Well)에 있던 전자들의 일부가 터널 절연막(13)을 통과하여 전하 저장층(14)으로 이동한다. 프로그램되는 메모리 셀들은 전하 저장층(14)에 유입된 전자의 량에 따라 문턱전압이 달라지는데, 문턱전압이 목표레벨에 도달하면 프로그램 완료된 셀이 되고, 문턱전압이 목표레벨보다 낮으면 프로그램되지 않은 셀(또는, 소거 셀)이 된다.

메모리 셀들에 대한 리드(read) 동작은, 선택된 메모리 셀에 연결된 워드라인(WL)에 리드전압을 인가한다. 선택된 메모리 셀의 문턱전압이 리드전압보다 높은지 또는 낮은지에 따라 선택된 메모리 셀의 상태를 판단할 수 있다.

이와 같이, 메모리 셀들의 데이터는 메모리 셀들의 문턱전압에 의해 결정되며, 문턱전압은 전하 저장층(14) 내에 유입된 전자(프로그램된 전자)의 수에 의해 결정된다.

하지만, 프로그램 동작시, 일부 전자들이 터널 절연막(13)을 통과하지 못하고 터널 절연막(13) 내에 트랩(trap)될 수 있는데, 전하 저장층(14)으로 이동하지 못하고 터널 절연막(13)에 트랩된 전자에 의해 메모리 셀들의 문턱전압이 바뀔 수 있다. 특히, 터널 절연막(13)은 프로그램, 소거 및 리드 동작을 반복할수록 전기적 특성이 점차 열화되며, 이로 인해 터널 절연막(13)에 트랩되는 전자들의 수는 반도체 장치의 동작 횟수가 증가할수록 증가할 수 있다.

본 발명이 해결하려는 과제는, 프로그램 동작시 선택된 워드라인에 프로그램 전압을 인가하고, 웰(well)에 디트랩 전압(detrap voltage)을 동시에 인가하되, 프로그램 전압보다 디트랩 전압을 더 오래 인가함으로써, 프로그램 동작 시 터널 절연막에 트랩된 전자들을 빠른 시간 내에 용이하게 제거하는 데 있다.

본 발명의 일 실시 예에 따른 반도체 장치의 동작 방법은, 웰(well)이 형성된 반도체 기판 상에 순차적으로 적층된 터널 절연막, 전하 저장층, 유전체막 및 콘트롤 게이트로 이루어진 메모리 셀의 프로그램 동작에 있어서, 상기 콘트롤 게이트에는 프로그램 전압을, 상기 웰에는 디트랩 전압을 인가하여 상기 메모리 셀을 프로그램하는 단계; 및 상기 메모리 셀을 검증하기 이전에, 상기 웰에 상기 디트랩 전압이 인가된 상태에서 상기 콘트롤 게이트의 전위가 상기 디트랩 전압보다 낮아지도록 하여, 상기 터널 절연막에 트랩된 전자들을 제거하는 단계를 포함한다.

상기 디트랩 전압은, 상기 전하 저장층에 유입된 전자들은 유지되고 상기 터널 절연막에 트랩(trap)된 전자들만 선택적으로 제거하기 위하여, 상기 프로그램 전압보다 낮은 양전압을 사용한다.

상기 디트랩 전압은 0.1V 내지 0.5V의 전압이다.

상기 프로그램 전압은, 설정된 전압보다 상기 디트랩 전압만큼 높은 전압을 사용한다.

상기 터널 절연막에 트랩된 전자들을 제거하는 단계에서, 상기 콘트롤 게이트의 전위가 접지전압까지 낮아지도록 한다.

상기 터널 절연막에 트랩된 전자들을 제거한 후, 상기 메모리 셀을 검증하기 이전에 상기 웰의 전위를 낮추는 단계를 포함한다.

상기 터널 절연막에 트랩된 전자들을 제거한 후, 상기 웰의 전위를 접지전압까지 낮춘다.

본 발명의 다른 실시 예에 따른 반도체 장치의 동작 방법은, 선택된 워드라인에 프로그램 전압을, 비선택된 워드라인들에는 패스전압을, 웰(well)에는 디트랩(detrap) 전압을 인가하여 메모리 셀들을 프로그램하는 단계; 및 상기 메모리 셀들을 검증하기 이전에, 상기 웰에 상기 디트랩 전압이 인가된 상태에서 상기 선택된 워드라인 및 상기 비선택된 워드라인들의 전위를 상기 디트랩 전압보다 낮아지도록 하는 단계를 포함한다.

상기 디트랩 전압은, 상기 메모리 셀의 전하 저장층에 유입된 전자들은 유지하고, 상기 전하 저장층 이외의 영역에 유입된 전자들만 선택적으로 제거하기 위하여, 상기 패스전압보다 낮은 양전압을 사용한다.

상기 디트랩 전압은 0.1V 내지 0.5V의 레벨로 설정된다.

상기 프로그램 전압 및 패스전압은, 설정된 전압보다 상기 디트랩 전압만큼 상승된 전압이다.

상기 선택된 워드라인 및 상기 비선택된 워드라인들을 일정시간 동안 상기 디트랩 전압보다 낮은 전위를 갖도록 한 후, 상기 검증동작을 수행하기 이전에 상기 웰의 전위를 접지전압까지 낮추는 단계를 더 포함한다.

상기 선택된 메모리 셀들에 연결된 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가한다.

상기 프로그램 허용전압은 접지전압이고, 상기 프로그램 금지전압은 전원전압(Vcc)이다.

본 발명의 일 실시 예에 따른 반도체 장치는, 다수의 메모리 블럭들이 포함된 메모리 셀 어레이; 프로그램 동작 시, 선택된 워드라인에는 프로그램 전압을, 나머지 워드라인들에는 패스전압을 인가하고, 상기 메모리 블럭들 중 선택된 메모리 블럭의 웰(well)에는 디트랩 전압을 공급하는 전압 공급 회로; 및 상기 프로그램 전압, 상기 패스전압 및 상기 디트랩 전압이 공급되도록 상기 전압 공급 회로를 제어하는 제어회로를 포함한다.

상기 전압 공급 회로는, 상기 제어회로에서 출력된 제어신호들에 따라, 상기 프로그램 전압, 상기 패스전압 및 상기 디트랩 전압을 생성하는 전압 생성 회로; 및 상기 전압 생성 회로에서 생성된 전압들을 상기 선택된 워드라인, 상기 나머지 워드라인들 및 상기 웰에 전달하는 로우 디코더를 포함한다.

다수의 페이지 버퍼들을 포함하며, 상기 제어회로의 제어에 따라 상기 메모리 블럭에 연결된 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압을 공급하는 페이지 버퍼 그룹; 상기 페이지 버퍼들을 선택하기 위한 컬럼 선택 회로; 및 상기 컬럼 선택 회로에 데이터를 전달하기 위한 입출력 회로를 더 포함한다.

본 발명은, 프로그램 동작 시, 선택된 워드라인에 프로그램 전압을 인가하고, 이와 동시에 웰에는 디트랩 전압을 인가하되, 프로그램 전압보다 디트랩 전압을 약간 긴 시간 동안 인가함으로써, 터널 절연막에 트랩된 전자들을 빠른 시간 내에 용이하게 제거할 수 있다. 또한, 터널 절연막에 트랩된 전자들을 제거함으로써 프로그램, 리드 및 소거 동작의 신뢰도를 향상시킬 수 있다.

도 1은 종래 기술에 따른 프로그램 동작의 문제점을 설명하기 위한 메모리 셀의 단면도이다.
도 2는 본 발명에 따른 프로그램 방법을 설명하기 위한 반도체 장치의 블럭도이다.
도 3은 본 발명에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
도 4a 및 4b는 본 발명의 프로그램 방법에 따른 효과를 설명하기 위한 메모리 셀의 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명에 따른 프로그램 방법을 설명하기 위한 반도체 장치의 블럭도이다.

도 2를 참조하면, 반도체 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.

NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.

메모리 셀 어레이(110)는 다수의 메모리 블럭들을 포함하는데, 도 2에는 그 중 하나의 메모리 블럭이 도시되어 있다. 각각의 메모리 블럭은 웰(well)에 공통으로 접속된 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BLe 및 BLo)과 각각 연결되고 공통 소오스 라인(CSL)과 공통으로 연결된다.

제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 특히, 제어회로(120)는 프로그램 동작 시, 선택된 워드라인에 프로그램 전압을 인가함과 동시에, 웰(Well)에는 디트랩 전압을 인가하며, 디트랩 전압은 프로그램 전압보다 더 긴 시간동안 인가한다. 이때, 디트랩 전압은 메모리 셀들의 터널 절연막에 트랩된 전자들을 반도체 기판으로 용이하게 빼내기 위하여 웰에 인가되는 전압이다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 레벨까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.

전압 공급 회로(130, 140)는 제어회로(120)의 신호들(PGM, ERASE, READ, RADD)에 따라 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 전압들을 선택된 메모리 블럭의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn), 소오스 셀렉트 라인(SSL) 및 웰(Well)에 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.

전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread 또는 Vdet)을 글로벌 라인들로 출력한다. Vpgm은 프로그램 전압, Vpass는 패스전압, Vread는 리드전압, Vdet는 디트랩 전압이다.

로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 블럭의 로컬 라인들(DSL, SSL, WL[n:0]) 및 웰(Well)로 전달한다.

페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe 및 BLo)에 각각 연결된 페이지 버퍼들을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BLe 및 BLo)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BLe 및 BLo)을 프리차지하거나, 비트라인들(BLe 및 BLo)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BLe 또는 BLo)에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BLe 내지 BLo)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출한다. 또한, 페이지 버퍼 그룹(150)은 소거 동작 초기에는 비트라인들(BLe 및 BLo)에 소거 허용전압(예컨대, Vcc)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 스트링들(ST)에 연결된 비트라인들에 프로그램 허용전압(예컨대, 접지전압)을 인가한다.

컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.

패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.

제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.

상술한 반도체 장치를 이용한 메모리 셀들의 프로그램 방법을 설명하면 다음과 같다.

도 3은 본 발명에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.

도 3 및 도 2를 참조하여 프로그램 방법을 설명하면 다음과 같다.

1) 프로그램 구간

프로그램 구간이 시작되면, 선택된 비트라인들에는 프로그램 허용전압(예컨대, 접지전압)이 인가되고, 비선택된 비트라인들에는 프로그램 금지전압(예컨대, Vcc)이 인가된 상태에서, 선택된 워드라인(Sel_WL; WL0~WLn 중 어느 하나)에는 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인들(Unsel_WL; 선택된 워드라인을 제외한 나머지 워드라인들)에는 패스전압(Vpass)을 인가하고, 웰(Well)에는 디트랩 전압(Vdet)을 동시에 인가한다. 이때, 프로그램 전압(Vpgm)은 선택된 메모리 셀들을 프로그램하기 위한 전압이고, 패스전압(Vpass)은 스트링들(ST)에 채널(channel)을 형성하기 위한 전압이며, 디트랩 전압(Vdet)은 메모리 셀의 전하 저장층(예컨대, 플로팅 게이트) 이외의 영역에 트랩된 전자(electron)들을 제거하기 위한 전압이다. 단, 프로그램 구간에서, 디트랩 전압(Vdet)은 트랩된 전자들을 제거하기보다는 후속 수행할 디트랩 구간에서 트랩된 전자들을 용이하게 제거하기 위하여, 프로그램 전압(Vpgm)이 선택된 워드라인(Sel_WL)에 인가됨과 동시에 웰(well)에 인가되는 것이다. 따라서, 프로그램 구간에서, 웰(Well)에 인가되는 디트랩 전압(Vdet)에 의해 프로그램 효율이 저하되는 것을 방지하기 위하여, 프로그램 전압(Vpgm) 및 패스전압(Vpass)을 기존의 설정된 전압보다 디트랩 전압(Vdet) 만큼 상승시키는 것이 바람직하다. 특히, 디트랩 전압(Vdet)은 프로그램 동작으로 메모리 셀들의 전하 저장층에 유입된 전자들은 그대로 유지시키고, 전하 저장층 이외의 영역, 즉 터널 절연막에 유입된 전자들만 선택적으로 제거하기 위하여, 패스전압보다 낮은 양전압(positive voltage)을 사용한다. 예를 들면, 디트랩 전압(Vdet)은 0.1V 내지 0.5V의 전압을 사용할 수 있다. 이때, 프로그램 전압(Vpgm) 및 패스전압(Vpass)은 디트랩 전압(Vdet)을 사용하지 않을 때보다 각각 0.1V 내지 0.5V만큼씩 상승시킨다. 이에 따라, 프로그램 구간에서, 메모리 셀은 프로그램 효율 저하 없이 프로그램된다. 즉, 메모리 셀의 전하 저장층(도 4a의 104)에 전자가 유입되어 메모리 셀이 프로그램된다. 이때, 메모리 셀의 터널 절연막(도 4a의 103)에도 전자의 일부가 트랩(trap)될 수도 있다.

또한, 도 3에 도시된 프로그램 구간에서는, 웰(Well)에 디트랩 전압(Vdet)을 인가할 때, 선택된 워드라인(Sel_WL) 및 비선택된 워드라인들(Unsel_WL)에 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 동시에 인가하였으나, 프로그램 방법에 따라 웰(Well)에 디트랩 전압(Vdet)을 인가한 상태에서 선택된 워드라인(Sel_WL) 및 비선택된 워드라인들(Unsel_WL)에 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 인가하는 방법은 다양하게 바뀔 수 있다. 예를 들면, 웰(Well)에 디트랩 전압(Vdet)을 인가할 때, 선택된 워드라인(Sel_WL) 및 비선택된 워드라인들(Unsel_WL)에 모두 패스전압(Vpass)을 동시에 인가한 후, 선택된 워드라인(Sel_WL)의 전위를 프로그램 전압(Vpgm) 레벨까지 상승시킬 수도 있다.

2) 디트랩 구간

프로그램 구간이 종료되고 디트랩 구간이 시작되면, 모든 워드라인들(Sel_WL 및 Unsel_WL)의 전위를 디트랩 전아(Vdet)보다 낮아지도록 하되, 웰(Well)에 인가되고 있는 디트랩 전압(Vdet)은 계속 유지시킨다. 즉, 모든 워드라인들(Sel_WL 및 Unsel_WL)의 전위가 접지전압까지 낮아진 상태에서 웰(Well)에 디트랩 전압(Vdet)이 인가되고 있으면, 메모리 셀의 터널 절연막(도 4b의 103)에 트랩된 전자들이 웰(Well), 즉 반도체 기판으로 빠져나간다. 따라서, 메모리 셀에 유입된 전자들 중, 터널 절연막에 트랩된 전자들만 선택적으로 제거할 수 있다. 이때, 디트랩 전압(Vdet)은 0.1V 내지 0.5V의 낮은 전위를 가지므로, 메모리 셀의 전하 저장층(도 4b의 104)에 유입된 전자는 그대로 유지될 수 있다.

디트랩 구간이 종료되면, 웰(Well)의 전위를 다시 접지전압으로 낮춘 후에 선택된 메모리 셀들의 검증동작을 수행한다(검증 구간).

또한, 상술한 프로그램 방법과 다르게, 프로그램 전압(Vpgm)을 인가하는 동안 웰(Well)에 디트랩 전압(Vdet)을 인가하지 않다가, 프로그램 전압(Vpgm)의 공급을 중단한 이후에 디트랩 전압(Vdet)을 인가할 수도 있으나, 이러한 경우에는 프로그램 동작시간이 길어진다. 따라서, 도 3과 같이, 프로그램 전압(Vpgm)을 공급할 때, 디트랩 전압(Vdet)을 동시에 인가하되, 프로그램 전압(Vpgm)을 인가하는 시간보다 디트랩 전압(Vdet)을 인가하는 시간을 더 길게 하면, 빠른 시간 내에 디트랩 동작을 수행할 수 있다.

도 4a 및 4b는 본 발명의 프로그램 방법에 따른 효과를 설명하기 위한 메모리 셀의 단면도이다.

도 4a 및 도 3을 참조하면, NAND 메모리 셀의 기본 구조가 도시되어 있다. NAND 메모리 셀은, 웰(Well)이 형성된 반도체 기판(101) 상에 순차적으로 적층된 터널 절연막(103), 전하 저장층(104), 유전체막(105) 및 콘트롤 게이트(106)로 이루어진다. 메모리 셀의 양단과 접하는 반도체 기판(101)에는 소오스(source) 및 드레인(drain)의 접합영역(102)이 형성된다. 터널 절연막(103)은 산화막으로 형성되고, 전하 저장층(104) 및 콘트롤 게이트(106)는 도전막(예컨대, 폴리실리콘막)으로 형성되며, 유전체막(105)은 고유전체막으로 형성되거나 산화막, 질화막 및 산화막이 적층된 구조로 형성될 수 있다. 이때, 전하 저장층(104)은 플로팅 게이트(floating gate)라 부르기도 한다. 콘트롤 게이트(106)는 워드라인(WL)과 연결되며, 터널 절연막(103)의 일부는 웰(Well)과 접한다. 도 3의 프로그램 구간에서, 선택된 워드라인(도 3의 Sel_WL)에 프로그램 전압(Vpgm)이 인가되면, 웰(Well)에 포함된 전자들의 일부가 FN 터널링으로 인해 터널 절연막(103)을 터널링하여 전하 저장층(104)으로 유입된다. 이때, 전자의 일부가 터널 절연막(103)에서 전하 저장층(104)으로 이동하지 못하고 터널 절연막(103)에 트랩(trap)될 수 있다.

도 4b 및 도 3을 참조하면, 디트랩 구간에서는 모든 워드라인들(Sel_WL 및 Unsel_WL)의 전위가 디트랩 전압(Vdet)보다 낮고 웰(Well)에는 디트랩 전압(Vdet)이 인가되고 있으므로, 터널 절연막(103)에 트랩된 전자들만 반도체 기판(101)으로 선택적으로 빼낼 수 있다. 즉, 디트랩 구간에서는 플로팅 게이트(104)에 유입된 전자들은 유지시키고, 터널 절연막(103)에 트랩된 전자들만 선택적으로 제거할 수 있다.

상술한 반도체 메모리 소자는 NAND 메모리 셀에 대하여 설명되었으나, SONOS 구조의 반도체 메모리 소자에서도 상술한 바와 같이 디트랩 전압(Vdet)을 인가하는 프로그램 동작을 수행할 수 있다. 이에 따라, 프로그램 동작 후에 수행하는 프로그램 검증동작 또는 리드 동작 시, 전하 저장층(104)에 유입된 전자의 량만으로 선택된 메모리 셀들의 프로그램 여부를 판단할 수 있으므로, 반도체 장치의 신뢰도를 향상시킬 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

101, 11: 반도체 기판 102, 12: 접합영역
103, 13: 터널 절연막 104, 14: 전하 저장층
105, 15: 유전체막 106, 16: 콘트롤 게이트
110: 메모리 셀 어레이 120 : 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로

Claims

웰(well)이 형성된 반도체 기판 상에 순차적으로 적층된 터널 절연막, 전하 저장층, 유전체막 및 콘트롤 게이트로 이루어진 메모리 셀의 프로그램 동작에 있어서,
상기 콘트롤 게이트에는 프로그램 전압을, 상기 웰에는 디트랩 전압을 인가하여 상기 메모리 셀을 프로그램하는 단계; 및
상기 메모리 셀을 검증하기 이전에, 상기 웰에 상기 디트랩 전압이 인가된 상태에서 상기 콘트롤 게이트의 전위가 상기 디트랩 전압보다 낮아지도록 하여, 상기 터널 절연막에 트랩된 전자들을 제거하는 단계를 포함하는 반도체 장치의 동작 방법.
제1항에 있어서, 상기 디트랩 전압은,
상기 전하 저장층에 유입된 전자들은 유지되고 상기 터널 절연막에 트랩(trap)된 전자들만 선택적으로 제거하기 위하여, 상기 프로그램 전압보다 낮은 양전압을 사용하는 반도체 장치의 동작 방법.
제2항에 있어서,
상기 디트랩 전압은 0.1V 내지 0.5V의 전압인 반도체 장치의 동작 방법.
제1항에 있어서,
상기 프로그램 전압은, 설정된 전압보다 상기 디트랩 전압만큼 높은 전압을 사용하는 반도체 장치의 동작 방법.
제1항에 있어서,
상기 터널 절연막에 트랩된 전자들을 제거하는 단계에서,
상기 콘트롤 게이트의 전위가 접지전압까지 낮아지도록 하는 반도체 장치의 동작 방법.
제1항에 있어서,
상기 터널 절연막에 트랩된 전자들을 제거한 후, 상기 메모리 셀을 검증하기 이전에 상기 웰의 전위를 낮추는 단계를 포함하는 반도체 장치의 동작 방법.
제6항에 있어서,
상기 터널 절연막에 트랩된 전자들을 제거한 후, 상기 웰의 전위를 접지전압까지 낮추는 반도체 장치의 동작 방법.
선택된 워드라인에 프로그램 전압을, 비선택된 워드라인들에는 패스전압을, 웰(well)에는 디트랩(detrap) 전압을 인가하여 메모리 셀들을 프로그램하는 단계; 및
상기 메모리 셀들을 검증하기 이전에, 상기 웰에 상기 디트랩 전압이 인가된 상태에서 상기 선택된 워드라인 및 상기 비선택된 워드라인들의 전위를 상기 디트랩 전압보다 낮아지도록 하는 단계를 포함하는 반도체 장치의 동작 방법.
제8항에 있어서, 상기 디트랩 전압은,
상기 메모리 셀의 전하 저장층에 유입된 전자들은 유지하고, 상기 전하 저장층 이외의 영역에 유입된 전자들만 선택적으로 제거하기 위하여, 상기 패스전압보다 낮은 양전압을 사용하는 반도체 장치의 동작 방법.
제8항에 있어서,
상기 디트랩 전압은 0.1V 내지 0.5V의 레벨로 설정된 반도체 장치의 동작 방법.
제8항에 있어서,
상기 프로그램 전압 및 패스전압은, 설정된 전압보다 상기 디트랩 전압만큼 상승된 전압인 반도체 장치의 동작 방법.
제8항에 있어서,
상기 선택된 워드라인 및 상기 비선택된 워드라인들을 일정시간 동안 상기 디트랩 전압보다 낮은 전위를 갖도록 한 후, 상기 검증동작을 수행하기 이전에 상기 웰의 전위를 접지전압까지 낮추는 단계를 더 포함하는 반도체 장치의 동작 방법.
제8항에 있어서,
상기 선택된 메모리 셀들에 연결된 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가하는 반도체 장치의 동작 방법.
제13항에 있어서,
상기 프로그램 허용전압은 접지전압이고, 상기 프로그램 금지전압은 전원전압(Vcc)인 반도체 장치의 동작 방법.
다수의 메모리 블럭들이 포함된 메모리 셀 어레이;
프로그램 동작 시, 선택된 워드라인에는 프로그램 전압을, 나머지 워드라인들에는 패스전압을 인가하고, 상기 메모리 블럭들 중 선택된 메모리 블럭의 웰(well)에는 디트랩 전압을 공급하는 전압 공급 회로; 및
상기 프로그램 전압, 상기 패스전압 및 상기 디트랩 전압이 공급되도록 상기 전압 공급 회로를 제어하는 제어회로를 포함하는 반도체 장치.
제15항에 있어서, 상기 전압 공급 회로는,
상기 제어회로에서 출력된 제어신호들에 따라, 상기 프로그램 전압, 상기 패스전압 및 상기 디트랩 전압을 생성하는 전압 생성 회로; 및
상기 전압 생성 회로에서 생성된 전압들을 상기 선택된 워드라인, 상기 나머지 워드라인들 및 상기 웰에 전달하는 로우 디코더를 포함하는 반도체 장치.
제16항에 있어서,
다수의 페이지 버퍼들을 포함하며, 상기 제어회로의 제어에 따라 상기 메모리 블럭에 연결된 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압을 공급하는 페이지 버퍼 그룹;
상기 페이지 버퍼들을 선택하기 위한 컬럼 선택 회로; 및
상기 컬럼 선택 회로에 데이터를 전달하기 위한 입출력 회로를 더 포함하는 반도체 장치.