KR20150063851A

KR20150063851A - 반도체 메모리 장치 및 그것의 소거 방법

Info

Publication number: KR20150063851A
Application number: KR1020130148724A
Authority: KR
Inventors: 김해수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-12-02
Filing date: 2013-12-02
Publication date: 2015-06-10
Also published as: US20150155047A1; US9305652B2

Abstract

본 발명은 반도체 메모리 장치 및 그것의 소거 방법에 관한 것으로, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 소거 동작시 상기 다수의 메모리 셀 어레이에 소거 프리 전압, 소거 전압, 및 소거 동작 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위한 주변 회로부를 포함하며, 상기 메모리 셀 어레이는 소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하며, 상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최외각 소스 선택 트랜지스터와 나머지 선택 트랜지스터에 인가되는 상기 소거 동작 전압이 서로 상이하다.

Description

반도체 메모리 장치 및 그것의 소거 방법{SEMICONDUCTOR MEMORY DEVICE AND ERASING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 소거 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 이러한 반도체 메모리 장치의 소거 동작에 있어서, 소스 라인을 통해 고전압을 갖는 소거 전압을 인가하는데 이로 인하여 소스 라인과 메모리 셀 사이에 배치된 소스 선택 트랜지스터들의 열화 현상이 발생할 수 있다.

본 발명은 3차원 반도체 메모리 장치의 소거 동작 시 선택 트랜지스터의 터널 절연막이 열화되어 선택 트랜지스터의 누설 전류 특성이 저하되는 현상을 개선하기 위한 반도체 메모리 장치 및 이의 소거 방법을 제공하기 위한 것이다.

본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 소거 동작시 상기 다수의 메모리 셀 어레이에 소거 프리 전압, 소거 전압, 및 소거 동작 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위한 주변 회로부를 포함하며, 상기 메모리 셀 어레이는 소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하며, 상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최외각 소스 선택 트랜지스터와 나머지 선택 트랜지스터에 인가되는 상기 소거 동작 전압이 서로 상이하다.

본 발명에 따른 반도체 메모리 장치는 소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이와, 소거 동작시 상기 다수의 메모리 셀 어레이에 소거 프리 전압 및 소거 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위한 주변 회로부를 포함하며, 상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최소 하나 이상의 소스 선택 트랜지스터와 나머지 소스 선택 트랜지스터에 인가되는 소거 동작 전압은 서로 상이하다.

본 발명에 따른 반도체 메모리 장치의 소거 방법은 본 발명에 따른 반도체 메모리 장치의 소거 방법은 소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치가 제공되는 단계와 상기 소스 라인에 소거 프리 전압을 인가하여 상기 메모리 셀 어레이의 채널 내로 GIDL 전류를 유입시키는 단계 및 상기 소스 라인에 소거 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하는 단계를 포함하되, 상기 소거 프리 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최외각 소스 선택 트랜지스터와 나머지 소스 선택 트랜지스터에 인가되는 소거 동작 전압은 서로 상이하다.

본 발명에 따르면, 메모리 셀 어레이의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 각각 다수개 배치하고, 소거 동작시 최외각 선택 트랜지스터에 소거 동작 전압을 인가하되 나머지 선택 트랜지스터들은 플로팅시켜 터널 절연막의 열화 현상을 최외각 선택 트랜지스터에 국한시켜 선택 트랜지스터들의 누설 전류 특성을 개선할 수 있다.

도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 4는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 5는 본 발명에 따른 소거 동작을 설명하기 위한 신호들의 파형도이다.
도 6은 본 발명에 따른 소거 동작 중 GIDL(Gate Induced Drain Leakage) 전류 발생을 설명하기 위한 채널의 단면도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판위에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 3을 참조하여 더 상세히 설명된다.

어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(120)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.

반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 즉 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(120)는 이러한 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 메모리 셀 어레이(110)의 메모리 셀들의 채널에 프리 소거 전압(Vepre) 및 소거 전압(Vera)이 인가될 때 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 선택된 메모리 블록과 연결된 행 라인들(RL)이 제어됨으로써 선택된 메모리 블록에 포함된 메모리 셀들의 데이터는 소거된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

전압 발생기(130)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(150)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(130)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 예를 들면, 전압 발생기(130)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 복수의 전압들 중 프리 소거 전압(Vepre) 및 소거 전압(Vera)은 메모리 셀 어레이(110)의 공통 소스 라인에 인가되어 선택된 메모리 블록의 메모리 셀들의 채널에 전달된다. 복수의 전압들 중 소거 동작 전압은 어드레스 디코더(120)를 통해 드레인 선택 라인들 및 소스 선택 라인들에 인가되며, 드레인 선택 라인들 중 비트라인과 인접한 드레인 선택 라인과 소스 라인과 인접한 소스 선택 라인에 인가되는 소거 동작 전압은 나머지 드레인 선택 라인들 및 소스 선택 라인들에 인가되는 소거 동작 전압과 서로 상이하다.

읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다.

소거 동작 시에, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 플로팅시킬 수 있다. 프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 통신할 수 있다.

예시적인 실시 예로서, 읽기 및 쓰기 회로(140)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.

제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130) 및 읽기 및 쓰기 회로(140)에 연결된다. 제어 로직(150)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(150)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.

반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(150) 및 어드레스 디코더(120)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(140)에 전달하고, 읽기 및 쓰기 회로(140)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.

예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.

도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1')를 보여주는 회로도이다.두리

도 3을 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 적층된 다수의 소스 선택 트랜지스터들(SST0 내지 SST2), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2)을 포함한다.

각 셀 스트링의 다수의 소스 선택 트랜지스터들(SST0 내지 SST2) 중 최외각에 배치된 소스 선택 트랜지스터(SST0)는 공통 소스 라인(CSL)에 연결되고, 나머지 소스 선택 트랜지스터들(SST1 및 SST2)는 소스 선택 트랜지스터(SST0)와 제1 메모리 셀(MC1) 사이에 연결된다. 다수의 소스 선택 트랜지스터들(SST0 내지 SST2)는 다수의 소스 선택 라인(SSL0 내지 SSL2)에 각각 연결된다.

각 셀 스트링의 제 1 메모리 셀(MC1)의 게이트는 제 1 워드 라인(WL1)에 연결된다. 각 셀 스트링의 제 2 메모리 셀(MC2)의 게이트는 제 2 워드 라인(WL2)에 연결된다. 각 셀 스트링의 제 3 메모리 셀(MC3)의 게이트는 제 3 워드 라인(WL3)에 연결된다. 각 셀 스트링의 제 4 메모리 셀(MC4)의 게이트는 제 4 워드 라인(WL4)에 연결된다. 셀 스트링의 제 n 메모리 셀(MCn)의 게이트는 제 n 워드 라인(WLn)에 연결된다. 또한 제 p 메모리 셀(MCp)와 제 p+1 메모리 셀(MCp+1) 사이에는 패스 트랜지스터(PT)가 배치되며, 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2) 중 최외각에 배치된 드레인 선택 트랜지스터(DST0)는 비트라인(예를 들어 BL1)에 연결되고, 나머지 드레인 선택 트랜지스터들(DST1 및 DST2)는 드레인 선택 트랜지스터(DST0)와 제n 메모리 셀(MCn) 사이에 연결된다. 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2)는 다수의 드레인 선택 라인(DSL0 내지 DSL2)에 각각 연결된다.

상술한 바와 같이 본 발명의 실시 예에서는 소스 선택 트랜지스터들(SST0 내지 SST2) 및 드레인 선택 트랜지스터들(DST0 내지 DST2)이 각각 3개씩 배치된 구조를 설명하였으나, 최소 두 개 이상의 소스 선택 트랜지스터들 및 드레인 선택 트랜지 스터들이 배치될 수 있다. 즉, 공통 소스 라인과 인접한 하나의 최외각 소스 선택 트랜지스터와 적어도 하나 이상의 나머지 소스 선택 트랜지스터를 갖으며, 비트라인과 인접한 하나의 최외각 드레인 선택 트랜지스터와 적어도 하나 이상의 나머지 드레인 선택 트랜지스터를 포함하도록 구성하는 것이 바람직하다.

동일한 열, 즉 +Y 방향으로 배열된 셀 스트링들의 드레인 선택 트랜지스터(DST0)는 동일한 비트 라인에 연결된다. 셀 스트링들(CS11',CS21')에 포함된 드레인 선택 트랜지스터(DST0)는 제 1 비트 라인(BL1)에 연결된다. 셀 스트링들(CS1m'~CS2m')에 포함된 드레인 선택 트랜지스터(DST0)는 제 m 비트 라인(BLm)에 연결된다.

실시 예로서, 도 3에 도시되지는 않으나, 드레인 선택 트랜지스터(DST2)와 제 1 내지 제 n 메모리 셀들(MC1~MCn) 사이에 적어도 하나의 더미 메모리 셀이 더 제공되고, 소스 선택 트랜지스터(SST2)와 제 1 내지 제 n 메모리 셀들(MC1~MCn) 사이에 적어도 하나의 더미 메모리 셀이 더 제공될 수 있다. 이 밖에도 더미 메모리 셀은 다양한 목적들을 위해 메모리 셀들 사이 또는 메모리 셀들과 인접하게 배치될 수 있다.

도 4는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.

도 5는 본 발명에 따른 소거 동작을 설명하기 위한 신호들의 파형도이다.

도 6은 본 발명에 따른 소거 동작 중 GIDL(Gate Induced Drain Leakage) 전류 발생을 설명하기 위한 채널의 단면도이다.

도 1 내지 도 6을 참조하여, 본 발명에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다.

본 발명은 다수의 드레인 선택 트랜지스터들 및 다수의 소스 선택 트랜지스터들이 최소 2개 이상인 모든 구조에서 적용가능하나 본 설명에서는 편의상 다수의 드레인 선택 트랜지스터들 및 다수의 소스 선택 트랜지스터들이 각각 3개씩 형성된 구조를 예를 들어 설명한다.

1) 프리 소거 전압 인가(T1, S410)

전압 생성부(130)는 제어 로직(150)의 제어에 따라 프리 소거 전압(Vepre)을 생성하고, 어드레스 디코더(120)는 제어 로직(150)의 제어에 따라 전압 생성부(130)에서 생성된 프리 소거 전압(Vepre)을 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다. 이때 공통 소스 라인(CSL)과 인접한 비트라인(예를 들어 BL1)은 공통 소스 라인(CSL)에 인가된 프리 소거 전압(Vepre)에 의한 커플링 현상에 의해 전위 레벨이 상승한다.

공통 소스 라인(CSL)과 인접한 소스 선택 트랜지스터(SST0) 및 비트라인(예를 들어 BL1)에 인접한 드레인 선택 트랜지스터(DST0)에는 0V의 소거 동작 전압이 인가되어 최외각 소스 선택 트랜지스터(SST0) 및 최외각 드레인 선택 트랜지스터(DST0)는 턴오프된다. 턴오프 상태의 최외각 소스 선택 트랜지스터(SST0) 및 최외각 드레인 선택 트랜지스터(DST0)는 공통 소스 라인(CSL) 및 비트라인(BL1)의 전위가 상승하게 되면 게이트와 드레인 부분의 전계가 강해져 드레인 영역에서 발생하는 전자 정공 결합쌍(EHP: Elecron Hole Pair)의 전공(hole) 성분에 의해 드레인과 벌크단사이에 누설 전류가 흐르게 되어 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 채널(Channel) 방향으로 흐르게 된다. 즉, 최외각 소스 선택 트랜지스터(SST0) 및 최외각 드레인 선택 트랜지스터(DST0)의 드레인 영역에서 핫홀(ⓗ)이 발생되어 채널(Channel) 방향으로 유입되어 채널(Channel)의 전위가 상승하게 된다.

이때, 나머지 소스 선택 트랜지스터(SST1, SST2) 및 나머지 드레인 선택 트랜지스터(DST1, DST2)는 플로팅 상태가 되도록 제어한다. 나머지 소스 선택 트랜지스터(SST1, SST2) 및 나머지 드레인 선택 트랜지스터(DST1, DST2)가 플로팅 상태가 되어도 나머지 소스 선택 트랜지스터(SST1, SST2) 및 나머지 드레인 선택 트랜지스터(DST1, DST2)의 하부 채널까지 유입된 핫홀(ⓗ)은 제 1 워드라인(WL1) 및 제 n 워드라인(WLn)에 인가되는 0V의 동작 전압에 의한 전위 차에 의해 제1 및 제n 메모리 셀 하부의 채널로 차지쉐어링(Charge sharing)되어 유입된다.

본 발명에 따르면, 프로 소거 전압(Vepre) 인가 동작시 다수의 소스 선택 트랜지스터들(SST0 내지 SST2) 중 공통 소스 라인과 인접한 최외각 소스 선택 트랜지스터(SST0)에 0V의 소거 동작 전압을 인가하여 GIDL 전류를 발생시키되, 소스 선택 트랜지스터들(SST1 및 SST2)는 플로팅 상태로 제어함으로써, GIDL 전류 발생시 선택 트랜지스터의 터널 절연막이 열화되는 현상을 최외각 소스 선택 트랜지스터(SST0)로 국한 시킬 수 있다. 또한 프리 소거 전압(Vepre) 인가 동작시 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2) 중 비트 라인과 인접한 최외각 드레인 선택 트랜지스터(DST0)에 0V의 소거 동작 전압을 인가하여 GIDL 전류를 발생시키되, 드레인 선택 트랜지스터들(DST1 및 DST2)는 플로팅 상태로 제어함으로써, GIDL 전류 발생시 선택 트랜지스터의 터널 절연막이 열화되는 현상을 최외각 드레인 선택 트랜지스터(DST0)로 국한 시킬 수 있다. 이로 인하여 소스 선택 트랜지스터들(SST1 및 SST2)과 드레인 선택 트랜지스터들(DST1 및 DST2)의 누설 전류 특성은 저하되지 않는다.

2) 소거 전압 인가(T2, S420)

전압 생성부(130)는 제어 로직(150)의 제어에 따라 프리 소거 전압(Vepre)의 전위 레벨을 상승시켜 소거 전압(Vera)을 생성하고, 어드레스 디코더(120)는 제어 로직(150)의 제어에 따라 전압 생성부(130)에서 생성된 소거 전압(Vera)을 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다. 이때 공통 소스 라인(CSL)과 인접한 비트라인(예를 들어 BL1)은 공통 소스 라인(CSL)에 인가된 소거 전압(Vera)에 의한 커플링 현상에 의해 전위 레벨이 상승한다.

이때 0V의 소거 동작 전압이 인가되던 최외각 소스 선택 트랜지스터(SST0) 및 최외각 드레인 선택 트랜지스터(DST0)는 플로팅 상태가 되도록 제어한다.

채널(Channel)의 전위 레벨은 공통 소스 라인(CSL) 및 비트라인(BL1)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터(SST0 내지 SST2) 및 드레인 선택 트랜지스터(DST0 내지 DST2)에 연결된 소스 선택 라인들(SSL0 내지 SSL2) 및 드레인 선택 라인들(DSL0 내지 DSL5)는 커플링 현상에 의해 전위 레벨이 상승한다.

3) FN 터널링에 의한 소거 동작(T3, S430)

상승한 채널(Channel)의 전위 레벨에 의해 제1 내지 제n 메모리 셀들(MC1 내지 MCn)에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 제1 내지 제n 메모리 셀들(MC1 내지 MCn)의 전하 저장층에 저장된 전자들에 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 워드라인들(WL1 내지 WLn)의 전위 레벨 차이에 따라 메모리 셀들(MC1 내지 MCn)의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들(MC1 내지 MCn)의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다. 이때 워드라인들(WL1 내지 WLn)은 그라운드 레벨을 유지하거나, 플로팅 상태에서 그라운드 레벨로 변경될 수 있다.

4) 소스 라인 디스차지(T4, S440)

소거 동작(S430)에 의해 제1 내지 제n 메모리 셀들(MC1 내지 MCn)의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(Vera)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다.

본 발명의 실시 예에서는 하나의 최외각 소스 선택 트랜지스터(SST0) 및 하나의 드레인 선택 트랜지스터(DST0)는 0V의 소거 동작 전압을 인가하고, 나머지 소스 선택 트랜지스터(SST1 및 SST2) 및 나머지 드레인 선택 트랜지스터(DST1 및 DST2)는 플로팅 상태로 제어하는 것으로 설명하였다. 그러나, 다수의 소스 선택 트랜지스터 및 다수의 드레인 선택 트랜지스터가 각각 3개 이상일 경우 최외각 소스 선택 트랜지스터 및 최외각 드레인 선택 트랜지스터를 최소 1개 이상으로 설정하여 0V의 소거 동작 전압을 인가하고, 나머지 소스 선택 트랜지스터 및 나머지 드레인 선택 트랜지스터는 플로팅 상태로 제어할 수 있다. 즉, 다수의 소스 선택 트랜지스터 중 최소 1개 이상의 소스 선택 트랜지스터에는 0V의 소거 동작 전압을 인가하고 나머지 소스 선택 트랜지스터는 플로팅 상태로 제어하며, 다수의 드레인 선택 트랜지스터 중 최소 1개 이상의 드레인 선택 트랜지스터에는 0V의 소거 동작 전압을 인가하고 나머지 드레인 선택 트랜지스터는 플로팅 상태로 제어할 수 있다.

도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.

도 6을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.

반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 또한 컨트롤러(1200)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.

도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 7에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 8는 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

도 8을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 8에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 8에서, 도 7을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 6을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 6을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 전압 생성부
140: 읽기 및 쓰기 회로 150 : 제어 로직

Claims

다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
소거 동작시 상기 다수의 메모리 셀 어레이에 소거 프리 전압, 및 소거 전압, 및 소거 동작 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위한 주변 회로부를 포함하며,
상기 메모리 셀 어레이는 소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하며,
상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최외각 소스 선택 트랜지스터와 나머지 선택 트랜지스터에 인가되는 상기 소거 동작 전압이 서로 다른 반도체 메모리 장치.
제 1 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 다수의 드레인 선택 트랜지스터 중 상기 비트 라인과 인접한 최외각 드레인 선택 트랜지스터와 나머지 드레인 선택 트랜지스터에 인가되는 상기 소거 동작 전압은 서로 상이한 반도체 메모리 장치.
제 2 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 최외각 소스 선택 트랜지스터와 상기 최외각 드레인 선택 트랜지스터는 0V의 상기 소거 동작 전압이 인가되는 반도체 메모리 장치.
제 2 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 나머지 소스 선택 트랜지스터와 상기 나머지 드레인 선택 트랜지스터는 플로팅되는 반도체 메모리 장치.
제 1 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 및 상기 다수의 드레인 선택 트랜지스터들은 플로팅 상태로 제어되는 반도체 메모리 장치.
제 2 항에 있어서,
상기 주변 회로부는 상기 프리 소거 전압, 상기 소거 전압, 및 상기 소거 동작 전압을 생성하는 전압 생성부; 및
상기 비트라인과 연결되고 상기 소거 동작 시 상기 비트라인을 플로팅 시키기 위한 쓰기 및 읽기 회로를 포함하는 반도체 메모리 장치.
제 6 항에 있어서,
상기 전압 생성부는 상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 최외각 소스 선택 트랜지스터 및 상기 최외각 드레인 선택 트랜지스터에는 0V의 동작 전압을 인가하고 나머지 소스 선택 트랜지스터 및 나머지 드레인 선택 트랜지스터는 플로팅 시키는 반도체 메모리 장치.
소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이;
소거 동작시 상기 다수의 메모리 셀 어레이에 소거 프리 전압 및 소거 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하기 위한 주변 회로부를 포함하며,
상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최소 하나 이상의 소스 선택 트랜지스터와 나머지 소스 선택 트랜지스터에 인가되는 소거 동작 전압은 서로 상이한 반도체 메모리 장치.
제 8 항에 있어서,
상기 다수의 드레인 선택 트랜지스터 중 상기 비트 라인과 인접한 최소 하나 이상의 드레인 선택 트랜지스터와 나머지 드레인 선택 트랜지스터에 인가되는 소거 동작 전압은 서로 상이한 반도체 메모리 장치.
제 9 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 최소 하나 이상의 소스 선택 트랜지스터와 상기 최소 하나 이상의 드레인 선택 트랜지스터에는 0V의 소거 동작 전압이 인가되는 반도체 메모리 장치.
제 9 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 나머지 소스 선택 트랜지스터와 상기 나머지 드레인 선택 트랜지스터는 플로팅되는 반도체 메모리 장치.
제 8 항에 있어서,
상기 소거 동작 중 상기 소스 라인에 상기 소거 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 및 상기 다수의 드레인 선택 트랜지스터들은 플로팅 상태로 제어되는 반도체 메모리 장치.
제 9 항에 있어서,
상기 주변 회로부는 상기 프리 소거 전압, 상기 소거 전압, 및 상기 소거 동작 전압을 생성하는 전압 생성부; 및
상기 비트라인의 연결되고 상기 소거 동작 시 상기 비트라인을 플로팅 시키기 위한 쓰기 및 읽기 회로를 포함하는 반도체 메모리 장치.
제 13 항에 있어서,
상기 전압 생성부는 상기 소거 동작 중 상기 소스 라인에 상기 소거 프리 전압을 인가할 때 상기 최소 하나 이상의 소스 선택 트랜지스터와 상기 최소 하나 이상의 드레인 선택 트랜지스터에는 0V의 동작 전압을 인가하되, 상기 나머지 소스 선택 트랜지스터 및 상기 나머지 드레인 선택 트랜지스터는 플로팅 시키는 반도체 메모리 장치.
소스 라인과 비트라인 사이에 연결된 다수의 소스 선택 트랜지스터, 다수의 메모리 셀, 및 다수의 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치가 제공되는 단계;
상기 소스 라인에 소거 프리 전압을 인가하여 상기 메모리 셀 어레이의 채널 내로 GIDL 전류를 유입시키는 단계; 및
상기 소스 라인에 소거 전압을 인가하여 상기 다수의 메모리 셀들에 저장된 데이터를 소거하는 단계를 포함하되,
상기 소거 프리 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 중 상기 소스 라인과 인접한 최외각 소스 선택 트랜지스터와 나머지 소스 선택 트랜지스터에 인가되는 소거 동작 전압은 서로 상이한 반도체 메모리 장치의 소거 방법.
제 15 항에 있어서,
상기 소거 프리 전압을 인가할 때 상기 다수의 드레인 선택 트랜지스터 중 상기 비트 라인과 인접한 최외각 드레인 선택 트랜지스터와 나머지 드레인 선택 트랜지스터에 인가되는 소거 동작 전압은 서로 상이한 반도체 메모리 장치의 소거 방법.
제 16 항에 있어서,
상기 소거 프리 전압 및 상기 소거 전압을 상기 소스 라인에 인가할 때 상기 비트라인은 플로팅 상태인 반도체 메모리 장치의 소거 방법.
제 16 항에 있어서,
상기 소거 프리 전압을 인가할 때 상기 최외각 소스 선택 트랜지스터 및 상기 최외각 드레인 선택 트랜지스터에는 0V의 소거 동작 전압이 인가되는 반도체 메모리 장치의 소거 방법.
제 16 항에 있어서,
상기 소거 프리 전압을 인가할 때 상기 나머지 소스 선택 트랜지스터와 상기 나머지 드레인 선택 트랜지스터는 플로팅되는 반도체 메모리 장치의 소거 방법.
제 16 항에 있어서,
상기 소거 전압을 인가할 때 상기 다수의 소스 선택 트랜지스터 및 상기 다수의 드레인 선택 트랜지스터들은 플로팅 상태로 제어되는 반도체 메모리 장치의 소거 방법.