JPH07122080A

JPH07122080A - 半導体不揮発性記憶装置

Info

Publication number: JPH07122080A
Application number: JP32389693A
Authority: JP
Inventors: Hiromi Nobukata; 浩美信方; Kenichi Satori; 謙一佐鳥
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-08-31
Filing date: 1993-12-22
Publication date: 1995-05-12
Also published as: KR950006874A; US5524094A

Abstract

(57)【要約】【目的】ビット毎ベリファイ動作の短縮化を図れ、高速
読み出しを実現できる半導体不揮発性記憶装置を提供す
る。【構成】ビット線ＢＬａに接続されたメモリセルアレイ
（ａ）と、ビット線ＢＬｂに接続されたメモリセルアレ
イ（ｂ）と、第１および第２のノードを有するラッチ型
センスアンプＳ／Ａと、ビット線ＢＬａと第１のノード
とを作動的に接続するトランジスタＮＴ１０ａと、ビッ
ト線ＢＬｂと第２のノードとを作動的に接続するトラン
ジスタＮＴ１０ｂと、ビット線ＢＬａ，ｂをプリチャー
ジするプリチャージ回路と、センスアンプをイコライズ
するイコライズ回路ＥＱＬとを有し、ベリファイ読み出
し時に、リファレンス側となるビット線に接続されたト
ランジスタのゲート電極に対し、ビット線のプリチャー
ジ電圧にトランジスタのしきい値電圧を加えた電圧以下
のレベルに設定した制御信号を入力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。

【０００２】

【従来の技術】たとえばＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭは、Ｎ型基板上にＰ−ウェルが設けられ、その上に
積層型のメモリセルが形成されている。このような構造
を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、
消去動作を行う場合には、Ｎ型基板とＰ−ウェルに高電
圧（〜２０Ｖ）を印加し、コントロールゲートに０Ｖを
印加すると、フローティングゲートより基板へトンネル
電流が流れ電子が抜ける。これにより、メモリセルのし
きい値電圧Ｖthが正から負へシフトする。

【０００３】書き込み動作を行う場合には、Ｎ型基板、
Ｐ−ウェルおよび拡散層を０Ｖにし、コントロールゲー
トに高電圧（〜２０Ｖ）を印加するとトンネル電流が流
れ、フローティングゲートに電子が注入される。これに
より、メモリセルのしきい値電圧Ｖthが負から正へシフ
トする。セルアレイで具体的に説明すると、データ
「０」を書き込む場合にはビット線を０Ｖに設定し、デ
ータ「１」を書き込む場合にはビット線を７Ｖに設定す
る。選択されたメモリトランジスタのコントロールゲー
トには２０Ｖ、非選択メモリトランジスタのコントロー
ルゲートには１０Ｖを印加する。ビット線が０Ｖのと
き、チャネルとコントロールゲートとの間に２０Ｖの電
位差が与えられ、フローティングゲートにトンネル電子
が注入され、メモリセルのしきい値電圧Ｖthが負から正
へシフトする。一方、ビット線が７Ｖのときは、チャネ
ルとコントロールゲートとの間の電位差は１３Ｖとな
り、しきい値電圧Ｖthは消去時の負のままに保持され
る。

【０００４】読み出し動作を行う場合には、ビット線に
５Ｖ、ソース線に０Ｖを印加し、選択されたメモリトラ
ンジスタのコントロールゲートに０Ｖを、非選択メモリ
トランジスタのコントロールゲートに５Ｖを与える。非
選択メモリトランジスタは、データのいかんにかかわら
ずオン状態である必要がある。このため、メモリセルの
しきい値電圧Ｖthは所定の電圧、たとえば３．５Ｖ以下
に制御される。選択されたメモリトランジスタのコント
ロールゲートに０Ｖが印加されることにより、データが
「１」であればしきい値電圧Ｖthが負であるため、オン
状態■（デプレッション状態）になりセル電流が流れ
る。一方、データが「０」であれば、しきい値電圧Ｖth
は正であるため、オフ状態（エンハンスメント状態）と
なりセル電流は流れない。このように、データが「１」
であるか「０」であるかはビット線からソース線に複数
個のセルを通してセル電流が流れるか否かで決まる。

【０００５】ＮＡＮＤ型ＥＥＰＲＯＭでは、上述したよ
うに、書き込みデータが「０」の場合にはしきい値電圧
Ｖthが正、具体的には０．５Ｖ＜Ｖthなる条件を満足す
る必要があることから、書き込み時に、書き込みが十分
に行われしきい値電圧Ｖthが書き込みデータに応じたレ
ベルにシフトしているか否かのチェックが行われる。こ
のチェックの方法としては、たとえばビット毎にチェッ
クを行うビット毎ベリファイ（Verify）方式が採用され
る。

【０００６】図１５は、ビット毎ベリファイ方式を採用
したＮＡＮＤ型フラッシュメモリを示す回路図である。
図１５において、Ｓ／Ａはセンスアンプ、ＥＱＬはイコ
ライズ回路、ＶＲＦa，ＶＲＦb はベリファイ回路、
（ａ），（ｂ）はセルアレイ、ＣＤＣはカラムデコー
ダ、ＢＬａ，ＢＬｂはビット線、ＳＥＬ０ａ，ＳＥＬ１
ａ，ＳＥＬ０ｂ，ＳＥＬ１ａは選択ゲート線、ＷＬ０ａ
〜ＷＬ３ａ，ＷＬ０ｂ〜ＷＬ３ｂはワード線をそれぞれ
示している。

【０００７】センスアンプＳ／Ａは、オープンビット線
方式のラッチ型のもので、ＰＭＯＳトランジスタＰＴ
１，ＰＴ２，ＰＴ12およびＮＭＯＳトランジスタＮＴ
１，ＮＴ２，ＮＴ12により構成されている。ＰＭＯＳト
ランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１の
ドレイン、ゲート同士、並びにＰＭＯＳトランジスタＰ
Ｔ２およびＮＭＯＳトランジスタＮＴ２のドレイン、ゲ
ート同士がそれぞれ接続され、ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ１のドレイン同士
の接続中点（第１のノード）とＰＭＯＳトランジスタＰ
Ｔ２およびＮＭＯＳトランジスタＮＴ２のゲート同士の
接続中点とが接続され、ＰＭＯＳトランジスタＰＴ１お
よびＮＭＯＳトランジスタＮＴ１のゲート同士の接続中
点とＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトラン
ジスタＮＴ２のドレイン同士の接続中点（第２のノー
ド）とが接続されて、ＣＭＯＳフリップフロップが構成
されている。また、ＰＭＯＳトランジスタＰＴ１および
ＰＴ２のソース同士、ＮＭＯＳトランジスタＮＴ１およ
びＮＴ２のソース同士がそれぞれ接続され、ＰＭＯＳト
ランジスタＰＴ１およびＰＴ２のソース同士の接続中点
はＰＭＯＳトランジスタＰＴ12を介して電圧Ｖ_SAHの供
給源に接続され、ＮＭＯＳトランジスタＮＴ１およびＮ
Ｔ２のソース同士の接続中点はＮＭＯＳトランジスタＮ
Ｔ12を介して電圧Ｖ_SA _Lの供給源に接続されている。

【０００８】ＰＭＯＳトランジスタＰＴ１およびＮＭＯ
ＳトランジスタＮＴ１のドレイン同士の接続中点である
第１のノードはベリファイ回路ＶＲＦａを介してビット
線ＢＬａに接続され、ＰＭＯＳトランジスタＰＴ２およ
びＮＭＯＳトランジスタＮＴ２のドレイン同士の接続中
点である第２のノードはベリファイ回路ＶＲＦｂを介し
てビット線ＢＬｂに接続されている。また、ＰＭＯＳト
ランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１の
ドレイン同士の接続中点、並びにＰＭＯＳトランジスタ
ＰＴ２およびＮＭＯＳトランジスタＮＴ２のドレイン同
士の接続中点は、ＮＭＯＳトランジスタＮＴ５，ＮＴ６
を介して図示しないメインデータ線に接続される。な
お、ＮＭＯＳトランジスタＮＴ５，ＮＴ６のゲート電圧
は、カラムデコーダＣＤＣにより制御される。

【０００９】イコライズ回路ＥＱＬは、直列接続された
ＮＭＯＳトランジスタＮＴ３，ＮＴ４により構成され、
センスアンプＳ／Ａに対して並列に、すなわちＰＭＯＳ
トランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１
のドレイン同士の接続中点とＰＭＯＳトランジスタＰＴ
２およびＮＭＯＳトランジスタＮＴ２のドレイン同士の
接続中点との間に接続されており、ＮＭＯＳトランジス
タＮＴ３，ＮＴ４のゲートはイコライズ信号Ｖe の供給
ラインに接続され、ＮＭＯＳトランジスタＮＴ３とＮＴ
４との接続中点が電源電圧(1/2) Ｖ_CCの供給ラインに接
続されている。

【００１０】ベリファイ回路ＶＲＦａは、ＮＭＯＳトラ
ンジスタＮＴ７ａ〜ＮＴ９ａにより構成され、ベリファ
イ動作時のデータ変換を行う。ＮＭＯＳトランジスタ７
ａはセンスアンプＳ／ＡのＰＭＯＳトランジスタＰＴ１
およびＮＭＯＳトランジスタＮＴ１のドレイン同士の接
続中点とビット線ＢＬａとを接続し、ＮＭＯＳトランジ
スタＮＴ８ａ，ＮＴ９ａはビット線ＢＬａと電源電圧Ｖ
_CCとの間に直列に接続されている。ＮＭＯＳトランジス
タＮＴ７ａのゲートは信号Ｖtaの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ８ａのゲートはセンスア
ンプＳ／ＡのＰＭＯＳトランジスタＰＴ１およびＮＭＯ
ＳトランジスタＮＴ１のドレイン同士の接続中点である
第１のノードに接続され、ＮＭＯＳトランジスタＮＴ９
ａのゲートは信号Ｖavの供給ラインに接続されている。

【００１１】ベリファイ回路ＶＲＦｂは、ＮＭＯＳトラ
ンジスタＮＴ７ｂ〜ＮＴ９ｂにより構成され、ベリファ
イ動作時のデータ変換を行う。ＮＭＯＳトランジスタ７
ｂはセンスアンプＳ／ＡのＰＭＯＳトランジスタＰＴ２
およびＮＭＯＳトランジスタＮＴ２のドレイン同士の接
続中点とビット線ＢＬｂとを接続し、ＮＭＯＳトランジ
スタＮＴ８ｂ，ＮＴ９ｂはビット線ＢＬｂと電源電圧Ｖ
_CCとの間に直列に接続されている。ＮＭＯＳトランジス
タＮＴ７ｂのゲートは信号Ｖtbの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ８ｂのゲートはセンスア
ンプＳ／ＡのＰＭＯＳトランジスタＰＴ２およびＮＭＯ
ＳトランジスタＮＴ２のドレイン同士の接続中点である
第２のノードに接続され、ＮＭＯＳトランジスタＮＴ９
ｂのゲートは信号Ｖbvの供給ラインに接続されている。

【００１２】セルアレイ（ａ）は、メモリトランジスタ
ＭＴ０ａ〜ＭＴ３ａおよびＮＭＯＳトランジスタからな
る選択ゲートＳＧ０ａ，ＳＧ１ａにより構成されてい
る。メモリトランジスタＭＴ０ａ〜ＭＴ３ａは直列に接
続され、各ゲートはワード線ＷＬ０ａ〜ＷＬ３ａにそれ
ぞれ接続されている。メモリトランジスタＭＴ０ａのド
レインは選択ゲートＳＧ０ａを介してビット線ＢＬａに
接続され、メモリトランジスタＭＴ３ａのソースは選択
ゲートＳＧ１ａを介して接地に接続されている。選択ゲ
ートＳＧ０ａのゲートは選択ゲート線ＳＥＬ０ａに接続
され、選択ゲートＳＧ１ａのゲートは選択ゲート線ＳＥ
Ｌ１ａに接続されている。

【００１３】また、ビット線ＢＬａはＮＭＯＳトランジ
スタからなるプリチャージ用トランジスタＰＲａを介し
て電圧Ｖａの供給源に接続され、トランジスタＰＲａの
ゲートはプリチャージ信号Ｖpaの供給ラインに接続され
ている。

【００１４】セルアレイ（ｂ）は、メモリトランジスタ
ＭＴ０ｂ〜ＭＴ３ｂ、ダミーメモリセルＤＭＣおよびＮ
ＭＯＳトランジスタからなる選択ゲートＳＧ０ｂ，ＳＧ
１ｂにより構成されている。メモリトランジスタＭＴ０
ｂ〜ＭＴ３ｂおよびダミーメモリセルＤＭＣは直列に接
続され、各ゲートはワード線ＷＬ０ｂ〜ＷＬ３ｂおよび
ＤＷＬにそれぞれ接続されている。メモリトランジスタ
ＭＴ０ｂのドレインは選択ゲートＳＧ０ｂを介してビッ
ト線ＢＬｂに接続され、ダミーメモリセルＤＭＣのソー
スは選択ゲートＳＧ１ｂを介して接地に接続されてい
る。選択ゲートＳＧ０ｂのゲートは選択ゲート線ＳＥＬ
０ｂに接続され、選択ゲートＳＧ１ｂのゲートは選択ゲ
ート線ＳＥＬ１ｂに接続されている。

【００１５】また、ビット線ＢＬｂはＮＭＯＳトランジ
スタからなるプリチャージ用トランジスタＰＲｂを介し
て電圧Ｖｂの供給源に接続され、トランジスタＰＲｂの
ゲートはプリチャージ信号Ｖpbの供給ラインに接続され
ている。

【００１６】このような構成におけるベリファイ動作
を、セルアレイ（ａ）を読み出し側、セルアレイ（ｂ）
をリファレンス側として図１６のタイミングチャートに
基づき説明する。まず、ベリファイ動作前においては、
ラッチ型センスアンプＳ／Ａには直前の書き込みデータ
がラッチされている。また、読み出し時のリファレンス
側のダミーセルＤＭＣはセル電流が流れない紫外線消去
状態である。このような状態において、まず、期間ｔ1
〜ｔ2 間でプリチャージ信号Ｖpa，Ｖpbがハイレベルに
設定され、プリチャージ用トランジスタＰＲａ，ＰＲｂ
のゲートに供給される。これにより、読み出し側ビット
線ＢＬａがＶａにプリチャージされ、リファレンス側ビ
ット線ＢＬｂがＶｂにプリチャージされる。実際には、
たとえば読み出し側ビット線ＢＬａがリファレンス側ビ
ット線ＢＬｂよい高い電圧にプリチャージされる。すな
わち、Ｖ_CC＞Ｖａ＞Ｖｂとなるように各電圧Ｖａおよび
Ｖｂが設定される。

【００１７】次に、期間ｔ2 〜ｔ3 間でワード線ＷＬお
よび選択ゲート線ＳＥＬの電圧がハイレベルに設定され
る。このときセル電流が流れれば選択セルのデータは
「１」で、読み出し側ビット線ＢＬａの電圧はリファレ
ンス側ビット線ＢＬｂの電圧より下がる。これに対し
て、セル電流が流れなければ選択セルのデータは「０」
で、読み出し側ビット線ＢＬａの電圧はリファレンス側
ビット線ＢＬｂの電圧より高い。

【００１８】次に、ワード線ＷＬの電圧を立ち下げた後
に、期間ｔ3 〜ｔ4 間で活性化信号Ｖavがハイレベルに
設定されてベリファイ回路ＶＲＦａのＮＭＯＳトランジ
スタＮＴ９ａのゲートに供給される。この時点では、書
き込みデータはセンスアンプＳ／Ａにラッチされている
ことから、たとえばデータ「１」の書き込み後であれば
ベリファイ回路ＶＲＦａのＮＭＯＳトランジスタＮＴ８
ａがオンとなる。その結果、読み出し側ビット線ＢＬａ
が、読み出したセルデータによらずＶ_CCレベル近くま
で、リファレンス側ビット線ＢＬｂの電圧を越えて再充
電される。

【００１９】次に、信号Ｖp がハイレベルに、信号Ｖn
がローレベルに設定されて、センスアンプＳ／Ａのトラ
ンジスタＰＴ３，ＮＴ３がオフ状態にされ、イコライズ
信号Ｖe がハイレベルに設定されて、イコライズ回路Ｅ
ＱＬのトランジスタＮＴ３，ＮＴ４のゲートに供給され
る。これにより、センスアンプＳ／ＡのＣＭＯＳフリッ
プフロップはイコライズされ、いわゆる差動増幅器とし
て動作する。次いで、信号Ｖta，Ｖtbがハイレベルに設
定されて、ベリファイ回路ＶＲＦａのトランジスタＮＴ
７ａおよびベリファイ回路ＶＲＦｂのトランジスタＮＴ
７ｂのゲートに供給される。その結果、トランジスタＮ
Ｔ７ａ，ＮＴ７ｂがオン状態となりセンスが行われ、セ
ンスされたベリファイ読み出しデータはセンスアンプＳ
／Ａにラッチされ、再書き込みデータとして用いられ
る。

【００２０】このようにしてビット毎ベリファイに必要
なデータ変換が行われる。具体的には、書き込みデータ
が「０」、セルデータが「０」の場合には再書き込みデ
ータは「１」、書き込みデータが「０」、セルデータが
「１」の場合には再書き込みデータは「０」、書き込み
データが「１」、セルデータが「０」の場合には再書き
込みデータは「１」、書き込みデータが「１」、セルデ
ータが「１」の場合には再書き込みデータは「１」とな
る。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
た回路では、図１６に示すように、期間ｔ2 〜ｔ3 間で
ワード線電圧の立ち上げおよび立ち下げを行いデータの
読み出しを行った後に、期間ｔ3 〜ｔ4 間で活性化信号
Ｖavを立ち上げてデータ変換を行うことから、センス動
作が遅れ、ベリファイ動作に時間がかかり、高速読み出
しに不向きであるという問題がある。

【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ビット毎ベリファイ動作の短縮
化を図れ、高速読み出しを実現できる半導体不揮発性記
憶装置を提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、第１および第
２のビット線と、上記第１のビット線に接続された第１
のメモリセルアレイと、上記第２のビット線に接続され
た第２のメモリセルアレイと、相補的レベルを保持する
第１および第２のノードを有するラッチ型センスアンプ
と、上記第１のビット線と上記第１のノードとを第１の
制御信号の入力に応じて作動的に接続する第１のゲート
と、上記第２のビット線と上記第２のノードとを第２の
制御信号の入力に応じて作動的に接続する第２のゲート
と、上記第１および第２のビット線を所定の電圧にプリ
チャージするプリチャージ回路と、上記センスアンプの
第１および第２のノードをイコライズするイコライズ回
路と、上記第１のビット線と上記プリチャージ回路のプ
リチャージ電圧より低い電圧供給源との間に直列に接続
され、一のゲート電極が上記第２のノードに接続され、
他のゲート電極が第１の活性化信号の入力ラインに接続
された複数のトランジスタと、上記第２のビット線と上
記プリチャージ回路のプリチャージ電圧より低い電圧供
給源との間に直列に接続され、一のゲート電極が上記第
１のノードに接続され、他のゲート電極が第２の活性化
信号の入力ラインに接続された複数のトランジスタとを
有し、ベリファイ読み出し時に、リファレンス側となる
ビット線に接続されたトランジスタのゲート電極に活性
化信号を入力させて当該トランジスタを導通させる。

【００２４】また、本発明の半導体不揮発性記憶装置
は、第１および第２のビット線と、上記第１のビット線
に接続された第１のメモリセルアレイと、上記第２のビ
ット線に接続された第２のメモリセルアレイと、相補的
レベルを保持する第１および第２のノードを有するラッ
チ型センスアンプと、上記第１のビット線と上記第１の
ノードとを第１の制御信号のゲート電極への入力に応じ
て作動的に接続する第１のトランジスタと、上記第２の
ビット線と上記第２のノードとを第２の制御信号のゲー
ト電極への入力に応じて作動的に接続する第２のトラン
ジスタと、上記第１および第２のビット線を所定の電圧
にプリチャージするプリチャージ回路と、上記センスア
ンプの第１および第２のノードをイコライズするイコラ
イズ回路とを有し、ベリファイ読み出し時に、上記第１
および第２のトランジスタのうちリファレンス側となる
ビット線に接続されたトランジスタのゲート電極に対
し、当該ビット線のプリチャージ電圧に当該トランジス
タのしきい値電圧を加えた電圧以下のレベルに設定した
制御信号を入力させる。

【００２５】また、本発明の半導体不揮発性記憶装置
は、第１および第２のビット線と、上記第１のビット線
に接続された第１のメモリセルアレイと、上記第２のビ
ット線に接続された第２のメモリセルアレイと、相補的
レベルを保持する第１および第２のノードを有するラッ
チ型センスアンプと、上記第１のビット線と上記第１の
ノードとを第１の制御信号のゲート電極への入力に応じ
て作動的に接続する第１のトランジスタと、上記第２の
ビット線と上記第２のノードとを第２の制御信号のゲー
ト電極への入力に応じて作動的に接続する第２のトラン
ジスタと、プリチャージ電圧の供給源と第１のビット線
とを第１のプリチャージ信号のゲート電極への入力に応
じて作動的に接続する第１のプリチャージ用トランジス
タと、プリチャージ電圧の供給源と第２のビット線とを
第２のプリチャージ信号のゲート電極への入力に応じて
作動的に接続する第２のプリチャージ用トランジスタ
と、上記センスアンプの第１および第２のノードをイコ
ライズするイコライズ回路とを有し、ベリファイ読み出
し時に、上記第１および第２のビット線をプリチャージ
してから、読み出し側のビット線およびノードに接続さ
れたトランジスタのゲート電極に対して制御信号を入力
させて当該トランジスタを一定期間導通させた後、読み
出し側のビット線に接続されたプリチャージ用トランジ
スタのゲート電極に対し、当該ビット線のプリチャージ
電圧に当該トランジスタのしきい値電圧を加えた電圧レ
ベルに設定したプリチャージ信号を入力させる。

【００２６】

【作用】本発明によれば、ベリファイ動作時に、たとえ
ば第１のビット線側が読み出し側、第２のビット線側が
リファレンス側とすると、まず、プリチャージ回路によ
り第１および第２のビット線が所定の電圧にプリチャー
ジされる。次に、リファレンス側となる第２のビット線
に接続されたトランジスタのゲートに活性化信号が供給
され、活性化信号が入力されたトランジスタは導通状態
となる。これにより、直前の書き込みデータが第２のビ
ット線に反映される。すなわち、データ変換が行われ
る。書き込みデータが「０」の場合、導通状態となった
トランジスタに直列接続されたトランジスタのゲートは
第１のノードに接続され、ラッチ型センスアンプのラッ
チデータにより０Ｖが印加されるため、このトランジス
タはオフ状態を保持する。したがって、リファレンス側
の第２のビット線の電圧は変化しない。次いで、イコラ
イズ回路によりセンスアンプがイコライズされ、直前の
書き込みデータが破棄される。続いて、読み出し側およ
びリファレンス側のメモリセルのコントロールゲートに
接続されるワード線等がオン状態とされる。次に、所定
時間経過後に、第１および第２の制御信号が第１および
第２のゲートに供給されて、両ゲートがオン状態とな
る。これにより、センスが行われ、センスされたベリフ
ァイ読み出しデータはセンスアンプにラッチされ、再書
き込みデータとして用いられる。

【００２７】書き込みデータが「０」で書き込みが不十
分な場合、ベリファイ後セル電流により第１のビット線
の電位が下がり、読み出しデータはローレベルとなり、
センスアンプにラッチされる。再書き込み時、ベリファ
イ読み出しでラッチされたローレベルはメモリセルのド
レインに印加され、再度書き込みされる。したがって、
ベリファイ読み出しでラッチされたデータは、そのまま
再書き込みデータとして用いられる。書き込みデータが
「０」で書き込みが十分な場合、ベリファイ後セル電流
が流れないことから、第１のビット線の電圧は、プリチ
ャージ電圧に保持される。したがって、読み出しを行え
ばハイレベルが検出される。再書き込み時は、ベリファ
イ動作でセンスされたハイレベルをレベル変換した７Ｖ
がメモリセルのチャネルに印加され、書き込みされな
い。

【００２８】また、書き込みデータが「１」の場合、第
２のビット線に接続された一のトランジスタのゲート電
圧は、ラッチ型センスアンプのラッチデータによりハイ
レベルが印加されるため、このトランジスタはオン状態
となり、リファレンス側の第２のビット線の電圧は下が
る。このとき、読み出し側の第１のビット線の電位はセ
ル電流により下がるが、リファレンス側はほとんど０Ｖ
であるため、読み出しデータはハイレベルとして検出さ
れる。これにより、再書き込み時に「０」書き込みが発
生せず、ベリファイ読み出しでラッチされたデータがそ
のまま再書き込みデータとして用いられる。

【００２９】また、本発明によれば、ベリファイ動作時
に、たとえば第１のビット線側が読み出し側、第２のビ
ット線側がリファレンス側とすると、まず、プリチャー
ジ回路により第１および第２のビット線が所定の電圧に
プリチャージされる。次に、リファレンス側となる第２
のビット線に接続された第２のトランジスタのゲートに
ビット線のプリチャージ電圧に第２のトランジスタのし
きい値電圧を加えた電圧以下のレベルに設定した第２の
制御信号が供給され、これにより、直前の書き込みデー
タが第２のビット線に反映される。すなわち、データ変
換が行われる。書き込みデータが「０」の場合、センス
アンプのリファレンス側には反転データである「１」が
ラッチされている。このとき、第２の制御信号のレベル
がプリチャージ電圧に第２のトランジスタのしきい値電
圧を加えた電圧以下のレベルに設定されていることによ
り、第２のトランジスタはオフ状態に保持され、リファ
レンス側の第２のビット線の電圧は変化せず、プリチャ
ージ電圧に保持される。次いで、イコライズ回路により
センスアンプがイコライズされ、直前の書き込みデータ
が破棄される。続いて、読み出し側およびリファレンス
側のメモリセルのコントロールゲートに接続されるワー
ド線等がオン状態とされる。次に、所定時間経過後に、
第１および第２の制御信号が第１および第２のトランジ
スタに供給されて、両トランジスタがオン状態となり、
センスが行われ、センスされたベリファイ読み出しデー
タはセンスアンプにラッチされ、再書き込みデータとし
て用いられる。

【００３０】書き込みデータが「０」で書き込みが不十
分な場合、ベリファイ後セル電流により第１のビット線
の電位が下がり、読み出しデータはローレベルとなり、
センスアンプにラッチされる。再書き込み時、ベリファ
イ読み出しでラッチされたローレベルはメモリセルのド
レインに印加され、再度書き込みされる。したがって、
ベリファイ読み出しでラッチされたデータは、そのまま
再書き込みデータとして用いられる。書き込みデータが
「０」で書き込みが十分な場合、ベリファイ後セル電流
が流れないことから、第１のビット線の電圧は、プリチ
ャージ電圧に保持される。したがって、読み出しを行え
ばハイレベルが検出される。再書き込み時は、ベリファ
イ動作でセンスされたハイレベルをレベル変換した７Ｖ
がメモリセルのチャネルに印加され、書き込みされな
い。

【００３１】次に、書き込みデータが「１」の場合、セ
ンスアンプのリファレンス側の第２のノードには反転デ
ータである「０」がラッチされている。第２の制御信号
のレベルがプリチャージ電圧に第２のトランジスタのし
きい値電圧を加えた電圧以下のレベルに設定されている
ことにより、第２のトランジスタはオン状態となり、ラ
ッチ型センスアンプを介してリファレンス側の第２のビ
ット線の電圧は下がる。

【００３２】次いで、所定のイコライズ処理等を経て第
１および第２の制御信号がハイレベル（Ｖ_CCレベル）に
設定されて、第１および第２のトランジスタのゲートに
供給される。その結果、両トランジスタがオン状態とな
りセンスが行われる。このとき、読み出し側の第１のビ
ット線の電位はセル電流により下がるが、リファレンス
側はほとんど０Ｖであるため、読み出しデータはハイレ
ベルとして検出される。これにより、再書き込み時に
「０」書き込みが発生せず、ベリファイ読み出しでラッ
チされたデータが、そのまま再書き込みデータとして用
いられる。

【００３３】また、本発明によれば、ベリファイ動作時
に、たとえば第１のビット線側が読み出し側、第２のビ
ット線側がリファレンス側とすると、まず、第１および
第２のプリチャージ信号が第１および第２のプリチャー
ジ用トランジスタのゲートに対し、所定レベル、たとえ
ばハイレベル（Ｖ_CC）で供給される。これにより、読み
出し側の第１のビット線およびリファレンス側の第２の
ビット線は、共にプリチャージ電圧、たとえば (1/2)Ｖ
_CCにプリチャージされる。次に、第１および第２のプリ
チャージ信号がローレベルに設定されるとプリチャージ
用トランジスタはオフ状態となるが、第１および第２の
ビット線はプリチャージレベル（ (1/2)Ｖ_CC）に保持さ
れる。次に、第１の制御信号がたとえばハイレベルに設
定されて、第１のトランジスタゲートに供給され、直前
の書き込みデータが読み出し側の第１のビット線の電位
に反映される。

【００３４】ここで、書き込みが行われない場合には、
読み出し側の第１のビット線の電圧は｛プリチャージ電
圧 (1/2)Ｖ_CC＋α｝となり、リファレンス側の第２のビ
ット線の電圧はプリチャージ電圧 (1/2)Ｖ_CCに保持され
る。この状態で、第１のプリチャージ信号がプリチャー
ジ電圧にプリチャージ用トランジスタのしきい値電圧を
加えた電圧レベルに設定され、第１のプリチャージ用ト
ランジスタのゲートに一定期間供給される。この場合に
は、読み出し側の第１のビット線のレベルは｛プリチャ
ージ電圧 (1/2)Ｖ_CC＋α｝レベルのままに保持される。
次いで、センスアンプの第１および第２のノードがイコ
ライズ回路により、たとえばプリチャージレベルと同
様、(1/2) Ｖ_CCレベルにイコライズされ、直前の書き込
みデータが破棄される。また、読み出し側およびリファ
レンス側のメモリセルに接続されているワード線等が所
定のレベルに設定される。このとき、メモリセルは書き
込みが行われていないので、デプレッショントランジス
タとして機能し、セル電流が流れる。その結果、読み出
し側の第１のビット線の電位は低下する。また、同時に
リファレンス側の第２のビット線の電位も低下する。読
み出し側の第１のビット線の電位の低下する速さは、リ
ファレンス側の第２の電位低下速度の２倍程度である
が、第１のビット線は第２のビット線よりも＋α高いレ
ベルにプリチャージされているので、ワード線レベルを
ハイレベルに設定する期間を調整することにより、第１
のビット線のレベルが第２のビット線のレベルより高い
状態に保たれる。次に、所定時間経過後に、第１および
第２の制御信号が第１および第２のトランジスタに供給
されて、両トランジスタがオン状態となり、第１のビッ
ト線レベルはハイ（Ｖ_cc）レベルまで引き上げられる。
そして、センスが行われ、センスされたベリファイ読み
出しデータはラッチされ、再書き込みデータとして用い
られる。この場合、ハイレベルがラッチされる。

【００３５】書き込みが十分な場合は、上述したと同様
に、第１および第２のビット線のプリチャージ後、第１
の制御信号が一定期間ハイレベルに設定されて、第１の
トランジスタのゲートに供給され、直前の書き込みデー
タが読み出し側の第１のビット線電位に反映される。こ
の場合、読み出し側の第１のビット線の電圧は｛プリチ
ャージ電圧 (1/2)Ｖ _CC−α｝となり、リファレンス側の
第２のビット線の電圧はプリチャージ電圧 (1/2)Ｖ_CCに
保持される。この状態で、第１のプリチャージ信号がプ
リチャージ電圧にプリチャージ用トランジスタのしきい
値電圧を加えた電圧レベルに設定され、第１のプリチャ
ージ用トランジスタのゲートに一定期間供給される。こ
の場合には、読み出し側の第１のビット線は、プリチャ
ージ電圧 (1/2)Ｖ_CC近傍レベルまで充電される。

【００３６】次いで、センスアンプの第１および第２の
ノードがイコライズ回路により、たとえばプリチャージ
レベルと同様、(1/2) Ｖ_CCレベルにイコライズされ、直
前の書き込みデータが破棄される。また、読み出し側お
よびリファレンス側のメモリセルに接続されているワー
ド線等が所定のレベルに設定される。このとき、メモリ
セルは十分な書き込み状態にあることから、エンハンス
メントトランジスタとして機能し、セル電流が流れな
い。その結果、読み出し側の第１のビット線の電位は低
下しない。これに対して、リファレンス側の第２のビッ
ト線の電位は低下する。次に、所定時間経過後に、第１
および第２の制御信号が第１および第２のトランジスタ
に供給されて、両トランジスタがオン状態となり、第１
のビット線レベルはハイ（Ｖ_cc）レベルまで引き上げら
れる。そして、書き込みが十分であることから、センス
されたベリファイ読み出しデータはハイレベルでラッチ
され、再書き込みデータとして用いられる。この場合、
書き込みは行われない。

【００３７】書き込みが不十分な場合は、まず、上述し
たと同様に、第１および第２のビット線のプリチャージ
後、第１の制御信号が一定期間ハイレベルに設定され
て、第１のトランジスタのゲートに供給され、直前の書
き込みデータが読み出し側の第１のビット線電位に反映
される。この場合、読み出し側の第１のビット線の電圧
は｛プリチャージ電圧 (1/2)Ｖ _CC−α｝となり、リファ
レンス側の第２のビット線の電圧はプリチャージ電圧
(1/2)Ｖ_CCに保持される。この状態で、第１のプリチャ
ージ信号がプリチャージ電圧にプリチャージ用トランジ
スタのしきい値電圧を加えた電圧レベルに設定され、第
１のプリチャージ用トランジスタのゲートに一定期間供
給される。この場合には、読み出し側の第１のビット線
は、プリチャージ電圧 (1/2)Ｖ_CC近傍レベルまで充電さ
れる。

【００３８】次いで、センスアンプの第１および第２の
ノードがイコライズ回路により、たとえばプリチャージ
レベルと同様、(1/2) Ｖ_CCレベルにイコライズされ、直
前の書き込みデータが破棄される。また、読み出し側お
よびリファレンス側のメモリセルに接続されているワー
ド線等が所定のレベルに設定される。このとき、メモリ
セルは十分な書き込み状態にないことから、デプレッシ
ョントランジスタとして機能し、セル電流が流れる。そ
の結果、読み出し側の第１のビット線の電位は低下す
る。また、リファレンス側の第２のビット線の電位も低
下する。次に、所定時間経過後に、第１および第２の制
御信号が第１および第２のトランジスタに供給されて、
両トランジスタがオン状態となり、第１のビット線レベ
ルは接地レベルまで引き下げられる。そして、書き込み
が不十分であることから、センスされたベリファイ読み
出しデータはローレベルでラッチされ、再書き込みデー
タとして用いられる。この場合、再書き込みが行われ
る。

【００３９】

【実施例１】図１は、本発明に係るビット毎ベリファイ
方式を採用したＮＡＮＤ型フラッシュメモリの第１の実
施例を示す回路図であって、従来例を示す図１５と同一
構成部分は同一符号をもって表し、その接続関係および
機能の説明については省略する。すなわち、Ｓ／Ａはセ
ンスアンプ、ＥＱＬはイコライズ回路、（ａ），（ｂ）
はセルアレイ、ＣＤＣはカラムデコーダ、ＢＬａ，ＢＬ
ｂはビット線、ＳＥＬ０ａ，ＳＥＬ１ａ，ＳＥＬ０ｂ，
ＳＥＬ１ｂは選択ゲート線、ＷＬ０ｂ〜ＷＬ３ｂ，ＷＬ
０ｂ〜ＷＬ３ｂはワード線、ＮＴ１０ａ〜ＮＴ１２ａ，
ＮＴ１０ｂ〜ＮＴ１２ｂはＮＭＯＳトランジスタをそれ
ぞれ示している。

【００４０】ＮＭＯＳトランジスタＮＴ１０ａは、セン
スアンプＳ／ＡのＰＭＯＳトランジスタＰＴ１およびＮ
ＭＯＳトランジスタＮＴ１のドレイン同士の接続中点、
すなわち第１のノードとビット線ＢＬａとを接続し、そ
のゲートは信号Ｖtaの供給ラインに接続されている。こ
のＮＭＯＳトランジスタ１０ａは、図１５のベリファイ
回路ＶＲＦａのＮＭＯＳトランジスタＮＴ７ａと同様に
トラスファゲートとしての機能を有している。

【００４１】ＮＭＯＳトランジスタＮＴ１１ａおよびＮ
Ｔ１２ａはビット線ＢＬａと接地との間に直列に接続さ
れている。ＮＭＯＳトランジスタＮＴ１１ａのゲートは
信号Ｖavの供給ラインに接続され、ＮＭＯＳトランジス
タＮＴ１２ａのゲートはセンスアンプＳ／ＡのＰＭＯＳ
トランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２
のドレイン同士の接続中点、すなわち第２のノードとイ
コライズ回路ＥＱＬとの接続中点に接続されている。

【００４２】ＮＭＯＳトランジスタＮＴ１０ｂは、セン
スアンプＳ／ＡのＰＭＯＳトランジスタＰＴ２およびＮ
ＭＯＳトランジスタＮＴ２のドレイン同士の接続中点、
すなわち第２のノードとビット線ＢＬｂとを接続し、そ
のゲートは信号Ｖtvの供給ラインに接続されている。こ
のＮＭＯＳトランジスタ１０ｂは、図１５のベリファイ
回路ＶＲＦｂのＮＭＯＳトランジスタＮＴ７ｂと同様に
トラスファゲートとしての機能を有している。

【００４３】ＮＭＯＳトランジスタＮＴ１１ｂおよびＮ
Ｔ１２ｂはビット線ＢＬｂと接地との間に直列に接続さ
れている。ＮＭＯＳトランジスタＮＴ１１ｂのゲートは
信号Ｖbvの供給ラインに接続され、ＮＭＯＳトランジス
タＮＴ１２ｂのゲートはセンスアンプＳ／ＡのＰＭＯＳ
トランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１
のドレイン同士の接続中点、すなわち第１のノードとイ
コライズ回路ＥＱＬとの接続中点に接続されている。

【００４４】次に、上記構成によるベリファイ動作およ
び読み出し動作を、セルアレイ（ａ）を読み出し側、セ
ルアレイ（ｂ）をリファレンス側として図２および図３
のタイミングチャート、並びに図４および図５のビット
線電圧の状態図に基づき説明する。ベリファイ動作前に
は、ラッチ型センスアンプＳ／Ａには直前の書き込みデ
ータがラッチされている。また、読み出し時のリファレ
ンス側のダミーメモリセルＤＭＣはセル電流が流れない
紫外線消去状態である。

【００４５】このような状態で、まず、プリチャージ信
号Ｖpa，Ｖpbがハイレベルに設定され、プリチャージ用
トランジスタＰＲａ，ＰＲｂのゲートに供給される。こ
れにより、読み出し側ビット線ＢＬａがＶａにプリチャ
ージされ、リファレンス側ビット線ＢＬｂがＶｂにプリ
チャージされる。実際には、読み出し側ビット線ＢＬａ
がリファレンス側ビット線ＢＬｂよい高い電圧にプリチ
ャージされる。すなわち、Ｖ_CC＞Ｖａ＞Ｖｂとなるよう
に各電圧ＶａおよびＶｂが設定される。

【００４６】次に、信号Ｖbvがハイレベルに設定され
て、ＮＭＯＳトランジスタＮＴ１１ｂのゲートに供給さ
れる。これにより、ＮＭＯＳトランジスタＮＴ１１ｂが
オン状態となり、直前の書き込みデータがリファレンス
側のビット線ＢＬｂに反映される。すなわち、データ変
換が行われる。書き込みデータが「０」の場合、ＮＭＯ
ＳトランジスタＮＴ１２ｂのゲート電圧は、ラッチ型セ
ンスアンプＳ／Ａのラッチデータにより０Ｖが印加され
るため、図４に示すように、信号Ｖbvがハイレベルに設
定され、ＮＭＯＳトランジスタＮＴ１１ｂがオン状態と
なってもリファレンス側のビット線ＢＬｂの電圧は変化
しない。

【００４７】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。続いて、読み出し側およびリ
ファレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬ
がハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線およびリファレ
ンス側のダミーメモリセルＤＭＣのワード線のみ０Ｖに
設定され、他はＶ_CCまたは昇圧電圧レベルに設定され
る。次に、所定時間経過後に、信号Ｖta，Ｖtbがハイレ
ベルに設定されて、ＮＭＯＳＯトランジスタＮＴ１０ａ
およびＮＴ１０ｂのゲートに供給され、電圧Ｖ_SAHがＶ
_CCに、電圧Ｖ_SALが０Ｖにそれぞれ設定される。その結
果、トランジスタＮＴ１０ａ，ＮＴ１０ｂがオン状態と
なりセンスが行われ、センスされたベリファイ読み出し
データはラッチされ、再書き込みデータとして用いられ
る。

【００４８】書き込みデータが「０」で書き込みが不十
分な場合、ベリファイ後セル電流によりビット線ＢＬａ
の電位が下がり、読み出しデータはローレベルとなり、
センスアンプＳ／Ａにラッチされる。再書き込み時、ベ
リファイ読み出しでラッチされたローレベルはメモリセ
ルのドレインに印加され、再度書き込みされる。したが
って、ベリファイ読み出しでラッチされたデータは、そ
のまま再書き込みデータとして用いられる。

【００４９】書き込みデータが「０」で書き込みが十分
な場合、ベリファイ後セル電流が流れないことから、ビ
ット線ＢＬａの電圧は、プリチャージ電圧Ｖａに保持さ
れる。したがって、読み出しを行えばハイレベルが検出
される。再書き込み時は、ベリファイ動作でセンスされ
たハイレベルをレベル変換した７Ｖがメモリセルのドレ
インに印加され、書き込みされない。そして、このメモ
リセルは、書き込み十分なセルであるため、以後書き込
みされなくとも問題ない。したがって、ベリファイ読み
出しでラッチされたデータは、そのまま再書き込みデー
タとして用いられる。

【００５０】次に書き込みデータが「１」の場合につい
て説明する。この場合、ＮＭＯＳトランジスタＮＴ１２
ｂのゲート電圧は、ラッチ型センスアンプＳ／Ａのラッ
チデータによりハイレベルが印加されるため、信号Ｖbv
がハイレベルに設定され、ＮＭＯＳトランジスタＮＴ１
１ｂがオン状態となり、図５に示すように、リファレン
ス側のビット線ＢＬｂの電圧は下がる。このとき、信号
Ｖbvをハイレベルに設定している時間、すなわちデータ
変換時間を長くする、あるいはＮＭＯＳトランジスタＮ
Ｔ１１ｂ，ＮＴ１２ｂのチャネル長を長くする等によ
り、リファレンス側のビット線電圧を０Ｖ付近まで下げ
ておくことが望ましい。

【００５１】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。続いて、読み出し側およびリ
ファレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬ
がハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線およびリファレ
ンス側のダミーメモリセルＤＭＣのワード線のみ０Ｖに
設定され、他はＶ_CCまたは昇圧電圧レベルに設定され
る。次に、所定時間経過後に、信号Ｖta，Ｖtbがハイレ
ベルに設定されて、ＮＭＯＳＯトランジスタＮＴ１０ａ
およびＮＴ１０ｂのゲートに供給され、電圧Ｖ_SAHがＶ
_CCに、電圧Ｖ_SALが０Ｖにそれぞれ設定される。その結
果、トランジスタＮＴ１０ａ，ＮＴ１０ｂがオン状態と
なりセンスが行われる。

【００５２】このとき、読み出し側のビット線ＢＬａの
電位はセル電流により下がるが、リファレンス側はほと
んど０Ｖであるため、読み出しデータはハイレベルとし
て検出される。これにより、再書き込み時に「０」書き
込みが発生せず、ベリファイ読み出しでラッチされたデ
ータが、そのまま再書き込みデータとして用いられる。

【００５３】なお、読み出し動作は、図３に示すよう
に、ビット線のプリチャージと並行してセンスアンプＳ
／Ａのイコライズが行われるとともに、プリチャージ後
の信号Ｖbvのハイレベルへの設定動作、すなわちデータ
変換動作がない点が上述したベリファイ動作と異なる。

【００５４】以上説明したように、本実施例によれば、
アクセス時間はワード線をオンしてからセンスするまで
の時間で決まるが、ベリファイ時、データ変換をワード
線をオンする前に行っているため、通常の読み出しと同
じタイミングでベリファイを行うことができるため、ベ
リファイと通常読み出しの判定レベルを同等にでき、ビ
ット毎ベリファイ動作の短縮化を図れ、高速読み出しを
実現できる。

【００５５】なお、本実施例では、セルアレイ（ａ）を
読み出し側、セルアレイ（ｂ）をリファレンス側として
説明したが、セルアレイ（ｂ）を読み出し側、セルアレ
イ■（ａ）をリファレンス側とした場合であっても、上
述し動作と同様の動作が行われる。また、本実施例で
は、ダミーメモリセルＤＭＣも説明の簡単化のためにセ
ルアレイ（ｂ）側のみに設けた場合を例に説明してい
る。

【００５６】

【実施例２】図６は、本発明に係るビット毎ベリファイ
方式を採用したＮＡＮＤ型フラッシュメモリの第２の実
施例を示す回路図である。本実施例が実施例１と異なる
点は、両ビット線ＢＬａ，ＢＬｂと接地との間に直列接
続したトランジスタＮＴ１１ａ，１２ａ，１１ｂ，１２
ｂを設けることなく、ビット線ＢＬａ，ＢＬｂとセンス
アンプＳ／Ａとを接続しトランスファーゲートとして機
能するＮＭＯＳトランジスタ１０ａ，１０ｂのみを設
け、これらのゲートに供給する電圧を所定の電圧に制御
する、具体的にはリファレンス側のビット線に接続され
たＮＭＯＳトランジスタのゲートに（Ｖ(a,b) ＋Ｖth
(a,b) ）以下のレベルに設定され信号ＶtaまたはＶtbを
供給することにより、実施例１と同様に、ワード線をオ
ンする前のデータ変換を実現したことにある。

【００５７】次に、上記構成によるベリファイ動作およ
び読み出し動作を、セルアレイ（ａ）を読み出し側、セ
ルアレイ（ｂ）をリファレンス側として図７および図８
のタイミングチャートに基づき説明する。ベリファイ動
作前には、ラッチ型センスアンプＳ／Ａには直前の書き
込みデータがラッチされている。また、読み出し時のリ
ファレンス側のダミーセルＤＭＣはセル電流が流れない
紫外線消去状態である。

【００５８】このような状態で、まず、プリチャージ信
号Ｖpa，Ｖpbがハイレベルに設定され、プリチャージ用
トランジスタＰＲａ，ＰＲｂのゲートに供給される。こ
れにより、読み出し側ビット線ＢＬａがＶａにプリチャ
ージされ、リファレンス側ビット線ＢＬｂがＶｂにプリ
チャージされる。実際には、読み出し側ビット線ＢＬａ
がリファレンス側ビット線ＢＬｂよい高い電圧にプリチ
ャージされる。すなわち、Ｖ_CC＞Ｖａ＞Ｖｂとなるよう
に各電圧ＶａおよびＶｂが設定される。

【００５９】次に、信号Ｖtbが所定レベル、具体的には
（Ｖb ＋Ｖthb ）以下のレベルに設定されて、ＮＭＯＳ
トランジスタＮＴ１０ｂのゲートに供給され、直前の書
き込みデータがリファレンス側のビット線ＢＬｂの電位
に反映される。すなわち、データ変換が行われる。な
お、ここでＶthb はＮＭＯＳトランジスタＮＴ１０ｂの
しきい値電圧を示している。書き込みデータが「０」の
場合、センスアンプＳ／Ａのリファレンス側には反転デ
ータである「１」がラッチされている。このとき、信号
Ｖtbのレベルが（Ｖb ＋Ｖthb ）以下の電圧に設定され
ることにより、ＮＭＯＳトランジスタＮＴ１０ｂはオフ
状態に保持され、リファレンス側のビット線ＢＬｂの電
圧は変化せず、Ｖb に保持される。

【００６０】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。続いて、読み出し側およびリ
ファレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬ
がハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線およびリファレ
ンス側のダミーメモリセルＤＭＣのワード線のみ０Ｖに
設定され、他はＶ_CCまたは昇圧電圧レベルに設定され
る。次に、所定時間経過後に、信号Ｖta，Ｖtbがハイレ
ベル（Ｖ_CCレベル）に設定されて、ＮＭＯＳＯトランジ
スタＮＴ１０ａおよびＮＴ１０ｂのゲートに供給され、
電圧Ｖ_SAHがＶ_CCに、電圧Ｖ_SALが０Ｖにそれぞれ設定
される。その結果、トランジスタＮＴ１０ａ，ＮＴ１０
ｂがオン状態となりセンスが行われ、センスされたベリ
ファイ読み出しデータはラッチされ、再書き込みデータ
として用いられる。

【００６１】書き込みデータが「０」で書き込みが不十
分な場合、ベリファイ後セル電流によりビット線ＢＬａ
の電位が下がり、読み出しデータはローレベル「０Ｖ」
となり、センスアンプＳ／Ａにラッチされる。再書き込
み時、ベリファイ読み出しでラッチされたローレベルは
メモリセルのドレインに印加され、再度書き込みされ
る。したがって、ベリファイ読み出しでラッチされたデ
ータは、そのまま再書き込みデータとして用いられる。

【００６２】書き込みデータが「０」で書き込みが十分
な場合、ベリファイ後セル電流が流れないことから、ビ
ット線ＢＬａの電圧は、プリチャージ電圧Ｖａに保持さ
れる。したがって、読み出しを行えばハイレベルが検出
される。再書き込み時は、ベリファイ動作でセンスされ
たハイレベルをレベル変換した７Ｖがメモリセルのドレ
インに印加され、書き込みされない。そして、このメモ
リセルは、書き込み十分なセルであるため、以後書き込
みされなくとも問題ない。したがって、ベリファイ読み
出しでラッチされたデータは、そのまま再書き込みデー
タとして用いられる。

【００６３】次に書き込みデータが「１」の場合につい
て説明する。この場合、センスアンプＳ／Ａのリファレ
ンス側には反転データである「０」がラッチされてい
る。このとき、信号Ｖtbのレベルが（Ｖb ＋Ｖthb ）以
下の電圧に設定されることにより、ＮＭＯＳトランジス
タＮＴ１０ｂはオン状態となり、センスアンプＳ／Ａの
ＮＭＯＳトランジスタＮＴ２がオン状態にあることから
リファレンス側のビット線ＢＬｂの電圧は下がる。この
とき、信号Ｖtbを所定レベル以下に設定している時間、
すなわちデータ変換時間を長くする、あるいはＮＭＯＳ
トランジスタＮＴ１１ｂ，１２ｂのチャネル長を長くす
る等により、リファレンス側のビット線電圧を０Ｖ付近
まで下げておくことが望ましい。

【００６４】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。続いて、読み出し側およびリ
ファレンス側のワード線および選択ゲート線ＳＥＬがハ
イレベルに設定されてオン状態とされる。具体的には、
読み出しを所望するセルのワード線およびリファレンス
側のダミーメモリセルＤＭＣのワード線のみ０Ｖに設定
され、他はＶ_CCまたは昇圧電圧レベルに設定される。次
に、所定時間経過後に、信号Ｖta，Ｖtbがハイレベルに
設定されて、ＮＭＯＳＯトランジスタＮＴ１０ａおよび
ＮＴ１０ｂのゲートに供給され、電圧Ｖ_SAHがＶ_CCに、
電圧Ｖ_SALが０Ｖにそれぞれ設定される。その結果、ト
ランジスタＮＴ１０ａ，ＮＴ１０ｂがオン状態となりセ
ンスが行われる。

【００６５】このとき、読み出し側のビット線ＢＬａの
電位はセル電流により下がるが、リファレンス側はほと
んど０Ｖであるため、読み出しデータはハイレベルとし
て検出される。これにより、再書き込み時に「０」書き
込みが発生せず、ベリファイ読み出しでラッチされたデ
ータが、そのまま再書き込みデータとして用いられる。

【００６６】なお、読み出し動作は、図８に示すよう
に、ビット線のプリチャージと並行してセンスアンプＳ
／Ａのイコライズが行われるとともに、プリチャージ後
の信号Ｖtbのレベル（Ｖb ＋Ｖthb ）以下への設定動
作、すなわちデータ変換動作がない点が上述したベリフ
ァイ動作と異なるだけである。

【００６７】以上説明したように、本実施例によれば、
実施例１と同様に、アクセス時間はワード線をオンして
からセンスするまでの時間で決まるが、ベリファイ時、
データ変換をワード線をオンする前に行っているため、
通常の読み出しと同じタイミングでベリファイを行うこ
とができるため、ベリファイと通常読み出しの判定レベ
ルを同等にでき、ビット毎ベリファイ動作の短縮化を図
れ、高速読み出しを実現できる。また、データ変換用の
トランジスタが不要なことから、回路構成の簡単化、回
路面積の縮小化を図ることができる。

【００６８】なお、本実施例においても、セルアレイ
（ａ）を読み出し側、セルアレイ（ｂ）をリファレンス
側として説明したが、セルアレイ（ｂ）を読み出し側、
セルアレイ（ａ）をリファレンス側とした場合であって
も、上述し動作と同様の動作が行われる。また、本実施
例では、ダミーメモリセルＤＭＣも説明の簡単化のため
にセルアレイ（ｂ）側のみに設けた場合を例に説明して
いる。

【００６９】

【実施例３】本実施例の回路構成は上述した実施例２で
説明した図６と同様である。実施例２と異なる点は、リ
ファレンス側のビット線に接続されたＮＭＯＳトランジ
スタのゲートに（Ｖ(a,b) ＋Ｖth(a,b) ）以下のレベル
に設定され信号ＶtaまたはＶtbを供給する代わりに、ビ
ット線ＢＬａ，ＢＬｂをイコライズし、プリチャージし
た後に、読み出し側のビット線に接続されたＮＭＯＳト
ランジスタＮＴ10(aまたはb)をオン状態にし、次いでオ
フ状態にしてから、読み出し側のビット線プリチャージ
用のＮＭＯＳトランジスタＰＲ(aまたはb)のゲートに対
し、プリチャージ電圧（(1/2) Ｖ_CC）にＮＭＯＳトラン
ジスタＰＲ(aまたはb)のしきい値電圧Ｖthn を加えた電
圧を供給することにより、実施例１と同様に、ワード線
をオンする前のデータ変換を実現している。なお、本実
施例におけるビット線ＢＬａ，ＢＬｂのプリチャージ電
圧Ｖａ，Ｖｂは共に (1/2)Ｖ_CCに設定される。

【００７０】次に、上記構成によるベリファイ動作を、
セルアレイ（ａ）を読み出し側、セルアレイ（ｂ）をリ
ファレンス側として図９〜図１１のタイミングチャート
に基づき説明する。図９は書き込みが行われない場合
を、図１０は書き込みが十分に行われた場合を、図１１
は書き込みが不十分な場合をそれぞれ示している。ま
た、ベリファイ動作前には、ラッチ型センスアンプＳ／
Ａには直前の書き込みデータがラッチされている。ま
た、読み出し時のリファレンス側のダミーセルＤＭＣは
セル電流が流れない紫外線消去状態である。

【００７１】このような状態で、まず、プリチャージ信
号Ｖpa，Ｖpbがハイレベル、すなわちＶ_CCレベルに設定
され、プリチャージ用トランジスタＰＲａ，ＰＲｂのゲ
ートに一定期間供給される。これにより、読み出し側ビ
ット線ＢＬａおよびリファレンス側ビット線ＢＬｂは、
共に (1/2)Ｖ_CCにプリチャージされる。次に、プリチャ
ージ信号Ｖpa，Ｖpbがローレベルに設定されるとプリチ
ャージ用トランジスタＰＲａ，ＰＲｂはオフ状態となる
が、読み出し側ビット線ＢＬａおよびリファレンス側ビ
ット線ＢＬｂは (1/2)Ｖ_CCレベルに保持される。

【００７２】次に、信号Ｖtaがハイレベルに設定され
て、ＮＭＯＳトランジスタＮＴ１０ａのゲートに供給さ
れ、直前の書き込みデータが読み出し側のビット線ＢＬ
ａの電位に反映される。

【００７３】ここで、書き込みが行われない場合には、
図９に示すように、読み出し側のビット線ＢＬａの電圧
は｛ (1/2)Ｖ_CC＋α｝となり、リファレンス側のビット
線ＢＬｂの電圧は (1/2)Ｖ_CCに保持される。

【００７４】この状態で、プリチャージ信号Ｖpaが（
(1/2)Ｖ_CC＋Ｖthn ）に設定され、プリチャージ用トラ
ンジスタＰＲａのゲートに一定期間供給される。この場
合には、読み出し側のビット線ＢＬａは｛ (1/2)Ｖ_CC＋
α｝レベルのままに保持される。

【００７５】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。また、読み出し側およびリフ
ァレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬが
ハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線のみ０Ｖに設定
され、他はＶ_CCまたは昇圧電圧レベルに設定される。

【００７６】このとき、メモリセルは書き込みが行われ
ていないので、デプレッショントランジスタとして機能
し、セル電流が流れる。その結果、図９に示すように、
読み出し側のビット線ＢＬａの電位は低下する。また、
同時にリファレンス側のビット線ＢＬｂの電位も低下す
る。なお、読み出し側のビット線ＢＬａの電位の低下す
る速さは、リファレンス側のビット線ＢＬｂの電位低下
速度の２倍程度であるが、ビット線ＢＬａはビット線Ｂ
Ｌｂによりも＋α高いレベルにプリチャージされている
ので、ワード線レベルをハイレベルに設定する期間を調
整することにより、ビット線ＢＬａのレベルをビット線
ＢＬｂのレベルより高い状態に保つことができる。

【００７７】次に、所定時間経過後に、信号Ｖta，Ｖtb
がハイレベル（Ｖ_CCレベル）に設定されて、ＮＭＯＳＯ
トランジスタＮＴ１０ａおよびＮＴ１０ｂのゲートに供
給され、電圧Ｖ_SAHがＶ_CCに、電圧Ｖ_SALが０Ｖにそれ
ぞれ設定される。その結果、トランジスタＮＴ１０ａ，
ＮＴ１０ｂがオン状態となりビット線ＢＬａのレベルは
Ｖ_ccレベルまで引き上げられる。そして、センスが行わ
れ、センスされたベリファイ読み出しデータはラッチさ
れ、再書き込みデータとして用いられる。この場合、ハ
イレベルがラッチされる。

【００７８】次に、書き込みが十分な場合の動作を図１
０を参照しながら説明する。上述したと同様に、ビット
線ＢＬａ，ＢＬｂのプリチャージ後、信号Ｖtaがハイレ
ベルに設定されて、ＮＭＯＳトランジスタＮＴ１０ａの
ゲートに供給され、直前の書き込みデータが読み出し側
のビット線ＢＬａの電位に反映される。

【００７９】この場合、図１０に示すように、読み出し
側のビット線ＢＬａの電圧は｛ (1/2)Ｖ_CC−α｝とな
り、リファレンス側のビット線ＢＬｂの電圧は (1/2)Ｖ
_CCに保持される。

【００８０】この状態で、プリチャージ信号Ｖpaが（
(1/2)Ｖ_CC＋Ｖthn ）に設定され、プリチャージ用トラ
ンジスタＰＲａのゲートに一定期間供給される。この場
合には、読み出し側のビット線ＢＬａは、 (1/2)Ｖ_CC近
傍レベルまで充電される。

【００８１】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。また、読み出し側およびリフ
ァレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬが
ハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線のみ０Ｖに設定
され、他はＶ_CCまたは昇圧電圧レベルに設定される。

【００８２】このとき、メモリセルは十分な書き込み状
態にあることから、エンハンスメントトランジスタとし
て機能し、セル電流が流れない。その結果、図１０に示
すように、読み出し側のビット線ＢＬａの電位は低下し
ない。これに対して、リファレンス側のビット線ＢＬｂ
の電位は低下する。

【００８３】次に、所定時間経過後に、信号Ｖta，Ｖtb
がハイレベル（Ｖ_CCレベル）に設定されて、ＮＭＯＳＯ
トランジスタＮＴ１０ａおよびＮＴ１０ｂのゲートに供
給され、電圧Ｖ_SAHがＶ_CCに、電圧Ｖ_SALが０Ｖにそれ
ぞれ設定される。この場合、ビット線ＢＬａおよびＢＬ
ｂは略同レベルにプリチャージされていたので、ビット
線ＢＬａはＶ_CCレベルまで引き上げられる。そして、書
き込みが十分であることから、センスされたベリファイ
読み出しデータはハイレベルでラッチされ、再書き込み
データとして用いられる。この場合、書き込みは行われ
ない。

【００８４】次に、書き込みが不十分な場合の動作を図
１１を参照しながら説明する。上述したと同様に、ビッ
ト線ＢＬａ，ＢＬｂのプリチャージ後、信号Ｖtaがハイ
レベルに設定されて、ＮＭＯＳトランジスタＮＴ１０ａ
のゲートに供給され、直前の書き込みデータが読み出し
側のビット線ＢＬａの電位に反映される。

【００８５】この場合も、図１０の場合と同様、図１１
に示すように、読み出し側のビット線ＢＬａの電圧は
｛ (1/2)Ｖ_CC−α｝となり、リファレンス側のビット線
ＢＬｂの電圧は (1/2)Ｖ_CCに保持される。

【００８６】この状態で、プリチャージ信号Ｖpaが（
(1/2)Ｖ_CC＋Ｖthn ）に設定され、プリチャージ用トラ
ンジスタＰＲａのゲートに一定期間供給される。この場
合も、読み出し側のビット線ＢＬａは、 (1/2)Ｖ_CC近傍
レベルまで充電される。

【００８７】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。また、読み出し側およびリフ
ァレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬが
ハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線のみ０Ｖに設定
され、他はＶ_CCまたは昇圧電圧レベルに設定される。

【００８８】このとき、メモリセルは十分な書き込み状
態にないことから、デプレッショントランジスタとして
機能し、セル電流が流れる。その結果、図１１に示すよ
うに、読み出し側のビット線ＢＬａの電位は低下する。
また、リファレンス側のビット線ＢＬｂの電位も低下す
る。

【００８９】次に、所定時間経過後に、信号Ｖta，Ｖtb
がハイレベル（Ｖ_CCレベル）に設定されて、ＮＭＯＳＯ
トランジスタＮＴ１０ａおよびＮＴ１０ｂのゲートに供
給され、電圧Ｖ_SAHがＶ_CCに、電圧Ｖ_SALが０Ｖにそれ
ぞれ設定される。この場合、ビット線ＢＬａおよびＢＬ
ｂは略同レベルにプリチャージされていたので、ビット
線ＢＬａは接地レベルまで引き下げられる。そして、書
き込みが不十分であることから、センスされたベリファ
イ読み出しデータはローレベルでラッチされ、再書き込
みデータとして用いられる。この場合、再書き込みが行
われる。

【００９０】なお、図１２〜図１４は、このデータ変換
方式に従ってシミュレーションを行った結果を示す図
で、ベリファイ動作時のビット線ＢＬａおよびＢＬｂの
レベル遷移を示している。図１２〜図１４において
は、横軸が時間を、縦軸が電圧をそれぞれ表している。
図１２が書き込みを行わない場合のベリファイ動作のシ
ミュレーション結果を示し、図９に対応している。同様
に、図１３が書き込みが十分に行われた場合のベリファ
イ動作のシミュレーション結果を示し、図１０に対応
し、図１４が書き込み不十分の場合のベリファイ動作の
シミュレーション結果を示し、図１１に対応している。
このように、シミュレーションにおいても、図９〜図１
１と同様の結果となっている。

【００９１】以上説明したように、本実施例によれば、
実施例１および２と同様に、ベリファイ時、データ変換
をワード線をオンする前に行っているため、通常の読み
出しと同じタイミングでベリファイを行うことができる
ことから、ベリファイと通常読み出しの判定レベルを同
等にでき、ビット毎ベリファイ動作の短縮化を図れ、高
速読み出しを実現できる。また、データ変換用のトラン
ジスタが不要なことから、回路構成の簡単化、回路面積
の縮小化を図ることができる。

【００９２】なお、本実施例においても、セルアレイ
（ａ）を読み出し側、セルアレイ（ｂ）をリファレンス
側として説明したが、セルアレイ（ｂ）を読み出し側、
セルアレイ（ａ）をリファレンス側とした場合であって
も、上述し動作と同様の動作が行われる。

【００９３】

【発明の効果】以上説明したように、本発明によれば、
ビット毎ベリファイ動作の短縮化を図れ、高速読み出し
を実現できる。また、ベリファイ読み出し時に、第１お
よび第２のトランジスタのうちリファレンス側となるビ
ット線に接続されたトランジスタのゲート電極に対し、
ビット線のプリチャージ電圧にトランジスタのしきい値
電圧を加えた電圧以下のレベルに設定した制御信号を入
力させ、あるいはビット線をプリチャージした後に、読
み出し側のビット線に接続されたトランジスタを一定期
間オン状態にし、次いで読み出し側のビット線プリチャ
ージ用トランジスタのゲートに対し、プリチャージ電圧
にトランジスタのしきい値電圧を加えた電圧を供給する
ようにしたので、データ変換用のトランジスタが不要と
なり、回路構成の簡単化、回路面積の縮小化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明に係るビット毎ベリファイ方式を採用し
たＮＡＮＤ型フラッシュメモリの第１の実施例を示す回
路図である。

【図２】図１の回路のベリファイ動作を説明するための
タイミングチャートである。

【図３】図１の回路の読み出し動作を説明するためのタ
イミングチャートである。

【図４】直前の書き込みデータが「０」の場合のベリフ
ァイ時のビット線電圧を示す図である。

【図５】直前の書き込みデータが「１」の場合のベリフ
ァイ時のビット線電圧を示す図である。

【図６】本発明に係るビット毎ベリファイ方式を採用し
たＮＡＮＤ型フラッシュメモリの第２の実施例を示す回
路図である。

【図７】図６の回路のベリファイ動作を説明するための
タイミングチャートである。

【図８】図６の回路の読み出し動作を説明するためのタ
イミングチャートである。

【図９】図６の回路の書き込みを行わない場合の他のベ
リファイ動作を説明するためのタイミングチャートであ
る。

【図１０】図６の回路の書き込みが十分に行われた場合
の他のベリファイ動作を説明するためのタイミングチャ
ートである。

【図１１】図６の回路の書き込み不十分の場合の他のベ
リファイ動作を説明するためのタイミングチャートであ
る。

【図１２】図６の回路の書き込みを行わない場合の他の
ベリファイ動作のシミュレーション結果を示す図であ
る。

【図１３】図６の回路の書き込みが十分に行われた場合
の他のベリファイ動作のシミュレーション結果を示す図
である。

【図１４】図６の回路の書き込み不十分の場合の他のベ
リファイ動作のシミュレーション結果を示す図である。

【図１５】ビット毎ベリファイ方式を採用した従来のＮ
ＡＮＤ型フラッシュメモリを示す回路図である。

【図１６】図９の回路のベリファイ動作を説明するため
のタイミングチャートである。

【符号の説明】

Ｓ／Ａ…センスアンプＥＱＬ…イコライズ回路（ａ），（ｂ）…セルアレイＣＤＣ…カラムデコーダＢＬａ，ＢＬｂ…ビット線ＳＥＬ０ａ，ＳＥＬ１ａ，ＳＥＬ０ｂ，ＳＥＬ１ｂ…選
択ゲート線ＷＬ０ｂ〜ＷＬ３ｂ，ＷＬ０ｂ〜ＷＬ３ｂ…ワード線ＮＴ１０ａ〜ＮＴ１２ａ，ＮＴ１０ｂ〜ＮＴ１２ｂ…Ｎ
ＭＯＳトランジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年２月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００７５

【補正方法】変更

【補正内容】

【００７５】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。また、読み出し側およびリフ
ァレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬが
ハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線を０Ｖに設定
し、リファレンス側のワード線ＷＬには、消去状態のセ
ルの２分の１程度の電流を流すような所定の電圧に設定
され、他はＶ_CCまたは昇圧電圧レベルに設定される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正内容】

【００８１】次いで、イコライズ信号Ｖe がハイレベル
に設定されて、イコライズ回路ＥＱＬのトランジスタＮ
Ｔ３，ＮＴ４のゲートに供給される。これにより、セン
スアンプＳ／ＡのＣＭＯＳフリップフロップの２出力レ
ベルは(1/2) Ｖ_CCレベルにイコライズされ、直前の書き
込みデータが破棄される。また、読み出し側およびリフ
ァレンス側のワード線ＷＬおよび選択ゲート線ＳＥＬが
ハイレベルに設定されてオン状態とされる。具体的に
は、読み出しを所望するセルのワード線を０Ｖに設定
し、リファレンス側のワード線ＷＬには、消去状態のセ
ルの２分の１程度の電流を流すような所定の電圧に設定
され、他はＶ_CCまたは昇圧電圧レベルに設定される。

Claims

【特許請求の範囲】

【請求項１】第１および第２のビット線と、上記第１のビット線に接続された第１のメモリセルアレ
イと、上記第２のビット線に接続された第２のメモリセルアレ
イと、相補的レベルを保持する第１および第２のノードを有す
るラッチ型センスアンプと、上記第１のビット線と上記第１のノードとを第１の制御
信号の入力に応じて作動的に接続する第１のゲートと、上記第２のビット線と上記第２のノードとを第２の制御
信号の入力に応じて作動的に接続する第２のゲートと、上記第１および第２のビット線を所定の電圧にプリチャ
ージするプリチャージ回路と、上記センスアンプの第１および第２のノードをイコライ
ズするイコライズ回路と、上記第１のビット線と上記プリチャージ回路のプリチャ
ージ電圧より低い電圧供給源との間に直列に接続され、
一のゲート電極が上記第２のノードに接続され、他のゲ
ート電極が第１の活性化信号の入力ラインに接続された
複数のトランジスタと、上記第２のビット線と上記プリチャージ回路のプリチャ
ージ電圧より低い電圧供給源との間に直列に接続され、
一のゲート電極が上記第１のノードに接続され、他のゲ
ート電極が第２の活性化信号の入力ラインに接続された
複数のトランジスタとを有し、ベリファイ読み出し時に、リファレンス側となるビット
線に接続されたトランジスタのゲート電極に活性化信号
を入力させて当該トランジスタを導通させることを特徴
とする半導体不揮発性記憶装置。
【請求項２】第１および第２のビット線と、上記第１のビット線に接続された第１のメモリセルアレ
イと、上記第２のビット線に接続された第２のメモリセルアレ
イと、相補的レベルを保持する第１および第２のノードを有す
るラッチ型センスアンプと、上記第１のビット線と上記第１のノードとを第１の制御
信号のゲート電極への入力に応じて作動的に接続する第
１のトランジスタと、上記第２のビット線と上記第２のノードとを第２の制御
信号のゲート電極への入力に応じて作動的に接続する第
２のトランジスタと、上記第１および第２のビット線を所定の電圧にプリチャ
ージするプリチャージ回路と、上記センスアンプの第１および第２のノードをイコライ
ズするイコライズ回路とを有し、ベリファイ読み出し時に、上記第１および第２のトラン
ジスタのうちリファレンス側となるビット線に接続され
たトランジスタのゲート電極に対し、当該ビット線のプ
リチャージ電圧に当該トランジスタのしきい値電圧を加
えた電圧以下のレベルに設定した制御信号を入力させる
ことを特徴とする半導体不揮発性記憶装置。
【請求項３】第１および第２のビット線と、上記第１のビット線に接続された第１のメモリセルアレ
イと、上記第２のビット線に接続された第２のメモリセルアレ
イと、相補的レベルを保持する第１および第２のノードを有す
るラッチ型センスアンプと、上記第１のビット線と上記第１のノードとを第１の制御
信号のゲート電極への入力に応じて作動的に接続する第
１のトランジスタと、上記第２のビット線と上記第２のノードとを第２の制御
信号のゲート電極への入力に応じて作動的に接続する第
２のトランジスタと、プリチャージ電圧の供給源と第１のビット線とを第１の
プリチャージ信号のゲート電極への入力に応じて作動的
に接続する第１のプリチャージ用トランジスタと、プリチャージ電圧の供給源と第２のビット線とを第２の
プリチャージ信号のゲート電極への入力に応じて作動的
に接続する第２のプリチャージ用トランジスタと、上記センスアンプの第１および第２のノードをイコライ
ズするイコライズ回路とを有し、ベリファイ読み出し時に、上記第１および第２のビット
線をプリチャージしてから、読み出し側のビット線およ
びノードに接続されたトランジスタのゲート電極に対し
て制御信号を入力させて当該トランジスタを一定期間導
通させた後、読み出し側のビット線に接続されたプリチ
ャージ用トランジスタのゲート電極に対し、当該ビット
線のプリチャージ電圧に当該トランジスタのしきい値電
圧を加えた電圧レベルに設定したプリチャージ信号を入
力させることを特徴とする半導体不揮発性記憶装置。