JP2005268442A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 フリップチップ実装後の加熱冷却サイクルでバンプ接続部に発生する応力によるバリアメタル層の剥離を防止することのできる半導体装置を提供する。
【解決手段】 半導体チップ１Ａ上の電極パッドが、接続電極４及びバリアメタル層６，７，９とで構成された複数の金属層の積層体からなる。この金属層のうち、バンプ電極１１と接する金属層９に比べて、半導体チップの表面寄りに形成されている金属層７、６は、径方向の寸法が大きいように構成されている。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、特に半導体チップ上にバンプ電極が形成された半導体装置の信頼性を有利に向上させることのできる構造とその有利な製造方法に関する。
近年、情報処理技術の発達、普及により電子機器の小型化、薄型化、高性能化が進められており、これに伴って半導体チップも小型化、高集積化の方向にある。特に、数ＧＨｚの周波数で動作し演算処理を行うようなマイクロプロセッサ等のＬＳＩチップでは、ムーア則に従い、チップに集積されるトランジスタ数が年々増加するとともに、デザインルールが微細化されており、近年では０．２５μｍ以下のデザインルールで５０００万個以上のトランジスタが集積化された半導体チップが製造されている。
このような半導体チップでは、集積化されるトランジスタ数の増大に伴う、電源容量の増加、入出力数の増加、入出力信号の高速化に対応すべく、半導体チップとパッケージ基板との接続には、フリップチップ接続技術が採用されつつある。これは、フリップチップ接続技術が、ワイヤボンディング法、ＴＡＢ法では困難であった、半導体素子上に格子状に配置された電極パッドと基板上の電極との接続が可能な接続法であるため、多端子の半導体チップの接続に適した実装技術だからである。かかるフリップチップ実装は、半導体素子と回路基板を対向させてバンプ電極により接続する方法の総称であり、接続方法の違いにより、はんだバンプ接続、導電性樹脂接続、圧接接続、超音波接続に分類される。
中でも、はんだバンプを用いる方式は、溶融接続であるため接合強度が高く、また、はんだバンプが塑性変形を起こし接続部に発生する応力が緩和され、高信頼性化が可能となる等の長所を持っているためフリップチップ実装の主流となっている。
はんだ材料としては、優れた機械的特性を有するＳｎ（錫）と鉛（Ｐｂ）の合金が最も多く用いられているが、近年では、Ｐｂの環境に及ぼす影響が懸念されるようになってきたため、Ｐｂを基本的に含有しない、ＳｎとＡｇ（銀）の合金やＳｎとＣｕ（銅）の合金等の、いわゆるＰｂフリーはんだ材料を用いたフリップチップ実装が開発されつつあり、将来、主流になると考えられる。Ｐｂフリー材料は、一般的にはＳｎを主体とする合金である。
ところで、微細なメモリデバイスを有する半導体チップ上に、前述したフリップチップ実装のためのはんだバンプを形成したとき、はんだ材料にＰｂを含む合金を用いた場合には、このはんだを構成するＰｂ中に含まれたＵ（ウラン）、Ｔｈ（トリウム）等の放射性物質からα線が発生し、このα線が半導体チップ表面に向かい、更には半導体チップ内部へ突入することがある。突入したα線はＳｉ（シリコン）基板に作用し、電子−正孔対を生成するため、メモリセルに蓄積された電荷による情報を書き換える、いわゆるソフトエラーを引き起こす場合がある。
はんだバンプを形成した半導体チップにおいて、ソフトエラーを回避する方法として、Ｐｂ含有はんだ中の放射性不純物量を低減することが考えられるが、ソフトエラーを起こすことのない程度にまで高純度に精錬して放射性不純物量を低減するにはコストが嵩む。そのため、そのような放射性不純物量を低減したはんだを使用した半導体装置は高価になってしまう。
また、ソフトエラーを回避する方法として、はんだバンプの材料にＰｂフリー材料であるＳｎとＣｕの合金、ＳｎとＡｇの合金を用いる方法が考えられる。Ｐｂフリー材料を用いることは、前述した環境影響の観点にも沿う。このようなＰｂフリー材料を用いてソフトエラーを回避する方法については、特許文献１に開示されている。しかし、Ｐｂフリー材料をはんだ材料として用いれば、理論上はα線によるソフトエラーを回避できる可能性があるが、現実にはＳｎの原料となる酸化錫中には不純物としてＰｂが含まれる場合が多く、その結果、Ｓｎ合金はんだからもα線が発生する場合がある。実際、特許文献２では、ＰｂフリーはんだであるＳｎ−Ａｇ−Ｃｕ合金から発生するα線量を測定しているが、０．０３ｃｏｕｎｔ／ｃｍ２・ｈ以上のα線が検出されたとしている。
そこで、上掲特許文献２では、はんだバンプを形成した半導体チップにおいて、ソフトエラーを回避する別の方法として、はんだバンプ下の電極（バンプランド）層の厚さを厚くして、α線のＳｉ基板への突入を遮蔽する方法を開示している。この特許文献２においてバンプランド層を構成するＣｕ膜やＮｉ膜は、同一膜厚の絶縁材料に比べ、α線遮蔽能が高く、この膜を３ないし９μｍの厚みとすることにより、高い遮蔽効果を得るものである。なお、特許文献２では、Ｓｉチップ上のＡｌパッド電極よりＣｕ配線を介してバンプランドを形成した、いわゆるパッドの再配列を行った場合について記載しているが、パッド電極数が極めて多いチップの場合では、再配列を行う領域が少なくなるため、パッド電極の直上にはんだバンプを形成せざるを得ない。このような場合は、パッド電極の一部を構成しはんだバンプに接して形成される、いわゆるバリアメタル層を厚く形成することで、同様に高いα線遮蔽効果が期待できる。
バリアメタルは、半導体素子と接続する接続電極を構成するＡｌと密着性の良い金属、はんだ中のＳｎの拡散が比較的遅い金属、はんだと濡れ性の良い金属等から構成されている。更に、バリアメタルは、コスト低減、工程削減の為に、前述した効果を合わせ持った金属を使用することにより、２層、もしくは３層で構成されることが一般的である。はんだに対するバリアメタルとしては、Ｔｉ（チタン）／Ｃｕの積層膜やＣｒ（クロム）／Ｎｉ（ニッケル）の積層膜等が使用されている。ＣｕやＮｉを用いる場合に、バリアメタル本来の機能であるＳｎの拡散を防止する目的に対しては、通常、１μｍ程度の厚みで十分であるが、α線の遮蔽を目的とした場合には、Ｃｕ層やＮｉ層の厚さをさらに厚くすることが最も効果的である。
Ｃｕ層やＮｉ層を厚くするには、半導体装置の製造工程において、電気めっきにより形成されるこれらの層厚を厚くすることが考えられる。
また、一般に、はんだバンプの形成は、半導体装置の製造工程において高い生産性を得るため、ウェハ状態で一括してバンプ形成が可能でしかも成膜速さが高速な電気めっき法による形成が主流である。従来の電気めっき法によるバンプ形成の要素技術としては、電気めっきによりバンプ電極を形成した後、このバンプをマスクにしてバリアメタルをエッチング除去する技術（特許文献３）が用いられる。この方法により形成される半導体装置を、図１４に示す。従来法によるはんだバンプ付き半導体ウェハは、図９〜１４に示すような製造工程で作製される。
先ず、図９に断面図で示すような半導体ウェハ１０１を準備する。半導体チップの能動素子と電気的に接続する接続電極１０２はＡｌよりなり、この接続電極１０２以外の半導体ウェハ１０１表面は、ポリイミド膜１０３およびＳｉＯ２膜／ＳｉＮ膜の積層膜１１０からなるパッシベーション膜に被覆されている。次に、図１０に示すように接続電極１０２およびパッシベーション膜が形成された半導体ウェハ１０１上にＴｉ膜１０４、Ｃｕ膜１０７を順にスパッタし、バリアメタル層の第一の層を形成する。次に、図１１に示すように、その上にめっき用レジスト１０５を選択的に形成してから、図１２に示すように、めっき用レジスト１０５の開口部にバリアメタルの第二の層となるＮｉ膜１０６を電気めっきで形成し、続けてはんだめっきを行いはんだ膜１０８を形成する。ここで、Ｎｉ膜の厚さを５μｍ程度とすることで、はんだ膜１０８から発生するα線を遮蔽する効果が得られる。
次に、図１３に示すように、はんだめっき用レジスト１０５を剥離し、はんだ膜１０８をエッチングレジストとしてバリアメタル層の第一の層である、Ｃｕ膜１０７、Ｔｉ膜１０４を順次エッチング除去する。その後、図１４に示すように、はんだ膜１０８をリフローしてはんだバンプ電極１０９を得ることができる。この方法で形成されたバリアメタル層は、はんだバンプの最大径よりも径方向のサイズが小さくなっている。
特開２００２−４３３５２号公報 特開２００２−１７０８２６号公報 特開平２−２２３４３６号公報
以上、説明したように、はんだバンプを用いたフリップチップ接続では、はんだ材料から発生したα線によるソフトエラーを回避するために、バリアメタル層の厚みを厚くすることが必須である。これは、はんだ材料がＰｂフリー材料であっても不純物中からα線が発生する場合があり、ソフトエラーが生ずるおそれがあるため、同様である。
しかしながら、α線の遮蔽能力を高めるため、厚いバリアメタル層を形成し、Ｐｂフリー材料によるはんだバンプを形成した後、この半導体チップを樹脂基板上にフリップチップ実装した半導体装置においては、半導体チップと基板間の熱膨張差に起因する応力がバンプ接続部に生じ、バリアメタルが剥離してしまうという問題が生じてしまう。これは、特に、チップサイズが大きく、バリアメタル寸法が小さい場合には顕著である。
この問題は、Ｐｂフリーはんだ材料の多くが、Ｐｂ含有はんだに比べ、弾性率が大きく、塑性変形に至る応力緩和時間が長いためである。すなわち、半導体パッケージの基板として多用される樹脂基板の熱膨張係数は、少なくとも１０ｐｐｍ／Ｋ以上はあり、Ｓｉの３．８倍以上熱膨張することになる。したがって、加熱工程で膨張した基板が冷却時に収縮するに伴い、熱膨張差によりバンプには剪断方向に応力が生じる。バンプに応力が生じた場合に、従来のＰｂ含有はんだでは、バンプ自体の弾塑性変形によりその応力が大きく緩和されるが、Ｐｂフリーはんだにおいては応力が長時間残留することになる。
さらに、バリアメタル層には引張り方向に内部応力が生じている場合が多く、その大きさは厚みが増加するに伴い大きくなる。引張り応力は、膜間の密着力を低下させる要因の一つであり、はんだバンプに過大な応力が加わった場合に、かかる内部応力により密着力が低下した部分で容易に剥離を生じる可能性がある。
また、バリアメタル層が薄い場合には、熱膨張差に起因する応力はバンプ部に集中するところ、バリアメタル層を厚くするに伴い、バリアメタル層を引き剥がす様にバリアメタル層の端部に応力が集中してしまう。本発明者が、有限要素法によるシミュレーションで、シリコンチップと樹脂基板とのフリップチップ接続後にはんだバンプ接続部に生じる応力を調べた結果、バリアメタル層のＮｉ厚さを１μｍとしたバンプ接続部では約３ＧＰａの応力がバンプ部に生じているのに対し、Ｎｉを５μｍとした場合は、バリアメタル層の端部に１０ＧＰａ以上の応力が生じていた。このシミュレーションでは、はんだ材料はＳｎ−３．５％Ａｇ合金、バリアメタル層は、０．０５μｍ厚のＴｉ／０．５μｍ厚のＣｕ／Ｎｉの３層構造とした。
図１４に示したように、従来のバリアメタル構造では、各層の径方向端部が同一位置になる。このような構造の場合、バリアメタル端部に集中した応力は、バリアメタルをピールするように（引き剥がすように）作用する。本発明者がバリアメタルを構成する各層間のピール強度を測定した結果、バリアメタルの第二の層であるＮｉ膜１０６と、第一の層を構成するＣｕ膜１０７とのピール強度は約２ｋｇｆ／ｃｍであり、Ｃｕ膜１０７とＴｉ膜１０４との密着力も２ｋｇｆ／ｃｍ以上であった。一方、Ｔｉ膜１０４とパッシベーション膜のポリイミド膜１０３とのピール強度は約０．４ｋｇｆ／ｃｍと他より低い。このため、ピール方向の応力が作用した場合には、最も弱いＴｉ膜１０４とポリイミド膜１０３との界面で剥離する。
このように、バリアメタル層を厚くした場合は、フリップチップ実装による加熱工程だけでも、比較的大きな応力がバリアメタル層端部に加わるため、極めて剥離が生じ易い状態となっている。たとえ実装工程で剥離が生じなくとも、その後の熱サイクルによって発生する応力で剥離が生じる可能性は非常に高く、長期的な接続信頼性が著しく低くなってしまう。
本発明は、以上の問題を鑑みてなされたものであり、半導体チップ上にＰｂフリー材料によるはんだバンプを形成し、且つ、はんだ材料から発生したα線によるソフトエラーを回避するために、バリアメタル層の厚みを厚くした場合であっても、フリップチップ実装後の加熱冷却サイクルでバンプ接続部に発生する応力に由来したバリアメタル層の剥離を防止することのできる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成する、本発明は、半導体素子が形成された半導体チップと、この半導体チップの表面に形成されて前記半導体素子と電気的に接続する電極パッドと、この電極パッド上に形成されたバンプ電極とを備え、前記電極パッドが複数の金属層で構成された積層体からなり、この金属層のうち、バンプ電極と接して形成されている金属層に比べて、半導体チップの表面寄りに形成されている金属層はα線遮蔽能が高く、かつ径方向の寸法が大きいことを特徴とする半導体装置である。
また、本発明の半導体装置においては、前記バンプ電極と接して形成されている金属層の径方向端部に比べて、前記半導体チップの表面寄りに形成されている金属層の径方向端部は、５μｍ以上外側に位置することが好ましい。
また、本発明の半導体装置においては、前記バンプ電極と接して形成されている金属層の側方で、かつこの金属層より下側の金属層上に、樹脂からなる永久レジスト層が形成されていることが好ましい。
また、本発明の半導体装置においては、前記永久レジスト層の外周端が、はんだバンプ電極の最大径部における径方向端部よりも外側に配されていることが好ましい。
また、本発明の半導体装置の製造方法は、導電金属体である接続電極と、この接続電極の上方が開口された絶縁性保護膜とが表面に形成された半導体チップに対し、前記半導体チップ表面の全面にわたり、１層または２層以上の第一の金属層を形成する工程と、前記金属層上に、樹脂からなる永久レジスト層を、前記接続電極の上方に当たる部分を開口したリング状に形成する工程と、前記永久レジスト層および第一の金属層上に、前記接続電極の上方に当たる部分を開口しためっきレジストを形成する工程と、前記第一の金属層を陰極として、この第一の金属層上に第二の金属層を電気っきにより形成する工程と、前記第二の金属層を陰極として、この第二の金属層上にはんだ膜を電気めっきにより形成する工程と、前記めっきレジストを除去する工程と、前記はんだ膜および永久レジスト層をレジストとして、第一の金属層をエッチング除去する工程と、はんだ膜にフラックスを塗布し、はんだの溶融温度以上に加熱し冷却することにより、はんだ膜が半球状に固化したパンプ電極を形成するする工程とを具備することを特徴とする。
または、本発明の半導体装置の製造方法においては、前記めっきレジストの開口端が、前記の永久レジスト層の開口端よりも径方向の外側に位置することが好ましい。
本発明によれば、フリップチップ実装後の加熱冷却サイクルでバンプ接続部に発生する応力によるバリアメタル層の剥離を防止できる半導体素子を提供することを可能とする。
以下に本発明の実施の形態を示す。なお、本発明は以下の実施形態に限定されることなく、種々変更して用いることができる。
図１は本発明によるはんだバンプ電極が形成された半導体チップ断面の概略図を示している。半導体チップ１ＡはＳｉ上に形成されたトランジスタやメモリセル等の能動領域２と、絶縁層と金属配線とからなる多層配線層３の領域から構成される。また、多層配線層３上にはＡｌやＣｕを主体とする接続電極４が形成され、さらに、チップ表面全体はＳｉＯ２膜、ＳｉＮ膜の積層膜８とポリイミド膜５を積層したパッシベーション膜によりコーティングされており、このパッシベーション膜は前記接続電極４部のみが開口された構造となっている。接続電極４の厚さは約０．３μｍである。また、パッシベーション膜の表面のポリイミド膜５の厚さは約３μｍであり、α線の遮蔽膜としても機能する。
接続電極４上には、複数の金属層からなるバリアメタル層が形成されていて、本実施形態においては、このバリアメタル層と接続電極４とで、バンプ電極（はんだパンプ）と接続する電極パッドを構成している。バリアメタル層のうち、接続電極４の直上には、第一の金属層が形成されている。この第一の金属層はＴｉ膜６とＣｕ膜７の積層膜であり、接続電極４ないしポリイミド膜５に接する部分はＴｉ膜６で形成されている。Ｔｉ膜６の厚さは約０．０５μｍであり、Ｃｕ膜７の厚さは約１μｍである。このＴｉ膜６とＣｕ膜７の積層膜からなる第一の金属層の径方向端部は、はんだバンプ電極１１の最大径部での径方向端部（はんだバンプを直上より第一の金属層表面に投影した場合の投影像の端部）よりも外側に位置している。
第一の金属層上には、第一の金属層より厚い第二の金属層が形成されており、この第二の金属層は、はんだバンプ電極１１と接している。この第二の金属層は、本実施形態ではＮｉ膜９で構成されており、その厚さは約５μｍである。Ｎｉ及びＣｕは、α線遮蔽能が高い材料であり、第二の金属層であるＮｉ膜９と第一の金属層のＣｕ膜７とを合わせると約６μｍの厚さとなるため、はんだバンプから発生するα線に対する遮蔽能力は十分高い。
バンプ電極と接して形成されている第二の金属層（Ｎｉ膜９）に比べて、前述した半導体チップの表面寄りに形成されている第一の金属層は径方向の寸法が大きくなっており、好ましくは、第一の金属層の径方向端部が第二の金属層の径方向端部よりも、５μｍ以上外側に位置するようにする。
また、バリアメタル層を構成する第二の金属層（Ｎｉ膜９）の側方でかつ第一の金属層の表面上には、永久レジスト層として機能するポリイミド膜１０が形成されている。このポリイミド膜１０の厚みは約５μｍであり、はんだバンプから発生するα線の遮蔽膜としても機能する。
さらに、第二の金属層であるＮｉ膜９上には、電気めっき法とその後のリフロー工程により形成された半球状のはんだバンプ電極１１が配置されている。はんだ材料は、ＰｂフリーはんだであるＳｎとＡｇからなる合金であり、その組成はＳｎが９６．５重量％、Ａｇが３．５重量％である。
以上述べたような本発明に従う電極パッドの構造であれば、フリップチップ実装後に、熱膨張差に起因した応力が、電極パッドを構成しているバリアメタルの第二の金属層であるＮｉ膜９端部に集中しても、下地Ｃｕ膜７に対するＮｉ膜９のピール強度は約２ｋｇｆ／ｃｍと大きいため、その界面でＮｉ膜９が剥離することはない。一方、第一の金属層であるＴｉ膜６とパッシベーション膜のポリイミド膜５との密着力は、既に述べたとおりＮｉ膜９とＣｕ膜７との密着力よりも低いが、本発明の構成では、第一の金属層は第二の金属層よりも径方向の寸法が大きく、好ましくは、第一の金属層の径方向端部が第二の金属層（Ｎｉ膜９）の径方向端部よりも、５μｍ以上外側に位置していることから、仮に第二の層の端部に応力が集中しても、その応力は第一の層の端部にはほとんど加わらず、第一の層の端部に作用する応力すなわちピール力は僅かである。したがって、Ｃｕ膜７とＴｉ膜６からなる第一の層がポリイミド膜５との界面においても剥離することはない。
以上のことから、本発明の半導体装置は、パンプ電極として鉛含有量が２０００ｐｐｍ以下で含まれている合金よりなる、いわゆるＰｂフリーはんだを材料として用いた場合であっても、剥離が生じることを防止することができ、信頼性の高い半導体装置を得ることができるのである。
本発明の半導体装置において、バンプ電極と接して形成されている金属層は、α線遮蔽能が高い材料であることが好ましく、そのため、図１においては、Ｎｉを材料としている。本発明は、このＮｉに限らず、例えば、Ｃｕもα線遮蔽能が高いので用いることができる。また、純金属に限らず、Ｃｕを８０重量％以上含む合金、または、Ｎｉを８０重量％以上含む合金の少なくとも一つを用いることもできる。また、その金属層の厚みは、α線遮蔽の観点からは、厚いほうが好ましいが、少なくとも２μｍより厚ければ所望のα線遮蔽効果が得られる。
図２〜図７に、本発明の半導体装置の製造方法に従う半導体チップ上へのバンプ電極の製造工程の実施例を時系列的に断面図で示す。
先ず、図２に示すような半導体素子が形成された半導体ウェハ１を準備する。半導体ウェハ１はシリコンに限らず、ガリウム砒素、インジュウム燐等の化合物半導体のウェハでも良い。半導体ウェハ１は前記したように、能動領域２と多層配線層３を含んでいる。半導体ウェハ１上には能動素子と接続する接続電極４が形成されていると共に、この接続電極４の上方が円形に開口されたパッシベーション膜で半導体ウェハ１表面が覆われている。このパッシベーション膜は前記したように、ＳｉＯ２膜、ＳｉＮ膜の積層膜８とポリイミド膜５の積層膜であり、表層はポリイミド膜５である。なお、半導体素子のサイズ、パッド電極の数、寸法、及びピッチは、任意とすることができ、適宜選択することができる。
次に、図３に示すように、接続電極４およびパッシベーション膜が形成された半導体ウェハ１上にバリアメタルとしての第一の金属層となるＴｉ膜６、Ｃｕ膜７をスパッタリング法等により連続的に積層する。ここで、Ｔｉ膜６の成膜に先立ち、ポリイミド膜５および接続電極４の表面を逆スパッタすることにより、Ｔｉ膜６とポリイミド膜５との密着力を高めることができる。
第一の金属層のうち、Ｃｕ膜７は、後述する電気めっき工程時に陰極として作用するものであり、そのシート抵抗は、その後に成膜されるめっき膜の膜厚分布に影響を及ぼす。例えば、直径２００ｍｍのシリコンウェハに対しては、Ｃｕ膜は１μｍの厚さで実用上問題の無い膜厚分布が得られる。
Ｔｉ膜６は、Ｃｕ膜７と接続電極４およびポリイミド膜５との密着性を高める接着層として作用する。したがって、Ｔｉ膜６の膜厚は薄くてもよく、０．０５μｍ程度で十分である。パッシベーション膜として用いるポリイミド膜５に直接Ｃｕ膜を成膜した場合、高い密着力を得ることは困難であるが、前記Ｔｉ膜６を接着層として介在させることにより、Ｃｕ膜７の剥離を防止することができる。なお、これらの積層膜は、膜界面に酸化膜が介在すると著しく密着力が低下するため、自然酸化膜の介在を防止する目的で真空状態を破ることなく連続的に形成することが好ましい。
この後、図４に示すように、Ｔｉ／Ｃｕ積層膜上に永久レジスト層としてのポリイミド膜１０を選択的に形成する。この永久レジスト層には、感光性（ネガ型）のポリイミド膜を用いた。永久レジスト層の形成には、まず、ポリイミド前駆体であるワニスをスピンコート法によりＴｉ／Ｃｕ積層膜が形成されたウェハ全面に形成し、ベークを行い、次いで、パッシベーション膜に形成された開口周辺を取り囲む様なリング状のパタ−ンを形成すべく、同形状にパターンが開口した遮光ガラスマスクを用い、露光・現像工程を行って当該形状を選択的に形成する。その後、キュアを行いポリイミドパターンを形成する。この永久レジスト層のリングパターンの開口端は、パッシベーション膜の開口端よりも外側のパッシベーション膜上に設けるのが信頼性上好ましい。また、ポリイミド膜の厚みはキュア後５μｍであり、リングの幅は１５μｍとした。本実施例では永久レジスト層（ポリイミド膜１０）を円形のリング形状としたが、開口部の形状や外形の形状は任意であり、また、特に対称形でなくても構わない。この永久レジスト層は、後のＣｕ膜７およびＴｉ膜６のエッチング時におけるエッチングレジストとして作用し、また、はんだバンプ溶融時のソルダレジストとしても作用する。さらに、α線の遮蔽作用も有する。
この後、図５に示すように、半導体ウェハ１上にめっきレジスト１２を形成し、パターニングを行う。めっきレジスト１２には、厚膜形成可能な高粘度なポジ型レジストを使用し、レジストの厚さは約６０μｍとした。レジストパターンは、まずスピンコート法によりレジストを塗布後、プリベークを行い、露光・現像により形成する。この際、めっきレジスト１２の開口端は、永久レジスト層（ポリイミド膜１０）の開口端よりも外側の、永久レジスト層上になるようにパターニングした。
次に、めっきレジスト１２を形成したウェハにＮｉめっきを行う。Ｎｉめっきは、成膜速さが無電解めっきに比べ高速で、めっき液管理が容易な電気めっき法により形成する。電気めっき装置には、めっき液の濃度がウェハ表面で均一になるような噴流式めっき装置（図示せず）を用いる。また、Ｎｉめっき液には、硫酸ニッケル、塩化ニッケル、ホウ酸の混合溶液に、界面活性剤とサッカリンを微量添加しためっき液を用いた。Ｎｉめっき膜と下地のＣｕ膜７との密着性を高めるため、Ｎｉめっきの直前にウェハをクエン酸の希釈溶液に浸漬し、Ｃｕ表面をライトエッチングした。その後、直流電流供給源の負極を、陰極となるＣｕ膜７に接触させ、陽極にＮｉ板を用いめっき液中で通電することにより、めっきレジスト１２の開口部にＮｉ膜９を形成した。このＮｉ膜の厚さが５μｍとなる間通電し、その後水洗し、続けてはんだ膜を電気めっきにより形成する。
はんだ膜を形成する際に、はんだめっき液にはスルホン酸系のめっき液を用いた。めっき後の膜中のＳｎ、Ａｇの組成比が９６．５対３．５となる様にＳｎイオン、Ａｇイオンの量を調節する。陽極に同組成のＳｎＡｇ合金板を用い、Ｎｉめっきと同様に電流供給源を接続し、所定の時間通電することにより、図６に示すように、めっきレジスト１２の開口部のＮｉ膜９上に、はんだ膜１３が形成される。はんだ膜１３の厚さは約５０μｍとした。Ｃｕ膜７、Ｔｉ膜６からなる積層膜はめっきにおける下地電極となるが、Ｔｉに比べ抵抗率が低いＣｕ膜７が約１μmの厚さでウェハ全面にわたり形成されているため、下地電極のシート抵抗は低く、給電部周囲への電流集中が緩和されるから、ウェハ内でのＮｉ膜９とはんだめっき膜１３との合計膜厚分布は±１０％以内（２００ｍｍ径ウェハにおいて）であった。
続いて、めっきレジスト１２を剥離液により溶解除去する。さらに、図７に示すように、はんだ膜１３および永久レジスト層をエッチングレジストとして、永久レジスト層（ポリイミド膜）１０外側のＣｕ膜７、Ｔｉ膜６からなる積層膜を除去する。この際、Ｃｕのエッチングには、塩化銅と塩酸の混合溶液を用い、Ｔｉのエッチングには、アンモニア水、過酸化水素水、エチレンジアミン四酢酸（ＥＤＴＡ）の混合溶液を用いた。この後、ウェハ１を高圧水洗する。
このようにして出来たバンプ電極付きウェハ１の表面に、ロジン変性誘導体を主体としたフラックスを塗布する（図示せず）。その後、気相リフロー炉に通し、２５０℃程度で加熱し、はんだ膜１３を溶融冷却することにより、図８に示すように半球状のはんだバンプ電極１１が形成された半導体装置を得ることができる。
以上のようにして形成した本発明に従うバンプ付き半導体ウェハ１と、図９〜１４に示した従来法で形成したバンプ付きウェハ１０１とを、それぞれチップ状にダイシングし、樹脂基板に対しフリップチップ実装した。図１５には、フリップチップ実装後の外観概略を示した。樹脂基板４３には、ガラスエポキシ基板をコアとして表層に絶縁層４２と配線層４１を積層したビルドアップ配線基板を用いた。基板上におけるはんだバンプ電極４５の対極となる電極パッド４４表面には、はんだバンプ電極４５と同組成のＳｎＡｇ合金めっきを施した。フリップチップ実装においては、半導体チップ４６のバンプ形成面および基板の電極面にフラックスを塗布し、フリップチップボンダー等を用いて、はんだバンプ電極４５と基板上の電極パッド４４を位置合わせし仮固定した後、ピーク温度２５０℃程度の気相リフロー炉に通し接続を行った。半導体チップ４６と基板４３間の熱膨張係数の相違により接続部に生じる応力を緩和する目的で、半導体チップ４６と基板４３間は樹脂４７で封止した。封止樹脂としてはビスフェノール系エポキシとイミダゾール硬化触媒、酸無水物硬化材と球状の石英フィラーを含有するエポキシ樹脂を用いた。
図１６は、上述したフリップチップ実装後の接続信頼性試験の結果を示している。図中の試料ａは本発明の半導体チップ、ｂは従来法による半導体チップを用いた試料を示している。
試験は１２ｍｍ×１２ｍｍ大のチップを用い、チップ上の配線と基板上の配線を１００μｍ径のバンプで接続したチェーン（バンプ数：２５６個）を作製し、温度サイクル試験を行った。試験条件は−５５℃（３０分）〜２５℃（５分）〜１２５℃（３０分）〜２５℃（５分）で行い、２００サイクル毎に回路端の抵抗を測定し、２５６ピンの中で１箇所でも接続がオープンになった場合を不良として累積不良率を調べた。
試料は、a、ｂともに３０個作製したが、実装後の段階で、試料ａでは不良は見られなかったのに対し、試料ｂでは接続不良が４個の試料で見られた。図１６は、累積不良率の温度サイクル依存性を示している。図に示されるように、試料ｂは約８００サイクルで不良率が１００％に達した。一方、試料ａは１６００サイクル付近まで不良は発生せず、高い接続信頼性を示した。また、試験後の試料断面を観察した結果、試料ｂでは全てバリアメタル層の剥離に起因するチップ配線の断線であったのに対し、試料ａの不良モードははんだバンプの疲労破壊であった。
以上、図面を用いて本発明の実施形態を説明したが、本発明は前記実施形態に限定されるものでなく、その要旨を逸脱しない範囲で変更して実施し得る。例えば、はんだのめっき方法として、合金膜を一度にめっきする代わりに、合金を構成する金属を異なるめっき液で逐次めっきし、積層膜として形成する方法を用いても良い。この場合、リフロー工程でのはんだ溶融時に、積層膜は相互拡散し合金化する。
また、ウェハ、バリアメタル、永久レジスト、はんだバンプ、レジストはその材質、組成、寸法などに関して種々変更して用いることができ、めっき液の組成やめっきを行う際の諸条件も前記例示に限定されないことはむろんである。さらに、はんだ膜の形成方法は、特にめっき法に限定されるものではなく、印刷法、ディスペンス法、転写法等も用いることができる。
本発明の半導体装置の断面概略図。 本発明の半導体装置の製造方法を説明する断面図。 本発明の半導体装置の製造方法を説明する断面図。 本発明の半導体装置の製造方法を説明する断面図。 本発明の半導体装置の製造方法を説明する断面図。 本発明の半導体装置の製造方法を説明する断面図。 本発明の半導体装置の製造方法を説明する断面図。 本発明の半導体装置の製造方法を説明する断面図。 従来の半導体装置の製造方法を説明する断面図。 従来の半導体装置の製造方法を説明する断面図。 従来の半導体装置の製造方法を説明する断面図。 従来の半導体装置の製造方法を説明する断面図。 従来の半導体装置の製造方法を説明する断面図。 従来の半導体装置の製造方法を説明する断面図。 フリップチップ実装した半導体装置の断面概略図。 本発明による半導体装置と従来法による半導体装置の信頼性試験結果を示す図。
符号の説明
１…半導体ウェハ、１Ａ…半導体チップ、４…接続電極、５…ポリイミド膜（パッシベーション膜）、６…Ｔｉ膜、７…Ｃｕ膜、９…Ｎｉ膜、１０…ポリイミド膜（永久レジスト）、１１…はんだバンプ電極、１２…めっきレジスト、１３…はんだ膜、４１…基板上配線、４２…基板上絶縁層、４３…基板、４４…基板上電極パッド、４５…はんだバンプ電極、４６…半導体チップ、４７…封止樹脂、４８…ポリイミド膜（パッシベーション膜）、４９…電極パッド、１０１…半導体ウェハ、１０２…接続電極、１０３…ポリイミド膜（パッシベーション膜）１０４…Ｔｉ膜、１０５…めっきレジスト、１０６…Ｎｉ膜、１０７…Ｃｕ膜、１０８…はんだ膜、１０９…はんだバンプ電極

Claims (7)

  1. 半導体素子が形成された半導体チップと、この半導体チップの表面に形成されて前記半導体素子と電気的に接続する電極パッドと、この電極パッド上に形成されたバンプ電極とを備え、
    前記電極パッドが複数の金属層で構成された積層体からなり、この金属層のうち、バンプ電極と接して形成されている金属層に比べて、半導体チップの表面寄りに形成されている金属層はα線遮蔽能が高く、かつ径方向の寸法が大きいことを特徴とする半導体装置。
  2. 前記バンプ電極と接して形成されている金属層の径方向端部に比べて、前記半導体チップの表面寄りに形成されている金属層の径方向端部は、５μｍ以上外側に位置することを特徴とする請求項１に記載の半導体装置。
  3. 前記バンプ電極と接して形成されている金属層の側方で、かつこの金属層より下側の金属層上に、樹脂からなる永久レジスト層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記永久レジスト層の外周端が、はんだバンプ電極の最大径部における径方向端部よりも外側に配されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記バンプ電極が、錫を主体とし鉛含有量が２０００ｐｐｍ以下で含まれている合金よりなることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 導電金属体である接続電極と、この接続電極の上方が開口された絶縁性保護膜とが表面に形成された半導体チップに対し、
    前記半導体チップ表面の全面にわたり、１層または２層以上の第一の金属層を形成する工程と、
    前記金属層上に、樹脂からなる永久レジスト層を、前記接続電極の上方に当たる部分を開口したリング状に形成する工程と、
    前記永久レジスト層および第一の金属層上に、前記接続電極の上方に当たる部分を開口しためっきレジストを形成する工程と、
    前記第一の金属層を陰極として、この第一の金属層上に第二の金属層を電気めっきにより形成する工程と、
    前記第二の金属層を陰極として、この第二の金属層上にはんだ膜を電気めっきにより形成する工程と、
    前記めっきレジストを除去する工程と、
    前記はんだ膜および永久レジスト層をレジストとして、第一の金属層をエッチング除去する工程と、
    はんだ膜にフラックスを塗布し、はんだの溶融温度以上に加熱し冷却することにより、はんだ膜が半球状に固化したパンプ電極を形成するする工程と
    を具備することを特徴とする半導体装置の製造方法。
  7. 前記めっきレジストの開口端が、前記の永久レジスト層の開口端よりも径方向の外側に位置することを特徴とする請求項６に記載の半導体装置の製造方法。

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244218A (ja) * 2007-03-28 2008-10-09 Nec Electronics Corp 半導体装置
JP2010508673A (ja) * 2006-10-31 2010-03-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 終端アルミニウム金属層のないメタライゼーション層積層体
JP2010531066A (ja) * 2007-06-20 2010-09-16 フリップチップ インターナショナル エルエルシー 無電解ニッケル堆積のためのシード層を有するアンダーバンプメタライゼーション構造
WO2011013091A3 (en) * 2009-07-31 2011-11-03 Globalfoundries Inc. Semiconductor device including a stress buffer material formed above a low-k metallization system
CN102656677A (zh) * 2010-01-05 2012-09-05 松下电器产业株式会社 半导体装置和该半导体装置的制造方法
US20210398927A1 (en) * 2019-02-28 2021-12-23 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010508673A (ja) * 2006-10-31 2010-03-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 終端アルミニウム金属層のないメタライゼーション層積層体
JP2008244218A (ja) * 2007-03-28 2008-10-09 Nec Electronics Corp 半導体装置
JP2010531066A (ja) * 2007-06-20 2010-09-16 フリップチップ インターナショナル エルエルシー 無電解ニッケル堆積のためのシード層を有するアンダーバンプメタライゼーション構造
WO2011013091A3 (en) * 2009-07-31 2011-11-03 Globalfoundries Inc. Semiconductor device including a stress buffer material formed above a low-k metallization system
US8450206B2 (en) 2009-07-31 2013-05-28 Globalfoundries Inc. Method of forming a semiconductor device including a stress buffer material formed above a low-k metallization system
US9324631B2 (en) 2009-07-31 2016-04-26 Globalfoundires Inc. Semiconductor device including a stress buffer material formed above a low-k metallization system
CN102656677A (zh) * 2010-01-05 2012-09-05 松下电器产业株式会社 半导体装置和该半导体装置的制造方法
US8575749B2 (en) 2010-01-05 2013-11-05 Panasonic Corporation Semiconductor device and method for fabricating the same
US20210398927A1 (en) * 2019-02-28 2021-12-23 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device

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