JP2004055628A - ウエハレベルの半導体装置及びその作製方法 - Google Patents
ウエハレベルの半導体装置及びその作製方法 Download PDFInfo
- Publication number
- JP2004055628A JP2004055628A JP2002207632A JP2002207632A JP2004055628A JP 2004055628 A JP2004055628 A JP 2004055628A JP 2002207632 A JP2002207632 A JP 2002207632A JP 2002207632 A JP2002207632 A JP 2002207632A JP 2004055628 A JP2004055628 A JP 2004055628A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wafer
- conductive post
- semiconductor device
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05171—Chromium [Cr] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13023—Disposition the whole bump connector protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01009—Fluorine [F]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1433—Application-specific integrated circuit [ASIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置とその作製方法に関し、特に、半導体チップの電極パッド形成側の面に、外部接続端子を再配置した半導体装置とその作製方法に関する。
【0002】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小化の傾向(時流)からLSIのASICに代表されるように、ますます高集積化、高機能化、小型化が進んでいる。
従来は、ウエハ工程を経たウエハに対し、裏面研磨を施してから、ダイシングを行い、各ペレット(チップないし半導体素子とも言う)に切断分離した後、ペレット毎に、ダイボンディング、ワイヤボンディング、樹脂封止等を行い、半導体装置を組み上げており、ワイヤボンディング法による半導体素子とリードフレームの電気接続が行なわれていた。
近年、高速信号処理の点でワイヤボンディングに優れる、チップのバンプを用いたフリップチップ接続が採られるようになってきた。
フリップチップ接続には、パッケージングされていないチップをそのままプリント基板に搭載するベアチップ実装という方法もあるが、取り扱いが難しく、信頼性保証の観点からは、パッケージングされたバンプ付き半導体装置が望ましい。
【0003】
最近では、パッケージングされたバンプ付き半導体装置を形成する方法として、ウエハレベルで、配線、外部端子部(メタルポストからなる)形成、樹脂封止、バンプ形成を行った後、各半導体装置に切断分離して、CSP(Chip Scale Package)を形成する製造方式が提案されている。(ChipScale International 99/SEMI 1999)
尚、このようにして作製されたCSPをウエハレベルCSP(W−CSPとも記載する)とも言う。
そして、このような半導体装置の作製を、ここでは、ウエハレベルでの半導体装置の作製と言う。
このような、ウエハ状態で一括して組立て、封止、外部端子形成などを行なう、ウエハレレベルCSP(W−CSP) の代表例を図8にその一部断面を示し、説明する。
尚、図8中、510は半導体チップ(単にチップ、半導体素子とも言う)、515は電極(電極パッド、端子とも言う)、520は保護膜(SiNパッシベーション層、ポリイミド層)、531、532は金属層(531はシードメタル層、532は電解銅めっき層)、540はポスト(電解銅めっき層で、外部端子部、メタルポストとも言う)、560は半田ボール(外部接続端子とも言う)、570は樹脂封止層(エポキシ樹脂層)、580はチップ内クラック、585は半田ボール内クラック、590は配線基板、591は配線、592はパッド部である。
この方式によるCSPでは、半導体チップ510の端子515が、半導体チップ面上に形成した再配線層(531と532)と接続して、二次元的に配列して再配置された外部端子部(メタルポストとも言う)540に接続され、外部端子部(メタルポスト)540が、半田ボール560に接続され、更に、半田ボールをバンプとして、プリント基板に半田接続されるため、従来の、フリップチップ接続によるチップのプリント基板への搭載に近い形態である。
尚、メタルポストを埋めるように樹脂封止層が形成されている。
【0004】
この方式においては、構造上、メタルポスト540は半田ボール径の2/3程度の径(100〜200μm)が必要であり、また、その高さは約100μmであるため、太く剛性が大きく、またメタルポスト540を取り囲む封止樹脂570も弾性率が大きく、メタルポスト540は半導体チップ510に強く固定されている。
したがって、個片化後(個別の半導体装置の状態で)、基板に実装された状態で温度変化を繰り返し受けると、チップと実装基板間の熱膨張係数差(Δα)に起因する熱歪みが発生し、メタルポスト540下部のチップ内にクラック(これをSiチップクラックとも言う)を生じたり、さらに半田ボール内にクラックが発生するという問題がある。
即ち、メタルポストの剛性が高いために、温度変化を繰り返し受けると、実装基板と半導体チップ間の熱歪を十分に吸収できず、その結果メタルポストの付け根やはんだボールの接続部付近に応力が集中し、半導体チップや半田ボール内のクラックとなる。
また、このようなウエハレレベルCSPの製造コストが必ずしも十分に低くない。
即ち、メタルポストは電気めっきで形成するため、約100μm程度の高さをかせぐにはめつき時間が数時間要し、加工費の増加となり、封止には特殊構造の真空封止装置を要し、設備費が高くなる。
また、バーンイン及び電気特性検査を行なうとき、バーンインソケットまたは検査治具側に電気的接触を確実に行なう為のコンタクトピンなどの微細な弾性構造が必要であり、ソケット代が高価である。
【0005】
【発明が解決しようとする課題】
このように、上記ウエハレベルCSP(Chip Scale Package)においては、基板に実装された状態で温度変化を繰り返し受けると、メタルポスト下部のSiチップクラック、半田ボール内のクラックを生じるという問題や、製造コスト面で問題があり、その対応が求められていた。
本発明は、これに対応するためのもので、基板に実装された状態での温度変化によるSiチップクラックや半田ボール内のクラックが生じにくい構造で、製造コストの面でも有利な構造の、半導体チップの電極パッド形成側の面に、外部端子を再配置した半導体装置を提供しようとするものである。
同時に、そのような半導体装置の作製方法を提供しようとするものである。
【0006】
【課題を解決するための手段】
本発明のウエハレベルの半導体装置は、半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなることを特徴とするものである。
そして、上記において、導電性ポストの外部側の面に直接バリア金属層を介して接続する半田ボールを、あるいは、導電性ポストの外部側の面に電気的に接続し、絶縁性のゴム弾性体からなる絶縁層の外部側に配設された金属層上に導電性ポストから離れた位置でバリア金属層を介して接続する半田ボールを、外部接続端子としていることを特徴とするものである。
そして、上記において、導電性のゴム弾性体は、合成ゴム中に導電粒子を分散させたものであることを特徴とするものであり、導電性のゴム弾性体は、付加重合型シリコーンゴムの中にAg粉を70重量%以上分散させたペースト組成物を加熱硬化し、体積抵抗率を5×10−3Ω・cm以下としたものであることを特徴とするものである。
【0007】
また、本発明のウエハレベルの半導体装置は、半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストとこれに接続した前記絶縁層の一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性の剛体からなり、且つ、導電性ポストの外部側の面に電気的に接続し、ゴム弾性体からなる絶縁層の外部側に導電性ポストから離れた位置に外部接続端子を設けていることを特徴とするものである。
そして、上記において、絶縁性のゴム弾性体からなる絶縁層の外部側に配設された金属層上に、バリア金属層を介して接続する半田ボールを、外部接続端子としていることを特徴とするものである。
そしてまた、上記において、導電性の剛体は、ゴム弾性を持たない樹脂中に導電粒子を分散させたものであることを特徴とするものである。
【0008】
また、上記において、ゴム弾性体からなる絶縁層は、シリコーンゴム、フッ素ゴム、ウレタンゴム、ポリブタジエンゴム、アクリロニトリル−ブタジエン共重合体、ポリイソブレンゴムのいずれか1であり、ヤング率が100MPa以下であることを特徴とするものである。
また、上記において、ゴム弾性体からなる絶縁層上に保護膜を設けていることを特徴とするものであり、該保護膜がポリイミド樹脂、液晶ポリマー、エポキシ樹脂系ソルダーレジストであることを特徴とするものである。
また、上記において、ウエハレベルCSP(Chip Size Package)であることを特徴とするものである。
【0009】
本発明のウエハレベルの半導体装置製造方法は、半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなり、且つ、半導体チップの電極パッドから離れた位置に導電性ポストを形成したウエハレベルの半導体装置を作製するための、ウエハレベルの半導体装置の製造方法であって、ウエハプロセスが完了し、電極パッド部を開口して保護膜(パッシベーション層)が配設された状態のウエハの各半導体チップに対し、ウエハレベルで順に、(a)各半導体チップの電極パッド形成側の面上に配線形成用の金属層を全面に配設し、その上に配線形成部のみを開口して、レジストパターンを形成して、前記開口に配線部形成用の金属めっき層を形成し、この後更に、レジストを剥離し、配線部を残すように前記金属層をエッチングして、保護膜(パッシベーション層)上に電極パッドに接続する配線層を形成する、配線層形成工程と、(b)ゴム弾性体からなる絶縁層、保護層、金属層の順に積層した積層体を、ゴム弾性体からなる絶縁層側をウエハ側にして接着ラミネートする、ラミネート工程と、(c)導電性ポスト形成領域の、前記ラミネートされた積層体の金属層をフォトエッチング法でエッチング除去した後、レーザにて保護膜(パッシベーション層)の上の配線部に達するように貫通するブラインドビアを形成し、該ブラインドビア内部にクリーニング処理を施し、該ブラインドビアに導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部を前記積層体の金属層面と共に研磨し、平坦化する、導電性ポスト作製工程と、(d)研磨後、前記積層体の金属層の面と硬化した導電性のペースト部の面に、導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域に外部接続用の端子部を、あるいは、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域に配線部と外部接続用の端子部とを形成し、同時に端子部に表面処理を施す、配線端子部形成工程とを行ない、更に必要に応じ、端子部に半田ボールを搭載した後、ダイシング工程を行ない、個片化された半導体装置を得るものであることを特徴とするものである。
【0010】
あるいは、本発明のウエハレベルの半導体装置製造方法は、半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなり、且つ半導体チップの電極パッド上に導電性ポストを形成したウエハレベルの半導体装置を作製するための、ウエハレベルの半導体装置の製造方法であって、ウエハプロセスが完了し、電極パッド部を開口して保護膜(パッシベーション層)が配設された状態のウエハの各半導体チップに対し、ウエハレベルで順に、(a1)電極パッド部を酸洗浄後、ジンケート処理、無電解Niめっき、無電解Auめっきを施す金属めっき層形成工程と、(b1)ゴム弾性体からなる絶縁層、金属層を積層した積層体、あるいはゴム弾性体からなる絶縁層、保護層、金属層を積層した積層体を、ゴム弾性体からなる絶縁層側をウエハ側にして接着ラミネートする、ラミネート工程と、(c1)ラミネートされた積層体の導電性ポスト形成領域である電極パッド領域をレーザにて前記金属めっき層に達するようにブラインドビアを形成し、該ブラインドビア内部にクリーニング処理を施し、該ブラインドビアに導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部を前記積層体の金属層面と共に研磨し、平坦化する、導電性ポスト作製工程と、(d1)研磨後、前記積層体の金属層の面と硬化した導電性のペースト部の面に、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域に配線部と外部接続用の端子部とを形成し、同時に表面処理を施す、配線端子部形成工程と、ソルダーレジストを塗布し、所定領域を露光して、現像して、端子部を露出する開口を設けた保護膜を形成する保護膜形成工程とを行ない、更に必要に応じ、端子部に半田ボールを搭載した後、ダイシング工程を行ない、個片化された半導体装置を得るものであることを特徴とするものである。
【0011】
あるいはまた、本発明のウエハレベルの半導体装置製造方法は、半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、
前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストはゴム弾性を持たない樹脂中に導電粒子を分散した導電材からなり、且つ、半導体チップの電極パッドから離れた位置に導電性ポストを形成したウエハレベルの半導体装置を作製するための、ウエハレベルの半導体装置の製造方法であって、ウエハプロセスが完了し、電極パッド部を開口して保護膜(パッシベーション層)が配設された状態のウエハの各半導体チップに対し、ウエハレベルで順に、(a2)各半導体チップの電極パッド形成側の面上に配線形成用の金属層を全面に配設し、その上に配線形成部のみを開口して、レジストパターンを形成して、前記開口に配線部形成用の金属めっき層を形成し、この後更に、レジストを剥離し、配線部を残すように前記金属層をエッチングして、保護膜(パッシベーション層)上に電極パッドに接続する配線層を形成する、配線層形成工程と、(b2)ゴム弾性体からなる絶縁層、保護層、金属層の順に積層した積層体を、ゴム弾性体からなる絶縁層側をウエハ側にして接着ラミネートする、ラミネート工程と、(c2)導電性ポスト形成領域の、前記ラミネートされた積層体の金属層をフォトエッチング法でエッチング除去した後、レーザにて保護膜(パッシベーション層)の上の配線部に達するように貫通するブラインドビアを形成し、該ブラインドビア内部にクリーニング処理を施し、ゴム弾性を持たない樹脂中に導電粒子を分散した導電材をブラインドビアに充填する導電性ポスト作製工程と、(d2)導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域に外部接続用の端子部を、あるいは、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域に配線部と外部接続用の端子部とを形成し、同時に表面めっき処理を施す、配線端子部形成工程とを行ない、更に必要に応じ、端子部に半田ボールを搭載した後、ダイシング工程を行ない、個片化された半導体装置を得るものであることを特徴とするものである。
【0012】
そして、上記において、配線端子部形成工程が、導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域のみを開口して、あるいは、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域のみを開口して、耐めっき性のレジストパターンを形成し、該レジストパターンの開口部に、順にNiめっき層、Auめっき層、あるいはCuめっき層、Niめっき層、Auめっき層を形成し、レジストパターンを除去後、露出したラミネート工程における積層体の金属層をエッチングして、外部接続用の端子部、あるいは配線部と外部接続用の端子部とを形成するものであることを特徴とするものである。 尚、上記において、外部接続用の端子部と外部接続端子とは、異なる場合もある。
【0013】
【作用】
本発明のウエハレベルの半導体装置は、上記のような構成にすることにより、基板に実装された状態での温度変化によるSiチップクラックや半田ボール内のクラックが生じにくい構造で、製造コストの面でも有利な構造の、半導体チップの電極形成側の面に、外部端子を再配置したウエハレベルの半導体装置の提供を可能としている。
詳しくは、請求項1の発明のウエハレベルの半導体装置においては、ゴム弾性体からなる絶縁層を厚さ方向に貫通する導電性ポストを、ゴム弾性体で形成しているため、該絶縁層と導電性ポストとが一体となり、弾性変形することができ、配線基板に搭載した場合には、従来のものに比べ、配線基板と半導体チップとの熱膨張率の差に起因する熱歪みを吸収し易い構造で、冷熱サイクルに耐え、接続信頼性を向上できる。
請求項1の発明のウエハレベルの半導体装置において、導電性ポストの外部側の面に直接バリア金属層を介して接続する、あるいは、導電性ポストの外部側の面に電気的に接続した金属層上に導電性ポストから離れた位置でバリア金属層を介して接続する半田ボールを外部接続端子としている場合もあるが、半田ボール外部接続端子の、半導体装置の面に直交する方向の変形にも強いものとしている。
導電性のゴム弾性体としては、合成ゴム中に導電粒子を分散させたものが挙げられ、更に具体的には、付加重合型シリコーンゴムの中にAg粉を70重量%以上分散させたペースト組成物を加熱硬化し、体積抵抗率を5×10−3Ω・cm以下とした材料が挙げられる。
ウエハレベルのCSPにおいては、ゴム弾性体からなる導電性ポストを二次元的に離散して形成していることにより、特に有効である。
また、請求項5の本発明のウエハレベルの半導体装置においては、導電性ポストの外部側の面に電気的に接続し、ゴム弾性体からなる絶縁層の外部側に剛体からなる導電性ポストから離れた位置に外部接続端子を設けていることにより、熱歪み等の変形を吸収できる構造としている。
導電性ポストは弾力性がなく、熱歪み等の歪みに対応できないが、ゴム弾性体からなる絶縁層上の金属層(配線ないし端子)は、導電性ポスト位置から離れた位置において、ゴム弾性体からなる絶縁層の変形に追随することとなり、熱歪み等の歪みに対応できる。
また、請求子9の本発明のウエハレベルの半導体装置では、ゴム弾性体からなる絶縁層の外部側面に保護膜を設け、個々の外部接続端子の少なくとも一部分の領域が当該保護膜上に配設された構造となっており、当該半導体装置が配線基板に半田実装される工程での化学薬品から、ゴム弾性体からなる絶縁層を保護すると共に、外部接続端子の接続強度を増大することが出来、接続信頼性を向上できる。
【0014】
本発明のウエハレベルの半導体装置の作製方法は、上記のような構成にすることにより、基板に実装された状態での温度変化によるSiチップクラックや半田ボール内のクラックが生じにくい構造で、製造コストの面でも有利な構造の、半導体チップの電極形成側の面に、外部端子を再配置した、上記第1の発明の、あるいは、第2の発明のウエハレベルの半導体装置の作製方法の提供を可能とするものである。
【0015】
【発明の実施の形態】
本発明を実施の形態を挙げて説明する。
図1(a)は本発明のウエハレベル半導体装置の実施の形態の第1の例の一部断面図で、図1(b)は図1(a)に示す第1の例のウエハレベル半導体装置を配線基板に搭載した図で、図2は本発明のウエハレベルの半導体装置の実施の形態の第2の例の一部断面図で、図3は本発明のウエハレベルの半導体装置の実施の形態の第3の例の一部断面図で、図4は本発明のウエハレベルの半導体装置の実施の形態の第4の例の一部断面図で、図5は図1(a)に示す第1の例のウエハレベルの半導体装置の変形例の一部断面図で、図6は図1(a)に示す第1の例のウエハレベルの半導体装置の製造工程断面図で、図7は図4に示す第4の例のウエハレベルの半導体装置の製造工程断面図である。
図1〜図7中、110は半導体チップ、115は電極パッド(電極あるいは端子とも言う)、120は保護層(パッシベーション層)、131、132、133、134は金属層、135は半田めっき層、140は導電性ポスト、145はブラインドビア、150は保護層、160は半田ボール、170は絶縁層、190は配線基板、191は配線、192は端子、210は半導体チップ、215は電極パッド(電極あるいは端子とも言う)、220は保護層(パッシベーション層)、231、232、233、234は金属層、240は導電性ポスト、251、252は保護層、260は半田ボール、270は絶縁層、310は半導体チップ、315は電極パッド(電極あるいは端子とも言う)、320は保護層(パッシベーション層)、331、333、334は金属層、340は導電性ポスト、351、352は保護層、360は半田ボール、370は絶縁層、410は半導体チップ、415は電極パッド(電極あるいは端子とも言う)、420は保護層(パッシベーション層)、431、433、434は金属層、440は導電性ポスト、445はブラインドビア、450は保護層、460は半田ボール、470は絶縁層である。
【0016】
はじめに、本発明のウエハレベルの半導体装置の実施の形態の第1の例を、図1に基づいて説明する。
第1の例は、半導体チップ110の電極パッド115形成面上に配設された絶縁層170をその厚さ方向に貫通する導電性ポスト140を電極パッド115から離れた位置に設け、絶縁層170の外部側に配設した半田ボール160からなる外部接続端子と電極パッド115とを、導電性ポスト140とこれに接続した絶縁層170の半導体チップ110側の保護膜(パッシベーション層)120上に設けられた金属層131、132からなる配線層とにより、電気的に接続しているウエハレベルの半導体装置で、絶縁層170は絶縁性のゴム弾性体からなり、導電性ポスト140は導電性のゴム弾性体からなるものである。
そして、導電性ポスト140の外部側の面に金属層133からなるバリア層を介して接続する半田ボール160を、外部接続端子としている。
【0017】
絶縁性のゴム弾性体からなる絶縁層170としては、絶縁性、接着性、機械的強度等に優れたものが好ましく、さらに熱応力を緩和する目的から、低弾性で伸びの大きいシリコーンゴム、フッ素ゴム、ウレタンゴム、ポリブタジエンゴム、アクリロニトリル−ブタジエン共重合体、ポリイソブレンゴムのいずれか1であり、ヤング率が100MPa以下であるものが好ましい。
導電性のゴム弾性体からなる導電性ポスト140としては、合成ゴム中に導電粒子を分散させたものが挙げられ、具体的には、付加重合型シリコーンゴムの中にAg粉を70重量%以上分散させたペースト組成物を加熱硬化し、体積抵抗率を5×10(−3)Ω・cm以下とした材料が挙げられる。
金属層131、132からなる配線は、Cr−CuまたはTi−Wなどのスパッタ層から成るシードメタルとしての機能を持つ金属層131上に、電解めっき層からなる、金属層132を形成したものである。
金属層132は、配線の主層となるもので、導電性の面、コスト面から一般には銅層を主体としたものが用いられるがこれに限定はされない。
金属層133は導電ポスト140から半田ボール160へ低抵抗で導電させるための機能、および半田ボール160と金属層134間の過剰な拡散を防止するために設けたもので、例えば、導電性ポスト140及び金属層134上に順次電解Niめっき10μm、Auめっき0. 1μm層を設けて、バリアメタル層としたものが挙げられる。
保護層150としては、ポリイミド膜または液晶ポリマー等が挙げられる。
半導体チップ110の電極115は、Al電極が一般的で、保護膜(パッシベーション層)120としては、SiN膜またはSiN膜+ポリイミド層等が通常用いられる。
【0018】
第1の例のウエハレベルの半導体装置を配線基板190上に搭載し、冷熱サイクル試験をした場合、例えば、図1(b)に示すように、ゴム弾性体からなる導電性ポスト140、ゴム弾性体からなる絶縁層170が、配線基板190と半導体チップ110間の熱歪みを吸収するように変形する。
その結果、導電ポスト近傍の半導体チップ110および半田ボール160には応力を発生させず、チップクラックや半田クラックを発生させることはない。
【0019】
次に、本発明のウエハレベルの半導体装置の実施の形態の第2の例を、図2に基づいて説明する。
第2の例は、半導体チップ210の電極パッド215形成面上に配設された絶縁層270を貫通する導電性ポスト240を電極パッド215から離れた位置に設け、絶縁層270の外部側に配設した半田ボール260からなる外部接続端子と電極パッド215とを、導電性ポスト240とこれに接続した絶縁層270の半導体チップ210側に設けられた金属層231、232からなる配線層および外部側に設けられた金属層233、234からなる配線層とにより、電気的に接続しているウエハレベルの半導体装置で、絶縁層270は絶縁性のゴム弾性体からなり、導電性ポスト240は導電性のゴム弾性体からなるものである。
そして、金属層233、234上に導電性ポスト240から離れた位置で、バリアメタル層(図示していない)を介して接続する半田ボール260を、外部接続端子としている。
各部については、第1の例と同様のものが適用でき、ここでは説明を省略する。
第2の例の場合も、ウエハレベルの半導体装置を配線基板上に搭載し、冷熱サイクル試験をした場合、基本的には 第1の例と同様であり、導電ポスト近傍の半導体チップ210および半田ボール260には応力を発生させず、チップクラックや半田クラックを発生させることはない。
【0020】
次に、本発明のウエハレベルの半導体装置の実施の形態の第3の例を、図3に基づいて説明する。
第3の例は、半導体チップ310の電極パッド315形成面上に配設された絶縁層370を貫通する導電性ポスト340を電極パッド315の位置に設け、
絶縁層370の外部側に配設した半田ボール360からなる外部接続端子と電極パッド315とを、導電性ポスト340とこれに接続した絶縁層370の外部側に設けられた金属層333、334からなる配線層とにより、電気的に接続しているウエハレベルの半導体装置で、
絶縁層370は絶縁性のゴム弾性体からなり、導電性ポスト340は導電性のゴム弾性体からなるものである。
そして、金属層333、334上に導電性ポスト340から離れた位置で、半田バリア層(図示していない)を介して接続する半田ボール360を、外部接続端子としている。
保護膜351としては、第1の例、第2の例と同様、ポリイミド膜または液晶ポリマーが用いられ、保護膜352としては、金属層333等を覆うように、ポリイミド樹脂またはエポキシ樹脂系ソルダーレジストが用いられる。
他の各部については、第1の例、第2の例と同様のものが適用でき、ここでは説明を省略する。
第3の例の場合も、ウエハレベルの半導体装置を配線基板上に搭載し、冷熱サイクル試験をした場合、基本的には 第1の例、第2の例と同様であり、導電ポスト近傍の半導体チップ310および半田ボール360には応力を発生させず、チップクラックや半田クラックを発生させることはない。
【0021】
次に、本発明のウエハレベルの半導体装置の実施の形態の第4の例を、図4に基づいて説明する。
第3の例において、保護膜351部分を除いた構造としたもので、他は第3の例と同じである。
各部については、第3の例と同様のものが用いられる。
第4の例の場合も、ウエハレベルの半導体装置を配線基板上に搭載し、冷熱サイクル試験をした場合、基本的には 第1の例〜第3の例と同様であり、導電ポスト近傍の半導体チップ410および半田ボール460には応力をさせず、チップクラックや半田クラックを発生させることはない。
【0022】
第2の例〜第4の例の変形例としては、それぞれ、第2の例〜第4の例におい、導電性ポスト240、340、440を剛性を有する導電性ポストとしたものが挙げられる。
この場合は、導電性ポスト自体には弾力性がなく、変形しないが、ゴム弾性体からなる絶縁層上の金属層233、234、333、334、433、434及び半田ボール260、360、460は、導電性ポスト240、340、440位置から離れた位置において、ゴム弾性体からなる絶縁層270、370、470の変形に追随することとなり、熱歪み等の歪みに対応できる。
【0023】
また、第1の例〜第4の変形例としては、各例において、半田ボールを設けず、半田ボール配設位置の金属層部に必要に応じ、半田めっきや半田ペースト印刷等の所定の処理を施し外部端子部を形成したものが挙げられる。
例えば第1の例の変形例としては、図5に示すような、金属層133、134上に半田めっきを施した半導体装置が挙げられる。
【0024】
次に、上記本発明のウエハレベルの半導体装置を作製する方法について説明する。
尚、これを以って、本発明のウエハレベルの半導体装置の製造方法の実施の形態例の説明に変える。
はじめに、上記第1の例のウエハレベルの半導体装置の製造方法を、図6に基づいて説明する。
先ず、ウエハプロセスが完了し、各半導体チップの電極形成側の面上に電極部を開口して保護膜(パッシベーション層)を配設した状態のウエハの各半導体チップ(図6(a))に対し、ウエハレベルで順に、以下の工程を行なう。
はじめに、保護膜(パッシベーション層)120及び電極115上に配線形成用の金属層131を全面に配設し(図6(b))、その上に配線形成部のみを開口して、レジストパターンを形成して、前記開口に配線部形成用の銅めっき層132を形成し、この後更に、レジストを剥離し、配線部を残すように金属層131をエッチングして、保護膜(パッシベーション層)上に電極に接続する配線層を形成する。(図6(c))
次いで、ゴム弾性体からなる絶縁層、保護層、金属層の順に積層した積層体を、接着性を持つゴム弾性体からなる絶縁層側をウエハ側にして加熱ラミネートする。(図6(d))
次いで、導電性ポスト形成領域の、前記ラミネートされた積層体の金属層をフォトリソ法でエッチング除去した後、CO2 レーザにて保護膜(パッシベーション層)120の上の金属層131、132からなる配線層に達するようにブラインドビア145を形成し、該ブラインドビア145内をプラズメ処理等によりクリーニングする。(図6(e))
次いで、ブラインドビア145に導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部の、前記積層体の金属層面から突出している部分を研磨し、平坦化して、導電性ポスト140を作製する。 (図6(f))
そして、研磨後、導電性ポスト140形成領域とその周辺を含む外部接続用の端子部形成領域のみを開口して、耐めっき性のレジストパターンを形成し、レジストパターンの開口に電解めっきにより順にNiめっき層、Auめっき、ないし、順にCuめっき層、NiめっきおよびAuめっきを施し、レジストパターンを剥離し、Niめっき層とAuめっき層との積層であるめっき層を耐エッチング層として前記積層体の金属層とをエッチング除去して、外部接続用の端子部(133、134)を形成する。 (図6(g))
更に、Niめっき層とAuめっき層との積層であるめっき層上に半田ボール160を搭載する。 (図6(h))
半田ボールは、所定領域にスクリーン印刷法で塗布後リフロー、またはボール搭載法等により配設する。
半田ボールは、通常、0. 2〜0. 5mmφ程度である。
更に、この後、ダイシング工程によって個片化を行ない、各半導体チップ毎に、外部端子が再配置された個別の半導体装置を得る。
このようにして、第1の例のウエハレベルの半導体装置が作製される。
【0025】
次に、上記第4の例のウエハレベルの半導体装置の製造方法を、図7に基づいて説明する。
先ず、ウエハプロセスが完了し、各半導体チップの電極形成側の面上に電極部を開口して保護膜(パッシベーション層)を配設した状態のウエハの各半導体チップ(図7(a))に対し、ウエハレベルで順に、以下の工程を行なう。
電極パッド415を酸洗浄後、ジンケート処理、無電解Niめっき、無電解Auめっきを施し金属めっき層431を形成する。(図7(b))
次いで、ゴム弾性体からなる絶縁層、金属層を積層した積層体を、接着性を持つゴム弾性体からなる絶縁層側をウエハ側にして加熱ラミネートする。(図7(c))
次いで、導電性ポスト形成領域の、前記ラミネートされた積層体の金属層434をフォトリソ法でエッチング除去した後、CO2 レーザにて電極パッド415上の金属層431に達するようにブラインドビア445を形成し、該ブラインドビア445内をプラズメ処理等によりクリーニングする。(図7(d))
次いで、ブラインドビア445に導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部の前記積層体の金属層面から突出した部分を研磨し、平坦化する。(図7(e))
そして、研磨後、導電性ポスト440形成領域とこれに接続する配線部および外部接続用の端子部の形成領域のみを開口して、耐めっき性のレジストパターンを形成し、レジストパターンの開口に電解めっきにより順にNiめっき層、Auめっき、ないし、順にCuめっき層、NiめっきおよびAuめっきを施し、レジストパターンを剥離し、Niめっき層とAuめっき層との積層であるめっき層を耐エッチング層として前記積層体の金属層をエッチング除去して、配線部と外部接続用の端子部を形成する。 (図7(f))
更に、ソルダーレジストを塗布し、所定領域を露光して、現像して、端子部を露出する開口を設けた保護膜435を形成する。(図7(g))
更に、Niめっき層とAuめっき層との積層であるめっき層上に半田ボールを搭載する。(図7(h))
この後、ダイシング工程で個片化を行ない、各半導体チップ毎に、外部端子が再配置された個別の半導体装置を得る。
このようにして、第1の例のウエハレベルの半導体装置が作製される。
【0026】
尚、図6(f)〜図6(g)の外部接続用の端子部の形成工程を、図7(e)〜図7(f)の配線部と外部接続用の端子部の形成工程を、上記に代え、研磨後、前記積層体の金属層の面と硬化した導電性のペースト部である導電性ポスト140の面に電解めっきによりCuめっき層を形成し、導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域のみを開口して、あるいは、研磨後、導電性ポスト440形成領域とこれに接続する配線部および外部接続用の端子部の形成領域のみを開口して、耐めっき性のレジストパターンを形成し、レジストパターンの開口に順にNiめっきおよびAuめっきを施し、レジストパターンを剥離し、Niめっき層とAuめっき層との積層であるめっき層を耐エッチング層として銅めっき層とその下部の前記積層体の金属層とをエッチング除去して、外部接続用の端子部を、あるいは、配線部と外部接続用の端子部とを形成する工程にしても良い。
【0027】
次に、上記第3の例のウエハレベルの半導体装置の製造方法を、簡単に説明する。
第3の例のウエハレベルの半導体装置の製造は、上記第4の例のウエハレベルの半導体装置製造方法において、ゴム弾性体からなる絶縁層、金属層を積層した積層体のラミネートに代え、ゴム弾性体からなる絶縁層、保護層、金属層からなる積層体を、接着性を持つゴム弾性体からなる絶縁層側をウエハ側にして加熱ラミネートして、同様のプロセスを行なえば良い。
【0028】
次に、上記第2の例のウエハレベルの半導体装置の製造方法を、図6、図7を参照にして簡単に説明する。
第2の例のウエハレベルの半導体装置は、上記第1の例のウエハレベルの半導体装置製造方法における、図6(a)〜図6(f)の工程終了後、上記第4の例のウエハレベルの半導体装置製造方法における、図7(e)〜図7h)に至る処理と同様の処理を行なうことにより、作製することができる。
【0029】
【実施例】
(実施例1)
実施例1は、図1に示す第1の例のウエハレベルの半導体装置で、図6に示す製造工程にて作製したものである。
図6に基づいて説明する。
ウエハプロセスを終え、SiN層、ポリイミド層を順に積層して保護膜120としたウエハ状態の各半導体チップ(図6(a)に相当)に対し、ウエハレベルで順に、以下の工程を行なう。
保護膜(パッシベーション層)120及び電極パッド115上に金属層131として、スパッタにて全面に順にCr層、Cu層をそれぞれ1000Å、5000Åの厚さに形成し(図6(b))、その上に液状のレジスト(東京応化社製)を用い、配線形成部のみを開口して、レジストパターンを形成して、前記開口に配線部形成用の銅めっき層を電解めっきで5μm厚に形成し、この後更に、レジストを剥離し、配線部を残すようにCr、Cuスパッタ層をエッチングして、保護膜(パッシベーション層)120上に電極パッド115に接続する配線層131、132を形成した。(図6(c))
次いで、それぞれ、厚さ100μm、18μm、18μmの片面に接着性を有する付加重合型シリコーンゴム、ポリイミド層、Cu箔をこの順に積層した積層体を、接着性を持つゴム弾性体からなる絶縁層側をウエハ側にして加熱ラミネートした。(図6(d))
シリコーンゴム層としては、ヤング率が2MPa、破断伸び率が250%の材料のものを使用した。
次いで、レジスト(東京応化社製)を用い、導電性ポスト140形成領域のみを開口して、レジストパターンを形成して、塩化第2鉄液にて露出している積層体のCu箔をエッチングして、レジストを剥離した。
この後、CO2 レーザにて保護膜(パッシベーション層)120の上の配線部(金属層131、132)に達するようにブラインドビア145を形成し、該ブラインドビア145内をプラズマクリーニングした。(図6(e))
次いで、ブラインドビア145に導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部の前記積層体の金属層面から突出した部分を研磨し、平坦化して、導電性ポスト140を形成した。 (図6(f))
ここでは、Ag粉含有率90重量%のシリコーンゴム系ペーストをブラインドビア145内に充填後、加熱して硬化した。
硬化物の体積抵抗率は3×10−4Ω・cm、破断伸び率は80%、ヤング率は4MPaであった。
研磨は、耐水研磨紙にて行った。
そして、研磨後、前記積層体の金属層の面と硬化した導電性のペースト部である導電性ポスト140の面上に、導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域のみを開口して、液状レジスト(東京応化社製)を用い、耐めっき性のレジストパターンを形成し、レジストパターンの開口に順に電解めっきにより、それぞれ、10μm、0. 1μmの厚さに、Niめっき層およびAuめっき層を形成し、レジストパターンを剥離し、Niめっき層とAuめっき層との積層であるめっき層を耐エッチング層としての前記積層体の金属層をエッチング除去して、外部接続用の端子部を形成した。 (図6(g))
更に、Niめっき層とAuめっき層との積層であるめっき層上にボール搭載法により、0. 25mmφの半田ボール160を搭載した。 (図6(h))
更に、この後、ダイシング工程で個片化を行ない、各半導体チップ毎に、半田ボールからなる外部接続端子が再配置された個別の半導体装置を得て、第1の例のウエハレベルの半導体装置を作製した。
尚、このようにして得られた第1の例のウエハレベルの半導体装置(チップサイズ10mm角)をプリント基板にはんだ実装し、−55℃〜150℃の温度サイクルテストを実施した結果、1000サイクル後にも各端子の断線は無く、また各端子の接続抵抗は初期値の10%以下の変動幅であった。
【0030】
【発明の効果】
本発明は、上記のように、基板に実装された状態での温度変化によるSiチップクラックや半田ボール内のクラックが生じにくい構造で、製造コストの面でも有利な構造の、半導体チップの電極パッド形成側の面に、外部端子を再配置した半導体装置の提供を可能とした。
同時に、そのような半導体装置の作製方法の提供を可能とした。
【図面の簡単な説明】
【図1】図1(a)は本発明のウエハレベル半導体装置の実施の形態の第1の例の一部断面図で、図1(b)は図1(a)に示す第1の例のウエハレベル半導体装置を配線基板に搭載した図である。
【図2】本発明のウエハレベルの半導体装置の実施の形態の第2の例の一部断面図である。
【図3】本発明のウエハレベルの半導体装置の実施の形態の第3の例の一部断面図である。
【図4】本発明のウエハレベルの半導体装置の実施の形態の第4の例の一部断面図である。
【図5】図1(a)に示す第1の例のウエハレベルの半導体装置の変形例の一部断面図である。
【図6】図1(a)に示す第1の例のウエハレベルの半導体装置の製造工程断面図である。
【図7】図4に示す第4の例のウエハレベルの半導体装置の製造工程断面図である。
【図8】従来のウエハレベルの半導体装置を説明するための図である。
【符号の説明】
110 半導体チップ
115 電極パッド(電極あるいは端子とも言う)
120 保護層(パッシベーション層)
131、132、133、134 金属層
135 半田めっき層
140 導電性ポスト
145 ブラインドビア
150 保護層
160 半田ボール
170 絶縁層
190 配線基板
191 配線
192 端子
210 半導体チップ
215 電極パッド(電極あるいは端子とも言う)
220 保護層(パッシベーション層)
231、232、233、234 金属層
240 導電性ポスト
251、252 保護層
260 半田ボール
270 絶縁層
310 半導体チップ
315 電極パッド(電極あるいは端子とも言う)
320 保護層(パッシベーション層)
331、333、334 金属層
340 導電性ポスト
351、352 保護層
360 半田ボール
370 絶縁層
410 半導体チップ
415 電極パッド(電極あるいは端子とも言う)
420 保護層(パッシベーション層)
431、433、434 金属層
440 導電性ポスト
445 ブラインドビア
450 保護層
460 半田ボール
470 絶縁層
Claims (15)
- 半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなることを特徴とするウエハレベルの半導体装置。
- 請求項1において、導電性ポストの外部側の面に直接バリア金属層を介して接続する半田ボールを、あるいは、導電性ポストの外部側の面に電気的に接続し、絶縁性のゴム弾性体からなる絶縁層の外部側に配設された金属層上に導電性ポストから離れた位置でバリア金属層を介して接続する半田ボールを、外部接続端子としていることを特徴とするウエハレベルの半導体装置。
- 請求項1ないし2において、導電性のゴム弾性体は、合成ゴム中に導電粒子を分散させたものであることを特徴とするウエハレベルの半導体装置。
- 請求項3において、導電性のゴム弾性体は、付加重合型シリコーンゴムの中にAg粉を70重量%以上分散させたペースト組成物を加熱硬化し、体積抵抗率を5×10−3Ω・cm以下としたものであることを特徴とするウエハレベルの半導体装置。
- 半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストとこれに接続した前記絶縁層の一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性の剛体からなり、且つ、導電性ポストの外部側の面に電気的に接続し、ゴム弾性体からなる絶縁層の外部側に導電性ポストから離れた位置に外部接続端子を設けていることを特徴とするウエハレベルの半導体装置。
- 請求項5において、絶縁性のゴム弾性体からなる絶縁層の外部側に配設された金属層上に、バリア金属層を介して接続する半田ボールを、外部接続端子としていることを特徴とするウエハレベルの半導体装置。
- 請求項5ないし6において、導電性の剛体は、ゴム弾性を持たない樹脂中に導電粒子を分散させたものであることを特徴とするウエハレベルの半導体装置。
- 請求項1ないし7において、絶縁性のゴム弾性体からなる絶縁層は、シリコーンゴム、フッ素ゴム、ウレタンゴム、ポリブタジエンゴム、アクリロニトリル−ブタジエン共重合体、ポリイソブレンゴムのいずれか1であり、ヤング率が100MPa以下であることを特徴とするウエハレベルの半導体装置。
- 請求項1ないし8において、ゴム弾性体からなる絶縁層の外部側面に保護膜を設け、個々の外部接続端子の少なくとも一部分の領域が、当該保護膜上に配設されていることを特徴とするウエハレベルの半導体装置。
- 請求項9において、保護膜がポリイミド樹脂、液晶ポリマー、エポキシ樹脂系ソルダーレジストであることを特徴とするウエハレベルの半導体装置。
- 請求項1ないし10において、ウエハレベルCSP(Chip Size Package)であることを特徴とするウエハレベルの半導体装置。
- 半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなり、且つ、半導体チップの電極パッドから離れた位置に導電性ポストを形成したウエハレベルの半導体装置を作製するための、ウエハレベルの半導体装置の製造方法であって、ウエハプロセスが完了し、電極パッド部を開口して保護膜(パッシベーション層)が配設された状態のウエハの各半導体チップに対し、ウエハレベルで順に、(a)各半導体チップの電極パッド形成側の面上に配線形成用の金属層を全面に配設し、その上に配線形成部のみを開口して、レジストパターンを形成して、前記開口に配線部形成用の金属めっき層を形成し、この後更に、レジストを剥離し、配線部を残すように前記金属層をエッチングして、保護膜(パッシベーション層)上に電極パッドに接続する配線層を形成する、配線層形成工程と、(b)ゴム弾性体からなる絶縁層、保護層、金属層の順に積層した積層体を、
ゴム弾性体からなる絶縁層側をウエハ側にして接着ラミネートする、ラミネート工程と、(c)導電性ポスト形成領域の、前記ラミネートされた積層体の金属層をフォトエッチング法でエッチング除去した後、レーザにて保護膜(パッシベーション層)の上の配線部に達するように貫通するブラインドビアを形成し、該ブラインドビア内部にクリーニング処理を施し、該ブラインドビアに導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部を前記積層体の金属層面と共に研磨し、平坦化する、導電性ポスト作製工程と、(d)研磨後、前記積層体の金属層の面と硬化した導電性のペースト部の面に、導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域に外部接続用の端子部を、あるいは、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域に配線部と外部接続用の端子部とを形成し、同時に端子部に表面処理を施す、配線端子部形成工程とを行ない、更に必要に応じ、端子部に半田ボールを搭載した後、ダイシング工程を行ない、個片化された半導体装置を得るものであることを特徴とするウエハレベルの半導体装置製造方法。 - 半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストは導電性のゴム弾性体からなり、且つ半導体チップの電極パッド上に導電性ポストを形成したウエハレベルの半導体装置を作製するための、ウエハレベルの半導体装置の製造方法であって、ウエハプロセスが完了し、電極パッド部を開口して保護膜(パッシベーション層)が配設された状態のウエハの各半導体チップに対し、ウエハレベルで順に、(a1)電極パッド部を酸洗浄後、ジンケート処理、無電解Niめっき、無電解Auめっきを施す金属めっき層形成工程と、(b1)ゴム弾性体からなる絶縁層、金属層を積層した積層体、あるいはゴム弾性体からなる絶縁層、保護層、金属層を積層した積層体を、ゴム弾性体からなる絶縁層側をウエハ側にして接着ラミネートする、ラミネート工程と、(c1)ラミネートされた積層体の導電性ポスト形成領域である電極パッド領域をレーザにて前記金属めっき層に達するようにブラインドビアを形成し、該ブラインドビア内部にクリーニング処理を施し、該ブラインドビアに導電性のペーストを充填し、更に硬化させ、硬化した導電性のペースト部を前記積層体の金属層面と共に研磨し、平坦化する、導電性ポスト作製工程と、(d1)研磨後、前記積層体の金属層の面と硬化した導電性のペースト部の面に、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域に配線部と外部接続用の端子部とを形成し、同時に表面処理を施す、配線端子部形成工程と、ソルダーレジストを塗布し、所定領域を露光して、現像して、端子部を露出する開口を設けた保護膜を形成する保護膜形成工程とを行ない、更に必要に応じ、端子部に半田ボールを搭載した後、ダイシング工程を行ない、個片化された半導体装置を得るものであることを特徴とするウエハレベルの半導体装置製造方法。
- 半導体チップの電極パッド形成面上に配設された絶縁層を貫通する導電性ポストを設け、前記絶縁層の外部側に配設した外部接続端子と前記電極パッドとを、前記導電性ポストにより、あるいは、前記導電性ポストとこれに接続した前記絶縁層の少なくとも一面側ないし両面側に設けられた配線層とにより、電気的に接続しているウエハレベルの半導体装置であって、前記絶縁層は絶縁性のゴム弾性体からなり、導電性ポストはゴム弾性を持たない樹脂中に導電粒子を分散した導電材からなり、且つ、半導体チップの電極パッドから離れた位置に導電性ポストを形成したウエハレベルの半導体装置を作製するための、ウエハレベルの半導体装置の製造方法であって、ウエハプロセスが完了し、電極パッド部を開口して保護膜(パッシベーション層)が配設された状態のウエハの各半導体チップに対し、ウエハレベルで順に、(a2)各半導体チップの電極パッド形成側の面上に配線形成用の金属層を全面に配設し、その上に配線形成部のみを開口して、レジストパターンを形成して、前記開口に配線部形成用の金属めっき層を形成し、この後更に、レジストを剥離し、配線部を残すように前記金属層をエッチングして、保護膜(パッシベーション層)上に電極パッドに接続する配線層を形成する、配線層形成工程と、(b2)ゴム弾性体からなる絶縁層、保護層、金属層の順に積層した積層体を、ゴム弾性体からなる絶縁層側をウエハ側にして接着ラミネートする、ラミネート工程と、(c2)導電性ポスト形成領域の、前記ラミネートされた積層体の金属層をフォトエッチング法でエッチング除去した後、レーザにて保護膜(パッシベーション層)の上の配線部に達するように貫通するブラインドビアを形成し、該ブラインドビア内部にクリーニング処理を施し、ゴム弾性を持たない樹脂中に導電粒子を分散した導電材をブラインドビア内に充填する導電性ポスト作製工程と、(d2)導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域に外部接続用の端子部を、あるいは、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域に配線部と外部接続用の端子部とを形成し、同時に表面めっき処理を施す、配線端子部形成工程とを行ない、更に必要に応じ、端子部に半田ボールを搭載した後、ダイシング工程を行ない、個片化された半導体装置を得るものであることを特徴とするウエハレベルの半導体装置製造方法。
- 請求項11ないし13において、配線端子部形成工程が、導電性ポスト形成領域とその周辺を含む外部接続用の端子部形成領域のみを開口して、あるいは、導電性ポスト形成領域とこれに接続する配線部および外部接続用の端子部形成領域のみを開口して、耐めっき性のレジストパターンを形成し、該レジストパターンの開口部に、順にNiめっき層、Auめっき層、あるいはCuめっき層、Niめっき層、Auめっき層を形成し、レジストパターンを除去後、露出したラミネート工程における積層体の金属層をエッチングして、外部接続用の端子部、あるいは配線部と外部接続用の端子部とを形成するものであることを特徴とするウエハレベルの半導体装置製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002207632A JP2004055628A (ja) | 2002-07-17 | 2002-07-17 | ウエハレベルの半導体装置及びその作製方法 |
US10/619,551 US6906429B2 (en) | 2002-07-17 | 2003-07-16 | Semiconductor device and method of fabricating the same |
US11/092,619 US20050167831A1 (en) | 2002-07-17 | 2005-03-30 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002207632A JP2004055628A (ja) | 2002-07-17 | 2002-07-17 | ウエハレベルの半導体装置及びその作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004055628A true JP2004055628A (ja) | 2004-02-19 |
Family
ID=31931992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002207632A Pending JP2004055628A (ja) | 2002-07-17 | 2002-07-17 | ウエハレベルの半導体装置及びその作製方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6906429B2 (ja) |
JP (1) | JP2004055628A (ja) |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073852A (ja) * | 2004-09-03 | 2006-03-16 | Dainippon Printing Co Ltd | センサーパッケージおよびその製造方法 |
JP2006128431A (ja) * | 2004-10-29 | 2006-05-18 | Dainippon Printing Co Ltd | センサーパッケージおよびその製造方法 |
JP2006303036A (ja) * | 2005-04-18 | 2006-11-02 | Fujikura Ltd | 半導体装置 |
JP2007067055A (ja) * | 2005-08-30 | 2007-03-15 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2007103656A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | 半導体装置およびその製造方法 |
JP2007247671A (ja) * | 2006-03-13 | 2007-09-27 | Ricoh Co Ltd | 耐熱性無端ベルト、及び、それを有する画像形成装置 |
JP2008060100A (ja) * | 2006-08-29 | 2008-03-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
KR100817079B1 (ko) * | 2006-12-05 | 2008-03-26 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈 |
JP2008166352A (ja) * | 2006-12-27 | 2008-07-17 | Rohm Co Ltd | 半導体装置 |
JP2011103473A (ja) * | 2010-12-17 | 2011-05-26 | Dainippon Printing Co Ltd | センサーパッケージおよびその製造方法 |
JP2011166072A (ja) * | 2010-02-15 | 2011-08-25 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP2012004504A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 電子装置及びその製造方法 |
JP2012004505A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2012004506A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
CN104952743A (zh) * | 2015-05-19 | 2015-09-30 | 南通富士通微电子股份有限公司 | 晶圆级芯片封装方法 |
CN108627387A (zh) * | 2018-06-28 | 2018-10-09 | 桑德集团有限公司 | 一种电池隔膜抗穿刺能力的测试方法和测试组合装置 |
JP2020072184A (ja) * | 2018-10-31 | 2020-05-07 | 国立大学法人茨城大学 | 配線構造 |
CN112575297A (zh) * | 2019-09-27 | 2021-03-30 | 芝浦机械电子装置株式会社 | 成膜装置及埋入处理装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6818545B2 (en) | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
KR100965595B1 (ko) * | 2003-12-17 | 2010-06-23 | 엘지디스플레이 주식회사 | 액정표시장치의 백라이트 |
JP4381191B2 (ja) * | 2004-03-19 | 2009-12-09 | Okiセミコンダクタ株式会社 | 半導体パッケージ及び半導体装置の製造方法 |
JP4434809B2 (ja) * | 2004-03-29 | 2010-03-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2005310837A (ja) * | 2004-04-16 | 2005-11-04 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US7451436B2 (en) * | 2004-11-23 | 2008-11-11 | National Instruments Corporation | Aggregate handling of operator overloading |
US7659623B2 (en) * | 2005-04-11 | 2010-02-09 | Elpida Memory, Inc. | Semiconductor device having improved wiring |
TW200733270A (en) * | 2005-10-19 | 2007-09-01 | Koninkl Philips Electronics Nv | Redistribution layer for wafer-level chip scale package and method therefor |
WO2007086551A1 (ja) * | 2006-01-27 | 2007-08-02 | Ibiden Co., Ltd. | プリント配線板及びプリント配線板の製造方法 |
US20070235214A1 (en) * | 2006-03-30 | 2007-10-11 | Hall Stephen H | Moisture resistant printed circuit board |
KR100867148B1 (ko) * | 2007-09-28 | 2008-11-06 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
JP2009099589A (ja) * | 2007-10-12 | 2009-05-07 | Elpida Memory Inc | ウエハまたは回路基板およびその接続構造体 |
WO2010015388A1 (en) * | 2008-08-07 | 2010-02-11 | Stmicroelectronics S.R.L. | Circuit for the parallel supplying of power during testing of a plurality of electronic devices integrated on a semiconductor wafer |
US8429016B2 (en) * | 2008-10-31 | 2013-04-23 | International Business Machines Corporation | Generating an alert based on absence of a given person in a transaction |
EP2290686A3 (en) * | 2009-08-28 | 2011-04-20 | STMicroelectronics S.r.l. | Method to perform electrical testing and assembly of electronic devices |
US20130087371A1 (en) * | 2011-10-11 | 2013-04-11 | Infineon Technologies Ag | Electronic packaging connector and methods for its production |
JP5720647B2 (ja) * | 2012-09-03 | 2015-05-20 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5229646A (en) * | 1989-01-13 | 1993-07-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a copper wires ball bonded to aluminum electrodes |
EP0393220B1 (en) * | 1989-04-20 | 1994-07-13 | International Business Machines Corporation | Integrated circuit package |
US5045151A (en) * | 1989-10-17 | 1991-09-03 | Massachusetts Institute Of Technology | Micromachined bonding surfaces and method of forming the same |
US5023697A (en) * | 1990-01-10 | 1991-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with copper wire ball bonding |
JP2593965B2 (ja) * | 1991-01-29 | 1997-03-26 | 三菱電機株式会社 | 半導体装置 |
FR2718571B1 (fr) * | 1994-04-08 | 1996-05-15 | Thomson Csf | Composant hybride semiconducteur. |
US5525839A (en) * | 1994-12-30 | 1996-06-11 | Vlsi Technology, Inc. | Method of packing an IC die in a molded plastic employing an ultra-thin die coating process |
US5851911A (en) * | 1996-03-07 | 1998-12-22 | Micron Technology, Inc. | Mask repattern process |
US5898223A (en) * | 1997-10-08 | 1999-04-27 | Lucent Technologies Inc. | Chip-on-chip IC packages |
US6441487B2 (en) * | 1997-10-20 | 2002-08-27 | Flip Chip Technologies, L.L.C. | Chip scale package using large ductile solder balls |
KR100266698B1 (ko) * | 1998-06-12 | 2000-09-15 | 김영환 | 반도체 칩 패키지 및 그 제조방법 |
JP2000156435A (ja) * | 1998-06-22 | 2000-06-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP3661444B2 (ja) * | 1998-10-28 | 2005-06-15 | 株式会社ルネサステクノロジ | 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法 |
US6197613B1 (en) * | 1999-03-23 | 2001-03-06 | Industrial Technology Research Institute | Wafer level packaging method and devices formed |
US6387734B1 (en) * | 1999-06-11 | 2002-05-14 | Fujikura Ltd. | Semiconductor package, semiconductor device, electronic device and production method for semiconductor package |
JP3386029B2 (ja) * | 2000-02-09 | 2003-03-10 | 日本電気株式会社 | フリップチップ型半導体装置及びその製造方法 |
-
2002
- 2002-07-17 JP JP2002207632A patent/JP2004055628A/ja active Pending
-
2003
- 2003-07-16 US US10/619,551 patent/US6906429B2/en not_active Expired - Fee Related
-
2005
- 2005-03-30 US US11/092,619 patent/US20050167831A1/en not_active Abandoned
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073852A (ja) * | 2004-09-03 | 2006-03-16 | Dainippon Printing Co Ltd | センサーパッケージおよびその製造方法 |
JP4537828B2 (ja) * | 2004-10-29 | 2010-09-08 | 大日本印刷株式会社 | センサーパッケージおよびその製造方法 |
JP2006128431A (ja) * | 2004-10-29 | 2006-05-18 | Dainippon Printing Co Ltd | センサーパッケージおよびその製造方法 |
JP2006303036A (ja) * | 2005-04-18 | 2006-11-02 | Fujikura Ltd | 半導体装置 |
JP2007067055A (ja) * | 2005-08-30 | 2007-03-15 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP4673167B2 (ja) * | 2005-08-30 | 2011-04-20 | Okiセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
JP2007103656A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | 半導体装置およびその製造方法 |
JP4645398B2 (ja) * | 2005-10-04 | 2011-03-09 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2007247671A (ja) * | 2006-03-13 | 2007-09-27 | Ricoh Co Ltd | 耐熱性無端ベルト、及び、それを有する画像形成装置 |
JP2008060100A (ja) * | 2006-08-29 | 2008-03-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
KR100817079B1 (ko) * | 2006-12-05 | 2008-03-26 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈 |
JP2008166352A (ja) * | 2006-12-27 | 2008-07-17 | Rohm Co Ltd | 半導体装置 |
JP2011166072A (ja) * | 2010-02-15 | 2011-08-25 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP2012004506A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2012004504A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 電子装置及びその製造方法 |
JP2012004505A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2011103473A (ja) * | 2010-12-17 | 2011-05-26 | Dainippon Printing Co Ltd | センサーパッケージおよびその製造方法 |
CN104952743A (zh) * | 2015-05-19 | 2015-09-30 | 南通富士通微电子股份有限公司 | 晶圆级芯片封装方法 |
CN108627387A (zh) * | 2018-06-28 | 2018-10-09 | 桑德集团有限公司 | 一种电池隔膜抗穿刺能力的测试方法和测试组合装置 |
CN108627387B (zh) * | 2018-06-28 | 2020-12-04 | 桑顿新能源科技有限公司 | 一种电池隔膜抗穿刺能力的测试方法和测试组合装置 |
JP2020072184A (ja) * | 2018-10-31 | 2020-05-07 | 国立大学法人茨城大学 | 配線構造 |
JP6994257B2 (ja) | 2018-10-31 | 2022-02-21 | 国立大学法人茨城大学 | 配線構造 |
CN112575297A (zh) * | 2019-09-27 | 2021-03-30 | 芝浦机械电子装置株式会社 | 成膜装置及埋入处理装置 |
CN112575297B (zh) * | 2019-09-27 | 2023-02-24 | 芝浦机械电子装置株式会社 | 成膜装置及埋入处理装置 |
Also Published As
Publication number | Publication date |
---|---|
US20050167831A1 (en) | 2005-08-04 |
US20050073049A1 (en) | 2005-04-07 |
US6906429B2 (en) | 2005-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004055628A (ja) | ウエハレベルの半導体装置及びその作製方法 | |
US9136211B2 (en) | Protected solder ball joints in wafer level chip-scale packaging | |
JP3548082B2 (ja) | 半導体装置及びその製造方法 | |
JP4212293B2 (ja) | 半導体装置の製造方法 | |
US6633081B2 (en) | Semiconductor device on a packaging substrate | |
US6808962B2 (en) | Semiconductor device and method for fabricating the semiconductor device | |
JP4131595B2 (ja) | 半導体装置の製造方法 | |
JP4522574B2 (ja) | 半導体装置の作製方法 | |
EP1979942B1 (en) | Stress buffering package for a semiconductor component | |
JP3450238B2 (ja) | 半導体装置及びその製造方法 | |
US20060055061A1 (en) | Semiconductor device and a method of assembling a semiconductor device | |
JP5135246B2 (ja) | 半導体モジュールおよびその製造方法、ならびに携帯機器 | |
TW200917441A (en) | Inter-connecting structure for semiconductor package and method of the same | |
JP2001085560A (ja) | 半導体装置およびその製造方法 | |
EP1906445A2 (en) | Manufacturing method of semiconductor device | |
JP2009033153A (ja) | 半導体素子パッケージ用の相互接続構造およびその方法 | |
JP2007242782A (ja) | 半導体装置及び電子装置 | |
JP2002231854A (ja) | 半導体装置およびその製造方法 | |
JP4215571B2 (ja) | 半導体装置の製造方法 | |
JP4638614B2 (ja) | 半導体装置の作製方法 | |
JP4746342B2 (ja) | 半導体装置及びその製造方法 | |
JP4921645B2 (ja) | ウエハレベルcsp | |
JP4286264B2 (ja) | 半導体装置及びその製造方法 | |
JP2005268442A (ja) | 半導体装置およびその製造方法 | |
JP4443549B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050714 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061026 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071220 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081216 |