JP2016086069A - 半導体素子および半導体装置 - Google Patents

Abstract

【課題】信頼性の高い半導体素子および半導体装置を提供する。【解決手段】第１の主面を有する第１の層１と、第１の主面１Ａ上に形成されている電極２と、電極２の表面上において開口部を有し、電極２の少なくとも端部を覆うように形成されている保護膜３と、開口部において電極２上に形成されているフロントメタル膜４とを備える。フロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域には、フロントメタル膜４よりもはんだ濡れ性が低い第１被覆膜６が形成されている。【選択図】図１

Description

本発明は、半導体素子および半導体装置に関し、特にはんだにより接合される電極構造を有する半導体素子および半導体装置に関する。

半導体素子は、外部との電気的接続を担うリードフレームと共に、当該半導体素子を物理的および化学的に保護することを目的として、一般に樹脂封止される。このとき、半導体素子上には、リードフレームと接合されるための電極構造が形成されており、当該電極とリードフレームとは一般にはんだにより接合される。

上記電極構造としては、半導体層上に形成されており、かつ端部がポリイミド等の保護膜により保護されているアルミニウム（Ａｌ）電極上に、無電解めっき液を用いてニッケル（Ｎｉ）膜、および金（Ａｕ）膜の積層膜が形成された構造が広く知られている。この場合、Ａｌ電極上に開口部を有する保護膜上にも上記積層膜が成長されるが、Ｎｉ膜を形成した後Ａｕ膜を形成する際に、電極構造に係る各材料（Ａｌ、Ｎｉ、ポリイミド等）の間での熱膨張係数の差異により、Ｎｉ膜と保護膜との界面に隙間が形成されるという問題があった。

具体的には、Ｎｉ膜のめっき成膜後であってＡｕ膜のめっき成膜前に実施される水洗工程において、水洗に用いる水の温度（たとえば２３℃）がＮｉめっき浴の温度（たとえば８０℃以上８５℃以下）よりも低いために上記電極構造に係る各材料が冷却される。この結果、これらの材料間での熱膨張係数の差異から上記隙間が形成されると考えられる。この場合、一旦隙間が形成されてしまうと上記界面は粗さを有しているため、Ｎｉめっき浴とほぼ同じ温度の金めっき浴に浸漬させたとしても、凹凸部が引っかかり元のように密着した状態には戻らない。また、Ａｕめっき完了後にウエハが室温に戻ったときにも同様の現象が生じて、Ｎｉめっき中のようにポリイミドと密着した状態ではなくなる。

特開平１０−１２５６８２号公報には、上記問題に対して、Ｎｉ膜のめっき成膜後であってＡｕ膜のめっき成膜前に実施される水洗工程に用いる水温をＮｉめっき浴の温度と同等程度とすることでＮｉ膜と保護膜との界面に隙間が生じることを抑制する、半導体素子の電極形成方法が記載されている。

また、半導体素子の裏面から表面の周縁に延びる補強材を半導体素子に装着させて、めっきにより積層膜を形成することにより、半導体素子に温度変動が加えられても半導体素子の変形を抑制することができ、Ｎｉ膜と保護膜との界面に隙間が生じることを抑制することができる半導体素子の電極形成方法が記載されている。

特開平１０−１２５６８２号公報

しかしながら、水洗工程に用いる水温をＮｉめっき浴の温度と同等程度とした場合であっても、上記電極構造を有する半導体素子は、めっき浴から大気中に取り出されて水洗される際の温度変動によっても、Ｎｉ膜と保護膜との界面に隙間が生じ得る。これは、当該半導体素子においては、Ｎｉ膜と保護膜とは分子間力により密着している状態にあるため
、小さな力が加えられただけでも密着状態が乱されてしまうためである。

また、一旦Ｎｉ膜と保護膜との界面に剥離が生じて隙間が形成されると、当該半導体素子をＮｉメッキ液と同じ温度のＡｕメッキ液に浸漬しても、該剥離面は粗さを有しているためＮｉ膜と保護膜との間で引っ掛かりが生じて元の密着状態を回復することはできない。

また、上記半導体素子の変形を抑制するための補強材により半導体素子を拘束した場合であっても、上記電極構造、すなわちめっき膜や保護膜等については拘束できない。そのため、これらの変位を十分に抑制することができず、電極構造を構成する材料の熱膨張係数の差異によってＮｉ膜や保護膜が収縮してＮｉ膜と保護膜との界面に隙間が生じることを十分に抑制することは困難である。

この場合、上記電極構造においてその後に成膜する材料（たとえばＡｕめっきやはんだ）が上記隙間に侵入するため、Ｎｉ膜が自身の膜応力によりＡｌ電極から剥離したり、実使用時の温度履歴によりＡｌ電極にクラックが進展し、素子破壊が引き起こされるという問題があった。そのため、上述のような従来の電極形成方法を採用した場合にも高い信頼性を有する半導体素子を提供することは困難であった。

本発明は上記のような課題を解決するためになされたものである。本発明の主たる目的は、信頼性の高い半導体素子および半導体装置を提供することにある。

本発明に係る半導体素子は、第１の主面を有する第１の層と、第１の主面上に形成されている電極と、電極の表面上において開口部を有し、電極の少なくとも端部を覆うように形成されている保護膜と、開口部において電極上に形成されているフロントメタル膜とを備える。フロントメタル膜の表面上において保護膜と隣接している領域には、フロントメタル膜よりもはんだ濡れ性が低い第１被覆膜が形成されている。

本発明によれば、信頼性の高い半導体素子および半導体装置を提供することができる。

実施の形態１に係る半導体装置を説明するための断面図である。 実施の形態１に係る半導体素子を説明するための断面図である。 実施の形態１に係る半導体素子の製造方法のフローチャートである。 実施の形態１に係る半導体素子の製造方法を説明するための断面図である。 実施の形態１に係る半導体素子の製造方法の変形例を説明するための断面図である。 実施の形態２に係る半導体素子を説明するための断面図である。 実施の形態２に係る半導体素子の製造方法のフローチャートである。 実施の形態２に係る半導体素子の製造方法を説明するための断面図である。 実施の形態３に係る半導体素子を説明するための断面図である。 実施の形態３に係る半導体素子の製造方法のフローチャートである。 実施の形態３に係る半導体素子の製造方法を説明するための断面図である。 実施の形態４に係る半導体素子を説明するための断面図である。 実施の形態４に係る半導体素子を説明するための上面図である。 実施の形態４に係る半導体素子を説明するための断面図である。 実施の形態４に係る半導体素子を説明するための上面図である。

以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。

（実施の形態１）
まず、図１および図２を参照して、実施の形態１に係る半導体素子１０および半導体装置１００について説明する。半導体素子１０は、半導体基板１（第１の層）上に任意のデバイス構造が形成された半導体素子である（デバイス構造については図示していない）。半導体素子１０において、半導体基板１の第１の主面１Ａ上には電極２、保護膜３、フロントメタル膜４、および酸化防止膜５（第１被覆膜）を含む電極構造が形成されている。半導体装置１００は、半導体素子１０を備えている。半導体装置１００において半導体素子１０は、外部と熱的に接続されている熱拡散板２０と、外部と電気的に接続されているリードフレーム３０との間に挟まれるように配置されている。半導体装置１００は、半導体素子１０の電極２がリードフレーム３０とはんだ４０等を介して接合されているとともに、第２の主面１Ｂがはんだ４０を介して熱拡散板２０と接合されている。

半導体基板１はリードフレーム３０と対向する第１の主面１Ａと、第１の主面１Ａと反対側に位置して熱拡散板２０と対向する第２の主面１Ｂとを有している。第１の主面１Ａには電極２が形成されており、電極２はリードフレーム３０とはんだ４０等を介して接合されている。第２の主面１Ｂははんだ４０を介して熱拡散板２０と接合されている。半導体基板１を構成する材料は、任意の半導体材料とすることができ、たとえば炭化珪素（ＳｉＣ）である。

電極２は、半導体基板１の第１の主面１Ａ上において部分的に形成されており、第１の主面１Ａ上において端部を有している。電極２を構成する材料は、任意の導電材料とすることができ、たとえば純アルミニウム（Ａｌ）である。他に、電極２を構成する材料は、珪素（Ｓｉ）や銅（Ｃｕ）を含むＡｌ合金、Ｃｕやニッケル（Ｎｉ）を主成分とする合金であってもよい。電極２の膜厚は、たとえば０．１μｍ以上１０．０μｍ以下である。

保護膜３は、電極２の端部（第１の主面１Ａと交差する電極２の端面および当該端面から一定距離だけ電極２の中央部側に位置する部分）を覆うように形成されている。保護膜３は、たとえば電極２の中央部上において開口部を有している。保護膜３は、一般的な半導体素子において保護膜として用いられている任意の保護膜により構成されていればよく、たとえばポリイミド膜として構成されていてもよいし、無機膜の積層構造として構成されていてもよい。また、感光性を有している材料で構成されていてもよいし、有していない材料で構成されていてもよい。保護膜３の膜厚は、電極２の膜厚よりも厚く、たとえば１．０μｍ以上７．０μｍ以下である。

フロントメタル膜４は、保護膜３の開口部において電極２上に形成されている。保護膜３とフロントメタル膜４との界面は、半導体基板１の第１の主面１Ａに対して交差する方向に延びる面を有しており、当該界面において保護膜３とフロントメタル膜４とは接触していてもよいし、剥離していてもよい（隙間を有していてもよい）。つまり、本明細書において、２つの固相の界面は、２つの固相が接触している面だけでなく、２つの固相が液相や気相を介して接続されている面も含むものとする。言い換えると、フロントメタル膜４は、保護膜３の開口の端部と少なくとも対向している端面を有している。フロントメタル膜４を構成する材料はたとえばＮｉであり、フロントメタル膜４はたとえばめっき法により成膜されている。フロントメタル膜４の膜厚は、電極２上に形成されている保護膜３の膜厚よりも薄く、たとえば０．１μｍ以上１０．０μｍ以下である。

酸化防止膜５は、フロントメタル膜４の表面４Ａ上において保護膜３との界面に面している部分ａから距離Ｌ１以上離れたフロントメタル膜４の表面４Ａ上に形成されている。酸化防止膜５を構成する材料は、溶融はんだに溶解しやすくフロントメタル膜４とはんだ接合の障害とならない材料で、かつフロントメタル膜４の酸化を抑制可能な任意の材料とすることができるが、たとえば金（Ａｕ）および錫（Ｓｂ）の少なくともいずれか一方を含む。酸化防止膜５の膜厚は、たとえば１０ｎｍ以上１００ｎｍ以下である。

フロントメタル膜４の表面４Ａ上において酸化防止膜５が形成されていない領域には、酸化膜６が形成されている。つまり、フロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域には、フロントメタル膜４よりもはんだ濡れ性が低い酸化膜６が形成されている。

酸化膜６は、フロントメタル膜４の表面４Ａ上において酸化防止膜５を囲むように形成されている。酸化膜６において保護膜３と近接する側の端部から酸化防止膜５と近接する側の端部までの最短距離がＬ１となっている。距離Ｌ１は、酸化防止膜５とリードフレーム３０とがはんだ４０により接合されたときに、はんだ４０が保護膜３とフロントメタル膜４との界面に流入することを抑制することができる距離とすればよく、好ましくは５μｍ以上ある。

距離Ｌ１は、たとえば酸化防止膜５を形成する際に使用される装置のマスク位置合わせ精度に応じて酸化防止膜５の位置ずれが生じている場合であって、保護膜３とフロントメタル膜４との界面に隙間が生じている場合であっても、はんだ４０が酸化防止膜５上に供給されたときに当該界面にはんだ４０が流入することを抑制可能な長さとして選択され得る。たとえば酸化防止膜５がメタルマスク５０を用いたスパッタリングにより成膜される場合、距離Ｌ１はたとえば５０μｍ以上とすればよい（距離Ｌ１はマスクスパッタ時のパターン寸法の滲み広がり幅を考慮して決定されればよく、たとえば５０μｍである）。

なお、図２を参照して、保護膜３の開口部の端部形状はたとえばテーパー形状であるが、これに限られるものではなく逆テーパー形状であってもよい。

また、図１中では、酸化防止膜５を便宜上記載したが、実際にはんだ接合すると酸化防止膜５は少なくとも一部があるいは完全にはんだ４０内に拡散し、フロントメタル膜４とはんだ４０とが合金化して接合される。

次に、図３および図４を参照して、実施の形態１に係る半導体素子の製造方法について説明する。実施の形態１に係る半導体素子の製造方法は、半導体素子１０を準備する工程（Ｓ１０）と、酸化膜６を形成する工程（Ｓ２０）と、酸化防止膜５を形成する工程（Ｓ３０）とを備える。

はじめに、半導体素子１０を準備する（工程（Ｓ１０））。本工程（Ｓ１０）は、第１の主面１Ａ上に電極２を形成する工程と、電極２の表面上において開口部を有し、電極２の少なくとも端部を覆うように保護膜３を形成する工程と、開口部において電極２上にフロントメタル膜４を形成する工程とを含む。

図４（ａ）を参照して、まず電極２を形成する工程では、たとえばスパッタリング法を用いて半導体基板１の第１の主面１Ａの全面に電極２を構成する材料（たとえばＡｌを含む金属材料）を成膜する。次に、写真製版によりレジストマスク（図示しない）を形成し、該レジストマスクから露出している領域に成膜されている金属材料（電極２）をエッチングすることにより、半導体基板１の第１の主面１Ａ上に電極２を形成する。電極２のエッチングはたとえば混酸（リン酸、酢酸、硝酸）を用いたウエットエッチングにより実施
される。

図４（ｂ）を参照して、続いて保護膜３を形成する工程では、電極２の少なくとも端部を覆うように保護膜３を形成する。具体的には、まず保護膜３を構成する材料、たとえば上述のようにポリイミドをスピンコート法により半導体基板１の第１の主面１Ａの全面上に塗布する。このとき、加熱硬化後の保護膜３の膜厚が電極２の膜厚よりも厚くなるようにポリイミドが塗布される。次に、半導体基板１を加熱温度１２０℃程度で数分間熱処理することにより仮焼する。次に、当該ポリイミド上に写真製版によりレジストマスクを形成して、当該フォトマスクから露出しているポリイミドをエッチングする。保護膜３のエッチングは、たとえばドライエッチングにより実施される。その後、半導体基板１を低酸素雰囲気下（１００ｐｐｍ以下）において、加熱温度２５０℃以上３５０℃以下で数十分間熱処理を実施する。これにより、電極２の表面２Ａの一部領域上に開口部が形成されている保護膜３を形成する。

図４（ｃ）を参照して、続いてフロントメタル膜４を形成する工程では、たとえば無電解めっき法を用いて保護膜３の開口部の内部に表出している電極２の表面２Ａ上にフロントメタル膜４を成膜する。フロントメタル膜４は、上述のように、たとえばＮｉめっき膜である。フロントメタル膜４をめっき成膜後、フロントメタル膜４に吸蔵されている水素や水分を除去するために、たとえば真空中または窒素や不活性ガスなどフロントメタル膜４が酸化しない雰囲気下において加熱温度１５０℃以上３００℃以下で１時間程度の脱ガス熱処理を実施する。

図４（ｄ）を参照して、続いて酸化膜６を形成する（工程（Ｓ２０））。具体的には、フロントメタル膜４の表面４Ａの全面上に均一な膜厚を有する酸化膜６を形成する。酸化膜６は任意の方法により形成すればよい。たとえば当該表面４Ａに対して酸素プラズマ処理を実施し、フロントメタル膜４の表面４Ａを積極酸化させることにより、上記酸化膜６を形成する。

次に、酸化防止膜５を形成する（工程（Ｓ３０））。具体的には、フロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域以外の領域に酸化防止膜５を形成する。具体的には、保護膜３の開口部よりも面積の小さい開口部を有するマスク５０を用いて、酸化膜を部分的に除去してフロントメタル膜４の表面４Ａを部分的に表出させた後、当該マスク５０を介して酸化防止膜５をフロントメタル膜４の表面４Ａ上に成膜する。マスク５０はたとえばステンレス製であり、マスク５０の開口部の形状および寸法は酸化防止膜５の形状および寸法と同等である。マスク５０は、半導体基板１に対して、その開口部が酸化防止膜５を形成すべき位置と重なるように位置合わせされる。酸化防止膜５は上述のようにたとえばＡｕである。酸化膜の除去はたとえばスパッタリング装置において逆スパッタにより実施され、酸化防止膜５のスパッタ成膜は同スパッタリング装置において逆スパッタに連続して実施される。なお、上述のように、本工程（Ｓ３０）でのマスク５０の位置合わせ精度に応じて、距離Ｌ１が決定されればよい。ステンレス製マスクを用いる場合、位置合わせ精度の観点からＬ１を５０μｍ以上とするとよい。

このようにして、実施の形態１に係る半導体素子１０を得ることができる。半導体素子１０における半導体基板１の第２の主面１Ｂと熱拡散板２０とをはんだ４０を介して接合し、酸化防止膜５とリードフレーム３０とをはんだ４０を介して接合することにより、実施の形態１に係る半導体装置１００を得ることができる。つまり、実施の形態１に係る半導体装置１００の製造方法は、半導体素子１０を準備する工程（Ｓ１０）と、酸化防止膜５を形成する工程（Ｓ３０）と、半導体素子１０と熱拡散板２０およびリードフレーム３０とをはんだ４０により接合する工程（Ｓ４０）をさらに備えている。

なお、上記半導体素子の製造方法では、酸化膜６を形成する工程（Ｓ２０）では積極的な酸化処理が実施されることにより酸化膜６が形成されるが、これに限られるものではない。酸化膜６は自然酸化膜として形成されてもよい。たとえば半導体基板１を酸素含有雰囲気下（たとえば室温、大気中）に一定時間置くことにより、フロントメタル膜４の表面４Ａを自然酸化させてもよい。また、酸化膜６を形成する工程（Ｓ２０）は、酸化防止膜５を形成する工程（Ｓ３０）の後に実施されてもよい。

次に、実施の形態１に係る半導体素子１０および半導体装置１００の作用効果について説明する。半導体素子１０は、第１の主面１Ａを有する半導体基板１と、第１の主面１Ａ上に形成されている電極２と、電極２の表面２Ａ上において開口部を有し、電極２の少なくとも端部を覆うように形成されている保護膜３と、開口部において電極２上に形成されているフロントメタル膜４とを備え、フロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域には、フロントメタル膜４よりもはんだ濡れ性が低い酸化膜６が形成されている。

このようにすれば、半導体素子１０とリードフレーム３０とをはんだ４０を介して接合して半導体装置１００を製造する際に、半導体素子１０の保護膜３の開口部内に供給されたはんだ４０は酸化防止膜５上に濡れ広がるが、酸化膜６上には濡れ広がらない。酸化膜６はフロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域に形成されていることから、はんだ４０は保護膜３の開口部内において保護膜３とフロントメタル膜４との界面側に向かって濡れ広がることが抑制されており、保護膜３とフロントメタル膜４との界面に流入することが抑制されている。そのため、当該界面において隙間が生じている場合であってもフロントメタル膜４とはんだ４０との合金層が形成されることを抑制することができ、高信頼性を有する半導体装置１００を得ることができる。つまり、半導体素子１０は、保護膜３とフロントメタル膜４との界面に隙間が生じることを許容できるため、隙間が生じることを抑制するための構造を採用したり、隙間が生じることを抑制するための処理を実施する必要があった従来の半導体素子の製造方法と比べて、工数を削減でき、製造コストを低減することができる。

また、フロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域以外の領域に酸化防止膜５が形成されている。そのため、フロントメタル膜４の表面４Ａ上において酸化防止膜５が形成されている領域でははんだ４０が濡れ広がることができ、電極２とリードフレーム３０とがはんだ４０を介して低抵抗に電気的に接続されることができる。

なお、実施の形態１に係る半導体素子１０の製造方法において、酸化防止膜５を形成する工程（Ｓ３０）では、マスク５０を介してスパッタ成膜されるが、これに限られるものではない。

図５を参照して、たとえば無電解めっき法を用いてフロントメタル膜４と酸化防止膜５とを連続して形成してもよい。たとえば、ニッケルめっき膜を５μｍ形成した後、Ａｕメッキ膜を１０ｎｍ以上１００ｎｍ以下形成する。

次に、保護膜３の開口部内においてフロントメタル膜４の表面４Ａ上に全面わたって形成されている酸化防止膜５上に、写真製版によりレジストマスク５１を形成する。当該レジストマスク５１は、酸化防止膜５を形成する領域にのみ形成されており、図１に示す保護膜３とフロントメタル膜４との界面に位置する部分ａから距離Ｌ１以内にある領域はレジストマスク５１から露出している領域に含まれている。

次に、ヨウ素系エッチング液を用いて、レジストマスク５１から露出している領域に形成されているＡｕめっき膜をエッチングする。レジストマスク５１は、Ａｕめっき膜をエ
ッチングした後に除去される。これにより、保護膜３とフロントメタル膜４との界面に位置する部分ａから距離Ｌ１以内にある領域ではフロントメタル膜４の表面４Ａが表出し、該表面４Ａに酸化膜６を形成することができる。このようにしても、実施の形態１に係る半導体素子１０を得ることができる。なお、この場合の距離Ｌ１は、写真製版におけるマスク位置合わせ精度に応じて上述のように酸化防止膜５の位置ずれが許容できる長さとすればよく、たとえば５μｍ以上とすればよい。

（実施の形態２）
次に、図６を参照して、実施の形態２に係る半導体素子および半導体装置について説明する。実施の形態２に係る半導体素子６０および半導体装置１００は、基本的には実施の形態１に係る半導体素子１０および半導体装置１００と同様の構成を備えているが、半導体素子６０のフロントメタル膜４の表面４Ａ上には凹部７が形成されており、表面４Ａ上において凹部７以外の領域に酸化膜６（第１被覆膜）が形成されている点で異なる。

凹部７は、フロントメタル膜４の表面４Ａに沿うように形成されている面を含む底面７Ａと、当該表面４Ａに交差する方向に延びるように形成されている面を含む側面７Ｅとを有している。凹部７は、少なくとも底面７Ａにおいてフロントメタル膜４が表出しており、当該底面７Ａでははんだ４０の濡れ性が確保されている。

また、凹部７の側面７Ｅは、少なくともその一部において酸化膜６が表出しているが、フロントメタル膜４が表出している部分を有していてもよい。

一方、表面４Ａ上において凹部７以外の領域には酸化膜６（第１被覆膜）が形成されているため、当該領域でははんだ４０が濡れ広がることが抑制されている。

次に、図４、図６〜図８を参照して、実施の形態２に係る半導体素子の製造方法について説明する。実施の形態２に係る半導体素子は、基本的には実施の形態１に係る半導体素子の製造方法と同様の構成を備えるが、酸化防止膜５を形成する工程（Ｓ３０）に代えて酸化膜６を部分的に除去する工程（Ｓ５０）を備えている点で異なる。

図４（ａ）〜（ｃ）に示すように、まず、実施の形態１に係る半導体素子の製造方法と同様に電極２、保護膜３およびフロントメタル膜４が形成されている半導体基板１を準備する（工程（Ｓ１０））。

次に、酸化膜６を形成する（工程（Ｓ２０））。フロントメタル膜４の表面４Ａの全面に酸化膜６が形成される。酸化膜６は上述のように任意の方法により形成されればよいが、たとえば自然酸化膜として形成される。酸化膜６の膜厚は、たとえば１ｎｍ以上２０ｎｍ以下である。

次に、酸化膜６を部分的に除去する（工程（Ｓ５０））。具体的には、まず半導体基板１の第１の主面１Ａ上に、凹部７を形成する領域が開口しているレジストマスク５２を形成する。次に、レジストマスク５２から露出している領域に形成されている酸化膜６をエッチングする。エッチングは、たとえばドライエッチングにより実施される。このときのエッチング量は、酸化膜６の膜厚以上であればよく、たとえば１ｎｍ以上５０ｎｍ以下である。これにより、フロントメタル膜４の表面４Ａ上に、底面７Ａにフロントメタル膜４が露出している凹部７を形成することができる。なお、レジストマスク５２は、酸化膜６をエッチングした後に除去される。このようにして、実施の形態２に係る半導体素子６０を得ることができる。

次に、実施の形態２に係る半導体素子６０および半導体装置１００の作用効果について
説明する。実施の形態２に係る半導体素子６０は、フロントメタル膜４の表面４Ａ上に凹部７が形成されており、表面４Ａ上において凹部７以外の領域には酸化膜６（第１被覆膜）が形成されている。そのため、半導体素子６０とリードフレーム３０とをはんだ４０を介して接合して半導体装置１００を製造する際に、半導体素子６０の保護膜３の開口部内に供給されたはんだ４０は酸化膜６上には濡れ広がらない。つまり、はんだ４０を凹部７の内部に収めることができる。酸化膜６はフロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域に形成されていることから、はんだ４０は保護膜３の開口部内において保護膜３とフロントメタル膜４との界面側に向かって濡れ広がることが抑制されており、保護膜３とフロントメタル膜４との界面に流入することが抑制されている。そのため、当該界面においてフロントメタル膜４とはんだ４０との合金層が形成されることを抑制することができ、高信頼性を有する半導体装置１００を得ることができる。

（実施の形態３）
次に、図９〜図１１を参照して、実施の形態３に係る半導体素子７０および半導体装置について説明する。実施の形態３に係る半導体素子７０は、半導体基板１、電極２、保護膜３、およびフロントメタル膜４を備え、これらは実施の形態１に係る半導体素子１０と同様の構成を有している。半導体素子７０は、さらに酸化防止膜５と、はんだ濡れ防止膜８とをさらに備えている。

酸化防止膜５は、保護膜３の開口部（第１開口部）においてフロントメタル膜４上に形成されている。酸化防止膜５はフロントメタル膜４の表面４Ａの全面上に形成されており、保護膜３と酸化防止膜５との界面が、保護膜３とフロントメタル膜４との界面と連なるように形成されている。なお、保護膜３とフロントメタル膜４との界面および保護膜３と酸化防止膜５との界面には、半導体素子７０とリードフレーム３０とのはんだ接合時において隙間が形成されていてもよい。

はんだ濡れ防止膜８は、半導体基板１の第１の主面１Ａ上において、少なくとも半導体素子形成領域であって、半導体装置１００に組み立てられる際にはんだ接合される領域Ｓ以外の全領域に形成されている。つまり、酸化防止膜５の表面５Ａ上において保護膜３と隣接している領域上に形成されている。言い換えると、はんだ濡れ防止膜８は、酸化防止膜５の表面５Ａ上において、保護膜３と酸化防止膜５との界面に位置する部分ｂから距離Ｌ２だけ保護膜３の開口部の内側に位置する部分ｃまでの間に位置する領域を覆っている。異なる観点から言えば、酸化防止膜５の表面５Ａ上において保護膜３と酸化防止膜５との界面から距離Ｌ２以上離れた領域は、はんだ濡れ防止膜８が形成されておらず、半導体装置１００においてはんだ接合される領域Ｓである。はんだ濡れ防止膜８と酸化防止膜５との界面は、少なくとも半導体装置１００を製造方法において、半導体素子７０とリードフレーム３０とのはんだ接合時まで接触した状態を維持可能に形成されている。

はんだ濡れ防止膜８は、酸化防止膜５と比較して、はんだ材料との合金化が抑制されている。はんだ濡れ防止膜８を構成する材料は、導電性を有しておらず、溶融はんだへの溶解速度が酸化防止膜５と比べて十分に遅い任意の材料とすることができるが、たとえば酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）、およびポリイミドからなる群から選択される少なくとも１つを含む材料である。また、はんだ濡れ防止膜８は、無機膜、または有機膜の表面に酸化膜が形成されたものであってもよい。

次に、図１０および図１１を参照して、実施の形態３に係る半導体素子の製造方法について説明する。実施の形態３に係る半導体素子の製造方法は、半導体基板１を準備する工程（Ｓ６０）と、はんだ濡れ防止膜８を形成する工程（Ｓ７０）とを備える。

はじめに、半導体基板１を準備する（工程（Ｓ６０））。本工程（Ｓ６０）は、第１の
主面１Ａ上に電極２を形成する工程と、電極２の表面上において開口部を有し、電極２の少なくとも端部を覆うように保護膜３を形成する工程と、開口部において電極２上にフロントメタル膜４を形成する工程と、開口部においてフロントメタル膜４上に酸化防止膜５を形成する工程とを含む。

図１１（ａ）および図１１（ｂ）を参照して、実施の形態１に係る半導体素子の製造方法と同様に電極２および保護膜３を形成する。

図１１（ｃ）を参照して、次に、フロントメタル膜４および酸化防止膜５を形成する。たとえば無電解めっき法を用いて保護膜３の開口部の内部に表出している電極２の表面２Ａ上にフロントメタル膜４を成膜する。次に、酸化防止膜５を形成する。酸化防止膜５は、たとえば無電解めっき法を用いて保護膜３の開口部の内部に表出しているフロントメタル膜４の表面４Ａ上に形成される。フロントメタル膜４と酸化防止膜５とは連続して形成される。フロントメタル膜４および酸化防止膜５を連続してめっき成膜した後、上述のようにフロントメタル膜４および酸化防止膜５に吸蔵されている水素や水分を除去するための脱ガス加熱処理を実施する。

図１１（ｄ）を参照して、次に、はんだ濡れ防止膜８を形成する（工程（Ｓ７０））。具体的には、まず半導体基板１の第１の主面１Ａ上の全面に渡ってはんだ濡れ防止膜８を成膜する。はんだ濡れ防止膜８は任意の方法により成膜され得るが、たとえばＳｉＯ_２をスパッタ成膜することにより成膜する。はんだ濡れ防止膜８の膜厚は、たとえば０．１μｍ以上３．０μｍ以下である。次に、写真製版により、半導体基板１の第１の主面１Ａ上に形成されたはんだ濡れ防止膜８上にレジストマスク（図示しない）を形成する。該レジストマスクは、フロントメタル膜４とはんだ４０とが接合される領域上に開口部を有している。次に、該レジストマスクから露出しているはんだ濡れ防止膜８をエッチングする。エッチングは、たとえばドライエッチングにより実施される。なお、本エッチング処理により、半導体素子形成領域以外の領域（たとえばダイシング領域）上に形成されたはんだ濡れ防止膜８も同時にエッチングされてもよい。これにより、半導体装置１００に組み立てられる際にはんだ接合される領域Ｓに酸化防止膜５が表出している半導体素子１０を得ることができる。

実施の形態３に係る半導体装置１００は、半導体素子７０を備え、はんだ濡れ防止膜８から露出しているフロントメタル膜４がリードフレームとはんだ接合されている。

次に、実施の形態３に係る半導体素子７０および半導体装置１００の作用効果について説明する。実施の形態３に係る半導体素子７０は、半導体基板１の第１の主面１Ａ上において、少なくとも半導体素子形成領域であって半導体装置１００に組み立てられる際にはんだ接合される領域Ｓ以外の領域に形成されている。そのため、半導体装置１００の製造方法において半導体素子１０がリードフレーム３０とはんだ４０を介して接合される際に、はんだ濡れ防止膜８が電極２と保護膜３との界面、および当該界面に連なる保護膜３とフロントメタル膜４との界面、保護膜３と酸化防止膜５との界面にはんだが接触することを防止しているため、フロントメタル膜４とはんだ４０との合金層が形成されることを抑制することができ、高信頼性を有する半導体装置１００を得ることができる。

また、はんだ濡れ防止膜８は導電性を有していない材料で構成されているため、はんだ濡れ防止膜８の一部が酸化防止膜５上に接触するように形成されていても、はんだ濡れ防止膜８は電極２と同電位となることがない。また、はんだ濡れ防止膜８のチップ外周側のパターン外形をガードリング（図示せず）との位置関係を考慮すれば、ガードリングの性能に悪影響を及ぼすことなくはんだ濡れ防止膜８を形成できる。

（実施の形態４）
次に、図１２および図１３を参照して、実施の形態４に係る半導体素子および半導体装置について説明する。実施の形態４に係る半導体素子８０は、半導体基板１、電極２、保護膜３、フロントメタル膜４、および酸化防止膜５を備え、これらは実施の形態３に係る半導体素子７０と同様の構成を有している。半導体素子８０は、はんだ濡れ防止膜８に代えてはんだ濡れ防止膜９をさらに備えている。

はんだ濡れ防止膜９は、保護膜３の開口部内において、酸化防止膜５上に形成されている。はんだ濡れ防止膜９は開口部を有しており、該開口部内には酸化防止膜５が表出している。言い換えると、半導体基板１の第１の主面１Ａを平面視したときに、はんだ濡れ防止膜９の平面形状は内部が中空である。はんだ濡れ防止膜９の開口部内に位置する領域は、半導体素子８０が半導体装置１００に組み立てられたときのはんだ接合領域Ｓである。

はんだ濡れ防止膜９は、酸化防止膜５と比べて、その表面においてはんだ濡れ性が低く、かつはんだ材料との合金化が抑制されている。つまり、はんだ濡れ防止膜９の少なくともその表面を構成する材料は、酸化防止膜５を構成する材料と比べてはんだ濡れ性が低く、かつはんだ材料との合金化が抑制されていればよい。はんだ濡れ防止膜９を構成する材料は、たとえばパラジウム（Ｐｄ）やチタン（Ｔｉ）などの金属材料を含む。はんだ濡れ防止膜９は、ＰｄおよびＴｉの少なくとも一方からなる金属層のみで構成されていてもよい。また、はんだ濡れ防止膜９は、任意の金属材料からなる金属層と、該金属層の表面に形成された酸化膜とが積層した構成を有していてもよい。はんだ濡れ防止膜９は、たとえば５ｎｍ以上１０ｎｍ以下の膜厚を有するＴｉ層９１と、該Ｔｉ層９１の表面が酸化され形成された酸化層９２とが積層して構成されていてもよい。つまり、はんだ濡れ防止膜９は導電性を有する部分を含んでいてもよく、該導電性を有する部分が酸化防止膜５と電気的に接続されていてもよい。

はんだ濡れ防止膜９の平面形状は、たとえば保護膜３の開口部の平面形状と相似の関係になくてもよいが、相似の関係にある方が位置合わせの面で制約が小さくなり、有利である。たとえば、保護膜３の開口部の平面形状が環状である場合には、はんだ濡れ防止膜９の平面形状はリング状である。また、たとえば保護膜３の開口部の平面形状が丸みを帯びた４隅を有している角丸四角状である場合には、はんだ濡れ防止膜９の平面形状は外形が角丸四角状であって、開口部に面する内形が角丸四角状である。また、はんだ濡れ防止膜９の開口部と保護膜３の開口部とは、たとえば中心が重なるように形成されている。はんだ濡れ防止膜９の膜厚は、たとえば０．１μｍ以上３．０μｍ以下である。

はんだ濡れ防止膜９の外周と内周との間の距離（幅）Ｌ３は、半導体装置１００の製造方法において半導体素子８０とリードフレーム３０とをはんだ４０を介して接合する際に、はんだ濡れ防止膜９の開口部内に配置された溶融はんだが酸化防止膜５の表面５Ａ上におけるはんだ濡れ防止膜９の外部に濡れ広がることを抑制することができるように設けられる。距離Ｌ３は、たとえば５μｍ以上である。

はんだ濡れ防止膜９の平面形状の寸法（平面寸法）は、半導体基板１の第１の主面１Ａ上に設けられているたとえばガードリング９０などの他の導電部材と酸化防止膜５との距離を可能な限り長く取る観点から、その外形の寸法が酸化防止膜５の外形の寸法以下となるように設けられているのが好ましい。言い換えると、はんだ濡れ防止膜９とガードリング９０との距離Ｌ５は、酸化防止膜５（の最外周部ｄ）とガードリング９０との距離Ｌ４と同等程度かそれ以上となるように設けられている。ここで、距離Ｌ５が距離Ｌ４と同等程度とは、電極２とガードリング９０との間の絶縁性を十分に確保することができる限りにおいて、距離Ｌ５が距離Ｌ４よりも短い場合も許容されることを意味する。

図１４および図１５を参照して、距離Ｌ５が距離Ｌ４よりも短くても許容され得る場合とは、たとえばはんだ濡れ防止膜９の開口部が保護膜３と酸化防止膜５との界面と重ならないように設けられているとともに、はんだ濡れ防止膜９の少なくとも一部が保護膜３と酸化防止膜５との界面と重なるように形成されている場合である。これは、たとえば、はんだ濡れ防止膜９の外形の寸法が酸化防止膜５の外形の寸法以下となるように設けられ、かつはんだ濡れ防止膜９を形成する際に用いられるマスクをはんだ濡れ防止膜９の中心と保護膜３の開口部の中心とが重なるように位置合わせをしたときに、写真製版の位置合わせ精度の範囲内において位置ずれが生じた場合などである。

次に、実施の形態４に係る半導体素子８０の製造方法について説明する。実施の形態４に係る半導体素子の製造方法は、基本的には実施の形態３に係る半導体素子の製造方法と同様の構成を備えるが、はんだ濡れ防止膜８を形成する工程（Ｓ７０）に代えてはんだ濡れ防止膜９を形成する工程を備えている点で異なる。

はんだ濡れ防止膜９を形成する工程では、まずＴｉ層９１をたとえばスパッタリングや蒸着により半導体基板１の第１の主面１Ａ上に成膜する。次に、写真製版によりはんだ濡れ防止膜９を形成する領域以外に開口部を有するレジストマスクを形成し、該レジストマスクから露出しているＴｉ層９１をエッチングする。Ｔｉ層９１のエッチングは、たとえば５％程度の希フッ酸（ＨＦ）溶液を用いてウエットエッチングにより実施される。Ｔｉ層９１のエッチング後該レジストマスクを除去し、Ｔｉ層９１を酸化させる。Ｔｉ層９１は、たとえば酸素プラズマ処理を受けて酸化され、Ｔｉ層９１を覆うように酸化層９２が形成される。このようにして、Ｔｉ層９１と酸化層９２からなるはんだ濡れ防止膜９が形成され、実施の形態４に係る半導体素子８０を得ることができる。

実施の形態４に係る半導体装置は、半導体素子８０を備え、はんだ濡れ防止膜９の開口部内に表出しているフロントメタル膜４とリードフレームとがはんだ接合されている。

実施の形態４に係る半導体素子８０によれば、はんだ濡れ防止膜９が距離Ｌ３を有するように設けられているため、はんだ濡れ防止膜９の開口部内から外部にはんだが濡れ広がることが抑制されている。そのため、実施の形態４に係る半導体装置の製造方法において半導体素子８０がリードフレームとはんだを介して接合される際に、保護膜３と酸化防止膜５との界面や保護膜３とフロントメタル膜４との界面にはんだが流入することが抑制されている。その結果、実施の形態４に係る半導体素子８０および半導体素子８０を備える半導体装置は、実施の形態１に係る半導体素子１０および半導体装置１００と同様の効果を奏することができる。

さらに、実施の形態４に係る半導体素子８０では、はんだ濡れ防止膜９と酸化防止膜５とが電気的に接続されて電極２とはんだ濡れ防止膜９とが同電位になっている場合でも、電極２とガードリング９０との間の絶縁性がはんだ濡れ防止膜９によって損なわれることを抑制することができる。そのため、実施の形態３に係る半導体素子７０におけるはんだ濡れ防止膜８と比べて、はんだ濡れ防止膜９は構成材料の選択の余地が広い。

なお、図１２〜図１４に示す半導体素子８０は、上述のように、保護膜３の開口部内においてはんだ濡れ防止膜９の外部に位置する領域に酸化防止膜５が形成されている場合であっても、当該領域にはんだが濡れ広がることが抑制可能に設けられているが、当該領域には酸化防止膜５が形成されていなくてもよい。つまり、保護膜３の開口部内においてはんだ濡れ防止膜９の外部に位置する領域、すなわちフロントメタル膜４の表面４Ａ上において保護膜３と隣接している領域には酸化防止膜５が形成されていなくてもよい。この場合、当該領域には実施の形態１に係る半導体素子１０と同様に、酸化膜６が形成されていてもよい。

また、半導体素子８０において、保護膜３の開口部内には酸化防止膜５が形成されていなくてもよい。つまり、はんだ濡れ防止膜９の開口部内においても酸化防止膜５が形成されていなくてもよい。この場合、半導体装置を製造方法において半導体素子８０をはんだ接合する直前に、たとえばステンレス製メタルマスクを用いてはんだ濡れ防止膜９の開口部内の自然酸化膜をミリングもしくは逆スパッタにより除去することで、上述した実施の形態４に係る半導体素子８０および半導体装置と同様の効果を奏することができる。

なお、実施の形態１〜実施の形態４に係る半導体装置において、半導体素子とリードフレームとははんだ接合されているが、これに限られるものではない。たとえば、半導体素子とリードフレームとはナノ銀ペーストを介して接合されていてもよい。このようにしても、酸化膜６やはんだ濡れ防止膜９はナノ銀ペーストに対する濡れ性がフロントメタル膜４よりも低いため、ナノ銀ペーストが保護膜３とフロントメタル膜４との界面に濡れ広がることを抑制することができる。その結果、当該界面においてフロントメタル膜４とナノ銀ペーストとが合金化することを抑制することができ、高信頼性を有する半導体装置１００を得ることができる。なお、この場合のフロントメタル膜４は、ナノ銀ペーストと焼成接合しやすい材料で構成されているのが好ましく、フロントメタル膜４を構成する材料はたとえば銀（Ａｇ）を含む。また、酸化防止膜５を構成する材料は、たとえば上述のようにＡｕとすることができる。

なお、本明細書において、はんだの濡れ性は、はんだ濡れ広がり試験により評価することができる。はんだ濡れ広がり試験は、たとえば以下のように実施することができる。

被測定物の濡れ性評価面はたとえば一辺が１５ｍｍの正方形状とし、当該面上に重力が無視できる程度に微量のはんだボール（直径Ｄ）を載せる。たとえば、直径Ｄが０．７６ｍｍのはんだボールを超音波印加しながら加圧して仮固定する。次に、ギ酸リフロー装置によりはんだボールをはんだ溶融温度よりも２０℃高い温度に加熱して溶融し、はんだ高さｈをマイクロメータやレーザ測長計を用いて測定する。はんだボールの直径Ｄ（ｍｍ）、はんだ高さｈ（ｍｍ）を用いて、濡れ広がり率Ｓ（％）を数式Ｓ＝｛（Ｄ−ｈ）／Ｄ｝×１００により算出し、Ｓが大きい程その評価面のはんだ濡れ性は良いことを示す。また、Ｓが５０％以下であることを濡れ性が悪いと判定する。

以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。

本発明は、電極の表面上に保護膜による開口部が形成されており、かつ当該表面上にめっき法により積層電極構造が形成されている半導体素子に特に有利に適用される。

１ 半導体基板（第１の層）、１Ａ 第１の主面、１Ｂ 第２の主面、２ 電極、２Ａ，４Ａ，５Ａ 表面、３ 保護膜、４ フロントメタル膜、５ 酸化防止膜、６ 酸化膜（第１被覆膜）、７ 凹部、７Ａ 底面、７Ｅ 側面、８ 剥離抑制膜（第２被覆膜）、９ はんだ濡れ防止膜、１０，６０，７０，８０ 半導体素子、２０ 熱拡散板、３０ リードフレーム、４０ はんだ、５０ メタルマスク、５０ マスク、５１，５２ レジストマスク、９０ ガードリング、９１ 金属層、９２ 酸化層、１００ 半導体装置。

Claims (7)

1. 第１の主面を有する第１の層と、
   前記第１の主面上に形成されている電極と、
   前記電極の表面上において開口部を有し、前記電極の少なくとも端部を覆うように形成されている保護膜と、
   前記開口部において前記電極上に形成されているフロントメタル膜とを備え、
   前記フロントメタル膜の表面上において前記保護膜と隣接している領域には、前記フロントメタル膜よりもはんだ濡れ性が低い第１被覆膜が形成されている、半導体素子。
2. 前記第１被覆膜は酸化膜である、請求項１に記載の半導体素子。
3. 前記フロントメタル膜の前記表面上において前記保護膜と隣接している領域以外の領域には、酸化防止膜が形成されている、請求項１または請求項２に記載の半導体素子。
4. 前記フロントメタル膜の前記表面上には凹部が形成されており、
   前記表面上において前記凹部以外の領域は、前記フロントメタル膜の表面上において前記保護膜と隣接している領域を含み、
   前記凹部以外の領域には前記第１被覆膜が形成されている、請求項１〜請求項３のいずれか１項に記載の半導体素子。
5. 第１の主面を有する第１の層と、
   前記第１の主面上に形成されている電極と、
   前記電極の表面上において第１開口部を有し、前記電極の少なくとも端部を覆うように形成されている保護膜と、
   前記第１開口部において前記電極上に形成されているフロントメタル膜と、
   前記第１開口部において前記フロントメタル膜上に形成されている酸化防止膜とを備え、
   前記酸化防止膜の表面上において前記保護膜と隣接している領域上から前記保護膜上まで延びるように形成されており、前記酸化防止膜と比較して、はんだ材料との合金化が抑制されている第２被覆膜とを備える、半導体素子。
6. 第１の主面を有する第１の層と、
   前記第１の主面上に形成されている電極と、
   前記電極の表面上において第１開口部を有し、前記電極の少なくとも端部を覆うように形成されている保護膜と、
   前記第１開口部において前記電極上に形成されているフロントメタル膜と、
   前記第１開口部において前記フロントメタル膜上に形成されている酸化防止膜と、
   前記酸化防止膜の表面上において前記第１開口部よりも開口面積の小さく、前記第１開口部の一部と重なるように形成されている第２開口部を有している第３被覆膜とを備え、
   前記第３被覆膜は導電性を有する部分を含み、
   前記酸化防止膜は、前記第２開口部内において表出されている、半導体素子。
7. 請求項１〜請求項６のいずれか１項に記載の半導体素子を備える半導体装置。

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