JP2007317979A - 半導体装置の製造方法 - Google Patents

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film
bump electrode
ubm
ubm film
semiconductor device
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Masayuki Uchida
雅之 内田
Kazuto Higuchi
和人 樋口
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

【課題】ＵＢＭ膜の平面サイズよりもバンプ電極の平面サイズを小さく形成し、ＵＢＭ膜周縁に生じる応力集中を減少するための製造工程数を減少することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置１の製造方法において、外部端子５上にバンプ電極８に対して濡れ性を持たない第１のＵＢＭ膜７Ａを形成し、更にバンプ電極８に対して濡れ性を持つ第２のＵＢＭ膜７Ｂを形成する工程と、第２のＵＢＭ膜７Ｂ上にバンプ電極を形成する工程と、バンプ電極をマスクとして第２のＵＢＭ膜７Ｂをパターンニングし、かつサイドエッチングを行う工程と、サイドエッチングが行われた部分だけにレジストを充填する工程と、バンプ電極及びレジストをマスクとして第１のＵＢＭ膜７Ａをパターンニングする工程とを備える。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に基板上の外部端子にアンダーバンプメタル膜を介してバンプ電極を形成する半導体装置の製造方法に関する。
半導体装置の実装にはフリップチップ方式が採用されている。このフリップチップ方式は、半導体チップの外部端子（ボンディングパッド）と配線基板の外部端子との間をバンプ電極により電気的に接続しかつ機械的に接合する方式である。フリップチップ方式は、この半導体チップと配線基板との実装に限らず、半導体チップ同士の実装や配線基板同士の実装にも採用されている。フリップチップ方式においては、ボンディングワイヤ方式のワイヤの引き回しがなくなるので、実装面積を縮小することができ、半導体装置の小型化を実現することができる。
バンプ電極には一般的に半田が使用されており、半田はめっき法、印刷法又は蒸着法により形成されている。半導体チップの外部端子上には予めアンダーバンプメタル膜（以下、単に「ＵＢＭ膜」という。）が形成され、バンプ電極はこのＵＢＭ膜上に形成されている。
この種のフリップチップ方式を採用する半導体装置においては、半導体チップ又は配線基板とバンプ電極との熱膨張係数差と、半導体チップの回路動作によって生じる温度サイクルとに起因し、バンプ電極やバンプ電極と外部端子との接合部分に応力集中が生じる。特に、バンプ電極下のＵＢＭ膜の周縁において半導体チップのパッシベーション膜に加わる応力集中はパッシベーション膜に割れを生じる。このようなパッシベーション膜の割れは、配線腐食の原因になる水分の浸入経路やトランジスタの特性を劣化する汚染源の侵入経路となり、結果的に半導体装置の信頼性を低下する恐れがあった。
下記特許文献１には、ＵＢＭ膜（バリアメタル膜）の平面サイズよりもバンプ電極（半田層）の平面サイズを小さく形成し、ＵＢＭ膜の周縁部に生じる応力集中を減少することができる半導体装置が開示されている。この半導体装置の製造方法は以下の通りである。まず、ＵＢＭ膜上に、バンプ電極を小さく形成するための開口を有するレジストマスクを形成する。このレジストマスクの形成にはフォトリソグラフィ技術が使用されている。レジストマスクの開口から露出するＵＢＭ膜上に、半田に馴染まない層を選択的に形成する。この半田に馴染まない層にはＵＢＭ膜の窒化膜又は酸化膜が使用されている。そして、半田に馴染まない層により周囲を囲まれた領域内においてＵＢＭ膜上に半田を形成する。この半田はバンプ電極として使用される。ＵＢＭ膜は半田及び半田に馴染まない層をエッチングマスクとしてパターンニングされる。
特開平７−５８１１４号公報
しかしながら、前述の特許文献１に開示された半導体装置の製造方法においては、以下の点について配慮がなされていなかった。すなわち、半田に馴染まない層の形成には、この半田に馴染まない層を形成した後に、更にフォトリソグラフィ技術により形成されたレジストマスクを使用してパターンニングが行われている。フォトリソグラフィ技術においては、周知のようにレジスト塗布、露光、現像、洗浄等の複数の工程が必要である。結果的に、半田に馴染まない層の形成には半導体装置の製造プロセスにおいて多大な工程数の増大を余儀なくされていた。
本発明は上記課題を解決するためになされたものであり、本発明の目的は、ＵＢＭ膜の平面サイズよりもバンプ電極の平面サイズを小さく形成するための製造工程数を減少することができる半導体装置の製造方法を提供することである。
本発明の実施の形態に係る特徴は、半導体装置の製造方法において、基板上の外部端子を覆うパッシベーション膜に外部端子に通じる開口を形成する工程と、パッシベーション膜上に、開口を通して外部端子に接触させて、バンプ電極に対して濡れ性を持たない第１のＵＢＭ膜を形成する工程と、第１のＵＢＭ膜上に、バンプ電極に対して濡れ性を持つ第２のＵＢＭ膜を形成する工程と、外部端子上において、第２のＵＢＭ膜上にバンプ電極を形成する工程と、バンプ電極をマスクとして第２のＵＢＭ膜をパターンニングし、更にバンプ電極の周縁下まで第２のＵＢＭ膜にサイドエッチングを行う工程と、サイドエッチングが行われた部分だけにレジストを充填する工程と、バンプ電極及びレジストをマスクとして第１のＵＢＭ膜をパターンニングする工程とを備える。
本発明によれば、ＵＢＭ膜の平面サイズよりもバンプ電極の平面サイズを小さく形成し、ＵＢＭ膜周縁に生じる応力集中を減少するための製造工程数を減少することができる半導体装置の製造方法を提供することができる。
以下、本発明の一実施の形態を図面を参照して詳細に説明する。なお、本実施の形態は、半導体チップ（基板）に配設された外部端子にＵＢＭ膜を介してバンプ電極を形成する半導体装置の製造方法に本発明を適用した例を説明するものである。
［半導体装置の構成］
まず、本実施の形態に係る半導体装置の構成を説明する。図１に示すように、本発明の一実施の形態に係る半導体装置１は半導体チップ２を備えている。この半導体チップ２はフリップチップ方式において接合される一方の基板として使用される。他方の基板は、ここでは図示しないが、同様の半導体チップ２、配線基板（例えば、ＰＣＢ）、絶縁基板、ガラス基板等である。
半導体チップ２は例えばシリコン単結晶基板３を主体に形成されている。図示しないが、このシリコン単結晶基板３の主面には、トランジスタ、抵抗、容量等の素子が配設されるとともに、素子間を結線する配線が配設され、集積回路が構築されている。同図１においては、複数層の配線とこの上下配線間に配設される絶縁層とを総称して下地層４とし、簡略化して図示している。
シリコン単結晶基板３上には下地層４を介在して外部端子（ボンディングパッド）５が配設されている。外部端子５は、図示しないが、配線を通じて集積回路に電気的に接続されている。外部端子５は、複数層の配線のうち最終層の配線と同一層に同一材料により形成されており、例えばシリコンやタングステンが微量に添加されたアルミニウム合金膜を主体として形成されている。例えば、外部端子５は、アルミニウム合金膜の単層膜か、バリアメタル膜、アルミニウム合金膜、反射防止膜のそれぞれを順次積層した複合膜により形成されている。
外部端子５上を含み、シリコン単結晶基板３の全域にはパッシベーション膜（最終保護膜）６が配設されている。特にこの構造に限定はされないが、パッシベーション膜６は、緻密な膜質を有するプラズマＣＶＤ法により成膜されたシリコン酸化膜６Ａと、このシリコン酸化膜６Ａ上にＣＶＤ法により成膜され硼素若しくは燐の少なくともいずれか一方を含むシリコン酸化膜６Ｂとを積層した複合膜により形成されている。パッシベーション膜６の外部端子５上には、パッシベーション膜６を部分的に取り除いて形成された開口６Ｈが配設されている。開口６Ｈの平面サイズは、通常、製造プロセス上のアライメント余裕寸法を加味して、外部端子５が配設された領域と重複する領域内において、外部端子５の平面サイズに比べて小さく設定されている。
外部端子５上において、パッシベーション膜６上の開口６Ｈの外周囲に一部に重複した領域にはＵＢＭ膜７が配設されている。ＵＢＭ膜７は、バンプ電極８の下地層であり、基本的には電気伝導性を有し、外部端子５との間の高い接着性を有し、バンプ電極８との間に濡れ性を有する。本実施の形態において、ＵＢＭ膜７は、外部端子５との間に高い接着性を有し、かつバンプ電極８に対して濡れ性を有していない下層側の第１のＵＢＭ膜７Ａと、第１のＵＢＭ膜７Ａ上に配設され、バンプ電極８に対して濡れ性を有する上層側の第２のＵＢＭ膜７Ｂとの２層構造により構成されている。ここで、ＵＢＭ膜７は、最低限、第１のＵＢＭ膜７Ａと第２のＵＢＭ膜７Ｂとを積層した２層構造により構成されているのであって、例えば第１のＵＢＭ膜７Ａと第２のＵＢＭ膜７Ｂとの間に双方の間の接着力を高めたり、熱膨張係数差を減少したりする中間ＵＢＭ膜を備えた３層以上の多層構造としてもよい。
第１のＵＢＭ膜７Ａには、チタン（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、コバルト（Ｃｏ）、ベリリウム（Ｂｅ）等の金属膜や合金膜を実用的に使用することができ、スパッタリングにより成膜することができる。また、第１のＵＢＭ膜７Ａの膜厚は例えば１００ｎｍ〜１０００ｎｍ程度に設定する。一方、第２のＵＢＭ膜７Ｂには、銅（Ｃｕ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、金（Ａｕ）、パラジウム（Ｐｄ）等の金属膜やそれらの合金膜を実用的に使用することができ、同様にスパッタリングにより成膜することができる。また、第２のＵＢＭ膜７Ｂの膜厚は例えば１００ｎｍ〜１０００ｎｍ程度に設定する。
バンプ電極８には例えば鉛錫（Ｐｂ−Ｓｎ）半田を実用的に使用することができる。なお、バンプ電極８は、鉛錫半田に限定されるものではなく、それ以外の２元系合金や３元系合金、若しくは鉛フリー半田を使用してもよい。
［半導体装置の製造方法］
次に、図２乃至図８を使用し、前述の半導体装置の製造方法を説明する。まず最初に、図２に示すように、シリコン単結晶基板３を準備する。このシリコン単結晶基板３は、その主面に集積回路、集積回路の素子間を結線する配線、パッシベーション膜６及びパッシベーション膜６の外部端子５上の開口６Ｈを既に製造した状態である。すなわち、シリコン単結晶基板３は、半導体製造プロセスにおいて、ダイシング工程前の前処理プロセスの大半が終了したシリコンウエーハ状態である。なお、ダイシング工程後においては、シリコン単結晶基板３は、細分化され、半導体チップ２になる。
次に、シリコン単結晶基板３のパッシベーション膜６上の全面に、開口６Ｈを通して外部端子５に接触させた第１のＵＢＭ膜７Ａを形成する（図３参照。）。この第１のＵＢＭ膜７Ａは、前述のようにバンプ電極８に対して濡れ性を有していない例えばＴｉ膜を使用し、このＴｉ膜はスパッタリングにより成膜される。
引き続き、図３に示すように、第１のＵＢＭ膜７Ａ上の全面に第２のＵＢＭ膜７Ｂを形成する。この第２のＵＢＭ膜７Ｂは、前述のようにバンプ電極８に対して濡れ性を有している例えばＣｕを使用し、このＣｕはスパッタリングにより成膜される。第２のＵＢＭ膜７Ｂを成膜した時点において、第１のＵＢＭ膜７Ａ及び第２のＵＢＭ膜７Ｂを有する２層構造のＵＢＭ膜７が完成する。
ＵＢＭ膜７上の全域に、外部端子５上に開口１０Ｈを有するレジストマスク１０を形成する（図４参照。）。レジストマスク１０は例えばフォトリソグラフィ技術により形成されたフォトレジストマスクである。
図４に示すように、レジストマスク１０を使用し、レジストマスク１０の開口１０Ｈ内においてＵＢＭ膜７の第２のＵＢＭ膜７Ｂ上にバンプ電極８Ａを形成する。このバンプ電極８Ａは成膜された直後のリフロー処理をしていない状態である。バンプ電極８Ａは例えばめっき法により開口１０Ｈ内の第２のＵＢＭ膜７Ｂ上に選択的に形成する。
レジストマスク１０をフォトリソグラフィ技術により剥離した後、バンプ電極８Ａをエッチングマスクとして使用し、図５に示すように、バンプ電極８Ａ下の第２のＵＢＭ膜７Ｂを残して、それ以外の第２のＵＢＭ膜７Ｂをエッチングによりパターンニングする。更に、バンプ電極８Ａの周縁下まで、詳細にはバンプ電極８Ａの側面と同一位置からその内側に食い込むまで第２のＵＢＭ膜７Ｂにサイドエッチングを行う。このとき、エッチングマスクにはバンプ電極８Ａと第２のＵＢＭ膜７Ｂが除去され露出された第１のＵＢＭ膜７Ａとが使用され、バンプ電極８Ａの下面と第１のＵＢＭ膜７Ａの表面との間において第２のＵＢＭ膜７Ｂはサイドエッチングにより後退する。第２のＵＢＭ膜７Ｂのパターンニングにはウエットエッチング等の等方性エッチングを実用的に使用することができる。
図６に示すように、サイドエッチングが行われた部分だけ、詳細にはバンプ電極８Ａの周縁下面と、第２のＵＢＭ膜７Ｂのサイドエッチングされた側面と、第２のＵＢＭ膜７Ｂのサイドエッチングにより後退した後に露出された第１のＵＢＭ膜７Ａの表面とにより形作られる凹部内にのみレジスト１１を充填する。レジスト１１は例えば以下の製造方法を用いて形成する。フォトリソグラフィ技術を使用し、スピンコート法により液体レジスト材料を塗布し、硬化させた後、硬化した液体レジスト材料を均等な膜厚において取り除く。凹部には液体レジスト材料が他の領域に比べて厚く形成されるので、凹部にのみ液体レジスト材料を残存することができ、これがレジスト１１として形成される。従って、製造プロセス上のアライメントずれはないので、レジスト１１はバンプ電極８Ａに対してセルフアライメントにおいて形成することができ、レジスト１１の厚さはサイドエッチング量により決まる。
引き続き、図７に示すように、バンプ電極８Ａ及びレジスト１１をエッチングマスクとして使用し、第１のＵＢＭ膜７Ａをパターンニングする。第１のＵＢＭ膜７Ａは例えばドライエッチング等の異方性エッチングを実用的に使用することができる。この第１のＵＢＭ膜７Ａのパターンニングにより、第１のＵＢＭ膜７Ａとその平面サイズに比べて、レジスト１１の厚さ分、平面サイズが小さい第２のＵＢＭ膜７Ｂとを備えたＵＢＭ膜７を形成することができる。レジスト１１がバンプ電極８Ａに対してセルフアライメントにより形成されているので、第２のＵＢＭ膜７Ｂ及びその下層の第１のＵＢＭ膜７Ａはいずれもバンプ電極８Ａに対してセルフアライメントにより形成されている。そして、ＵＢＭ膜７が完成した後、レジスト１１が選択的に除去される。
すなわち、第１のＵＢＭ膜７Ａとその平面サイズに比べて平面サイズが小さい第２のＵＢＭ膜７Ｂとを備えたＵＢＭ膜７の形成において、半田に馴染まない層を形成する工程及びこの層をフォトリソグラフィ技術を使用してパターンニングする工程をなくすことができる。従って、半導体製造プロセスの製造工程数を大幅に減少することができる。
次に、バンプ電極８Ａにリフロー処理を行い、溶融、凝固させることにより、前述の図１に示すように、球体に成型されたバンプ電極８を形成することができる。この工程が終了すると、外部端子５上にＵＢＭ膜７を介在してバンプ電極８が形成された半導体チップ２が完成する。
次に、図８に示すように、配線基板２０の外部端子２１にバンプ電極８を接触させ、リフロー処理を行うことにより、半導体チップ２の外部端子５と配線基板２０の外部端子２１との間をバンプ電極８により電気的に接続しかつ機械的に接合することができる。そして、本実施の形態に係る半導体装置１が完成する。
以上説明したように、本実施の形態においては、ＵＢＭ膜７の第１のＵＢＭ膜７Ａの平面サイズよりもまず第２のＵＢＭ膜７Ｂの平面サイズを小さく形成し、そして第２のＵＢＭ膜７Ｂの平面サイズに合わせてバンプ電極８の平面サイズを小さく形成する工程を備え、特に第１のＵＢＭ膜７Ａの周縁に生じる応力集中を減少することができるとともに、それを実現するための製造工程数を大場に減少することができる半導体装置の製造方法を提供することができる。
（その他の実施の形態）
本発明は、前述の一実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変形可能である。例えば、前述の実施の形態に係る半導体装置の製造方法は、半導体チップ２と配線基板２０との間をバンプ電極８により接続する半導体装置の製造方法について説明したが、本発明は、半導体チップ２同士の接続や配線基板２０同士の接続を行う半導体装置の製造方法に適用することができる。
本発明の一実施の形態に係る半導体装置の要部断面図である。
である。
本発明の一実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。 第２の工程断面図である。 第３の工程断面図である。 第４の工程断面図である。 第５の工程断面図である。 第６の工程断面図である。 第７の工程断面図である。
符号の説明
１…半導体装置、２…半導体チップ、３…シリコン単結晶基板、５、２１…外部端子、６…パッシベーション膜、６Ｈ、１０Ｈ…開口、７…ＵＢＭ膜、７Ａ…第１のＵＢＭ膜、７Ｂ…第２のＵＢＭ膜、８、８Ａ…バンプ電極、１０…レジストマスク、１１…レジスト、２０…配線基板。

Claims (4)

  1. 基板上の外部端子を覆うパッシベーション膜に前記外部端子に通じる開口を形成する工程と、
    前記パッシベーション膜上に、前記開口を通して前記外部端子に接触させて、バンプ電極に対して濡れ性を持たない第１のアンダーバンプメタル膜を形成する工程と、
    前記第１のアンダーバンプメタル膜上に、前記バンプ電極に対して濡れ性を持つ第２のアンダーバンプメタル膜を形成する工程と、
    前記外部端子上において、前記第２のアンダーバンプメタル膜上に前記バンプ電極を形成する工程と、
    前記バンプ電極をマスクとして前記第２のアンダーバンプメタル膜をパターンニングし、更に前記バンプ電極の周縁下まで前記第２のアンダーバンプメタル膜にサイドエッチングを行う工程と、
    前記サイドエッチングが行われた部分だけにレジストを充填する工程と、
    前記バンプ電極及び前記レジストをマスクとして前記第１のアンダーバンプメタル膜をパターンニングする工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記第１のアンダーバンプメタル膜をパターンニングする工程の後に、前記バンプ電極にリフローを行い、前記バンプ電極を球体に成形する工程を更に備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記レジストを充填する工程は、前記バンプ電極に対してセルフアライメントにおいて前記バンプ電極の周縁下にのみレジストを充填する工程であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記第１のアンダーバンプメタル膜をパターンニングする工程は、前記バンプ電極に対してセルフアライメントにおいて第１のアンダーバンプメタル膜がパターンニングされる工程であることを特徴とする請求項３に記載の半導体装置の製造方法。

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