JP2005260601A

JP2005260601A - 高ヒステリシス幅入力回路

Info

Publication number: JP2005260601A
Application number: JP2004069648A
Authority: JP
Inventors: Masami Hashimoto; 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-11
Filing date: 2004-03-11
Publication date: 2005-09-22

Abstract

【課題】
従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。
【解決手段】
入力回路２個と正極の電源にＮ型ＭＯＳＦＥＴ、負極の電源にＰ型ＭＯＳＦＥＴとラッチ回路を設け、前状態により、前記ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。これにより、前述の課題が解消できた。
【選択図】図１

Description

本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に、ノイズによる誤動作や不安定さを除去するためにロジックレベルにヒステリシス特性を設けた回路方式であって、電源電圧が低下した場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。

従来から、集積回路、殊にデジタル回路の入力信号端子にはノイズによる誤動作や不安定さを除去する為に信号変化を判定するロジックレベルに入力信号の立ち上がりと立ち下がりで差を持たせる、つまりヒステリシス特性を持たせたヒステリシス入力回路を用いることが広く行われている。しかしながら近年、集積回路が微細化し、耐圧の低下とともに低い電源電圧が用いられるようになると充分なヒステリシス幅を確保できないようになって来た。

以下に従来回路について説明する。従来のＭＯＳ集積回路における一般的なヒステリシスを有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数β_ＰとＮ型ＭＯＳＦＥＴのコンダクタンス定数β_Ｎの比を２種設け、該２種のβ_Ｐとβ_Ｎの比を前の状態によって変える回路構成をとっていた。

例えば図６は第１の従来回路例であり、Ｐ型ＭＯＳＦＥＴ６０１と６０３およびＮ型ＭＯＳＦＥＴ６０２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ６０２と６０４およびＰ型ＭＯＳＦＥＴ６０１によって決定される第２のロジックレベルとを持ち、インバータ回路６０７とＰ型ＭＯＳＦＥＴ６０５とＮ型ＭＯＳＦＥＴ６０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。

また、図７は第２の従来回路例であり、特許文献１に示されたものである。図７ではＰ型ＭＯＳＦＥＴ７０１、７０３、７０５およびＮ型ＭＯＳＦＥＴ７０２、７０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ７０２、７０４、７０６およびＰ型ＭＯＳＦＥＴ７０１、７０３によって決定される第２のロジックレベルとを持ち、インバータ回路７０７とＰ型ＭＯＳＦＥＴ７０５とＮ型ＭＯＳＦＥＴ７０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。

また、図８は第３の従来回路例であり、特許文献２に示されたものである。図８ではＰ型ＭＯＳＦＥＴ８０１、８０３、８０５およびＮ型ＭＯＳＦＥＴ８０２、８０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ８０２、８０４、８０６およびＰ型ＭＯＳＦＥＴ８０１、８０３によって決定される第２のロジックレベルとを持ち、インバータ回路８０７とＰ型ＭＯＳＦＥＴ８０５とＮ型ＭＯＳＦＥＴ８０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。

また、図９は第４の従来回路例であり、特許文献３に示されたものである。図９ではＰ型ＭＯＳＦＥＴ９１１、９１５およびＮ型ＭＯＳＦＥＴ９１２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ９１４、９１６およびＰ型ＭＯＳＦＥＴ９１３によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路９１７と９１９とインバータ回路９１９によって構成されるラッチ回路９２４とＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。

特許公開昭５８−１８２９１４（代表図）

特許公開平１０−１５４９２４（代表図）特許公開平１１−２７１１４（代表図）

しかしながら、上記従来のヒステリシス入力回路では以下に述べる問題点を有していた。前述した従来のヒステリシスを有する入力回路である図６、図７、図８の回路の第１、第２のロジックレベルを形成する際の等価回路としてはＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる図５のようなインバータ回路に帰結される。

さて、インバータ回路のロジックレベルは図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβ_Ｐ、β_Ｎとし、またスレッショルド電圧をそれぞれＶ_ＴＰ、Ｖ_ＴＮとする。また電源電圧をＶ_ＤＤ、基準の接地電位０、ロジックレベルをＶ_ＧＬとすると、このとき、
１／２・β_Ｐ（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_Ｎ（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
が成立ち、これを解くことにより、ロックレベルＶ_ＧＬは
Ｖ_ＧＬ＝｛Ｖ_ＤＤ−Ｖ_ＴＰ＋（β_Ｎ／β_Ｐ）^１／２・Ｖ_ＴＮ｝／｛１＋（β_Ｎ／β_Ｐ）^１／２｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を様々にとり、コンダクタンス定数比（β_Ｎ／β_Ｐ）を０から無限大まで変えればロジックレベルが以下の範囲で変わる。

Ｖ_ＴＮ＜Ｖ_ＧＬ＜Ｖ_ＤＤ−Ｖ_ＴＰ
このとき、高い方のロジックレベルＶ_ＩＨは（β_Ｎ／β_Ｐ）が０のときで
Ｖ_ＩＨ＝Ｖ_ＤＤ−Ｖ_ＴＰ
となり、また低い方のロジックレベルＶ_ＩＬは（β_Ｎ／β_Ｐ）が無限大のときで
Ｖ_ＩＬ＝Ｖ_ＴＮ
である。したがってヒステリシス幅Ｖ_ＷＨＬは
Ｖ_ＷＨＬ＝Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ
となる。ただし、（β_Ｎ／β_Ｐ）を０や無限大にすることは実態として無理があるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧Ｖ_ＤＤが低い電圧、例えば１．５Ｖ程度になるとＶ_ＴＰやＶ_ＴＮは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図４である。図４において、０≦Ｖ_ＩＮ≦Ｖ_ＴＮではＮ型ＭＯＳＦＥＴが動作せず、またＶ_ＤＤ−Ｖ_ＴＰ≦Ｖ_ＩＮ≦Ｖ_ＤＤではＰ型ＭＯＳＦＥＴが動作しないので、インバータ回路のロジックレベルはＶ_ＴＮ＜Ｖ_ＩＮ＜Ｖ_ＤＤ−Ｖ_ＴＰの範囲に限定される。スレッショルド電圧Ｖ_ＴＰ、Ｖ_ＴＮは動作時には変動しないので電源電圧Ｖ_ＤＤが低下するとロジックレベルのとれる範囲（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）が狭くなり、ヒステリシスの幅は電源電圧の低下とともに非常に小さくなる。

したがって従来の図６、図７、図８のような等価回路がインバータ回路に帰着されるヒステリシス入力回路は低電圧になるとヒステリシス幅が充分にとれないという問題点があった。

また、低電圧動作時において、少しでもヒステリシス幅を確保しようとして（β_Ｎ／β_Ｐ）を設定しようとすると、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要が生じ、その結果、大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。

また、図９の第４の従来例ではＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６のゲート電極には入力端子９２０は接続されていないので、図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。しかしながら、ヒステリシス幅を確保したい設計条件のもとでは第１のロジックレベルは事実上、Ｎ型ＭＯＳＦＥＴ９１２とＰ型ＭＯＳＦＥＴ９１５によって決まることになり、以下の問題が生ずる。図９においてＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１２のコンダクタンス定数をそれぞれβ_Ｐ、β_Ｎとし、またスレッショルド電圧をそれぞれＶ_ＴＰ、Ｖ_ＴＮとする。また電源電圧Ｖ_ＤＤ、基準の接地電位０、ロジックレベルをＶ_ＧＬとすると、このとき近似的に
Ｖ_ＩＬ ≒ （Ｖ_ＤＤ−Ｖ_ＴＰ）−（β_Ｎ／β_Ｐ）^１／２・（Ｖ_ＤＤ−Ｖ_ＴＮ）
となる。ここで（β_Ｐ／β_Ｎ）の値を０から無限大まで変化させると
−∞ ≦ Ｖ_ＩＬ ≦ Ｖ_ＤＤ−Ｖ_ＴＰ
の電源電位を越えての範囲まで設定できる。また、このとき仮に
（β_Ｎ／β_Ｐ）^１／２＝（Ｖ_ＤＤ−Ｖ_ＴＰ）／（Ｖ_ＤＤ−Ｖ_ＴＮ）
に設定すると
Ｖ_ＩＬ ≒ ０
となり、前述したインバータ回路のＶ_ＩＬの下限がＶ_ＴＮまでしかないのに比較して広がる方式である。しかし、このとき、第２のロジックレベルＶ_ＩＬを設定する条件として、
（β_Ｎ／β_Ｐ）^１／２と（Ｖ_ＤＤ−Ｖ_ＴＰ）／（Ｖ_ＤＤ−Ｖ_ＴＮ）との比の設定がポイントとなるが、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴといった性質の異なる間の設定となるので、製造上のバラツキも考慮すると限界ぎりぎりまでヒステリシスを伸ばすのはやや無理がある。また、−∞ ≦ Ｖ_ＩＬ ≦ Ｖ_ＤＤ−Ｖ_ＴＰの式からも解るようにあまり無理してＶ_ＩＬを低く設定して、量産製造時のバラツキでＶ_ＩＬが０を下回るようになると入力端子９２０の信号電位を電源電圧の範囲を振ってもラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。なお、第１のロジックレベルのＶ_ＩＨ設定時でも同様にヒステリシス幅を確保する為に無理をした設定をするとＶ_ＩＨがＶ_ＤＤを越え、ラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。

そこで本発明はこのような問題点を解決するもので、その目的とするところは
低電圧においても比較的に大きなヒステリシス幅を有するヒステリシス入力回路を提供することである。

また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。

また、ヒステリシス特性を決定する第１のロジックレベルと第２のロジックレベルを設定する際に、同じ型のＭＯＳＦＥＴどうしのβ比による設定となるようにして、限界ぎりぎりの設定を可能にし、大きなヒステリシス幅を確保し、かつ製造上のバラツキによる動作不能状況を生じさせないヒステリシス入力回路を提供することを目的とする。

本発明の高ヒステリシス幅入力回路は、入力信号によって制御される第１のインバータ回路と前の状態を記憶したラッチ回路によって制御されるＮ型ＭＯＳＦＥＴとによって高い方のロジックレベルＶ_ＩＨを持つ第１の入力回路と、入力信号によって制御される第２のインバータ回路と前の状態を記憶したラッチ回路によって制御されるＰ型ＭＯＳＦＥＴとによって低い方のロジックレベルＶ_ＩＬを持つ第２の入力回路と、前の状態を記憶しているラッチ回路からなることを特徴とする。

上記の構成によれば、ロジックレベルは入力信号によってのみ制御されるインバータ回路の（β_Ｎ／β_Ｐ）比だけではなく前の状態を記憶したラッチ回路の信号によってのみ制御されるＭＯＳＦＥＴのβ比との総合効果によって決定されるので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルを設定できる範囲が増す。またＮ型ＭＯＳＦＥＴを付加した第１の入力回路とＰ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、それぞれ独立に２つのロジックレベルを設定できるのでβ比の設定の自由度が増し、設計が容易になると同時にヒステリシス幅を大きく出来る。

また２つの入力回路とラッチ回路を設けたことにより、過渡状態においても不安定さが少なくなるという効果がある。

また、ロジックレベルを設定する主要素は同型どうしのＭＯＳＦＥＴのβ比、つまりは形状比となり、確実に条件設定ができるので、製造プロセス上での変動やバラツキの影響が少なくなるという効果がある。

またβ比の設定が同型のＭＯＳＦＥＴとなり、確実に設定されるので、設計と実際のプロセスによる差違によって永遠にラッチ状態に入り込むといった状況に落ち込む危険性が排除できるという効果がある。

また（β_Ｎ／β_Ｐ）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ面積の回路が実現する効果がある。

以上より、低電圧になってもヒステリシス幅の大きく、ノイズに強いヒステリシス入力回路を安定して提供できるという効果がある。

以下、本発明の実施形態を図面に基づいて説明する。

図１は本発明の第１の実施例を示す回路図である。図１において１１はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_ＤＤに接続されている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_ＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路２２を構成している。また１３はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_ＤＤに接続されている。１４はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_ＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路２３を構成している。１７、１８はＮＡＮＤ回路（非論理積回路）である。ＮＡＮＤ回路１７の出力はＮＡＮＤ回路１８の第２ゲートに入力し、ＮＡＮＤ回路１８の出力はＮＡＮＤ回路１７の第２ゲートに入力している。また、インバータ回路２２の出力はＮＡＮＤ回路１７の第１ゲートに入力している。１９はインバータ回路である。インバータ回路２３の出力はインバータ回路１９のゲートに入力し、インバータ回路１９の出力はＮＡＮＤ回路１８の第１ゲートに入力している。ＮＡＮＤ回路１７、１８およびインバータ回路１９によって図の破線２４に囲まれたラッチ回路を構成している。ラッチ回路２４の出力端子２１はＮＡＮＤ回路１８の出力に接続されている。１６はＮ型ＭＯＳＦＥＴであり、ドレイン電極は正極の電源＋Ｖ_ＤＤに接続され、ソース電極はインバータ回路２２の出力に接続され、ゲート電極はラッチ回路２４の出力端子２１に接続されている。１５はＰ型ＭＯＳＦＥＴであり、ドレイン電極は負極の電源−Ｖ_ＳＳに接続され、ソース電極はインバータ回路２３の出力に接続され、ゲート電極はラッチ回路２４の出力端子２１に接続されている。インバータ回路２２とインバータ回路２３のそれぞれの入力は互いに接続され、ヒステリシス入力回路としての入力端子２０となっている。

さて、入力端子２０が初め低電位であるとする。このときラッチ回路２４の出力２１は高電位であり、Ｎ型ＭＯＳＦＥＴ１６はオン（ＯＮ）、Ｐ型ＭＯＳＦＥＴ１５はオフ（ＯＦＦ）している。

つぎに入力端子２０の信号電位が除々に高くなっていくと、インバータ回路２２とインバータ回路２３の単独のロジックレベルがほぼ同レベルであった場合、インバータ回路２２にはＮ型ＭＯＳＦＥＴ１６がオンしていて出力が高電位を保とうとしていて、低電位になるのを阻害しているのに対し、インバータ回路２３に並列のＰ型ＭＯＳＦＥＴ１５はオフしているので作用していない。したがって、まずインバータ回路２３の出力が高電位から低電位に変わり、インバータ回路１９の出力は高電位となってＮＡＮＤ回路１８の第１ゲートに入力する。しかし、ＮＡＮＤ回路１７の出力は低電位であるのでＮＡＮＤ回路１８の出力は高電位のままでラッチ回路２４としての出力は変化しない。

そして更に入力端子２０の信号電位が高くなって行き、Ｎ型ＭＯＳＦＥＴ１２の駆動能力がＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１６の駆動能力の合計を上回ったとき、インバータ回路２２の出力は高電位から低電位に変わり、ＮＡＮＤ回路１７の出力は低電位から高電位に変わって、ＮＡＮＤ回路１８の第１ゲート、第２ゲートがともに高電位となるので、ＮＡＮＤ回路１８の出力は高電位から低電位に変わり、ラッチ回路２４の出力２１は高電位から低電位に変わる。これによりＮ型ＭＯＳＦＥＴ１６がオフし、またＰ型ＭＯＳＦＥＴ１５がオンする。

この結果、インバータ回路２２とＮ型ＭＯＳＦＥＴ１６から決まるロジックレベルは変化するとともに、インバータ回路２３とＰ型ＭＯＳＦＥＴ１５から決まるロジックレベルも変化する。

さて、つぎに入力端子２０の信号電位が高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１６がオフ状態であって、Ｐ型ＭＯＳＦＥＴ１５がオン状態であるため、まずインバータ回路２２の出力が低電位から高電位に変わるがＮＡＮＤ回路１８の出力は低電位であるのでＮＡＮＤ回路１７の出力は高電位のまま変わらず、ラッチ回路２４としての出力は変化しない。そして更に入力端子２０の信号電位が低くなって行き、Ｐ型ＭＯＳＦＥＴ１５の駆動能力がＮ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１５の駆動能力の合計を上回ったとき、インバータ回路２３の出力は低電位から高電位に変わり、インバータ回路１５を経て、ＮＡＮＤ１８の第１ゲートに低電位が入力するので、ＮＡＮＤ回路１８の出力は高電位となって、ラッチ回路２４の出力２１は低電位から高電位に変わり、Ｎ型ＭＯＳＦＥＴ１６がオンし、またＰ型ＭＯＳＦＥＴ１５がオフする。この結果、インバータ回路２２とＮ型ＭＯＳＦＥＴ１６から決まるロジックレベルは再度変化するとともに、インバータ回路２３とＰ型ＭＯＳＦＥＴ１５から決まるロジックレベルも再び変化する。このＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１５のオン、オフによる相違分がヒステリシスを生じる要因である。

さて、Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２と１６のそれぞれのコンダクタンス定数をβ_Ｐ、β_Ｎ１、β_ＮＳとし、またそれぞれのスレッショルド電圧をＶ_ＴＰ、Ｖ_ＴＮ、Ｖ_ＴＮとし、また電源電圧をＶ_ＤＤ、基準の接地電位を０とする。Ｎ型ＭＯＳＦＥＴ１６のゲート電極は高電位（Ｖ_ＤＤ）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２・Ｖ_ＤＤ）になっているときの、前記３個のＭＯＳＦＥＴによるロジックレベルＶ_ＧＬは以下に示す方程式１を満たす。

１／２・β_Ｐ（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＋１／２・β_ＮＳ（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２
＝１／２・β_Ｎ１（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
が成立ち、ロックレベルＶ_ＧＬ（Ｖ_ＩＨ）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式２
Ｖ_ＤＤ−Ｖ_ＴＰ＜Ｖ_ＧＬ＜Ｖ_ＤＤ
とすると、Ｐ型ＭＯＳＦＥＴ１１はオフする領域に入り、
１／２・β_ＮＳ（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２＝１／２・β_Ｎ１（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
となり、これを解くと、以下の方程式３が得られる。

Ｖ_ＧＬ＝Ｖ_ＴＮ＋（β_ＮＳ／β_Ｎ１）^１／２・（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）
前記方程式３を前記条件式２に代入して解くと、以下の条件式４が得られる。
（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２＜（β_ＮＳ／β_Ｎ１）
かつ、
（β_ＮＳ／β_Ｎ１）＜（Ｖ_ＤＤ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２
ここで、
（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２＜（β_ＮＳ／β_Ｎ１）
であることによりヒステリシス幅を大きく確保でき、以下の条件式５
（β_ＮＳ／β_Ｎ１）＜（Ｖ_ＤＤ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２
であればロジックレベルＶ_ＩＨを電源電圧Ｖ_ＤＤの範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
条件式５の不等式の右辺をＦ５と表現すると、
Ｆ５＝（Ｖ_ＤＤ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２
は現実的な０＜Ｖ_ＴＮ＜１／２・Ｖ_ＤＤのでは、
４＜Ｆ５＜ ∞
の範囲の値をなる。
また、条件式４の不等式の左辺をＦ４と表現すると、
Ｆ４＝（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＮ）^２
は、現実的な
０＜Ｖ_ＴＮ＜１／２・Ｖ_ＤＤおよび、０＜Ｖ_ＴＰ＜１／２・Ｖ_ＤＤ
のでは
１＜Ｆ４＜４
の範囲となる。

以上より、（β_ＮＳ／β_Ｎ１）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（β_ＮＳ／β_Ｎ１）を１程度、あるいはそれ以下に設定すればよいことも解る。

さて、（β_ＮＳ／β_Ｎ１）を１〜４程度、あるいは１程度に設定することはＮ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＮ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１２のトランジスタのチャネル長を同じとすればＮ型ＭＯＳＦＥＴ１６のトランジスタ幅をＮ型ＭＯＳＦＥＴ１２のトランジスタ幅を前記比率に設定すればよい。

なお、前記方程式１
１／２・β_Ｐ（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＋１／２・β_ＮＳ（Ｖ_ＤＤ−Ｖ_ＴＮ）^２
＝１／２・β_Ｎ１（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
において、ラッチ回路２４の信号により、Ｎ型ＭＯＳＦＥＴ１６がオフしている場合には、
１／２・β_Ｐ（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_Ｎ１（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
となって、通常のインバータのロジックレベル
Ｖ_ＧＬ＝｛Ｖ_ＤＤ−Ｖ_ＴＰ＋（β_Ｎ１／β_Ｐ）^１／２・Ｖ_ＴＮ｝／｛１＋（β_Ｎ１／β_Ｐ）^１／２｝
となり、β_Ｎ１≒β_Ｐ、かつ、Ｖ_ＴＰ≒Ｖ_ＴＮであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
さて、次にＰ型ＭＯＳＦＥＴ１３と１５、Ｎ型ＭＯＳＦＥＴ１４それぞれのコンダクタンス定数をβ_Ｐ１、β_ＰＳ、β_Ｎとし、またそれぞれのスレッショルド電圧をＶ_ＴＰ、Ｖ_ＴＰ、Ｖ_ＴＮとし、また電源電圧をＶ_ＤＤ、基準の接地電位を０とする。Ｐ型ＭＯＳＦＥＴ１５のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２・Ｖ_ＤＤ）になっているときの、前記３個のＭＯＳＦＥＴによるロジックレベルＶ_ＧＬは以下に示す方程式６を満たす。

１／２・β_Ｐ１（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_Ｎ（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
＋１／２・β_ＰＳ（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２
が成立ち、ロックレベルＶ_ＧＬ（Ｖ_ＩＬ）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式７
０＜Ｖ_ＧＬ＜Ｖ_ＴＮ
とするとＮ型ＭＯＳＦＥＴ１４はオフする領域に入り、
１／２・β_Ｐ１（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_ＰＳ（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２
となり、これを解くと、以下の方程式８が得られる。

Ｖ_ＧＬ＝（Ｖ_ＤＤ−Ｖ_ＴＰ）−（β_ＰＳ／β_Ｐ１）^１／２・（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）
前記方程式８を前記条件式７に代入して解くと、以下の条件式９が得られる。
（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２＜（β_ＰＳ／β_Ｐ１）
かつ、
（β_ＰＳ／β_Ｐ１）＜（Ｖ_ＤＤ−Ｖ_ＴＰ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２
ここで、
（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２＜（β_ＰＳ／β_Ｐ）
であることによりヒステリシス幅を大きく確保でき、以下の条件式１０
（β_ＰＳ／β_Ｐ１）＜（Ｖ_ＤＤ−Ｖ_ＴＰ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２
であればロジックレベルＶ_ＩＬを電源電圧０の範囲内でラッチ回路でロックしたことによる動作の回復不能に陥ることはない。

また、条件式１０の不等式の右辺をＦ１０と表現すると、
Ｆ１０＝（Ｖ_ＤＤ−Ｖ_ＴＰ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２
は現実的な０＜Ｖ_ＴＰ＜１／２・Ｖ_ＤＤのでは、
４＜Ｆ１０＜ ∞
の範囲の値をなる。

また、条件式９の不等式の左辺をＦ９と表現すると、
Ｆ９＝（Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ）^２／（１／２・Ｖ_ＤＤ−Ｖ_ＴＰ）^２
は、現実的な
０＜Ｖ_ＴＰ＜１／２・Ｖ_ＤＤおよび、０＜Ｖ_ＴＮ＜１／２・Ｖ_ＤＤ
のでは
１＜Ｆ９＜４
の範囲となる。

以上より、（β_ＰＳ／β_Ｐ１）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（β_ＰＳ／β_Ｐ１）を１程度、あるいはそれ以下に設定すればよいことも解る。

さて、（β_ＰＳ／β_Ｐ１）を１〜４程度、あるいは１程度に設定することはＰ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＰ型ＭＯＳＦＥＴ１５とＰ型ＭＯＳＦＥＴ１３のトランジスタのチャネル長を同じとすればＰ型ＭＯＳＦＥＴ１５のトランジスタ幅をＰ型ＭＯＳＦＥＴ１３のトランジスタ幅を前記比率に設定すればよい。

なお、前記方程式６
１／２・β_Ｐ１（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_Ｎ（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
＋１／２・β_ＰＳ（Ｖ_ＤＤ−Ｖ_ＴＰ）^２
において、ラッチ回路２４の信号により、Ｐ型ＭＯＳＦＥＴ１６がオフしている場合には、
１／２・β_Ｐ１（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_Ｎ（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
となって、通常のインバータのロジックレベル
Ｖ_ＧＬ＝｛Ｖ_ＤＤ−Ｖ_ＴＰ＋（β_Ｎ／β_Ｐ１）^１／２・Ｖ_ＴＮ｝／｛１＋（β_Ｎ／β_Ｐ１）^１／２｝
となり、β_Ｎ≒β_Ｐ１、かつ、Ｖ_ＴＰ≒Ｖ_ＴＮであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。

さて、以上のＮ型ＭＯＳＦＥＴ１２、１６およびＰ型ＭＯＳＦＥＴ１１間のコンダクタンス定数β比の設定、およびＰ型ＭＯＳＦＥＴ１３、１５およびＮ型ＭＯＳＦＥＴ１４間のコンダクタンス定数β比の設定はほぼ１〜４に近いものであり、従来のように極端に大きい値や、小さな値を用いる必要がない。したがって、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。

なお、以上によりＶ_ＩＬがＶ_ＴＮより低く、またＶ_ＩＨが（Ｖ_ＤＤ−Ｖ_ＴＰ）より高い値を持った様子を図示したのが図３である。図３では図４より、大きなヒステリシス幅が確保されていることが解る。

本発明は前述の実施例の形態に限定されるものではない。例えば図１ではＮＡＮＤ回路１７、１８およびインバータ回路１５からなるラッチ回路２４の例を示したが、これは単なる一例であって図２に示すようなＮＯＲ回路２５、２６とインバータ回路２７によるラッチ回路２８でもよい。

また、条件式５の（β_ＮＳ／β_Ｎ１）や条件式１０の（β_ＰＳ／β_Ｐ１）の設定において、ＭＯＳＦＥＴのトランジスタのチャネル幅を変えることによって設定する方法を説明したが、トランジスタのチャネル長を変更する方法でもよい。なお、チャネル幅の場合は大きくすればβは大きくなるが、チャネル長の場合は大きくすればβは小さくなる。

また、ヒステリシス幅を大きくとる為に主眼をおいた設定をしたが、ヒステリシス幅が前記方法で得られるまで必要としない場合や、電源電圧を越えたロジックレベルを設定する場合には前記条件式に必ずしも拘る必要はない。その場合においても図１の本発明の回路であればＭＯＳＦＥＴのβ比の設定が容易になり、効率的なレイアウトパターン設計や応答速度の確保に効果があって適用できる。

本発明の第１の実施例を示す回路図である。本発明の中に用いるラッチ回路の第２の実施例を示す回路図である。本発明の回路のヒステリシスを持つ様子を図示した電気特性図である。従来の回路のヒステリシスを持つ様子を図示した電気特性図である。本発明の回路および従来回路において用いるインバータ回路の構成を示す回路図である。従来のヒステリシス入力回路の第１の例を示す回路図である。従来のヒステリシス入力回路の第２の例を示す回路図である。従来のヒステリシス入力回路の第３の例を示す回路図である。従来のヒステリシス入力回路の第４の例を示す回路図である。

符号の説明

１１、１３、１５、５０１、６０１、６０３、６０５、７０１、７０３、７０５、８０１、８０３、８０５、９１１、９１３、９１５・・・Ｐ型ＭＯＳＦＥＴ
１２、１４、１６、５０２、６０２、６０４、６０６、７０２、７０４、７０６、８０２、８０４、８０６、９１２、９１４、９１６・・・Ｎ型ＭＯＳＦＥＴ
１７、１８、９１７、９１８・・・ＮＡＮＤ回路
１９、２２、２３、２７、６０７、７０７、８０７、９１９、９２２、９２３・・・インバータ回路
２０、５１０、６１０、７１０、８１０、９２０・・・入力端子
２１、２９、５１１、６１１、７１１、８１１、９２１・・・出力端子
２４、２８、９２４・・・ラッチ回路
２５、２６・・・ＮＯＲ回路

Claims

絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置のヒステリシス入力回路において、
ソース電極が正極の電源＋Ｖ_ＤＤに接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−Ｖ_ＳＳに接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が正極の電源＋Ｖ_ＤＤに接続された第２のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−Ｖ_ＳＳに接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第２のインバータ回路と、
ドレイン電極が正極の電源＋Ｖ_ＤＤに接続され、ソース電極は前記第１のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
ドレイン電極が負極の電源−Ｖ_ＳＳに接続され、ソース電極は前記第２のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
前記第１のインバータ回路と第２のインバータ回路の出力信号を入力し、前記第１、第２のインバータ回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に第１、第２のインバータ回路の出力がともに変化するまで前の状態を記憶しておくラッチ回路からなり、
前記ラッチ回路の出力信号は前記第３のＮ型ＭＯＳＦＥＴのゲート電極と、前記第３のＰ型ＭＯＳＦＥＴのゲート電極とに接続され、かつヒステリシス入力回路としての出力端子となり、
前記第１のインバータ回路と第２のインバータ回路の各入力端子は互いに接続され、かつヒステリシス入力回路の入力端子となっていることを特徴とする高ヒステリシス幅入力回路。
請求項１記載の第１、第３のＮ型ＭＯＳＦＥＴおよび第１、第３のＰ型ＭＯＳＦＥＴにおいて、第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βの１倍から４倍であり、かつ第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第１のＰ型ＭＯＳＦＥＴのコンダクタンス定数βの１倍から４倍であることを特徴とする高ヒステリシス幅入力回路。
請求項１記載の第１、第３のＮ型ＭＯＳＦＥＴおよび第１、第３のＰ型ＭＯＳＦＥＴにおいて、第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第１のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きいことを特徴とする高ヒステリシス幅入力回路。