KR20100094956A

KR20100094956A - 출력 버퍼 회로

Info

Publication number: KR20100094956A
Application number: KR1020100014596A
Authority: KR
Inventors: 유타카 사토
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-19
Filing date: 2010-02-18
Publication date: 2010-08-27
Also published as: TW201108616A; JP2010193246A; US20100207595A1; CN101847990A

Abstract

출력 버퍼 회로의 출력 노이즈를 저감하고, 또한, 응답 속도를 빠르게 한다.
출력 전압 VOUT가 접지 전압 VSS로부터 NOR의 반전 전압 VL로 변화하는 경우, 및, 전원 전압 VDD로부터 NAND의 반전 전압 VH로 변화하는 경우, 2개의 MOS 트랜지스터의 양쪽이 출력 전압 VOUT를 제어하므로, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 출력 버퍼 회로의 응답 속도가 빨라진다. 또, 출력 전압 VOUT가 전압(VDD/2) 부근에서 변화하는 상기 이외의 경우, 1개의 MOS 트랜지스터만이 출력 전압 VOUT를 제어하므로, 출력 전압 VOUT의 슬루 레이트가 완만해진다. 따라서, 출력 버퍼 회로의 응답 속도가 늦어지므로, 출력 노이즈가 저감한다.

Description

출력 버퍼 회로 {OUTPUT BUFFER CIRCUIT}

본 발명은, 출력 단자의 출력 전압의 슬루 레이트를 조정하는 출력 버퍼 회로에 관한 것이다.

현재, 반도체 집적 회로에 있어서, 어느 회로의 출력 전압을 후단의 회로의 입력 단자에 원하는 특성으로 출력하기 위한 출력 버퍼 회로가 자주 사용된다.

이 출력 버퍼 회로에서는, 출력 노이즈가 저감됨으로써, 후단의 회로가 오동작하지 않는 것이 요구되고 있다.

종래의 출력 버퍼 회로에 대해 설명한다.

도 8은, 종래의 출력 버퍼 회로를 나타내는 도면이다. 도 9는, 종래의 출력 전압을 나타내는 타임 차트이다.

종래의 출력 버퍼 회로에서는, PMOS(81), NMOS(82)의 출력 전압 VOUT의 슬루 레이트를 완만하게 함으로써 출력 노이즈를 저감하고 있다. 그 때문에, 인버터(73, 74)의 구동 능력을 낮게 설정함으로써, 소전류로 PMOS(81), NMOS(82)를 구동하도록 구성되어 있다.

구체적으로는, 인버터(73) 및 인버터(75)를, 통상의 논리 회로보다 낮은 드라이브 능력을 가짐으로써, 또는, 작은 사이즈의 트랜지스터로 구성하고 있다.

이와 같이 구성된 종래의 출력 버퍼에서는, 입력 전압 VIN가 하이가 될 때, 인버터(71)의 출력 전압이 로가 되고, 인버터(72) 및 인버터(74)의 출력 전압이 하이가 되며, 인버터(73) 및 인버터(75)의 출력 전압이 로가 되어, PMOS(81)가 온하고, NMOS(82)가 오프하여, 출력 전압 VOUT는 하이가 된다.

이 때, 인버터(73)의 구동 능력은 낮게 회로 설계되어 있으므로, 인버터(73)로부터 PMOS(81)의 게이트로의 구동 전류가 작기 때문에, PMOS(81)의 게이트 전압의 변화량이 작아진다.

이 때문에, PMOS(81)의 출력 전류의 변화량도 작아진다.

즉, 구동 능력이 높은 인버터(73, 74)를 이용했을 경우, 출력 전압 VOUT의 슬루 레이트는 도 9의 점선으로 표시하는 바와 같이 기간 t10~t11에서 가파르게 되는 것에 대해서, 인버터(73, 74)의 구동 능력을 낮게 함으로써, 도 9의 실선으로 표시하는 바와 같이 기간 t10~t12에서 완만하게 되며, 그 결과 출력 노이즈가 저감한다.

또한, 입력 전압 VIN이 로가 될 때도 마찬가지이다(예를 들면, 특허 문헌 1 참조).

일본국 특허공개 평11－145806호 공보

그러나, 종래의 기술에서는, 출력 노이즈는 저감하지만, PMOS(81)의 출력 전류의 변화량이 적고, 출력 전압 VOUT의 슬루 레이트가 완만하게 되므로, 출력 버퍼 회로의 응답 속도가 늦어진다.

본 발명은, 상기 과제를 감안하여 이루어지며, 출력 노이즈를 저감할 수 있고, 또한, 응답 속도의 지연을 억제한 출력 버퍼 회로를 제공하는 것을 목적으로 한다.

(1) 청구항 1 기재의 발명에서는, 출력 단자의 출력 전압의 슬루 레이트를 조정하는 출력 버퍼 회로에 있어서, 전원 단자로부터 상기 출력 단자에 전류를 공급하는 복수개의 제1 트랜지스터와, 상기 출력 단자로부터 접지 단자에 전류를 공급하는 복수개의 제2 트랜지스터와, 입력 전압이 입력되고 상기 출력 전압을 출력하도록 상기 제1 및 상기 제2 트랜지스터를 제어하는 제어 회로를 구비하고, 상기 제어 회로는, 상기 제1 트랜지스터 및 제2 트랜지스터를 구동 제어하는 소정 이하의 구동 능력을 가지는 논리 회로에 의해, 상기 출력 전압이 상기 전원 전압의 1/2배를 포함하지 않는 소정 범위에서 변화하는 경우, 소정 수(2 이상)의 상기 제1 트랜지스터 또는 상기 제2 트랜지스터를 온시키고, 상기 출력 전압이 상기 소정 범위 이외에서 변화하는 경우, 상기 소정 수보다 적은 수의 상기 제1 트랜지스터 또는 상기 제2 트랜지스터를 온시키는 것을 특징으로 하는 출력 버퍼 회로를 제공한다.

(2) 청구항 2 기재의 발명에서는, 상기 제어 회로는, 상기 전원 전압의 1/2배와 상이한 반전 전압을 가지는 제2 논리 회로를 구비하며, 상기 출력 전압과 상기 반전 전압의 대소 관계에 의해, 상기 출력 전압이 상기 소정 범위인지 상기 소정 범위 이외인지에 따른 수의 상기 제1 트랜지스터 또는 제2 트랜지스터를 온시키는 것을 특징으로 하는 청구항 1 기재의 출력 버퍼 회로를 제공한다.

(3) 청구항 3 기재의 발명에서는, 상기 제2 논리 회로는, 상기 전원 전압이 낮아지면, 상기 반전 전압이 상기 전원 전압의 1/2배에 가까워지는 특성을 가지는 것을 특징으로 하는 청구항 2 기재의 출력 버퍼 회로를 제공한다.

(4) 청구항 4 기재의 발명에서는, 상기 제어 회로는, 상기 전원 전압의 변동을 허용할 수 있는 전원 전압 변동 범위에 있어서 상기 전원 전압의 1/2배보다 항상 낮은 제1 반전 전압, 및/또는, 상기 전원 전압의 1/2배보다 항상 높은 제2 반전 전압을 가지는 제3 논리 회로를 구비하고, 상기 출력 전압과 상기 제1 반전 전압의 대소 관계 및/또는 상기 출력 전압과 상기 제2 반전 전압의 대소 관계에 의해, 상기 출력 전압이 상기 소정 범위인지 상기 소정 범위 이외인지에 따른 수의 상기 제1 트랜지스터 또는 제2 트랜지스터를 온시키는 것을 특징으로 하는 청구항 1 기재의 출력 버퍼 회로를 제공한다.

(5) 청구항 5 기재의 발명에서는, 상기 제3 논리 회로는, 상기 전원 전압이 낮아지면, 상기 제1 및 상기 제2 반전 전압이 상기 전원 전압의 1/2배에 가까워지는 특성을 가지는 것을 특징으로 하는 청구항 4 기재의 출력 버퍼 회로를 제공한다.

본 발명에서는, 출력 노이즈가 발생하기 쉬운 전원 전압의 1／2배를 포함하는 범위(소정 범위 이외)에서는, 소정 이하의 구동 능력을 가지는 논리 회로를 사용해, 소정 수보다 적은 수의 제1 트랜지스터 또는 제2 트랜지스터를 온으로 하므로, 출력 전압의 슬루 레이트가 완만하게 되고, 출력 노이즈를 저감할 수 있다.

한편, 출력 노이즈에 영향이 적은 전원 전압의 1/2배를 포함하지 않는 소정 범위에서는, 소정 이하의 구동 능력을 가지는 논리 회로를 사용해도, 소정 수(2 이상)의 제1 트랜지스터 또는 제2 트랜지스터를 온으로 하므로, 출력 전압의 슬루 레이트가 가파르게 되며, 출력 버퍼 회로의 응답 속도가 늦어지는 것이 억제된다.

도 1은 제1 실시 형태의 출력 버퍼 회로를 나타내는 도면이다.
도 2는 제1 실시 형태의 출력 버퍼 회로의 반전 전압을 나타내는 도면이다.
도 3은 제1 실시 형태의 출력 버퍼 회로의 출력 전압을 나타내는 타임 차트이다.
도 4는 전원 전압이 높은 경우와 낮은 경우의 출력 전압을 나타내는 타임 차트이다.
도 5는 제2 실시 형태의 출력 버퍼 회로를 나타내는 도면이다.
도 6은 제2 실시 형태의 출력 버퍼 회로의 반전 전압을 나타내는 도면이다.
도 7은 제2 실시 형태의 출력 버퍼 회로의 출력 전압을 나타내는 타임 차트이다.
도 8은 종래의 출력 버퍼 회로를 나타내는 도면이다.
도 9는 종래의 출력 전압을 나타내는 타임 차트이다.

이하, 본 발명의 실시 형태를, 도면을 참조해 설명한다.

(1) 실시 형태의 개요

본 실시 형태의 출력 버퍼 회로에서는, 종래 기술과 마찬가지로, 출력단의 트랜지스터를 구동하는 논리 회로의 구동 능력을 통상의 논리 회로의 구동 능력보다 낮게 회로 설계함으로써, 논리 회로로부터 출력단의 트랜지스터의 게이트로의 구동 전류를 작게 하고, 출력단의 트랜지스터의 게이트 전압의 변화량이 적어지도록 한다. 따라서, 출력단의 트랜지스터의 출력 전류의 변화량도 적으며, 출력단의 트랜지스터의 출력 전압의 슬루 레이트는 완만하게 되므로, 출력 노이즈가 저감된다.

그 한편으로, 출력 전압이 변화하는 전체범위에 대해서, 출력단의 트랜지스터의 출력 전압의 슬루 레이트를 완만하게 하면, 출력 버퍼 회로의 응답 속도의 지연이 문제가 된다.

따라서 본 실시 형태에서는, 출력 노이즈의 원인이 되는 것이 전원 전압의 1/2배의 근방 범위(소정 범위 이외)인 것에 착안하여, 이 근방 범위에서는 출력 전압의 슬루 레이트를 완만하게 하고, 소정 범위(근방 범위 이외)에서는 슬루 레이트를 가파르게 한다.

구체적으로는, 근방 범위에서 온하는 출력단의 트랜지스터의 수보다, 소정 범위(근방 범위 외)에서 온하는 출력단의 트랜지스터의 수를 많게 함으로써, 소정 범위에서의 슬루 레이트를 가파르게 하며, 응답 속도의 지연을 억제하고 있다.

(2) 실시 형태의 상세

〈제1 실시 형태〉

우선, 출력 버퍼 회로의 구성에 대해 설명한다.

도 1은, 출력 버퍼 회로를 나타내는 도면이다. 도 2는, 반전 전압을 나타내는 도면이다.

출력 버퍼 회로는, 제어 회로(10), 제1 트랜지스터로서 기능하는 PMOS 트랜지스터(PMOS)(31~32), 및 제2 트랜지스터로서 기능하는 NMOS 트랜지스터(NMOS)(33~34)를 구비한다.

제어 회로(10)는, 인버터(11~17), NOR(18) 및 NAND(19)를 가진다. 또, 출력 버퍼 회로에 입력하는 전압은 입력 전압 VIN이며, 출력 버퍼 회로로부터 출력하는 전압은 출력 전압 VOUT이고, 인버터(13~14)와 인버터(17)와 인버터(15)의 출력 전압은 각각 전압 S1~S4이며, 인버터(11)의 출력 전압은 전압 S5이다.

본 실시 형태의 인버터(13, 14, 15, 17)는 소정 이하의 구동 능력을 가지는 논리 회로로서 기능하고, NOR(18)과 NAND(19)는 전원 전압의 1/2배와 상이한 반전 전압을 가지는 제2 논리 회로로서 기능한다.

제어 회로(10)의 제1 입력 단자 in1은, 출력 버퍼 회로의 입력 단자에 접속하고, 제2 입력 단자 in2는, 출력 버퍼 회로의 출력 단자에 접속하며, 제1 출력 단자 out1은, PMOS(31)의 게이트에 접속하고, 제2 출력 단자 out2는, PMOS(32)의 게이트에 접속하며, 제3 출력 단자 out3은, NMOS(33)의 게이트에 접속하고, 제4 출력 단자 out4는, NMOS(34)의 게이트에 접속한다. PMOS(31)의 소스는, 전원 단자에 접속하고, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다. PMOS(32)의 소스는, 전원 단자에 접속하고, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다. NMOS(33)의 소스는, 접지 단자에 접속하고, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다. NMOS(34)의 소스는, 접지 단자에 접속하며, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다.

인버터(11)의 입력 단자는, 출력 버퍼 회로의 입력 단자에 접속하고, 출력 단자는, 인버터(12)의 입력 단자와 NOR(18)의 제1 입력 단자와 NAND(19)의 제1 입력 단자와 인버터(16)의 입력 단자에 접속한다. 인버터(13)의 입력 단자는, 인버터(12)의 출력 단자에 접속하고, 출력 단자는, PMOS(31)의 게이트에 접속한다. 인버터(14)의 입력 단자는, NOR(18)의 출력 단자에 접속하며, 출력 단자는, PMOS(32)의 게이트에 접속한다. 인버터(17)의 입력 단자는, 인버터(16)의 출력 단자에 접속하고, 출력 단자는, NMOS(33)의 게이트에 접속한다. 인버터(15)의 입력 단자는, NAND(19)의 출력 단자에 접속하고, 출력 단자는, NMOS(34)의 게이트에 접속한다. 출력 버퍼 회로의 출력 단자는, NOR(18) 및 NAND(19)의 제2 입력 단자에 접속한다.

인버터(13~15) 및 인버터(17)의 구동 능력은, 통상의 논리 회로의 구동 능력보다 낮다. 구체적으로는, 인버터(13~15) 및 인버터(17)를, 소정값보다 적은 전류를 출력하도록, 예를 들면 작은 사이즈의 트랜지스터로 구성한다.

도 2에 나타내는 바와 같이, NOR(18)의 반전 전압 VL은, NOR(18) 내부의 PMOS(도시하지 않음) 및 NMOS(도시하지 않음)의 구동 능력을 미리 적절히 조정함으로써, 전원 전압 VDD의 변동을 허용할 수 있는 전원 전압 변동 범위에 있어서, 통상의 논리 회로의 반전 전압(VDD/2)보다 항상 낮아지는 특성을 가진다. 즉, NOR(18)은, 반전 전압 VL이 전원 전압 변동에 의한 최저의 전압(VDD/2)보다 낮아지는 특성을 가진다.

또, NOR(18)은, 전원 전압 VDD가 낮아지면, NOR(18)의 반전 전압 VL이 높아져 전압(VDD/2)에 가까워지는 특성을 가진다.

NAND(19)의 반전 전압 VH는, NAND(19) 내부의 PMOS(도시하지 않음) 및 NMOS(도시하지 않음)의 구동 능력을 미리 적절히 조정함으로써, 전원 전압 VDD의 변동을 허용할 수 있는 전원 전압 변동 범위에 있어서, 통상의 논리 회로의 반전 전압(VDD/2)보다 항상 높아지는 특성을 가진다. 즉, NAND(19)는, 반전 전압 VH가 전원 전압 변동에 의한 최고의 전압(VDD/2)보다 높아지는 특성을 가진다.

또, NAND(19)는, 전원 전압 VDD가 낮아지면, NAND(19)의 반전 전압 VH가 낮아져 전압(VDD/2)에 가까워지는 특성을 가진다.

이와 같이, 제2 논리 회로로서 기능하는 NOR(18)과 NAND(19)는, 전원 전압이 낮아지면, 반전 전압 VL, VH가 전원 전압의 1/2배에 가까워지는 특성을 가진다.

이것에 의해, 도 4에서 후술하는 바와 같이, 전원 전압이 낮은 경우에, 출력 전압의 슬루 레이트를 완만하게 하는 1/2 전원 전압 근방 범위(소정 범위 이외)를 좁게 하여, 슬루 레이트를 가파르게 하는 소정 범위를 넓게 할 수 있다. 그 결과 저전원 전압시에 있어서의 응답 속도의 지연에 대한 억제 효과를 크게 할 수 있다.

또한, 전원 전압이 낮은 경우에는, 출력 전압의 슬루 레이트가 완만하게 되어 있으므로, 1/2 전원 전압 근방 범위를 좁게 하여도, 출력 노이즈는 유효하게 저감된다.

PMOS(31~32)는, 전원 단자로부터 출력 버퍼 회로의 출력 단자에 전류를 공급한다. NMOS(33~34)는, 출력 버퍼 회로의 출력 단자로부터 접지 단자에 전류를 공급한다.

제어 회로(10)는, 입력 전압 VIN이 입력되고 출력 전압 VOUT를 출력하도록 PMOS(31~32) 및 NMOS(33~34)의 온, 오프를 제어한다.

제어 회로(10)는, 출력 전압 VOUT와, NOR(18)의 반전 전압 VL 및 NAND(19)의 반전 전압 VH의 대소 관계에 의해, 출력 전압 VOUT가 소정 범위에서 변화하는지 여부를 판정한다. 출력 전압 VOUT가 소정 범위에서 변화하는 경우, 제어 회로(10)는 PMOS(31~32)의 양쪽, 또는 NMOS(33~34)의 양쪽을 온시킴으로써, 출력 전압 VOUT의 슬루 레이트를 가파르게 한다.

또, 출력 전압 VOUT가 소정 범위 이외에서 전압(VDD/2) 부근에서 변화하는 경우, 제어 회로(10)는 PMOS(31)만, 또는 NMOS(33)만을 온시킴으로써, 소정 구동 능력 이하의 인버터(13, 17)를 사용해 완만하게 한 출력 전압 VOUT의 슬루 레이트를 유지한다.

다음으로, 출력 버퍼 회로의 동작에 대해 설명한다.

도 3은, 출력 전압을 나타내는 타임 차트이다.

기간 t0~t1에 있어서, 입력 전압 VIN이 하이가 되고, 전압 S1 및 전압 S3이 로가 된다. 따라서, PMOS(31)가 온하며, NMOS(33)가 오프한다.

여기서, 인버터(13)의 구동 능력은 통상의 논리 회로의 구동 능력보다 낮게 회로 설계되어 있으므로, 인버터(13)로부터 PMOS(31)의 게이트로의 구동 전류가 적고, PMOS(31)의 게이트 전압의 변화량이 적다. 따라서, PMOS(31)의 출력 전류의 변화량도 적으며, PMOS(31)에 제어되는 출력 전압 VOUT의 슬루 레이트는 완만해지므로, 출력 노이즈가 저감한다. 또, 인버터(14) 및 PMOS(32)에 대해서도 마찬가지이며, 인버터(17) 및 NMOS(33)에 대해서도 마찬가지이고, 인버터(15) 및 NMOS(34)에 대해서도 마찬가지이다.

출력 전압 VOUT는, 로로부터 높아져 있지만, NOR(18)의 반전 전압 VL보다 낮기 때문에, NOR(18) 및 NAND(19)에 대해서 로이다. 따라서, NOR(18)에 있어서 출력 전압 VOUT가 로이며 전압 S5도 로이므로, 전압 S2도 로가 되어, PMOS(32)가 온한다. 또, NAND(19)에 있어서 출력 전압 VOUT가 로이므로, 전압 S4도 로가 되어, NMOS(34)가 오프한다.

즉, 이 때, PMOS(31~32)의 양쪽이 온하여, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 2개의 PMOS가 출력 전압 VOUT를 제어하므로, 출력 버퍼 회로의 응답 속도가 빨라진다.

기간 t1~t2에 있어서, 출력 전압 VOUT는, NOR(18)의 반전 전압 VL보다 높으므로, NOR(18)에 대해서 하이이다. 따라서, NOR(18)에 있어서 출력 전압 VOUT가 하이이므로, 전압 S2가 하이가 되며, PMOS(32)가 오프한다.

즉, 이 때, 제어 회로(10)는, 제2 입력 단자 in2의 출력 전압 VOUT를 감시하고, 출력 전압 VOUT가 NOR(18)의 반전 전압 VL보다 높은지 여부를 판정한다. 출력 전압 VOUT가 NOR(18)의 반전 전압 VL보다 높아지면, PMOS(31)만이 온하고, 출력 전압 VOUT의 슬루 레이트가 완만해진다. 따라서, 1개의 PMOS가 출력 전압 VOUT를 제어하므로, 출력 버퍼 회로의 응답 속도가 늦어진다. 따라서, 출력 전압 VOUT가 전압(VDD/2) 부근에서 변화할 때가 출력 노이즈의 발생이 가장 염려되는 때이지만, 이 때에 출력 버퍼 회로의 응답 속도가 늦어지므로, 출력 노이즈가 저감한다.

기간 t2~t3에 있어서, 입력 전압 VIN이 하이인 기간에 따라, 출력 전압 VOUT도 하이이다.

기간 t3~t4에 있어서, 입력 전압 VIN이 로가 되고, 전압 S1 및 전압 S3이 하이가 된다. 따라서, PMOS(31)가 오프하고, NMOS(33)가 온한다.

출력 전압 VOUT는, 하이로부터 낮아져 있지만, NAND(19)의 반전 전압 VH보다 높기 때문에, NOR(18) 및 NAND(19)에 대해서 하이이다. 따라서, NOR(18)에 있어서 출력 전압 VOUT가 하이이므로, 전압 S2도 하이가 되며, PMOS(32)가 오프한다. 또, NAND(19)에 있어서 출력 전압 VOUT가 하이이고 전압 S5도 하이이므로, 전압 S4도 하이가 되고, NMOS(34)가 온한다.

즉, 이 때, NMOS(33~34)의 양쪽이 온하여, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 2개의 NMOS가 출력 전압 VOUT를 제어하므로, 출력 버퍼 회로의 응답 속도가 빨라진다.

기간 t4~t5에 있어서, 출력 전압 VOUT는, NAND(19)의 반전 전압 VH보다 낮기 때문에, NAND(19)에 대해서 로이다. 따라서, NAND(19)에 있어서 출력 전압 VOUT가 로이므로, 전압 S4는 로가 되고, NMOS(34)가 오프한다.

즉, 이 때, 제어 회로(10)는, 제2 입력 단자 in2의 출력 전압 VOUT를 감시하여, 출력 전압 VOUT가 NAND(19)의 반전 전압 VH보다 낮은지 여부를 판정한다. 출력 전압 VOUT가 NAND(19)의 반전 전압 VH보다 낮아지면, NMOS(33)만이 온하고, 출력 전압 VOUT의 슬루 레이트가 완만해진다. 따라서, 1개의 NMOS가 출력 전압 VOUT를 제어하므로, 출력 버퍼 회로의 응답 속도가 늦어진다. 따라서, 출력 전압 VOUT가 전압(VDD/2) 부근에서 변화할 때가 출력 노이즈의 발생이 가장 염려되는 때이지만, 이 때에 출력 버퍼 회로의 응답 속도가 늦어지므로, 출력 노이즈가 저감한다.

다음으로, 전원 전압 VDD가 높은 경우와 낮은 경우를 비교하면서, 출력 버퍼 회로의 동작에 대해 설명한다.

도 4는, 전원 전압이 높은 경우와 낮은 경우의 출력 전압을 나타내는 타임 차트이며, (A)는, 전원 전압이 높은 경우이고, (B)는, 전원 전압이 낮은 경우이다.

전원 전압 VDD가 높은 경우, 도 4의 (A)에 나타내는 바와 같이, PMOS(31~32) 및 NMOS(33~34)의 출력 전류 전체의 변화량이 많아지기 때문에, 도 4의 (B)의 전원 전압 VDD가 낮은 경우에 비해, 출력 전압 VOUT의 슬루 레이트는 전체적으로 가파르게 됨으로써, 출력 버퍼의 응답 속도는 빨라지지만, 노이즈가 커지는 상태이다.

따라서, 본 실시 형태에서는, 출력 노이즈의 발생이 가장 염려되는 전압(VDD/2) 근방(소정 범위 이외)의 기간을 길게 함으로써, 출력 전압 VOUT의 슬루 레이트를 완만하게 하고, 출력 노이즈를 저감하고 있다.

구체적으로는, 전원 전압 VDD가 높은 경우에, NOR(18)의 반전 전압 VL은 낮아지므로(도 2 참조), 도 4의 (A)에 나타내는 바와 같이, NOR(18)의 반전 전압 VL과 전압(VDD/2)의 차가 커지고, 도 3의 출력 전압 VOUT의 슬루 레이트가 가파른 기간 t0~t1가 짧아지며, 출력 전압 VOUT의 슬루 레이트가 완만한 기간 t1~t2가 길어진다.

또, NAND(19)의 반전 전압 VH와 전압(VDD/2)의 차가 커지며, 도 3의 기간 t3~t4가 짧아지고, 기간 t4~t5가 길어진다.

전원 전압 VDD가 낮은 경우, 도 4의 (B)에 나타내는 바와 같이, PMOS(31~32) 및 NMOS(33~34)의 출력 전류의 변화량이 적어지게 되기 때문에, 도 4의 (A)의 전원 전압 VDD가 높은 경우에 비해, 출력 전압 VOUT의 슬루 레이트가 전체적으로 완만하게 되어, 출력 노이즈는 저감되지만, 응답 속도가 현저하게 늦어지는 상태이다.

이 경우, 출력 노이즈가 작기 때문에(VDD/2 근방에서의 슬루 레이트가 완만하므로), 출력 노이즈의 발생이 가장 염려되는 전압(VDD/2) 부근에서의 출력 전압 VOUT의 슬루 레이트가 완만하게 되는 기간이 짧아져도 된다.

따라서, 본 실시 형태에서는, 출력 노이즈의 발생이 가장 염려되는 전압(VDD/2) 근방(소정 범위 이외)의 기간을 짧게 하는 한편, 출력 전압 VOUT의 슬루 레이트가 가파르게 되는 소정 범위의 기간을 길게 함으로써, 응답 속도가 현저하게 늦어지는 것을 억제하고 있다.

구체적으로는, 전원 전압 VDD가 낮은 경우에, NOR(18)의 반전 전압 VL은 높아지므로(도 2 참조), 도 4의 (B)에 나타내는 바와 같이, NOR(18)의 반전 전압 VL과 전압(VDD/2)의 차가 작아지고, 도 3의 출력 전압 VOUT의 슬루 레이트가 가파른 기간 tO~t1이 길어지며, 출력 전압 VOUT의 슬루 레이트가 완만한 기간 t1~t2가 짧아진다. 또, NAND(19)의 반전 전압 VH와 전압(VDD/2)의 차가 작아지고, 도 3의 기간 t3~t4가 길어지며, 기간 t4~t5가 짧아진다.

이와 같이 하면, 출력 전압 VOUT가 접지 전압 VSS로부터 NOR(18)의 반전 전압 VL로 변화하는 경우, 및, 전원 전압 VDD로부터 NAND(19)의 반전 전압 VH로 변화하는 경우, 2개의 MOS 트랜지스터의 양쪽이 출력 전압 VOUT를 제어하므로, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 출력 버퍼 회로의 응답 속도가 빨라진다.

또, 출력 전압 VOUT가 전압(VDD/2) 부근에서 변화하는 상기 이외의 경우, 1개의 MOS 트랜지스터만이 출력 전압 VOUT를 제어하므로, 출력 전압 VOUT의 슬루 레이트가 완만해진다. 따라서, 출력 버퍼 회로의 응답 속도가 늦어지므로, 출력 노이즈가 저감한다.

또한, 기간 t0~t2의 동작에 있어서, 출력 전압 VOUT의 슬루 레이트의 기울기는, 도 3에서는, 1회 변경하지만, 도시하지 않지만, 소정 회수 변경해도 된다. 이 때, 반전 전압을 가지는 논리 회로 및 MOS 트랜지스터가 적절히 준비되고, 반전 전압 및 출력 전압 VOUT에 의거해 제어 회로(10)는 MOS 트랜지스터를 적절히 제어한다.

<제2 실시 형태>

다음으로 제2 실시 형태에 대해 설명한다.

우선, 출력 버퍼 회로의 구성에 대해 설명한다.

도 5는, 출력 버퍼 회로를 나타내는 도면이다. 도 6은, 반전 전압을 나타내는 도면이다.

출력 버터 회로는, 제어 회로(40), 제1 트랜지스터로서 기능하는 PMOS 트랜지스터(61~62), 및 제2 트랜지스터로서 기능하는 NMOS 트랜지스터(63~64)를 구비한다.

제어 회로(40)는, 인버터(41~49), NAND(51), NAND(52), NOR(53) 및 NOR(54)을 가진다. 또, 출력 버퍼 회로에 입력하는 전압은 입력 전압 VIN이며, 출력 버퍼 회로로부터 출력하는 전압은 출력 전압 VOUT이고, 인버터(43)와 NAND(52)와 인버터(49)와 NOR(54)의 출력 전압은 각각 전압 S9~S12이다.

본 실시 형태의 인버터(44, 46)는 제3 논리 회로로서 기능한다.

제어 회로(40)의 제1 입력 단자 in1은, 출력 버퍼 회로의 입력 단자에 접속하고, 제2 입력 단자 in2는, 출력 버퍼 회로의 출력 단자에 접속하며, 제1 출력 단자 out1은, PMOS(61)의 게이트에 접속하며, 제2 출력 단자 out2는, PMOS(62)의 게이트에 접속하고, 출력 단자 out3은, NMOS(63)의 게이트에 접속하며, 제4 출력 단자 out4는, NMOS(64)의 게이트에 접속한다. PMOS(61)의 소스는, 전원 단자에 접속하고, 드레인은, 출력 버터 회로의 출력 단자에 접속한다. PMOS(62)의 소스는, 전원 단자에 접속하며, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다. NMOS(63)의 소스는, 전원 단자에 접속하고, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다. NMOS(64)의 소스는, 접지 단자에 접속하고, 드레인은, 출력 버퍼 회로의 출력 단자에 접속한다.

인버터(41)의 입력 단자는, 출력 버퍼 회로의 입력 단자에 접속하며, 출력 단자는, 인버터(42) 및 인버터(48)의 입력 단자에 접속한다. 인버터(43)의 입력 단자는, 인버터(42)의 출력 단자에 접속하고, 출력 단자는, PMOS(61)의 게이트에 접속한다. 인버터(49)의 입력 단자는, 인버터(48)의 출력 단자에 접속하고, 출력 단자는, NMOS(63)의 게이트에 접속한다. NAND(51)의 제1 입력 단자는, 인버터(42)의 출력 단자에 접속하고, 제2 입력 단자는, 인버터(44)의 출력 단자에 접속하며, 제3 입력 단자는, 인버터(47)의 출력 단자에 접속하며, 출력 단자는, NAND(52)의 제2 입력 단자에 접속한다. NAND(53)의 제1 입력 단자는, 인버터(48)의 출력 단자에 접속하고, 제2 입력 단자는, 인버터(46)의 출력 단자에 접속하며, 제3 입력 단자는, 인버터(45)의 출력 단자에 접속하고, 출력 단자는, NOR(54)의 제2 입력 단자에 접속한다. NAND(52)의 제1 입력 단자는, 인버터(42)의 출력 단자에 접속하고, 출력 단자는, PMOS(62)의 게이트에 접속한다. NOR(54)의 제1 입력 단자는, 인버터(48)의 출력 단자에 접속하고, 출력 단자는, NMOS(64)의 게이트에 접속한다. 인버터(44)의 입력 단자는, 출력 버퍼 회로의 출력 단자에 접속하며, 출력 단자는, 인버터(45)의 입력 단자에 접속한다. 인버터(46)의 입력 단자는, 출력 버퍼 회로의 출력 단자에 접속하고, 출력 단자는, 인버터(47)의 입력 단자에 접속한다.

인버터(43)와 NAND(52)와 NOR(54)과 인버터(49)의 구동 능력은, 통상의 논리 회로의 구동 능력보다 낮다. 구체적으로는, 인버터(43)와 NAND(52)와 NOR(54)과 인버터(49)를, 소정값보다 적은 전류를 출력하도록, 예를 들면 작은 사이즈의 트랜지스터로 구성한다.

도 6에 나타내는 바와 같이, 인버터(46)의 반전 전압 VL은, 제1 실시 형태의 NOR(18)의 반전 전압 VL과 동일한 특성을 가진다.

인버터(44)의 반전 전압 VH는, 제1 실시 형태의 NAND(19)의 반전 전압 VH와 동일한 특성을 가진다.

다음으로, 출력 버퍼 회로의 동작에 대해 설명한다.

도 7은, 출력 전압을 나타내는 타임 차트이다.

기간 t0~t1에 있어서, 입력 전압 VIN이 하이가 되며, 전압 S5 및 전압 S8이 하이가 되고, 전압 S9 및 전압 S11이 로가 된다. 따라서, PMOS(61)가 온하고, NMOS(63)가 오프한다.

출력 전압 VOUT는, 로로부터 높아져 있지만, 인버터(46)의 반전 전압 VL보다 낮기 때문에, 인버터(44) 및 인버터(46)에 대해서 로이다. 따라서, 전압 S1 및 전압 S4가 하이가 되고, 전압 S2~S3이 로가 된다. NAND(51)에 있어서 전압 S3이 로이므로, 전압 S6이 하이가 되며, NAND(52)에 있어서 전압 S5~S6이 하이이므로, 전압 S10이 로가 되고, PMOS(62)가 온한다. 또, NOR(53)에 있어서 전압 S4가 하이이므로, 전압 S7이 로가 되며, NOR(54)에 있어서 전압 S8이 하이이므로, 전압 S12가 로가 되고, NMOS(64)가 오프한다.

즉, 이 때, PMOS(61~62)의 양쪽이 온하여, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 2개의 PMOS가 출력 전압 VOUT를 제어한다.

기간 t1~t2에 있어서, 출력 전압 VOUT는, 인버터(46)의 반전 전압 VL보다 높기 때문에, 인버터(46)에 대해서 하이이다. 따라서, 전압 S1 및 S3이 하이가 되고, 전압 S2 및 전압 S4가 로가 된다. NAND(51)에 있어서 전압 S1과 전압 S3과 전압 S5가 하이이므로, 전압 S6이 로가 되고, NAND(52)에 있어서 전압 S6이 로이므로, 전압 S10이 하이가 되며, PMOS(62)가 오프한다.

즉, 이 때, 제어 회로(40)는, 제2 입력 단자 in2의 출력 전압 VOUT를 감시하여, 출력 전압 VOUT가 인버터(46)의 반전 전압 VL보다 높은지 여부를 판정한다. 출력 전압 VOUT가 인버터(46)의 반전 전압 VL보다 높아지면, PMOS(61)만이 온하여, 출력 전압 VOUT의 슬루 레이트가 완만해진다. 따라서, 1개의 PMOS가 출력 전압 VOUT를 제어한다.

기간 t2~t3에 있어서, 출력 전압 VOUT가, 인버터(44)의 반전 전압 VH보다 높기 때문에, 인버터(44)에 대해서 하이이다. 따라서, 전압 S1 및 전압 S4가 로가 되고, 전압 S2~S3이 하이가 된다. NAND(51)에 있어서 전압 S1이 로이므로, 전압 S6이 하이가 되고, NAND(52)에 있어서 전압 S5~S6이 하이이므로, 전압 S10이 로가 되며, PMOS(62)가 온한다.

즉, 이 때, 제어 회로(40)는, 제2 입력 단자 in2의 출력 전압 VOUT를 감시하여, 출력 전압 VOUT가 인버터(44)의 반전 전압 VH보다 높은지 여부를 판정한다. 출력 전압 VOUT가 인버터(44)의 반전 전압 VH보다도 높아지면, PMOS(61~62)의 양쪽이 온하여, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 2개의 PMOS가 출력 전압 VOUT를 제어한다.

기간 t3~t4에 있어서, 입력 전압 VIN이 하이인 기간에 따라, 출력 전압 VOUT도 하이이다.

기간 t4~t5에 있어서, 입력 전압 VIN이 로가 되며, 전압 S5 및 전압 S8이 로가 되고, 전압 S5 및 전압 S11이 하이가 된다. 따라서, PMOS(61)가 오프하며, NMOS(63)가 온한다.

출력 전압 VOUT는, 하이로부터 낮아져 있지만, 인버터(44)의 반전 전압 VH보다 높기 때문에, 인버터(44) 및 인버터(46)에 대해서 하이이다. 따라서, 전압 S1 및 전압 S4가 로가 되고, 전압 S2~S3이 하이가 된다. NOR(53)에 있어서 전압 S2가 하이이므로, 전압 S7이 로가 되고, NOR(54)에 있어서 전압 S7~S8이 로이므로, 전압 S12가 하이가 되며, NMOS(64)가 온한다. 또, NAND(51)에 있어서 전압 S1이 로이므로, 전압 S6이 하이가 되고, NAND(52)에 있어서 전압 S5가 로이므로, 전압 S12도 하이가 되며, PMOS(62)가 오프한다.

즉, 이 때, NMOS(63~64)의 양쪽이 온하고, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 2개의 NMOS가 출력 전압 VOUT를 제어한다.

기간 t5~t6에 있어서, 출력 전압 VOUT는, 인버터(44)의 반전 전압 VH보다 낮기 때문에, 인버터(44)에 대해서 로이다. 따라서, 전압 S1 및 전압 S3이 하이가 되고, 전압 S2 및 전압 S4가 로가 된다. NOR(53)에 있어서 전압 S2와 전압 S4와 전압 S8이 로이므로, 전압 S7이 하이가 되고, NOR(54)에 있어서 전압 S7이 하이이므로, 전압 S12가 로가 되며, NMOS(64)가 오프한다.

즉, 이 때, 제어 회로(40)는, 제2 입력 단자 in2의 출력 전압 VOUT를 감시하여, 출력 전압 VOUT가 인버터(44)의 반전 전압 VH보다 낮은지 여부를 판정한다. 출력 전압 VOUT가 인버터(44)의 반전 전압 VH보다 낮아지면, NMOS(63)만이 온하여, 출력 전압 VOUT의 슬루 레이트가 완만해진다. 따라서, 1개의 NMOS가 출력 전압 VOUT를 제어한다.

기간 t6~t7에 있어서, 출력 전압 VOUT가, 인버터(46)의 반전 전압 VL보다 낮기 때문에, 인버터(46)에 대해서 로이다. 따라서, 전압 S1 및 전압 S4가 하이가 되고, 전압 S2~S3이 로가 된다. NOR(53)에 있어서 전압 S4가 하이이므로, 전압 S7이 로가 되고, NOR(54)에 있어서 전압 S7~S8이 로이므로, 전압 S12가 하이가 되며, NMOS(64)가 온한다.

즉, 이 때, 제어 회로(40)는, 제2 입력 단자 in2의 출력 전압 VOUT를 감시하여, 출력 전압 VOUT가 인버터(46)의 반전 전압 VL보다 낮은지 여부를 판정한다. 출력 전압 VOUT가 인버터(46)의 반전 전압 VL보다도 낮아지면, NMOS(63~64)의 양쪽이 온하여, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 2개의 NMOS가 출력 전압 VOUT를 제어한다.

이와 같이 하면, 출력 전압 VOUT가 접지 전압 VSS로부터 인버터(46)의 반전 전압 VL로 변화하는 경우, 인버터(44)의 반전 전압 VH로부터 전원 전압 VDD로 변화하는 경우, 전원 전압 VDD로부터 인버터(44)의 반전 전압 VH로 변화하는 경우, 및, 인버터(46)의 반전 전압 VL로부터 접지 전압 VSS로 변화하는 경우, 2개의 MOS 트랜지스터의 양쪽이 출력 전압 VOUT를 제어하므로, 출력 전압 VOUT의 슬루 레이트가 가파르게 된다. 따라서, 출력 버퍼 회로의 응답 속도가 빨라진다.

또한, 기간 t0~t3의 동작에 있어서, 출력 전압 VOUT의 슬루 레이트의 기울기는, 도 7에서는, 2회 변경하지만, 도시하지 않지만, 소정 회수 변경해도 된다. 이 때, 반전 전압을 가지는 논리 회로 및 MOS 트랜지스터가 적절히 준비되고, 반전 전압 및 출력 전압 VOUT에 의거해 제어 회로(40)는 MOS 트랜지스터를 적절히 제어한다.

10 : 제어 회로 31~32 : PMOS 트랜지스터
33~34 : NMOS 트랜지스터 11~17 : 인버터
18 : NOR 19 : NAND

Claims

출력 단자의 출력 전압의 슬루 레이트를 조정하는 출력 버퍼 회로에 있어서,
전원 단자로부터 상기 출력 단자에 전류를 공급하는 복수개의 제1 트랜지스터와,
상기 출력 단자로부터 접지 단자에 전류를 공급하는 복수개의 제2 트랜지스터와,
입력 전압이 입력되고 상기 출력 전압을 출력하도록 상기 제1 및 상기 제2 트랜지스터를 제어하는 제어 회로를 구비하며,
상기 제어 회로는, 상기 제1 트랜지스터 및 제2 트랜지스터를 구동 제어하는 소정 이하의 구동 능력을 갖는 논리 회로에 의해,
상기 출력 전압이 상기 전원 전압의 1/2배를 포함하지 않는 소정 범위에서 변화하는 경우, 소정 수(2 이상)의 상기 제1 트랜지스터 또는 상기 제2 트랜지스터를 온시키고,
상기 출력 전압이 상기 소정 범위 이외에서 변화하는 경우, 상기 소정 수보다 적은 수의 상기 제1 트랜지스터 또는 상기 제2 트랜지스터를 온시키는 것을 특징으로 하는 출력 버퍼 회로.
청구항 1에 있어서,
상기 제어 회로는,
상기 전원 전압의 1/2배와 상이한 반전 전압을 갖는 제2 논리 회로를 구비하고,
상기 출력 전압과 상기 반전 전압의 대소 관계에 의해, 상기 출력 전압이 상기 소정 범위인지 상기 소정 범위 이외인지에 따른 수의 상기 제1 트랜지스터 또는 제2 트랜지스터를 온시키는 것을 특징으로 하는 출력 버퍼 회로.
청구항 2에 있어서,
상기 제2 논리 회로는, 상기 전원 전압이 낮아지면, 상기 반전 전압이 상기 전원 전압의 1/2배에 가까워지는 특성을 갖는 것을 특징으로 하는 출력 버퍼 회로.
청구항 1에 있어서,
상기 제어 회로는,
상기 전원 전압의 변동을 허용할 수 있는 전원 전압 변동 범위에 있어서 상기 전원 전압의 1/2배보다 항상 낮은 제1 반전 전압, 및/또는, 상기 전원 전압의 1/2배보다 항상 높은 제2 반전 전압을 갖는 제3 논리 회로를 구비하고,
상기 출력 전압과 상기 제1 반전 전압의 대소 관계 및/또는 상기 출력 전압과 상기 제2 반전 전압의 대소 관계에 의해, 상기 출력 전압이 상기 소정 범위인지 상기 소정 범위 이외인지에 따른 수의 상기 제1 트랜지스터 또는 제2 트랜지스터를 온시키는 것을 특징으로 하는 출력 버퍼 회로.
청구항 4에 있어서,
상기 제3 논리 회로는, 상기 전원 전압이 낮아지면, 상기 제1 및 상기 제2 반전 전압이 상기 전원 전압의 1/2배에 가까워지는 특성을 갖는 것을 특징으로 하는 출력 버퍼 회로.