JPH04170214A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳ）ンジスタとで構成されたＣＭＯＳ論理ゲートの
入力部分に、トランスファゲートが接続された集積回路
に係り、特に、集積度を向上させることが可能な集積回
路に関する。

【従来の技術】

二進数の論理演算を行うデジタル回路の集積凹路には、
ＭＯＳ　（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ　）プロセス技術により製造されるＭＯ８集
積回路がある。 デジタル回路において、二進数の２つの論理値に対応す
る２つの電気的な状態は、通常、２種類の電圧値となっ
ている。即ち、論理値”　ｏ　”に対応したＬｏｗ電圧
状態〈あるいはＯｖ電圧状態。以降、Ｌ状態と呼ぶ）と
、論理値°′１”に対応したＨｒｇｈ電圧状態（又は電
源電圧状態。以降、Ｈ状態左呼ぶ）となっている。 ＭＯ８集積回路で、例えば、ＣＭ　ＯＳ　（ｃｏｉ＋ｐ
ｌｅｌｅｎｔａｒｙ　Ｍ　ＯＳ　）　斧積回路は、Ｐチ
ャネルＭＯ８ＦＥＴ　（ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔ
ｒａｎｓｉｓｔｏｒ　）　トランジスタ（以降、Ｐチャ
ネルＭＯ８）ランジスタと呼ぶ）と、ＮチャネルＭＯ８
ＦＥＴトランジスタ（以降、ＮチャネルＭＯ３）ランジ
スタと呼ぶ）とを用い、二進数の２つの論理値に対応し
た２つの電気的な状態の出力を行っている。 即ち、ＰチャネルＭＯＳトランジスタにより電源電圧に
スイッチングして接続し、Ｈ状態の出力を得る。又、Ｎ
チャネルＭＯＳランジメタによりグランド電位にスイッ
チングして接続し、Ｌ状態の出力を得ている。 又、ＭＯ３集積回路においては、このような出力のＨ状
態又はＬ状態の出力のためのスイッチング以外に、信号
伝達のスイッチングのためにＰチャネル及びＮチャネル
のＭＯＳトランジスタが用いられている。このような信
号伝達のスイッチングに用いられている、ＰチャネルＭ
　ＯＳ’　）ランジスタ及びＮチャネルＭＯＳトランジ
スタによるゲートは、トランスファゲートと呼ばれてい
る。 第８図は、従来の、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトンジメタとで構成されたＣＭＯ’Ｓ論
理ゲートの入力部分に、トランスファゲートが接続され
た集積回路内部の回路図である。 この第８図において、トランスファゲート１０ｎｐは、
入力部分ＩＮとインバータゲート２０の入力との間に配
置されている。 このトランスファゲート１０ｎｐは、ＰチャネルＭＯＳ
トランジスタＴＰ１３とＮチャネルＭＯＳトランジスタ
ＴＮ１３とにより構成されている。 書込クロックＣＬＫは、トランスファゲート１ｏｎｐの
ＮチャネルＭＯ３）ランジスタＴＮ１３のゲートに入力
されていると共に、インバータゲート２０ａを介して論
理極性が反転され、このトランスファゲート１ｏｎｐの
ＰチャネルＭＯ８）ランジスタＴＰ１３のゲートにも入
力されている。 従って、このトランスファゲート１０ｎｌ）のオン状態
時には、このトランスファゲート１０ｎＤのＮチャネル
ＭＯ３）ランジスタＴＮ１３とＰチャネルＭＯ８）ラン
ジスタＴＰ１３とが共にオン状態となる。 一方、このトランスファゲート１０ｎｐのオフ状態時に
は、このトランスファゲート１ｏｎｐのＮチャネルＭＯ
ＳトランジスタＴＮ１３とＰチャネル脅ＯＳトランジス
タＴＰ１３とが共にオフ状態となり、インバータゲート
２０の入力は入力部分ＩＮに未接続のハイインピーダン
ス状態となる。 この第８図の論理回路においては、書込クロックＣ／Ｌ
ＫのＨ状態時には、入力部分ＩＮの信号状態に従って、
論理極性の反転された信号が出力部分ＯＵ　Ｔに随時出
力される。 一方、書込クロックＣＬＫがＬ状態の場合には、インバ
ータゲート２０の入力はハイインピーダンス状態となる
ので、このインバータゲート２０の入力部分のリーク電
流を無視できる場合には、このインバータゲート２０の
入力部分は書込クロックＣＬＫのネガティブエツジ時の
電位に保持され、インバータゲート２０の出力もこのと
きの論理状態に保持される。従って、書込クロックＣＬ
ＫのＬ状態時には、出力部分ＯＵＴの出力信号は、書込
クロックＣＬＫのネガティブエツジ時の信号状態に保持
される。 即ち、この第８図に示される論理回路は、ラッチ回路と
しての機能を有するものである。 第９図は、従来の、第８図を用いて前述した論理回路の
回路図である。 この第９図において、符号１０ｎｐ、２０ａ、ＩＮ、０
υＴ、’ＣＬＫ、ＴＮ１３、ＴＰ１３は、前述の第８図
の同符号のものと同一のものである。 この第９図においては、前述の第８図において出力部分
ＯＵＴに接続されていたインバータゲート２０が、Ｐチ
ャネルＭｏＳトランジスタＴＰ３とＮチャネルＭＯＳト
ンジスタＴＮ３とにより構成されたインバータゲートで
あることが示されている。 このインバータゲート２０は、このインバータゲート２
０の入力Ｇ（あるいはｂ）がＬ状態の場合には、Ｐチャ
ネルＭＯＳトンラジスタＴＰ３がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ３はオフ状態となり、イ
ンバータゲート２０の出力Ｙは電源ＶＣＣ＜電源電圧は
５Ｖ）にスイッチングして接続される。従って、出力部
分ＯＵＴは、Ｈ状態となる。 一方、インバータゲート２０の入力ＧがＨ状態の場合に
は、このインバータゲート２０のＰチャネルＭＯＳトラ
ンジスタＴＰ３はオフ状態となり、ＮチャネルＭＯＳ）
ランジスタＴＮ３はオン状態となり、インバータゲート
２０の出力ＹはグランドＧＮＤにスイッチングして接続
される。従って５出力部分ＯＵＴは、Ｌ状態となる。 又、この従来例においては、これらＰチャネルＭＯ３）
ランジスタＴＰ３とＮチャネルＭＯ３Ｉ−ランジスタＴ
Ｎ３とのオン状態時におけるインピーダンス特性はほぼ
等しく設定されている。 ＰヂャネルＭＯＳトランジスタ’ＦＰ３がオン状態から
オフ状態となり、ＮチャネルＭＯＳトランジスタＴＮ３
がオフ状態からオン状態に状態変化する場合や、逆に、
ＰチャネルＭＯＳトランジスタＴＰ３かオフ状態からオ
ン状態に変化し、ＮチャネルＭＯＳ）ランジスタＴＮ３
がオン状態からオフ状態に状態変化する場合において、
この切替りの瞬間には、これらＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタのゲート電圧が
、電源電圧ｖＣＣの１７２である２、５■になったとこ
ろで、これらＰチャネルＭＯＳトランジスタＴＰ３とＮ
チャネルＭＯＳトランジスタＴＮ３のインピーダンス特
性が等しくなる。 即ち、この従来例において、インバータゲート２０のＬ
状態とＨ状態との判定の閾値は、電源ＶＣＣの電圧の１
／２である２、５■になっている。 これら第８図及び第９図に示される従来例の論理回路に
おいては、出力部分ＯＵＴのし状態からＨ状態への切替
りや、Ｈ状態からＬ状態への切替りの闇値が電源電圧の
１／２に設定されているので、ノイズマージンは、入力
電圧が０■から５ｖまでの時、高電圧側、低電圧側とも
最大となる。 第１０図は、前述の第８図の出力部分ＯＵＴに接続され
たインバータゲート２０の集積回路レイアウト図である
。即ち、第９図におけるＰチャネルＭｏＳトランジスタ
ＴＰ３とＮチャネルＭＯＳトランジスタＴＮ３とによる
インバータゲートの集積回路レイアウト図である。 コノ第１０図において、符号Ｇ、Ｙ、ＶＣＣ。 ＧＮＤは、前述の第９図の同符号のものと同一のもので
あり、メタル配線により形成されている。 又、この第１０図において、合計２箇所の破線部分は、
ＰチャネルＭｏＳトランジスタＴＰ３とＮチャネルＭＯ
ＳトランジスタＴＮ３とのゲート部分である。合計２箇
所め一点鎖線部分は、ＰチャネルＭＯＳトランジスタＴ
Ｐ３とＮチャネルＭＯＳ）ランジスタＴＮ３との拡散層
部分である。 この第１０図において、ＰチャネルＭＯＳトランジスタ
ＴＰ３のトランジスタサイズとＮチャネルＭＯＳトラン
ジスタＴＮ３のトランジスタサイズとの比率は、２：１
となっている。例えば、ＰチャネルＭＯＳトランジスタ
ＴＰ３の拡散層の１辺の長さＬＰ３とＮチャネルＭＯＳ
トランジスタＴＮ３の拡散層の１辺の長さＬＮ３との比
率は、２：１となっている。 トランジスタサイズ等同一条件で比較すると、ソースと
ドレインとの間の電流がホールの移動によるＰチャネル
ＭＯ３Ｉ−ランジスタのオン状態時のインピーダンスは
、ソースとトレインとの間の電流が電子の移動によるＮ
チャネルＭＯＳ）ランジスタのオン状態時のインピーダ
ンスに比較して大きくなっている。 従って、これら第８図〜第１０図によって示される従来
例においては、この第１０図に示される−　１〇　− ようにＰチャネルＭＯ３）ランジスタのトランジスタサ
イズが、ＮチャネルＭＯＳトランジスタのトランジスタ
サイズよりも約２倍大きくされている。 以上説明したように、従来においては、ＰチャネルＭＯ
８）ランジスタ及びＮチャネルＭＯＳトランジスタは、
論理回路の出力状態の切替のみならず、トランスファゲ
ートとして信号の伝達のスイッチングにも用いられてい
る。

【発明が達成しようとする課題】

しかしながら、従来のトランスファゲートには前述のよ
うにＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとが組合せて用いられている。即ち、トラ
ンスファゲートに用いられているこれらＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとは、
それぞれのソース及びドレインに関してパラレルに接続
されている。更に、これらＰチャネルＭＯ８）ランジス
タとＮチャネルＭＯＳトランジスタとのオン状態とオフ
状態のスイッチングを同一とするために、これらのトラ
ンジスタのいずれか一方のゲートに接続するインバータ
ゲートが必要となっている。 従って、このような従来のトランスファゲートにおいて
は、少なくとも２個のＭＯＳ）ランジスタとインバータ
ゲートとの集積回路レイアウト面積が必要となってしま
うという問題がある。 又、従来、トランスファゲートに用いられるＭＯＳトラ
ンジスタを１個のみとした場合には、ノイズマージンが
悪化したり、後段のインバータの出力電圧が完全にＨ状
態又はＬ状態になりきらないという問題がある。 例えば、トランスファゲートに用いられるスイッチング
のためのトランジスタをＮチャネルＭＯＳトランジスタ
のみとした場合には、このＮチャネルＭＯ３）−ランジ
スタのソースとドレイン間において、Ｈ状態の信号伝達
が悪化してしまう、即ち、伝達されるＨ状態の電位が低
下し、ノイズマージンが悪化しなり、後段のインバータ
のし出力レベルが不完全となるという問題がある。 又、トランスファゲートに用いられるスイッチング用の
トランジスタをＰチャネルＭｏＳトランジスタのみとし
た場合には、Ｌ状態の信号伝達が悪化し、ノイズマージ
ンが低下しなり、後段のインバータのＨ状態出力が不完
全になるという問題がある。即ち、Ｌ状態の信号伝達時
に、Ｌ状態の電位が上昇してしまい、ノイズマージンが
悪化したり、後段のインバータの出力電圧が完全にＨ状
態レベルにならなくなってしまう。 本発明は、前記従来の問題点を解決するべくなされたも
ので、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
３）ランジスタとで構成された０ＭＯ３論理ゲートの入
力部分に、トランスファゲートが接続された集積回路に
おいて、ノイズマージンの悪化を抑えると共に、後段の
インバータの出力レベルをＨ状態又はＬ状態に安定させ
ながら、このトランスファゲートに用いられるトランジ
スタの個数を減少し、これにより集積回路の集積度を向
上させることができる集積回路を提供することを目的と
する。

【課題を達成するための手段】

−１３−、 本発明は、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとで構成されたｑＭＯ８論理ゲート
の入力部分に、トランスファゲートが接続された集積回
路において、前記トランスファゲートの少なくとも１つ
が、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯ
３）−ランジスタのうち、いずれか一方のみで構成され
、前記ＰチャネルＭＯ８）−ランジスタの特性と、前記
ＮチャネルＭＯＳトランジスタの特性との、Ｌ状態とＨ
状態との閾値を決定する関係が、前記トランスファゲー
トの特性による閾値の上昇又は下降を考慮して決定され
ていることにより、前記課題を達成したものである。 又、前記ＰチャネルＭＯＳトランジスタの特性と、前記
ＮチャネルＭＯ８）ランジスタの特性との、Ｌ状態とＨ
状態との閾値を決定する関係が、該ＰチャネルＭＯＳト
ランジスタと該ＮチャネルＭＯＳトンジメタとのトラン
ジスタサイズの比率により決定されることにより、同じ
く前記課題を達成したものである。 更に、前記トランスファゲートと前記ＣＭＯ３論理ゲー
トとが一組として構成され、少なくともラッチ回路とし
ても用いることにより、同じく前記課題を達成したもの
である。

【作用１ 本発明は、集積回路の集積度を向上させるために、用い
られているトランスファゲートの集積回路レイアウト面
積を減少させるようにしたものである。 即ち、トランスファゲートに用いられるトランジスタの
個数を減少して集積度を向上させるなめに、トランスフ
ァゲートに用いられるＭＯＳトランジスタを、Ｐチャネ
ルＭＯＳトランジスタあるいはＮチャネルＭＯＳトラン
ジスタのいずれか一方のみとしても、後段のインバータ
出力電圧を完全にＨ状態又はＬ状態のレベルとし、ノイ
ズマージンの悪化という前述のような問題を低減するこ
とが可能な構成を見出なしなものである。 これにより、従来ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳ）ランジスタとを共に用いた場合、これら
のトランジスタのオン状態とオフ状態のスイッチングを
同一とするなめに、これらのトランジスタのいずれか一
方のゲートに接続するインバータゲートを、本発明によ
れば不要とすることもできる。 前述のように、トランスファゲートの信号伝達のスイッ
チングのためにＮチャネルＭＯＳトランジスタのみを用
いた場合には、信号伝達されなＨ状態の電位（Ｈレベル
）が低下してしまう。従って、Ｈ状態において後段のイ
ンバータ出力電圧が完全にＬ状態のレベルにならす、又
、ノイズマージンが低下してしまうという問題がある。 一方、トランスファゲートの信号伝達のスイッチングの
ためにＰチャネルＭＯ８）ランジスタのみを用いた場合
には、信号伝達されるし状態の電位（Ｌレベル）が上昇
してしまう。従って、Ｌ状態時に後段のインバータ出力
電圧が完全にＨ状態レベルにならす、又、ノイズマージ
ンが悪化してしまうという問題がある。 発明者は、このようなインバータ出力の不完全一　　１
５　− さとノイズマージンの悪化を抑えるために、前述のよう
なＨ状態の信号の電位（Ｈレベル）低下やＬ状態の信号
電位（Ｌレベル）の上昇に合せて、トランスファゲート
の出力の信号を入力している次段のＣＭＯ３論理ゲート
の入力部分において、Ｌ状態又はＨ状態の判定を行う閾
値を変移させるようにしている。即ち、該ＣＭＯ３論理
ゲートのＰチャネルＭＯＳトランジスタの特性と、Ｎチ
ャネルＭＯＳ）ランジスタの特性との、Ｌ状態とＨ状態
との閾値を決定する関係を、トランスファゲートの特性
による閾値の上昇又は下降を考慮して決定するようにし
ている。 このトランスファゲートの次段のＣＭＯ８論理ゲートの
ＰチャネルＭＯＳトランジスタの特性とＮチャネルＭＯ
３Ｉ−ランジスタの特性との、Ｌ状態とＨ状態との閾値
を決定する関係には、様々なものがある。 例えば、これらＰチャネルＭＯ３）ランジスタとＮチャ
ネルＭＯＳトランジスタとのそれぞれのトランジスタサ
イズの比率によって、Ｌ状態とＨ一　　１６　− 状態との闇値を変更することができる。又、これらＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタとの、ソースとドレイン間において用いられてい
るコンタクトの大きさや個数の比率によっても、これら
のトランジスタの特性の関係を変更して閾値を決定する
こともできる。 しかしながら、本発明はこれを限定するものてはない。 このように、トランスファゲートにＰチャネルＭＯＳト
ランジスタ又はＮチャネルＭＯＳトランジスタとのいず
れか一方のみを用いることとして、トランスファゲート
の出力の信号のＨ状態の電位の下降あるいはＬ状態の電
位の上昇が発生しても、この影響による後段のインバー
タ出力の不完全さとノイズマージンの悪化を減少させる
ことができるという効果を得ることかできる。 【実施例】 以下、本発明の実施例を図を用いて詳細に説明する。 第１図は、本発明の第１実施例の論理回路図である。 この第１図において、トランスファゲート１０ｎは、Ｎ
チャネルＭＯＳトランジスタＴＮＩＩのみにより構成さ
れている。 この第１図において、符号ＩＮ、０−１ＪＴＳＣＬＫは
、前述の第８図の同符号のものと同一のものである。 この第１図において、トランスファゲート１０ｎは、入
力部分ＩＮとインバータゲート２０の入力部分との間に
配置されている。 又、この第１図において用いられているインバータゲー
ト２０の、入力される信号のし状態とＨ状態との判定に
用いられる閾値は、前述の第８図のインバータゲート２
０の閾値よりも低くなっている。 これは、この第１図におけるトランスファゲート１０ｎ
がＮチャネルＭＯ８）ランジスタのみにより構成されて
いるなめ、Ｈ状態の信号伝達時に、トランスファゲート
Ｉｏｎから出力されるＨ状態の電位が低下してしまうこ
とによるインバータ出力のＬレベルの上昇とノイズマー
ジンの悪化を抑えるなめである。 第２図は、前述の本発明の第１実施例の回路図である。 この第２図において、符号ＩＮ、ＯＵＴ、ＣＬＫ、ＶＣ
Ｃ，ＧＮＤ、”Ｇ、Ｙは、前述の第９図の同符号のもの
と同一のものである。 この第２図において、インバータゲート２ｏを構成する
ＰチャネルＭＯ３）ランジスタＴＰＩとＮチャネルＭＯ
ＳトンジスタＴＮＩとの接続構成は、前述の第９図のイ
ンバータ出力）２０を構成するＰチャネルＭＯＳトラン
ジスタＴＰ３とＮチャネルＭＯＳトランジスタＴＮ３と
の接続構成と同一になっている。 しかしながら、この第２図におけるＰチャネルＭＯ８）
ランジスタＴＰＩとＮチャネルＭＯｓトランジス多ＴＮ
１とのトランジスタサイズの比率は、前述の第９図のＰ
チャネルＭＯ３）ランジスタＴＰ３とＮチャネルＭＯ３
）ランジスタＴＮ３とのトランジスタサイズの比率と異
なっている。 これは、この本発明の第１実施例におけるインバータゲ
ート２０のＬ状態とＨ状態との判定の閾値の電圧を、゛
前述の第９図のインバータ２０のＬ状態とＨ状態との判
定の閾値の電圧よりも低い電圧にするためである。 第３図は、前述の本発明の第１実施例のインバータゲー
トの集積回路レイアウト図である。 この第３図におイテ、符号Ｇ、Ｙ、ＶＣＣ，ＧＮＤは、
前述の第１０図の同符号のものと同一のものである。 この第３図において、ＰチャネルＭＯＳトランジスタＴ
ＰＩの拡散層の１辺の長さＬＰＩと、ＮチャネルＭＯＳ
トランジスタＴＮＩの拡散層の１辺の長さＬＮＩは、そ
れぞれ、前述の第１０図におけるり、Ｐ３及びＬＮ３と
は異なったものとなっている。 即ち、この第３図においては、ＬＰＩとＬＮＩとはぼは
等しく、ＰチャネルＭＯＳトランジスタの大きさが前述
の第１０図に比べて小さくなっている。 −２０＝ 従って、本発明の第１実施例においては、オン状態時の
インピーダンスは、ＰチャネルＭＯ８，）ランジスタＴ
ＰＩの方がＮチャネルＭｏｓトランジスタＴＮ１よりも
大きくなっている。これにより、この本発明の第１実施
例では、インバータゲート２０のＬ状態とＨ状態との判
定の閾値の電圧が電源電圧■ＣＣの１／２よりも低い電
圧になっている。 以上説明したように、本発明の第１実施例においては、
トランスファゲートに用いられるＭＯＳトランジスタを
ＮチャネルＭＯＳトランジスタのみとして集積度を向上
させながら、このトランスファゲートの通過後の信号の
Ｈ状態の電位が低下しても、インバータの出力を完全に
Ｌ状態レベルにし、且つ、ノイズマージンの悪化を抑え
るようにしている。 第４図は、本発明の第２実施例の論理回路図である。 この第４図において、符号ＩＮ、ＯＵＴ、ＣＬＫ、２０
ａは、前述の第８図の同符号のものと同−のものである
。 この第４図において、トランスファゲート１０ｐは、Ｐ
チャネルＭＯ３）ランジスタＴＰ１２のみにより構成さ
れている。 又、このトランスファゲート１０［］は、入力部分ＩＮ
とインバータゲート２０の入力との間に配置されている
。 又、このトランスファゲート１０１）のＰチャネルＭＯ
ＳトランジスタＴＰ１２のゲートには、インバータゲー
ト２０ａを介して書込クロ・ｙりＣＬＫが入力されてい
る。 第５図は、前述の第２実施例の回路図である。 この第５図において、符号ＩＮ、ＯＵＴ、ＣＬＫ、２Ｑ
ａ　、Ｇ、Ｙ、ＶＣＣ，ＧＮＤは、前述の第９図の同符
号のものと同一のものである。 この第５図において、ＰチャネルＭＯＳトランジスタＴ
Ｐ２とＮチャネルＭＯＳトランジスタＴＮ２との接続構
成は、前述の第９図におけるＰチャネルＭＯ８）ランジ
スタＴＰ３とＮチャネルＭＯＳトランジスタＴＮ３との
接続構成と同一のものである。 しかしながら、この第５図の本発明の第２実施例におい
ては、ＰチャネルＭＯＳｌ−ランジスタＴＰ２のトラン
ジスタサイズとＮチャネルＭＯＳトランジスタＴＮ２の
トランジスタサイズとの比率が、前述の第９図のＰチャ
ネルＭＯ’ＳトランジスタＴＰ３のトランジスタサイズ
とＮチャネルＭＯＳトランジスタＴＮ３のトランジスタ
サイズとの比率と異なっている。 即ち、この第５図の第２実施例のＰチャネルＭｏＳトラ
ンジスタＴＰ２は、第９図のＰチャネルＭＯ８）ランジ
スタＴＰ３よりも大きくなっている。 第６図は、本発明の第２実施例に用いられるインバータ
ゲート２０の集積回路レイアウト図である。 この第６図において、符号Ｑ、Ｙ、ＶＣＣ，，ＧＮＤは
、前述の第１０図の同符号のものと同一のものである。 この第６図において、ＰチャネルＭＯＳトランジスタＴ
Ｐ２のトランジスタの拡散層の１辺の長さＬＰ２と、Ｎ
チャネルＭＯＳトランジスタＴＮ２のトランジスタの拡
散層の１辺の長さＬＮ２との比率が、はぼ５＝１となっ
ている。即ち、前述の第１０図のＰチャネルＭＯＳトラ
ンジスタＴＰ３のトランジスタサイズより、この第６図
のＰチャネルＭＯ３）ランジスタＴＰ２の１−ランジス
タサイズの方が大きくなっている。 このように、本発明の第２実施例においては、Ｐチャネ
ルＭＯＳトランジスタＴＰ２のトランジスタサイズを大
きくすることにより、このＰチャネルＭＯＳトランジス
タＴＰ２のオン状態時のインピーダンスをＮチャネルＭ
ＯＳトランジスタＴＮ２のオン状態時のインピーダンス
よりも小さくし、これにより、インバータゲート２０の
し状態とＨ状態との判定の閾値を電源■ＣＣの電源電圧
の１／２よりも高い電圧にしている。 従って、トランスファゲート１０ｐをＰチャネルＭｏＳ
トランジスタのみを用いて構成し集積度を向上させると
共に、これによりインバータゲート　　２５　− 一　　２４　− ト２０に入力されるし状態の電位が上昇しなとしても、
これによるインバータのＨレベル出力の低下を抑え、且
つ、ノイズマージンの悪化を抑えることかできる。 第７図は、トランスファゲートの入力電圧と出力電圧と
の関係を示すグラフである。 この第７図において、符号Ａは、トランスファゲートの
入力電圧であり、Ｌ状態の電圧はＯｖてＨ状態の電圧が
５ｖとなっている。又、符号Ｂは、前述の第９図のｂ点
におけるトランスファゲートの出力電圧であり、し状態
の電圧がほぼＯＶであり、Ｈ状態の電圧がほぼ５ｖとな
っている。符号Ｃは、前述の第２図の０点におけるトラ
ンスファゲートの出力電圧であり、Ｌ状態の電圧はほぼ
ＯＶであるが、Ｈ状態の電圧がほぼ４ｖまで低下してし
まっている。符号りは、前述の第５図のｄ点におけるト
ランスファゲートの出力電圧であるが、Ｈ状態の電圧は
ほぼ５■である力釈り状態の電圧がほぼＩＶｔで上昇し
てしまっている。 この第７図のグラフで示されるように、本発明の第１実
施例においては、Ｈ状態の電圧がＩＶ低下してしまって
いる。しかしながら、トランスファゲートの次段のイン
バータゲートのし状態とＨ状態との判定の閾値を０．５
Ｖ下げた一点鎖線Ｃ１で示される闇値とすることにより
後段のインバータのＬ［煎出力を確実にし、ノイズマー
ジンの低下を、Ｈ状態の電圧の低下してしまった１ｖの
電圧より低く抑えることが可能となっている。 又、この第７図のグラフに示されるように、本発明の第
２実施例においては、トランスファゲートの出力電圧の
し状態時の電圧がＩＶ上昇してしまっている。しかしな
がら、トランスファゲートの次段のインバータゲートの
Ｌ状態とＨ状態との判定の閾値を、この第７図における
一点鎖線Ｃ１で示されるように０．５ｖ上昇させるよう
にすることにより、後段のインバータのＨ状態出力を確
実にし、ノイズマージンの悪化を、このし状態の電圧の
上昇分より低く抑えることが可能になっている。 以上説明したように、本発明の第１実施例及び第２実施
例によれば、トランスファゲートに用いられるＭＯＳト
ランジスタを、ＮチャネルＭＯＳトランジスタのみある
いはＰチャネルＭＯＳトランジスタのみとして集積度を
向上できると共に、それぞれ第３図及び第６図に示され
るような同一サイズのインバータゲートの集積回路レイ
アウトを用いることにより、後段のインバータ出力を確
実にし、ノイズマージンの悪化を抑えることが可能であ
る。 又、この本発明の第１実施例及び第２実施例におけるイ
ンバータゲート２０の集積回路レイアウトの置換えは、
集積回路レイアウトの設計時に容易に行うことができる
。 しかしながら、本発明は、ＰチャネルＭＯＳトランジス
タの特性とＮチャネルＭＯＳトランジスタの特性との、
Ｌ状態とＨ状態との閾値を決定する関係の決定を、この
ようなＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
３）ランジスタとのトランジスタサイズの比率により決
定することに限定するものではない。 なお、以上説明した本発明の第１実施例及び第２実施例
は、トランスファゲートとＣＭＯＳ論理ゲートであるイ
ンバータゲートとが一組として少なくともラッチ回路に
用いることができるものである。従って、これらトラン
スファゲートとＣＭＯＳ論理ゲートとを組合せた集積回
路レイアウトを、ラッチ回路としてライブラリセルとし
て登録しておくこともできる。この場合には、このトラ
ンスファゲートとＣＭＯＳ論理ゲートとによる、少なく
ともラッチ回路として用いられる論理回路の集積回路レ
イアウトサイズを小型化し、集積度を向上できると共に
、出力電圧を確実にＨ状態又はＬ状態の電圧レベルとし
、ノイズマージンの悪化を抑えるための０ＭＯ３論理ゲ
ートの闇値の調整を集積回路レイアウト設計者が意識し
ないで設計することができる。 又、トランスファゲートをＰチャネルＭＯ８）ランジス
タとＮチャネルＭＯＳトランジスタとを組合せて構成す
るか、あるいは、トランスファゲートをＰチャネルＭＯ
Ｓトランジスタ又はＮチャネルＭＯＳトランジスタのい
ずれか一方のみで構成するかに従って、これによる闇値
の相違により、このトランスファゲートめ出力が入力さ
れるＣＭＯＳ論理ゲートの選択（例えは、本発明の第１
実施例のインバータゲートを用いるか、第２実施例のイ
ンバータゲートを用いるかの選択）を、集積回路レイア
ウト用ＣＡＤ　（ＣＯｌｌｐＵｔｅｒ　ａｉｄｅｄ　ｄ
ｅｓｉｇｎ）の機能により自動的に行ってもよい。

【発明の効果】

以上説明したように、本発明によれば、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯ３）ランジスタとで構
成された０ＭＯ３論理ゲートの入力部分に、トランスフ
ァゲートが接続された集積回路において、出力電圧を確
実にＨ状態又はＬ状態の電圧レベルとし、ノイズマージ
ンの悪化を抑えながら、このトランスファゲートに用い
られるトランジスタの個数を減少し、これにより集積回
路の集積度を向上することができるという優れた効果を
得ることができる。

【図面の簡単な説明】

第１図は、本発明の第１実！＃１例の論理回路図、第２
図は、前記第１実施例の回路図、 第３図は、前記第１実施例に用いられるインバータゲー
トの集積回路レイアウト図、 第４図は、本発明の第２実施例の論理回路図、第５図は
、前記第２実施例の回路図、 第６図は、前記第２実施例に用いられるインバータゲー
トの集積回路レイアウト図、 第７図は、トランスファゲートの入力電圧と出力電圧と
のグラフ、 第８図は、従来の、トランスファゲートを用いた論理回
路図、 第９図は、前記従来の論理回路の回路図、第１０図は、
前記従来の論理回路に用いられるインバータゲートの集
積回路レイアウト図である。 １０ｎｐ、１０ｎ、１０ｐ・・・トンスフアゲート、２
０・・・インバータゲート、 ＴＰＩ〜ＴＰ３、ＴＰＩ　２、ＴＰＩ　３・・・Ｐチャ
ネルＭＯ８）ランジスタ、ＴＮＩ　〜ＴＮ３　、ＴＮＩ
　　１．ＴＮＩ　　３・・・ＮチャネルＭＯＳトランジ
スタ、ＩＮ・・・入力部分、　　　　ＯＵＴ・・・出力
部分、ＣＬＫ・・・書込クロック、 ｖＣＣ・・・電源（あるいは電源線）、ＧＮＤ・・・グ
ランド（あるいはグランド線）、ＬＰＩ〜ＬＰ３、ＬＮ
Ｉ〜ＬＮ３ ・・・トランジスタの拡散層の１辺の長さ、Ｇ・・・イ
ンバータゲート入力、 Ｙ・・・インバータゲート出力。

Claims (3)

【特許請求の範囲】
1. （１）ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
   Ｓトランジスタとで構成されたＣＭＯＳ論理ゲートの入
   力部分に、トランスファゲートが接続された集積回路に
   おいて、 前記トランスファゲートの少なくとも１つが、Ｐチャネ
   ルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジス
   タのうち、いずれか一方のみで構成され、 前記ＰチャネルＭＯＳトランジスタの特性と、前記Ｎチ
   ャネルＭＯＳトランジスタの特性との、Ｌ状態とＨ状態
   との閾値を決定する関係が、前記トランスファゲートの
   特性による閾値の上昇又は下降を考慮して決定されてい
   ることを特徴とする集積回路。
2. （２）請求項１において、 前記ＰチャネルＭＯＳトランジスタの特性と、前記Ｎチ
   ャネルＭＯＳトランジスタの特性との、Ｌ状態とＨ状態
   との閾値を決定する関係が、該ＰチャネルＭＯＳトラン
   ジスタと該ＮチャネルＭＯＳトンジスタとのトランジス
   タサイズの比率により決定されていることを特徴とする
   集積回路。
3. （３）請求項１において、 前記トランスファゲートと前記ＣＭＯＳ論理ゲートとが
   一組として構成され、少なくともラッチ回路としても用
   いられることを特徴とする集積回路。