JP3689229B2 - 半導体メモリ装置のカラム選択ラインイネーブル回路 - Google Patents
半導体メモリ装置のカラム選択ラインイネーブル回路 Download PDFInfo
- Publication number
- JP3689229B2 JP3689229B2 JP29913397A JP29913397A JP3689229B2 JP 3689229 B2 JP3689229 B2 JP 3689229B2 JP 29913397 A JP29913397 A JP 29913397A JP 29913397 A JP29913397 A JP 29913397A JP 3689229 B2 JP3689229 B2 JP 3689229B2
- Authority
- JP
- Japan
- Prior art keywords
- timing control
- signal
- memory device
- control signal
- line enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に半導体メモリ装置のカラム選択ラインイネーブル回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、SRAM(Static Random Access Memory)とDRAM(Dynamic Random Access Memory)に大別されるが、DRAMは、その単位メモリセルがSRAMの単位メモリセルよりも簡単な構造であるため、高集積化に有利な面を持っている。
【０００３】
データの読み出し/書き込み動作の高速化を図るために、DRAMが搭載されるコンピュータシステムなどのシステムクロックに同期して動作するDRAMがある。このようにシステムクロックに同期して動作するランダムアクセスメモリ装置をS-DRAM(Synchronous Dynamic Random Access Memory)という。S-DRAMには、システムクロックに同期して、ローアクティブ動作、データの読み出し/書き込み動作の実行命令が入力される他、S-DRAM機能を実行するための多様な命令がシステムクロックに同期して入/出力される。入/出力をシステムクロックの立上がりエッジ又は立下がりエッジのいずれで行うかは、S-DRAMの設計時に定められる。
【０００４】
S-DRAMにおいて、チップ外部から信号は、システムクロックに同期して入力されるが、内部回路はクロックに同期して動作する部分と非同期に動作する部分とに分けられる。更に、クロックに同期して動作する部分は、外部から印加されるシステムクロックに同期して動作する部分と、内部で発生した内部クロックに同期して動作する部分とに分けることができる。例えば、ローアドレスデコーディング、選択されたワードラインの活性化、ビットラインセンシングなどの動作はクロックに非同期に成される一方、半導体メモリ装置のデータ入/出力動作はクロックに同期して成される。
【０００５】
このように、S-DRAMには、クロックに非同期に動作する部分とクロックに同期して動作する部分とがあり、両者の間には、インターフェースのために一定の時間マージンが要求される。インターフェースのための時間マージンが遵守されない場合には誤動作が発生し、信頼性を喪失するようになる。従って、動作の信頼性を維持しながらも半導体メモリ装置の動作を高速化させるためには、要求される時間マージンを縮少する必要がある。即ち、tRCD(/RAS to /CAS Delay:ローアクティブ命令が入力されてから読み出し/書き込み命令が入力されるまでに要求される最小限の時間)パラメータを減少させる必要がある。
【０００６】
図４は、tRCDパラメータを説明するためのタイミング図である。ここで、システムクロックCLKの１つのサイクルタイムをtCCという。チップ選択信号/CSは、ローレベルアクティブ(Low level active)の信号であり、システムクロックCLKの立上がりエッジにおいて半導体メモリ装置に入力される。ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及び書き込みイネーブル信号/WEもまたローレベルアクティブの信号であり、システムクロックCLKの立上がりエッジで入力される。
【０００７】
半導体メモリ装置が休止状態の時、システムクロックCLKの立上がりエッジで、ローレベル(Low level)のチップ選択信号/CS、ローレベル(Low level)のローアドレスストローブ信号/RAS、ハイレベルのカラムアドレスストローブ信号/CAS及びハイレベル(High level)の書き込みイネーブル信号/WEの組合は、ローアクティブ（Row active）命令として認識される。
【０００８】
半導体メモリ装置がローアクティブ(Row active)状態の時、システムクロックCLKの立上がりエッジでローレベル(Low level)のチップ選択信号/CS、ローレベル(Low level)のローアドレスストローブ(Low address strobe)信号/RAS、ハイレベル(High level)のカラムアドレスストローブ(column address strobe)信号/CAS及びハイレベル(High level)の書き込みイネーブル信号/WEは読み出し命令として認識される。
【０００９】
ローアクティブ命令及び読み出し命令などは、書き込みイネーブル信号/WE、チップ選択信号/CS、カラムアドレスストローブ信号/CAS及びローアドレスストローブ信号/RASなどを上記の説明と異なる組み合わせとして入力可能に設計することも可能である。
【００１０】
図５は、ローアクティブ命令と読み出し命令が入力される場合の半導体メモリ装置の内部信号の波形を示す。
【００１１】
ローアクティブ命令（”Row Active”）が入力されると、バンクアドレス及びローアドレスによって選択されたバンクのうち、選択されたローに該当するワードラインがアクティブにされる。次いで、ビットラインセンシング動作が実行されて、ビットラインのレベル遷移が発生する。ここで、ローアクティブ命令が入力された時点からビットラインセンシング動作が成されるまで要する時間をt1といい、読み出し/書き込み命令が入力された時点からカラム選択ラインがイネーブルにされるまでに要する時間をt2という。
【００１２】
t1時間が経過する前にカラム選択ライン信号CSLiがアクティブにされると誤動作が発生する可能性があるので、tRCDはt1時間に基づいて決定される。例えば、クロックのサイクルタイムtCCが10ns、即ち、クロックの周波数が100MHzであり、Aという半導体メモリ装置のt1を30ns、t2を10nsとし、Bという半導体メモリ装置のt1を31nsとし、t2を10nsとしよう。この場合、A半導体メモリ装置のtRCDは2クロックになり、B半導体メモリ装置のtRCDは3クロックになる。このように、t1の1ns差はtRCDの1クロック差になるが、これはS-DRAMで全ての命令がシステムクロックCLKに同期して入力されるためである。即ち、B半導体メモリ装置では、ローアクティブ命令が印加された後、システムクロックCLKの2サイクル分の時間が経過した時点で読み出し命令を入力すると誤動作が発生することになる。
【００１３】
図１は、従来技術に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。この回路は、インバーター110、120、150、NORゲート130及びNANDゲート140で構成される。このような従来のカラム選択ラインイネーブル回路は、各バンクについて構成される。例えば、半導体メモリ装置に含まれるバンクの数が２の場合には、２個のカラム選択ラインイネーブル回路が構成される。
【００１４】
図１に示すように、インバータ110はデコードされたバンクアドレス信号DBAiを反転して出力する。バンクアドレス信号は半導体メモリ装置の外部から印加され、例えばバンクの数が２個の場合は１つのビットでバンクアドレス信号を構成することができる。バンクアドレス信号を１ビットで構成する場合においては、例えば、バンクアドレス信号の論理レベルがローレベルの場合はAバンクを選択し、論理レベルがハイレベルの場合はBバンクを選択するように定めることができる。１ビットのバンクアドレス信号をデコードすると、２個のデコードされたバンクアドレス信号が出力され、そのうち１方をバンクAに割当て、他方をバンクBに割当てることになる。そして、デコードされたバンクアドレス信号は、該当するバンクが選択された場合にのみハイレベル、すなわちでアクティブレベルになる。
【００１５】
タイミング制御信号PYEは、半導体メモリ装置の内部で発生される信号であり、ローアクティブ命令が入力された後、所定期間(t1)が経過した後にアクティブにされる。ここで、期間(t1)は、ローアドレスストローブ信号/RASがアクティブにされた後、ビットラインセンシングが実行されるまでに要求される時間であり、タイミング制御信号PYEは、ビットラインセンシングが実行される前にカラムラインが選択されるのを防止する役割を果たす。インバータ120は、タイミング制御信号PYEを反転し、NORゲート130は、インバータ110の出力とインバータ120の出力との論理和を反転して出力する。NANDゲート140は、内部クロックPCLKCD及びNORゲート130の出力を入力し、インバータ150はNANDゲート140の出力を反転してカラム選択ライネーブル信号PCSLEiを出力する。
【００１６】
従って、図１に示す半導体メモリ装置のカラム選択ラインイネーブル回路は、該当なるバンクが選択され、タイミング制御信号PYEがハイレベルの場合に、内部クロックPCLKCDを通過させる。内部クロックPCLKCDは半導体メモリ装置の外部から印加されるシステムクロックCLKに基づいてチップ内部で発生させたクロックである。
【００１７】
図２は、図１に示す半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。図２において、内部クロックPCLKCDは、半導体メモリ装置の外部から印加されるシステムクロックCLKに基づいて生成される。タイミング制御信号PYEは、ローアクティブ命令が印加された後、所定期間t1が経過した後にアクティブにされる。デコードされたバンクアドレス信号DBAiは、読み出し命令が印加された後、所定期間が経過した後にハイレベル、すなわちアクティブレベルになる。カラム選択ラインイネーブル信号PCSLEiは、タイミング制御信号PYEとデコードされたバンクアドレス信号が共にハイレベルの場合に、内部クロックPCLKCDに応じてレベルが遷移する。
【００１８】
図３は、図１に示す半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。図３においては、所定期間(t1)に基づいて算出されたtRCDが3サイクルであり、ローアクティブ命令が入力されてから2サイクルが経過した後に、読み出し命令が入力されている。タイミング制御信号PYEは、ローアクティブ命令にトリガーされて発生し、デコードされたバンクアドレス信号DBAiは、読み出し命令と共に入力されるバンクアドレスに基づいて発生する。バンクアドレスがデコードされる際にカラムアドレスもデコードされる。従って、バンクAについてのデコードされたバンクアドレス信号がハイレベルになる時、該当するカラムアドレスに対応するカラム選択ラインがアクティブにされる必要がある。
【００１９】
しかしながら、図３に示すように、デコードされたバンクアドレス信号がアクティブにされた場合においても、タイミング制御信号PYEがインアクティブ状態であれば、カラム選択ラインイネーブル信号PCSLEiにはアクティブのパルスが発生しない。図３は、バースト読み出しの際の信号波形図であり、連続的に読み出されるべきデータの中で１番目のデータが半導体メモリ装置から出力されない。
【００２０】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、tRCDパラメータを減少させ得る半導体メモリ装置のカラム選択ラインイネーブル回路を提供することにある。
【００２１】
本発明の他の目的は、tRCDパラメータを減少させることによって動作速度を改善できる半導体メモリ装置のカラム選択ラインイネーブル回路を提供することにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するために、本発明の１つの実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路は、タイミング制御信号発生部と、パルス発生器と、論理手段とを具備する。タイミング制御信号発生部は、同期式半導体メモリ装置の外部からローアクティブ命令が入力された時点から所定期間遅延した後にアクティブにされるタイミング制御信号を発生する。パルス発生器は、タイミング制御信号がアクティブになることによりトリガーされて、一定期間アクティブにされるパルスを発生する。論理手段は、タイミング制御信号、パルス発生器の出力及び半導体メモリ装置の内部から発生した内部クロックに基づいて、カラム選択ラインイネーブル信号を発生する。前記タイミング制御信号がアクティブであり、かつ、前記内部クロック又は前記パルス発生器の出力のいずれか１つがアクティブの場合にカラム選択ラインイネーブル信号がアクティブされる。
【００２３】
前記目的を達成するために、本発明の他の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路に含まれる論理手段は、タイミング制御信号、パルス発生器の出力、デコードされたバンクアドレス信号及び半導体メモリ装置の内部で発生される内部クロックに基づいて、カラム選択ラインイネーブル信号を発生する。ここで、タイミング制御信号及びデコードされたバンクアドレス信号が全てアクティブであり、かつ、前記内部クロック及び前記パルス発生器の出力のいずれか１つがアクティブの場合に、前記カラム選択ラインイネーブル信号がアクティブにされる。
【００２４】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２５】
図６は、本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。このカラム選択ラインイネーブル回路は、タイミング制御信号発生部310と、パルス発生器320と、論理部330を含む。
【００２６】
タイミング制御信号発生部310は、ローアクティブ命令信号に基づいてタイミング制御信号PYEを発生する。ここで、ローアクティブ命令信号は、書き込みイネーブル信号/WE、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、チップ選択信号/CSの論理状態により構成することができる。即ち、ローアクティブ命令は、設計仕様によって半導体メモリ装置の外部から印加される信号の組合で構成することができる。タイミング制御信号PYEは、ローアクティブ命令が入力された後、所定期間t1が経過した後にアクティブにされる。期間t1は、ローアクティブ命令が入力された後、ビットラインセンシングが開始されるまで要する時間である。
【００２７】
パルス発生器320は、タイミング制御信号PYEがアクティブになることによりトリガーされて、一定期間だけアクティブになるパルスを発生する。図６において、パルス発生器320は、複数のインバータ321、322、323及びNANDゲート324で構成されている。直列に連結されたインバータ321、322、323は、タイミング制御信号PYEを遅延して出力する役割を果たす。NANDゲート324は、インバータ323から出力される遅延されたタイミング制御信号とタイミング制御信号PYEの論理積の反転を出力する。ここで、直列に連結されるインバータ等の数は、パルス発生器320から発生する信号のパルス幅が内部クロックPCLKCDのパルス幅の90%乃至110%になるように調整することが望ましい。参照符号N1は、パルス発生器320の出力のノードを示す。
【００２８】
論理部330は、タイミング制御信号PYE、パルス発生器320の出力及び半導体メモリ装置の内部で発生する内部クロックPCLKCDに基づいてカラム選択ラインイネーブル信号PCSLEを発生する。ここで、発生するカラム選択ラインイネーブル信号PCSLEは、タイミング制御信号PYEがアクティブであり、内部クロックPCLKCD及びパルス発生器320の出力のうち、いずれか１つがアクティブの時にアクティブにされる。図６において、論理部330は、NANDゲート331、332で構成されている。NANDゲート331は、タイミング制御信号PYEと内部クロックPCLKCDの論理積を反転して出力し、NANDゲート332は、NANDゲート331の出力とパルス発生器320の出力との論理積を反転したカラム選択ラインイネーブル信号PCSLEを出力する。
【００２９】
図７及び図８は、図６に示すカラム選択ラインイネーブル信号PCSLEに関連する半導体メモリ装置の動作を説明するための図である。図７に示す例においては、半導体メモリ装置は１つのバンクで構成される。カラムアドレスCAは、読み出し命令が入力される際に半導体メモリ装置の外部から入力される。カラムアドレスCAは、バッファリングされた後にカラムアドレスデコーダ410に入力される。カラムアドレスデコーダ410は、カラム選択ラインイネーブル信号PCSLEがアクティブの場合にはカラムアドレスをデコードして出力し、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合にはその出力をディスエーブルにする。従って、カラム選択ラインイネーブル信号PCSLEがアクティブの場合は、多数のカラム選択ライン信号CSLiのうち、いずれか１つが選択的にアクティブにされる。一方、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合は、全てのカラム選択ライン信号CSLiがインアクティブにされる。カラム選択ライン信号CSLiは、入/出力ゲート部420に印加される。入/出力ゲート部420は、多数の入/出力ゲートで構成され、１つのカラム選択ライン信号により１つの入/出力ゲートが制御される。
【００３０】
図８は、半導体メモリ装置が多数のバンクを有する場合におけるカラム選択ラインイネーブル信号PCSLEに関連する半導体メモリ装置の一部を示す図である。カラムアドレスCAは、カラムアドレスデコーダ411に入力され、バンクアドレスBAは、バンクアドレスデコーダ412に入力される。カラムアドレスデコーダ411は、カラム選択ラインイネーブル信号PCSLEがアクティブの場合はカラムアドレスCAをデコードして出力し、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合はその出力を全てディスエーブルにする。バンクアドレスデコーダ412もまたカラム選択ラインイネーブル信号PCSLEがアクティブの場合はバンクアドレスBAをデコードして出力し、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合はその出力をディスエーブルにする。
【００３１】
カラムアドレスデコーダ411の出力は、各バンク選択部431、432に入力される。バンクアドレスディコーダ412の出力は、各々対応するバンク選択部431、432に印加される。即ち、デコードされたバンクアドレス信号DBA1はバンク選択部431に入力され、デコードされたバンクアドレス信号DBAnはバンク選択部432に入力される。各バンク選択部431、432は、入力されたデコードされたバンクアドレス信号がアクティブで、かつ、デコードされたカラムアドレスがアクティブの場合にアクティブになる多数のカラム選択ライン信号CSLiを出力する。従って、カラム選択ラインイネーブル信号PCSLEがアクティブの場合は、バンクアドレス及びカラムアドレスによって選択されたいずれか１つのカラム選択ライン信号だけがアクティブにされる。
【００３２】
入/出力ゲート部421、422は、各々多数の入/出力ゲートで構成され、１つの入/出力ゲートは１つのカラム選択ライン信号によって制御される。カラム選択ライン信号がアクティブの場合は入/出力ゲートがターン-オンし、カラム選択ライン信号がインアクティブの場合に入/出力ゲートはターンオフする。
【００３３】
図９は、図７及び図８に示す入/出力ゲートに関連する半導体メモリ装置の内部回路図である。メモリセル440は、１つのトランジスタ441と１つのキャパシタ442で構成されており、キャパシタ442にはプレート電圧VPが印加される。トランジスタ441のゲートはワードラインWLに連結されている。そして、ワードラインWLがアクティブになるとキャパシタ442の両端に保存されているデータによってビットラインBL及び反転ビットライン/BLの電圧が変化する。等化信号PEQがアクティブになると等化器450によってビットラインBL及び反転ビットライン/BLの電圧レベルが同一になる。等化器450には電源電圧の1/2の電圧値のVBL電圧が印加される。
【００３４】
隔離ゲート部460は、図９に示すようにセンスアンプ470の片方にだけメモリセル440が連結される場合には常にオン状態を維持する。しかし、半導体メモリ装置は、一般的に１つのセンスアンプが多数のメモリセルによって共有され、図９に示す構成とは相違し、センスアンプ470の両側(例えば、左側及び右側)にメモリセルが連結される。このような場合、隔離 ゲート部460は、センスアンプ470とメモリセル440を孤立させるために、左側隔離ゲート部は左側メモリセルアレイとセンスアンプの間に連結され、右側隔離ゲート部は右側メモリセルアレイとセンスアンプの間に連結される。左側及び右側隔離ゲート部は、ビットラインセンシング動作時にビットラインの負荷を減少させるために次のように動作する。
【００３５】
プリチャージの時は、左側隔離ゲート部及び右側隔離ゲート部の双方がターンオンされる。一方、ワードラインがイネーブルになる場合(即ち、メモリセルに対してアクセスする場合)は、アクセスされるメモリセルが左側メモリセルアレイに属する場合には右側隔離ゲート部がオフされ、左側隔離ゲート部はオン状態を維持する。逆に、アクセスされるメモリセルが右側メモリセルアレイに属する場合には左側隔離ゲート部がオフされ、右側隔離ゲート部はオン状態を維持する。
【００３６】
センスアンプ470は、制御信号LA、/LAによって動作が制御され、データ（保持された電荷）によるビットラインBL及び反転ビットライン/BLのレベル遷移を増幅する。ビットラインのレベル遷移が増幅された後、カラムライン選択信号がハイレベル（アクティブ）にされると、入/出力ゲート480を構成するNMOSトランジスタ481、482がターンオンされ、入出力ラインIO及び反転入出力ライン/IOの電圧レベルが各々ビットラインBL及び反転ビットライン/BLの電圧レベルに応じて変化する。
【００３７】
半導体メモリ装置のカラム選択ラインイネーブル回路は、カラム選択ラインをアクティブ又はインアクティブにする制御するための信号を発生する。カラム選択ラインは、図７及び図８から明らかなように、カラムアドレス及びバンクアドレスデコーダをイネーブルするか否かを制御することによっても制御することができる。他の方法としては、カラムアドレス及びバンクアドレスをデコードした信号が、カラム選択ラインイネーブル信号PCSLEがアクティブの場合にだけ、カラム選択ライン信号として各入/出力ゲート部に印加されるようにする方法がある。
【００３８】
図１０は、本発明の他の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。このカラム選択ラインイネーブル回路は、タイミング制御信号発生部310と、パルス発生器320と、論理部330とを含む。
【００３９】
タイミング制御信号発生部310は、半導体メモリ装置の外部からローアクティブ命令が入力されてから所定期間t1が遅延した後にアクティブになるタイミング制御信号PYEを発生する。ここで、ローアクティブ命令は、半導体メモリ装置の外部から印加される１つ以上の信号の組み合わせで定義することができる。
【００４０】
パルス発生器320は、タイミング制御信号PYEがアクティブになることによりトリガーされて、一定期間だけアクティブになるパルスを発生する。パルス発生器320は、図１０に示すように、多数のインバータ321、322、323及びNANDゲート324で構成することができる。多数のインバータ321、322、323は、タイミング制御信号PYEを遅延して出力する。直列に連結されたインバータの数は、パルス発生器320から出力されるパルスの幅が半導体メモリ装置の内部クロックPCLKCDのパルス幅の90%乃至110%になるように調整することが望ましい。NANDゲート324は、遅延したタイミング制御信号とタイミング制御信号PYEとの論理積を反転して出力する。参照符号N1は、パルス発生器320の出力のノードを示す。
【００４１】
パルス発生器320の他の構成例としては、例えば、タイミング制御信号PYEを遅延させる遅延素子と、該遅延素子の出力とタイミング制御信号PYEとの論理積を出力する論理ゲートで構成されたものが挙げられる。
【００４２】
論理部330は、タイミング制御信号PYE、パルス発生器320の出力、デコードされたバンクアドレス信号DBAi及び半導体メモリ装置の内部で発生した内部クロックPCLKCDに基づいて、カラム選択ラインイネーブル信号PCSLEを発生する。カラム選択ラインイネーブル信号PCSLEは、タイミング制御信号PYE及びデコードされたバンクアドレス信号DBAiが共にアクティブで、内部クロックPCLKCD及びパルス発生器320の出力のうち、いずれか１つがアクティブの場合にアクティブになる。図１０において、カラム選択ラインイネーブル信号PCSLE、デコードされたバンクアドレス信号DBAi及び内部クロックPCLKCDは、ハイレベルの時にアクティブになる信号であり、パルス発生器320の出力は、ローレベルの時にアクティブになる信号である。
【００４３】
図１０に示す論理部330の例は、NANDゲート331、332、333及びインバータ334で構成されている。NANDゲート331は、タイミング制御信号PYEと内部クロックPCLKCDとの論理積を反転して出力する。NANDゲート332は、パルス発生器320の出力とNANDゲート331の出力との論理積を反転して出力する。NANDゲート333は、デコードされたバンクアドレス信号DBAiとNANDゲート332の出力との論理積を反転して出力し、インバータ334は、NANDゲート333の出力を反転したカラム選択ラインイネーブル信号PCSLEiを出力する。
【００４４】
図１０に示すカラム選択ラインイネーブル回路と同一の回路は、各バンクに対して設けられ、カラム選択ラインイネーブル信号PCSLEiは、該当するバンクのカラム選択ラインを制御する。
【００４５】
図１０におけるデコードされたバンクアドレス信号DBAiは、多数のデコードされたバンクアドレス信号の１つを示している。例えば、半導体メモリ装置が8個のバンクを有すると仮定すると、バンクAが選択される場合はデコードされたバンクアドレス信号DBA1がハイレベル（アクティブ）にされ、バンクBが選択される場合にはデコードされたバンクアドレス信号DBA2がハイレベル（アクティブ）にされる。他のバンクアドレス信号に関しても同様である。
【００４６】
図１１は、図１０に示すカラム選択ラインイネーブル信号PCSLEiに関連する半導体メモリ装置の内部回路図である。カラムアドレスディコーダ511、512及び入/出力ゲート部521、522は、各々のバンクについて設けられている。それぞれのカラムアドレスディコーダ511、512には、共通のカラムアドレスが入力されると共に該当するカラム選択ラインイネーブル信号PCSLEiが入力される。
【００４７】
カラムアドレスデコーダ511は、カラム選択ラインイネーブル信号PCSLE1がアクティブの場合はイネーブルされてカラムアドレスをデコードし、一方、カラム選択ラインイネーブル信号PCSLE1がインアクティブの場合はディスエーブルになる。同様にして、カラムアドレスデコーダ512は、カラム選択ラインイネーブル信号PCSLEnがアクティブの場合はイネーブルされてカラムアドレスをデコードし、一方、カラム選択ラインイネーブル信号PCSLEnがインアクティブの場合はディスエーブルになる。他のカラムアドレスデコーダに関しても同様である。
【００４８】
入/出力ゲート部521、522は、各々多数の入/出力ゲートで構成されており、各入/出力ゲートは、図９に示すように、ビットラインBLと入出力ラインIOに夫々そのドレイン及びソースが連結され、該当するカラム選択ライン信号CSLiにそのゲートが連結されたNMOSトランジスタと、反転ビットライン/BLと反転入出力ライン/IOに夫々そのドレイン及びソースが連結され、該当するカラム選択ラインCSLiにそのゲートが連結されたNMOSトランジスタにより構成することができる。
【００４９】
図１２は、上記の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。ローアクティブ命令及び読み出し命令は、全てシステムクロックCLKの立上がりエッジで半導体メモリ装置の外部から取り込まれる。図１２に示す例は、ローアクティブ命令が入力されてからビットラインセンシングが実行されるまでに要する期間t1に基づいて決定されるtRCDが3サイクルであって、ローアクティブ命令が印加されてから3サイクルが経過した後に読み出し命令が入力される場合に関する。
【００５０】
タイミング制御信号PYEは、ローアクティブ命令が入力されてから所定期間t1が経過した後にアクティブにされる。図７に示すように、ノードN1には、タイミング制御信号PYEに基づいてローレベル（アクティブ）のパルスが発生する。内部クロックPCLKCDは、システムクロックCLKに基づいて半導体メモリ装置の内部で発生されるクロックである。デコードされたバンクアドレス信号DBAiは、読み出し命令が入力されてから所定期間が経過した後にアクティブにされる。従って、図１２に示す例では、ノードN1にパルスが発生してもデコードされたバンクアドレス信号DBAiがアクティブにならないため、ノードN1に現れたパルスがカラム選択ラインイネーブル信号PCSLEiに影響を及ぼすことはない。従って、カラム選択ラインイネーブル信号PCSLEiは、内部クロックPCLKCDにだけ影響を受ける。
【００５１】
カラム選択ライン信号CSLiは、読み出し命令と共に入力されるカラムアドレス、バンクアドレス及びカラム選択ラインイネーブル信号PCSLEiによって選択的にアクティブにされる。図１２は、バースト読み出し命令の実行時のものであり、カラム選択ライン信号CSLiは、カラム選択ラインイネーブル信号PCSLEiによって順にアクティブになる。
【００５２】
図１２から明らかなように、上記の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路は、tRCDパラメータを満足するタイミングで読み出し命令が印加される場合に正常に動作する。
【００５３】
図１３は、上記の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。より具体的には、図１３に示す例は、期間t1に基づいて決定されるtRCDパラメータがシステムクロックCLKの3サイクルであって、ローアクティブ命令を入力してから2サイクルが経過した後に読み出し命令を入力した場合に関する。
【００５４】
タイミング制御信号PYEは、ローアクティブ命令に基づいて発生するため、図１２に示すタイミングと同様のタイミングで発生する。また、ノードN1は、タイミング制御信号PYEに基づいて発生するため、図１２に示す波形と同様である。デコードされたバンクアドレス信号DBAiは、読み出し命令と共に入力されるバンクアドレスをデコードすることにより発生するため、図１２に示すタイミングとは異なり、システムクロックCLKの１サイクル分だけ早くアクティブになる。
【００５５】
ここで、バンクアドレスだけでなくカラムアドレスもシステムクロックCLKの１サイクル分だけ早くアクティブになるので、デコードされたバンクアドレス信号DBAiがアクティブになった後にカラム選択ラインイネーブル信号PCSLEiにアクティブパルスが発生すべきである。
【００５６】
上記の実施の形態に係るカラム選択ラインイネーブル回路では、図１３に示すように、ノードN1のパルスを利用してカラム選択ラインイネーブル信号PCSLEiにアクティブパルスが発生する。従って、tRCDパラメータを減少させても正常にデータの読み出し動作が実行される。すなわち、tRCDパラメータは、システムクロックCLKの3サイクルから2サイクルに減少する。
【００５７】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。例えば、カラム選択ラインイネーブル信号PCSLEiを発生する際に、デコードされたバンクアドレス信号を利用するのではなく、カラムアドレスのうちの一部を先にデコードして利用することも可能である。
【００５８】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置のカラム選択ラインイネーブル回路によれば、tRCDパラメータを小さくすることができる。したがって、半導体メモリ装置の動作速度を向上させることができ、また、このような半導体メモリ装置を搭載するシステムの性能を向上させることができる。
【００５９】
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。
【図２】図１に示す従来の技術による半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。
【図３】図１に示す従来の技術による半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。
【図４】同期式DRAMにおけるtRCDパラメータを説明するためのタイミング図である。
【図５】同期式DRAMの内部動作に示すタイミング図である。
【図６】本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。
【図７】図６に示すカラム選択ラインイネーブル信号(PCSLE)に関する半導体メモリ装置の動作を説明するための図である。
【図８】図６に示すカラム選択ラインイネーブル信号(PCSLE)に関する半導体メモリ装置の動作を説明するための図である。
【図９】図７及び図８に示すI/Oゲートに関連する半導体メモリ装置の内部回路図である。
【図１０】本発明の好適な他の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。
【図１１】図１０に示すカラム選択ラインイネーブル信号PCSLEiに関連する半導体メモリ装置の内部回路図である。
【図１２】本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。
【図１３】本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に半導体メモリ装置のカラム選択ラインイネーブル回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、SRAM(Static Random Access Memory)とDRAM(Dynamic Random Access Memory)に大別されるが、DRAMは、その単位メモリセルがSRAMの単位メモリセルよりも簡単な構造であるため、高集積化に有利な面を持っている。
【０００３】
データの読み出し/書き込み動作の高速化を図るために、DRAMが搭載されるコンピュータシステムなどのシステムクロックに同期して動作するDRAMがある。このようにシステムクロックに同期して動作するランダムアクセスメモリ装置をS-DRAM(Synchronous Dynamic Random Access Memory)という。S-DRAMには、システムクロックに同期して、ローアクティブ動作、データの読み出し/書き込み動作の実行命令が入力される他、S-DRAM機能を実行するための多様な命令がシステムクロックに同期して入/出力される。入/出力をシステムクロックの立上がりエッジ又は立下がりエッジのいずれで行うかは、S-DRAMの設計時に定められる。
【０００４】
S-DRAMにおいて、チップ外部から信号は、システムクロックに同期して入力されるが、内部回路はクロックに同期して動作する部分と非同期に動作する部分とに分けられる。更に、クロックに同期して動作する部分は、外部から印加されるシステムクロックに同期して動作する部分と、内部で発生した内部クロックに同期して動作する部分とに分けることができる。例えば、ローアドレスデコーディング、選択されたワードラインの活性化、ビットラインセンシングなどの動作はクロックに非同期に成される一方、半導体メモリ装置のデータ入/出力動作はクロックに同期して成される。
【０００５】
このように、S-DRAMには、クロックに非同期に動作する部分とクロックに同期して動作する部分とがあり、両者の間には、インターフェースのために一定の時間マージンが要求される。インターフェースのための時間マージンが遵守されない場合には誤動作が発生し、信頼性を喪失するようになる。従って、動作の信頼性を維持しながらも半導体メモリ装置の動作を高速化させるためには、要求される時間マージンを縮少する必要がある。即ち、tRCD(/RAS to /CAS Delay:ローアクティブ命令が入力されてから読み出し/書き込み命令が入力されるまでに要求される最小限の時間)パラメータを減少させる必要がある。
【０００６】
図４は、tRCDパラメータを説明するためのタイミング図である。ここで、システムクロックCLKの１つのサイクルタイムをtCCという。チップ選択信号/CSは、ローレベルアクティブ(Low level active)の信号であり、システムクロックCLKの立上がりエッジにおいて半導体メモリ装置に入力される。ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及び書き込みイネーブル信号/WEもまたローレベルアクティブの信号であり、システムクロックCLKの立上がりエッジで入力される。
【０００７】
半導体メモリ装置が休止状態の時、システムクロックCLKの立上がりエッジで、ローレベル(Low level)のチップ選択信号/CS、ローレベル(Low level)のローアドレスストローブ信号/RAS、ハイレベルのカラムアドレスストローブ信号/CAS及びハイレベル(High level)の書き込みイネーブル信号/WEの組合は、ローアクティブ（Row active）命令として認識される。
【０００８】
半導体メモリ装置がローアクティブ(Row active)状態の時、システムクロックCLKの立上がりエッジでローレベル(Low level)のチップ選択信号/CS、ローレベル(Low level)のローアドレスストローブ(Low address strobe)信号/RAS、ハイレベル(High level)のカラムアドレスストローブ(column address strobe)信号/CAS及びハイレベル(High level)の書き込みイネーブル信号/WEは読み出し命令として認識される。
【０００９】
ローアクティブ命令及び読み出し命令などは、書き込みイネーブル信号/WE、チップ選択信号/CS、カラムアドレスストローブ信号/CAS及びローアドレスストローブ信号/RASなどを上記の説明と異なる組み合わせとして入力可能に設計することも可能である。
【００１０】
図５は、ローアクティブ命令と読み出し命令が入力される場合の半導体メモリ装置の内部信号の波形を示す。
【００１１】
ローアクティブ命令（”Row Active”）が入力されると、バンクアドレス及びローアドレスによって選択されたバンクのうち、選択されたローに該当するワードラインがアクティブにされる。次いで、ビットラインセンシング動作が実行されて、ビットラインのレベル遷移が発生する。ここで、ローアクティブ命令が入力された時点からビットラインセンシング動作が成されるまで要する時間をt1といい、読み出し/書き込み命令が入力された時点からカラム選択ラインがイネーブルにされるまでに要する時間をt2という。
【００１２】
t1時間が経過する前にカラム選択ライン信号CSLiがアクティブにされると誤動作が発生する可能性があるので、tRCDはt1時間に基づいて決定される。例えば、クロックのサイクルタイムtCCが10ns、即ち、クロックの周波数が100MHzであり、Aという半導体メモリ装置のt1を30ns、t2を10nsとし、Bという半導体メモリ装置のt1を31nsとし、t2を10nsとしよう。この場合、A半導体メモリ装置のtRCDは2クロックになり、B半導体メモリ装置のtRCDは3クロックになる。このように、t1の1ns差はtRCDの1クロック差になるが、これはS-DRAMで全ての命令がシステムクロックCLKに同期して入力されるためである。即ち、B半導体メモリ装置では、ローアクティブ命令が印加された後、システムクロックCLKの2サイクル分の時間が経過した時点で読み出し命令を入力すると誤動作が発生することになる。
【００１３】
図１は、従来技術に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。この回路は、インバーター110、120、150、NORゲート130及びNANDゲート140で構成される。このような従来のカラム選択ラインイネーブル回路は、各バンクについて構成される。例えば、半導体メモリ装置に含まれるバンクの数が２の場合には、２個のカラム選択ラインイネーブル回路が構成される。
【００１４】
図１に示すように、インバータ110はデコードされたバンクアドレス信号DBAiを反転して出力する。バンクアドレス信号は半導体メモリ装置の外部から印加され、例えばバンクの数が２個の場合は１つのビットでバンクアドレス信号を構成することができる。バンクアドレス信号を１ビットで構成する場合においては、例えば、バンクアドレス信号の論理レベルがローレベルの場合はAバンクを選択し、論理レベルがハイレベルの場合はBバンクを選択するように定めることができる。１ビットのバンクアドレス信号をデコードすると、２個のデコードされたバンクアドレス信号が出力され、そのうち１方をバンクAに割当て、他方をバンクBに割当てることになる。そして、デコードされたバンクアドレス信号は、該当するバンクが選択された場合にのみハイレベル、すなわちでアクティブレベルになる。
【００１５】
タイミング制御信号PYEは、半導体メモリ装置の内部で発生される信号であり、ローアクティブ命令が入力された後、所定期間(t1)が経過した後にアクティブにされる。ここで、期間(t1)は、ローアドレスストローブ信号/RASがアクティブにされた後、ビットラインセンシングが実行されるまでに要求される時間であり、タイミング制御信号PYEは、ビットラインセンシングが実行される前にカラムラインが選択されるのを防止する役割を果たす。インバータ120は、タイミング制御信号PYEを反転し、NORゲート130は、インバータ110の出力とインバータ120の出力との論理和を反転して出力する。NANDゲート140は、内部クロックPCLKCD及びNORゲート130の出力を入力し、インバータ150はNANDゲート140の出力を反転してカラム選択ライネーブル信号PCSLEiを出力する。
【００１６】
従って、図１に示す半導体メモリ装置のカラム選択ラインイネーブル回路は、該当なるバンクが選択され、タイミング制御信号PYEがハイレベルの場合に、内部クロックPCLKCDを通過させる。内部クロックPCLKCDは半導体メモリ装置の外部から印加されるシステムクロックCLKに基づいてチップ内部で発生させたクロックである。
【００１７】
図２は、図１に示す半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。図２において、内部クロックPCLKCDは、半導体メモリ装置の外部から印加されるシステムクロックCLKに基づいて生成される。タイミング制御信号PYEは、ローアクティブ命令が印加された後、所定期間t1が経過した後にアクティブにされる。デコードされたバンクアドレス信号DBAiは、読み出し命令が印加された後、所定期間が経過した後にハイレベル、すなわちアクティブレベルになる。カラム選択ラインイネーブル信号PCSLEiは、タイミング制御信号PYEとデコードされたバンクアドレス信号が共にハイレベルの場合に、内部クロックPCLKCDに応じてレベルが遷移する。
【００１８】
図３は、図１に示す半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。図３においては、所定期間(t1)に基づいて算出されたtRCDが3サイクルであり、ローアクティブ命令が入力されてから2サイクルが経過した後に、読み出し命令が入力されている。タイミング制御信号PYEは、ローアクティブ命令にトリガーされて発生し、デコードされたバンクアドレス信号DBAiは、読み出し命令と共に入力されるバンクアドレスに基づいて発生する。バンクアドレスがデコードされる際にカラムアドレスもデコードされる。従って、バンクAについてのデコードされたバンクアドレス信号がハイレベルになる時、該当するカラムアドレスに対応するカラム選択ラインがアクティブにされる必要がある。
【００１９】
しかしながら、図３に示すように、デコードされたバンクアドレス信号がアクティブにされた場合においても、タイミング制御信号PYEがインアクティブ状態であれば、カラム選択ラインイネーブル信号PCSLEiにはアクティブのパルスが発生しない。図３は、バースト読み出しの際の信号波形図であり、連続的に読み出されるべきデータの中で１番目のデータが半導体メモリ装置から出力されない。
【００２０】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、tRCDパラメータを減少させ得る半導体メモリ装置のカラム選択ラインイネーブル回路を提供することにある。
【００２１】
本発明の他の目的は、tRCDパラメータを減少させることによって動作速度を改善できる半導体メモリ装置のカラム選択ラインイネーブル回路を提供することにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するために、本発明の１つの実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路は、タイミング制御信号発生部と、パルス発生器と、論理手段とを具備する。タイミング制御信号発生部は、同期式半導体メモリ装置の外部からローアクティブ命令が入力された時点から所定期間遅延した後にアクティブにされるタイミング制御信号を発生する。パルス発生器は、タイミング制御信号がアクティブになることによりトリガーされて、一定期間アクティブにされるパルスを発生する。論理手段は、タイミング制御信号、パルス発生器の出力及び半導体メモリ装置の内部から発生した内部クロックに基づいて、カラム選択ラインイネーブル信号を発生する。前記タイミング制御信号がアクティブであり、かつ、前記内部クロック又は前記パルス発生器の出力のいずれか１つがアクティブの場合にカラム選択ラインイネーブル信号がアクティブされる。
【００２３】
前記目的を達成するために、本発明の他の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路に含まれる論理手段は、タイミング制御信号、パルス発生器の出力、デコードされたバンクアドレス信号及び半導体メモリ装置の内部で発生される内部クロックに基づいて、カラム選択ラインイネーブル信号を発生する。ここで、タイミング制御信号及びデコードされたバンクアドレス信号が全てアクティブであり、かつ、前記内部クロック及び前記パルス発生器の出力のいずれか１つがアクティブの場合に、前記カラム選択ラインイネーブル信号がアクティブにされる。
【００２４】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２５】
図６は、本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。このカラム選択ラインイネーブル回路は、タイミング制御信号発生部310と、パルス発生器320と、論理部330を含む。
【００２６】
タイミング制御信号発生部310は、ローアクティブ命令信号に基づいてタイミング制御信号PYEを発生する。ここで、ローアクティブ命令信号は、書き込みイネーブル信号/WE、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、チップ選択信号/CSの論理状態により構成することができる。即ち、ローアクティブ命令は、設計仕様によって半導体メモリ装置の外部から印加される信号の組合で構成することができる。タイミング制御信号PYEは、ローアクティブ命令が入力された後、所定期間t1が経過した後にアクティブにされる。期間t1は、ローアクティブ命令が入力された後、ビットラインセンシングが開始されるまで要する時間である。
【００２７】
パルス発生器320は、タイミング制御信号PYEがアクティブになることによりトリガーされて、一定期間だけアクティブになるパルスを発生する。図６において、パルス発生器320は、複数のインバータ321、322、323及びNANDゲート324で構成されている。直列に連結されたインバータ321、322、323は、タイミング制御信号PYEを遅延して出力する役割を果たす。NANDゲート324は、インバータ323から出力される遅延されたタイミング制御信号とタイミング制御信号PYEの論理積の反転を出力する。ここで、直列に連結されるインバータ等の数は、パルス発生器320から発生する信号のパルス幅が内部クロックPCLKCDのパルス幅の90%乃至110%になるように調整することが望ましい。参照符号N1は、パルス発生器320の出力のノードを示す。
【００２８】
論理部330は、タイミング制御信号PYE、パルス発生器320の出力及び半導体メモリ装置の内部で発生する内部クロックPCLKCDに基づいてカラム選択ラインイネーブル信号PCSLEを発生する。ここで、発生するカラム選択ラインイネーブル信号PCSLEは、タイミング制御信号PYEがアクティブであり、内部クロックPCLKCD及びパルス発生器320の出力のうち、いずれか１つがアクティブの時にアクティブにされる。図６において、論理部330は、NANDゲート331、332で構成されている。NANDゲート331は、タイミング制御信号PYEと内部クロックPCLKCDの論理積を反転して出力し、NANDゲート332は、NANDゲート331の出力とパルス発生器320の出力との論理積を反転したカラム選択ラインイネーブル信号PCSLEを出力する。
【００２９】
図７及び図８は、図６に示すカラム選択ラインイネーブル信号PCSLEに関連する半導体メモリ装置の動作を説明するための図である。図７に示す例においては、半導体メモリ装置は１つのバンクで構成される。カラムアドレスCAは、読み出し命令が入力される際に半導体メモリ装置の外部から入力される。カラムアドレスCAは、バッファリングされた後にカラムアドレスデコーダ410に入力される。カラムアドレスデコーダ410は、カラム選択ラインイネーブル信号PCSLEがアクティブの場合にはカラムアドレスをデコードして出力し、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合にはその出力をディスエーブルにする。従って、カラム選択ラインイネーブル信号PCSLEがアクティブの場合は、多数のカラム選択ライン信号CSLiのうち、いずれか１つが選択的にアクティブにされる。一方、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合は、全てのカラム選択ライン信号CSLiがインアクティブにされる。カラム選択ライン信号CSLiは、入/出力ゲート部420に印加される。入/出力ゲート部420は、多数の入/出力ゲートで構成され、１つのカラム選択ライン信号により１つの入/出力ゲートが制御される。
【００３０】
図８は、半導体メモリ装置が多数のバンクを有する場合におけるカラム選択ラインイネーブル信号PCSLEに関連する半導体メモリ装置の一部を示す図である。カラムアドレスCAは、カラムアドレスデコーダ411に入力され、バンクアドレスBAは、バンクアドレスデコーダ412に入力される。カラムアドレスデコーダ411は、カラム選択ラインイネーブル信号PCSLEがアクティブの場合はカラムアドレスCAをデコードして出力し、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合はその出力を全てディスエーブルにする。バンクアドレスデコーダ412もまたカラム選択ラインイネーブル信号PCSLEがアクティブの場合はバンクアドレスBAをデコードして出力し、カラム選択ラインイネーブル信号PCSLEがインアクティブの場合はその出力をディスエーブルにする。
【００３１】
カラムアドレスデコーダ411の出力は、各バンク選択部431、432に入力される。バンクアドレスディコーダ412の出力は、各々対応するバンク選択部431、432に印加される。即ち、デコードされたバンクアドレス信号DBA1はバンク選択部431に入力され、デコードされたバンクアドレス信号DBAnはバンク選択部432に入力される。各バンク選択部431、432は、入力されたデコードされたバンクアドレス信号がアクティブで、かつ、デコードされたカラムアドレスがアクティブの場合にアクティブになる多数のカラム選択ライン信号CSLiを出力する。従って、カラム選択ラインイネーブル信号PCSLEがアクティブの場合は、バンクアドレス及びカラムアドレスによって選択されたいずれか１つのカラム選択ライン信号だけがアクティブにされる。
【００３２】
入/出力ゲート部421、422は、各々多数の入/出力ゲートで構成され、１つの入/出力ゲートは１つのカラム選択ライン信号によって制御される。カラム選択ライン信号がアクティブの場合は入/出力ゲートがターン-オンし、カラム選択ライン信号がインアクティブの場合に入/出力ゲートはターンオフする。
【００３３】
図９は、図７及び図８に示す入/出力ゲートに関連する半導体メモリ装置の内部回路図である。メモリセル440は、１つのトランジスタ441と１つのキャパシタ442で構成されており、キャパシタ442にはプレート電圧VPが印加される。トランジスタ441のゲートはワードラインWLに連結されている。そして、ワードラインWLがアクティブになるとキャパシタ442の両端に保存されているデータによってビットラインBL及び反転ビットライン/BLの電圧が変化する。等化信号PEQがアクティブになると等化器450によってビットラインBL及び反転ビットライン/BLの電圧レベルが同一になる。等化器450には電源電圧の1/2の電圧値のVBL電圧が印加される。
【００３４】
隔離ゲート部460は、図９に示すようにセンスアンプ470の片方にだけメモリセル440が連結される場合には常にオン状態を維持する。しかし、半導体メモリ装置は、一般的に１つのセンスアンプが多数のメモリセルによって共有され、図９に示す構成とは相違し、センスアンプ470の両側(例えば、左側及び右側)にメモリセルが連結される。このような場合、隔離 ゲート部460は、センスアンプ470とメモリセル440を孤立させるために、左側隔離ゲート部は左側メモリセルアレイとセンスアンプの間に連結され、右側隔離ゲート部は右側メモリセルアレイとセンスアンプの間に連結される。左側及び右側隔離ゲート部は、ビットラインセンシング動作時にビットラインの負荷を減少させるために次のように動作する。
【００３５】
プリチャージの時は、左側隔離ゲート部及び右側隔離ゲート部の双方がターンオンされる。一方、ワードラインがイネーブルになる場合(即ち、メモリセルに対してアクセスする場合)は、アクセスされるメモリセルが左側メモリセルアレイに属する場合には右側隔離ゲート部がオフされ、左側隔離ゲート部はオン状態を維持する。逆に、アクセスされるメモリセルが右側メモリセルアレイに属する場合には左側隔離ゲート部がオフされ、右側隔離ゲート部はオン状態を維持する。
【００３６】
センスアンプ470は、制御信号LA、/LAによって動作が制御され、データ（保持された電荷）によるビットラインBL及び反転ビットライン/BLのレベル遷移を増幅する。ビットラインのレベル遷移が増幅された後、カラムライン選択信号がハイレベル（アクティブ）にされると、入/出力ゲート480を構成するNMOSトランジスタ481、482がターンオンされ、入出力ラインIO及び反転入出力ライン/IOの電圧レベルが各々ビットラインBL及び反転ビットライン/BLの電圧レベルに応じて変化する。
【００３７】
半導体メモリ装置のカラム選択ラインイネーブル回路は、カラム選択ラインをアクティブ又はインアクティブにする制御するための信号を発生する。カラム選択ラインは、図７及び図８から明らかなように、カラムアドレス及びバンクアドレスデコーダをイネーブルするか否かを制御することによっても制御することができる。他の方法としては、カラムアドレス及びバンクアドレスをデコードした信号が、カラム選択ラインイネーブル信号PCSLEがアクティブの場合にだけ、カラム選択ライン信号として各入/出力ゲート部に印加されるようにする方法がある。
【００３８】
図１０は、本発明の他の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。このカラム選択ラインイネーブル回路は、タイミング制御信号発生部310と、パルス発生器320と、論理部330とを含む。
【００３９】
タイミング制御信号発生部310は、半導体メモリ装置の外部からローアクティブ命令が入力されてから所定期間t1が遅延した後にアクティブになるタイミング制御信号PYEを発生する。ここで、ローアクティブ命令は、半導体メモリ装置の外部から印加される１つ以上の信号の組み合わせで定義することができる。
【００４０】
パルス発生器320は、タイミング制御信号PYEがアクティブになることによりトリガーされて、一定期間だけアクティブになるパルスを発生する。パルス発生器320は、図１０に示すように、多数のインバータ321、322、323及びNANDゲート324で構成することができる。多数のインバータ321、322、323は、タイミング制御信号PYEを遅延して出力する。直列に連結されたインバータの数は、パルス発生器320から出力されるパルスの幅が半導体メモリ装置の内部クロックPCLKCDのパルス幅の90%乃至110%になるように調整することが望ましい。NANDゲート324は、遅延したタイミング制御信号とタイミング制御信号PYEとの論理積を反転して出力する。参照符号N1は、パルス発生器320の出力のノードを示す。
【００４１】
パルス発生器320の他の構成例としては、例えば、タイミング制御信号PYEを遅延させる遅延素子と、該遅延素子の出力とタイミング制御信号PYEとの論理積を出力する論理ゲートで構成されたものが挙げられる。
【００４２】
論理部330は、タイミング制御信号PYE、パルス発生器320の出力、デコードされたバンクアドレス信号DBAi及び半導体メモリ装置の内部で発生した内部クロックPCLKCDに基づいて、カラム選択ラインイネーブル信号PCSLEを発生する。カラム選択ラインイネーブル信号PCSLEは、タイミング制御信号PYE及びデコードされたバンクアドレス信号DBAiが共にアクティブで、内部クロックPCLKCD及びパルス発生器320の出力のうち、いずれか１つがアクティブの場合にアクティブになる。図１０において、カラム選択ラインイネーブル信号PCSLE、デコードされたバンクアドレス信号DBAi及び内部クロックPCLKCDは、ハイレベルの時にアクティブになる信号であり、パルス発生器320の出力は、ローレベルの時にアクティブになる信号である。
【００４３】
図１０に示す論理部330の例は、NANDゲート331、332、333及びインバータ334で構成されている。NANDゲート331は、タイミング制御信号PYEと内部クロックPCLKCDとの論理積を反転して出力する。NANDゲート332は、パルス発生器320の出力とNANDゲート331の出力との論理積を反転して出力する。NANDゲート333は、デコードされたバンクアドレス信号DBAiとNANDゲート332の出力との論理積を反転して出力し、インバータ334は、NANDゲート333の出力を反転したカラム選択ラインイネーブル信号PCSLEiを出力する。
【００４４】
図１０に示すカラム選択ラインイネーブル回路と同一の回路は、各バンクに対して設けられ、カラム選択ラインイネーブル信号PCSLEiは、該当するバンクのカラム選択ラインを制御する。
【００４５】
図１０におけるデコードされたバンクアドレス信号DBAiは、多数のデコードされたバンクアドレス信号の１つを示している。例えば、半導体メモリ装置が8個のバンクを有すると仮定すると、バンクAが選択される場合はデコードされたバンクアドレス信号DBA1がハイレベル（アクティブ）にされ、バンクBが選択される場合にはデコードされたバンクアドレス信号DBA2がハイレベル（アクティブ）にされる。他のバンクアドレス信号に関しても同様である。
【００４６】
図１１は、図１０に示すカラム選択ラインイネーブル信号PCSLEiに関連する半導体メモリ装置の内部回路図である。カラムアドレスディコーダ511、512及び入/出力ゲート部521、522は、各々のバンクについて設けられている。それぞれのカラムアドレスディコーダ511、512には、共通のカラムアドレスが入力されると共に該当するカラム選択ラインイネーブル信号PCSLEiが入力される。
【００４７】
カラムアドレスデコーダ511は、カラム選択ラインイネーブル信号PCSLE1がアクティブの場合はイネーブルされてカラムアドレスをデコードし、一方、カラム選択ラインイネーブル信号PCSLE1がインアクティブの場合はディスエーブルになる。同様にして、カラムアドレスデコーダ512は、カラム選択ラインイネーブル信号PCSLEnがアクティブの場合はイネーブルされてカラムアドレスをデコードし、一方、カラム選択ラインイネーブル信号PCSLEnがインアクティブの場合はディスエーブルになる。他のカラムアドレスデコーダに関しても同様である。
【００４８】
入/出力ゲート部521、522は、各々多数の入/出力ゲートで構成されており、各入/出力ゲートは、図９に示すように、ビットラインBLと入出力ラインIOに夫々そのドレイン及びソースが連結され、該当するカラム選択ライン信号CSLiにそのゲートが連結されたNMOSトランジスタと、反転ビットライン/BLと反転入出力ライン/IOに夫々そのドレイン及びソースが連結され、該当するカラム選択ラインCSLiにそのゲートが連結されたNMOSトランジスタにより構成することができる。
【００４９】
図１２は、上記の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。ローアクティブ命令及び読み出し命令は、全てシステムクロックCLKの立上がりエッジで半導体メモリ装置の外部から取り込まれる。図１２に示す例は、ローアクティブ命令が入力されてからビットラインセンシングが実行されるまでに要する期間t1に基づいて決定されるtRCDが3サイクルであって、ローアクティブ命令が印加されてから3サイクルが経過した後に読み出し命令が入力される場合に関する。
【００５０】
タイミング制御信号PYEは、ローアクティブ命令が入力されてから所定期間t1が経過した後にアクティブにされる。図７に示すように、ノードN1には、タイミング制御信号PYEに基づいてローレベル（アクティブ）のパルスが発生する。内部クロックPCLKCDは、システムクロックCLKに基づいて半導体メモリ装置の内部で発生されるクロックである。デコードされたバンクアドレス信号DBAiは、読み出し命令が入力されてから所定期間が経過した後にアクティブにされる。従って、図１２に示す例では、ノードN1にパルスが発生してもデコードされたバンクアドレス信号DBAiがアクティブにならないため、ノードN1に現れたパルスがカラム選択ラインイネーブル信号PCSLEiに影響を及ぼすことはない。従って、カラム選択ラインイネーブル信号PCSLEiは、内部クロックPCLKCDにだけ影響を受ける。
【００５１】
カラム選択ライン信号CSLiは、読み出し命令と共に入力されるカラムアドレス、バンクアドレス及びカラム選択ラインイネーブル信号PCSLEiによって選択的にアクティブにされる。図１２は、バースト読み出し命令の実行時のものであり、カラム選択ライン信号CSLiは、カラム選択ラインイネーブル信号PCSLEiによって順にアクティブになる。
【００５２】
図１２から明らかなように、上記の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路は、tRCDパラメータを満足するタイミングで読み出し命令が印加される場合に正常に動作する。
【００５３】
図１３は、上記の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。より具体的には、図１３に示す例は、期間t1に基づいて決定されるtRCDパラメータがシステムクロックCLKの3サイクルであって、ローアクティブ命令を入力してから2サイクルが経過した後に読み出し命令を入力した場合に関する。
【００５４】
タイミング制御信号PYEは、ローアクティブ命令に基づいて発生するため、図１２に示すタイミングと同様のタイミングで発生する。また、ノードN1は、タイミング制御信号PYEに基づいて発生するため、図１２に示す波形と同様である。デコードされたバンクアドレス信号DBAiは、読み出し命令と共に入力されるバンクアドレスをデコードすることにより発生するため、図１２に示すタイミングとは異なり、システムクロックCLKの１サイクル分だけ早くアクティブになる。
【００５５】
ここで、バンクアドレスだけでなくカラムアドレスもシステムクロックCLKの１サイクル分だけ早くアクティブになるので、デコードされたバンクアドレス信号DBAiがアクティブになった後にカラム選択ラインイネーブル信号PCSLEiにアクティブパルスが発生すべきである。
【００５６】
上記の実施の形態に係るカラム選択ラインイネーブル回路では、図１３に示すように、ノードN1のパルスを利用してカラム選択ラインイネーブル信号PCSLEiにアクティブパルスが発生する。従って、tRCDパラメータを減少させても正常にデータの読み出し動作が実行される。すなわち、tRCDパラメータは、システムクロックCLKの3サイクルから2サイクルに減少する。
【００５７】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。例えば、カラム選択ラインイネーブル信号PCSLEiを発生する際に、デコードされたバンクアドレス信号を利用するのではなく、カラムアドレスのうちの一部を先にデコードして利用することも可能である。
【００５８】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置のカラム選択ラインイネーブル回路によれば、tRCDパラメータを小さくすることができる。したがって、半導体メモリ装置の動作速度を向上させることができ、また、このような半導体メモリ装置を搭載するシステムの性能を向上させることができる。
【００５９】
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。
【図２】図１に示す従来の技術による半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。
【図３】図１に示す従来の技術による半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。
【図４】同期式DRAMにおけるtRCDパラメータを説明するためのタイミング図である。
【図５】同期式DRAMの内部動作に示すタイミング図である。
【図６】本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。
【図７】図６に示すカラム選択ラインイネーブル信号(PCSLE)に関する半導体メモリ装置の動作を説明するための図である。
【図８】図６に示すカラム選択ラインイネーブル信号(PCSLE)に関する半導体メモリ装置の動作を説明するための図である。
【図９】図７及び図８に示すI/Oゲートに関連する半導体メモリ装置の内部回路図である。
【図１０】本発明の好適な他の実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路を示す図である。
【図１１】図１０に示すカラム選択ラインイネーブル信号PCSLEiに関連する半導体メモリ装置の内部回路図である。
【図１２】本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足する場合の信号波形図である。
【図１３】本発明の好適な実施の形態に係る半導体メモリ装置のカラム選択ラインイネーブル回路において、最小限のtRCDを満足しない場合の信号波形図である。
Claims (8)
- 同期式半導体メモリ装置のカラム選択ラインイネーブル回路において、
前記半導体メモリ装置の外部からローアクティブ命令が入力された時点から所定期間だけ遅れてアクティブになるタイミング制御信号を発生するタイミング制御信号発生部と、
前記タイミング制御信号がアクティブになることによりトリガーされて一定期間だけアクティブになるパルスを発生するパルス発生器と、
前記タイミング制御信号、前記パルス発生器の出力及び前記半導体メモリ装置の内部で発生される内部クロックに基づいてカラム選択ラインイネーブル信号を発生する論理手段とを具備し、
前記カラム選択ラインイネーブル信号は、前記タイミング制御信号がアクティブであり、かつ、前記内部クロック又は前記パルス発生器の出力のいずれか１つがアクティブの時にアクティブにされることを特徴とする半導体メモリ装置のカラム選択ラインイネーブル回路。 - 前記パルス発生器は、
前記タイミング制御信号を入力とする直列接続された奇数段のインバータと、
前記タイミング制御信号及び前記インバータの最終段の出力を入力とするNANDゲートとを具備することを特徴とする請求項１に記載の半導体メモリ装置のカラム選択ラインイネーブル回路。 - 前記インバーターの数は、前記パルス発生器が発生する信号のパルス幅が、前記内部クロックのパルス幅の90%乃至110%になるように調整されていることを特徴とする請求項２に記載の半導体メモリ装置のカラム選択ラインイネーブル回路。
- 前記論理手段は、
前記内部クロックと前記タイミング制御信号を入力とする第1NANDゲートと、
前記パルス発生器の出力と前記第1NANDゲートの出力を入力とする第2NANDゲートとを具備することを特徴とする請求項１に記載の半導体メモリ装置のカラム選択ラインイネーブル回路。 - 同期式半導体メモリ装置のカラム選択ラインイネーブル回路において、
前記半導体メモリ装置の外部からローアクティブ命令が入力された時点から所定期間だけ遅れてアクティブになるタイミング制御信号を発生するタイミング制御信号発生部と、
前記タイミング制御信号がアクティブになることによりトリガーされて一定期間だけアクティブになるパルスを発生するパルス発生器と、
前記タイミング制御信号、前記パルス発生器の出力、デコードされたバンクアドレス信号及び前記半導体メモリ装置の内部で発生される内部クロックに基づいてカラム選択ラインイネーブル信号を発生する論理手段とを具備し、
前記カラム選択ラインイネーブル信号は、前記タイミング制御信号及びディコーディングされたバンクアドレス信号が共にアクティブで、かつ、前記内部クロック又は前記パルス発生器の出力のいずれか１つがアクティブの時にアクティブにされることを特徴とする半導体メモリ装置のカラム選択ラインイネーブル回路。 - 前記パルス発生器は、
前記タイミング制御信号を入力とする直列接続された奇数段のインバータと、
前記タイミング制御信号及び前記インバータの最終段の出力を入力とするNANDゲートとを具備することを特徴とする請求項５に記載の半導体メモリ装置のカラム選択ラインイネーブル回路。 - 前記インバータの数は、前記パルス発生器が発生する信号のパルスの幅が、前記内部クロックのパルスの幅の90%乃至110%になるように調整されていることを特徴とする請求項６に記載の半導体メモリ装置のカラム選択ラインイネーブル回路。
- 前記論理手段は、
前記内部クロックと前記タイミング制御信号を入力とする第1NANDゲートと、
前記パルス発生器の出力と前記第1NANDゲートの出力を入力とする第2NANDゲートと、
前記第2NANDゲートの出力と前記デコードされたバンクアドレス信号を入力する第3NANDゲートと、
前記第3NANDゲートの出力を反転するインバータとを具備することを特徴とする請求項５に記載の半導体メモリ装置のカラム選択ラインイネーブル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960060507A KR100200763B1 (ko) | 1996-11-30 | 1996-11-30 | 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 |
| KR96-60507 | 1996-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10162576A JPH10162576A (ja) | 1998-06-19 |
| JP3689229B2 true JP3689229B2 (ja) | 2005-08-31 |
Family
ID=19485116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29913397A Expired - Fee Related JP3689229B2 (ja) | 1996-11-30 | 1997-10-30 | 半導体メモリ装置のカラム選択ラインイネーブル回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5959936A (ja) |
| JP (1) | JP3689229B2 (ja) |
| KR (1) | KR100200763B1 (ja) |
| TW (1) | TW328133B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446280B1 (ko) * | 1997-05-20 | 2004-11-06 | 삼성전자주식회사 | 동기식 디램 웨이퍼 테스트시의 ac 파라미터의 타이밍 제어방법 및 타이밍 제어회로 |
| JP2000100156A (ja) | 1998-09-25 | 2000-04-07 | Fujitsu Ltd | 半導体記憶装置のセル情報書き込み方法及び半導体記憶装置 |
| JP3270411B2 (ja) * | 1999-02-19 | 2002-04-02 | エヌイーシーマイクロシステム株式会社 | アドレス復号化装置 |
| US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| JP2001006360A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| DE19963502B4 (de) * | 1999-12-28 | 2008-01-03 | Infineon Technologies Ag | Schaltungsanordnung für einen integrierten Halbleiterspeicher mit Spaltenzugriff |
| US6501688B2 (en) * | 2001-05-30 | 2002-12-31 | Micron Technology, Inc. | tRCD margin |
| KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
| WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
| KR100647361B1 (ko) * | 2005-03-18 | 2006-11-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼선택신호 발생장치 |
| KR100615610B1 (ko) * | 2005-08-11 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법 |
| US7522467B2 (en) * | 2005-09-29 | 2009-04-21 | Hynix Semiconductor Inc. | Semiconductor memory device |
| GB2508052A (en) * | 2012-11-18 | 2014-05-21 | Nds Ltd | Glitch resistant device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1996
- 1996-11-30 KR KR1019960060507A patent/KR100200763B1/ko not_active IP Right Cessation
-
1997
- 1997-07-15 TW TW086109972A patent/TW328133B/zh not_active IP Right Cessation
- 1997-10-30 JP JP29913397A patent/JP3689229B2/ja not_active Expired - Fee Related
- 1997-11-24 US US08/977,187 patent/US5959936A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980041228A (ko) | 1998-08-17 |
| KR100200763B1 (ko) | 1999-06-15 |
| TW328133B (en) | 1998-03-11 |
| US5959936A (en) | 1999-09-28 |
| JPH10162576A (ja) | 1998-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4014669B2 (ja) | 同期型半導体記憶装置 | |
| US6741515B2 (en) | DRAM with total self refresh and control circuit | |
| US6826104B2 (en) | Synchronous semiconductor memory | |
| JP5160770B2 (ja) | レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法 | |
| JP4000206B2 (ja) | 半導体記憶装置 | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
| JP4236903B2 (ja) | 半導体記憶装置及びその制御方法 | |
| KR100377840B1 (ko) | 반도체 기억 장치 | |
| KR100799946B1 (ko) | 반도체 메모리 및 그 제어 방법 | |
| JP3689229B2 (ja) | 半導体メモリ装置のカラム選択ラインイネーブル回路 | |
| US6445632B2 (en) | Semiconductor memory device for fast access | |
| US5732036A (en) | Memory device communication line control | |
| US6166993A (en) | Synchronous semiconductor memory device | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| GB2371663A (en) | Semiconductor memory device | |
| US6026041A (en) | Semiconductor memory device | |
| KR20080069298A (ko) | 반도체 메모리 장치 및 그의 동작 제어방법 | |
| KR100427028B1 (ko) | 반도체 메모리 소자 | |
| JP2001266570A (ja) | 同期型半導体記憶装置 | |
| US7668032B2 (en) | Refresh operation of memory device | |
| US7263026B2 (en) | Semiconductor memory device and method for controlling the same | |
| JP2012113819A (ja) | 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法 | |
| KR100296920B1 (ko) | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050527 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050610 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |