JP3341710B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にクロック同期型の半導体記憶装置に関する。
【０００２】
【従来の技術】ＣＰＵの動作周波数の高速化に伴い、Ｄ
ＲＡＭ（ダイナミックランダムアクセスメモリ）等の半
導体記憶装置の高速化を要請する声も高まっており、１
００ＭＨｚを超える外部クロック（クロック周期ｔＣＫ
＜１０ｎｓ）に同期して動作する同期型半導体記憶装置
も実用化されるに至っている。クロック同期型半導体記
憶装置は、外部から供給されるクロックで入出力、及び
各種制御回路の動作タイミングが制御され、コマンド
（信号の組み合せ）による動作コントロール、連続して
アクセスするバーストリード／バーストライトが可能と
される。
【０００３】半導体記憶装置において、メモリセルアレ
イ上で選択されたメモリセルへ書き込み回路からデジッ
ト線を介してデータを書き込む際に、書き込みが行なわ
れた後に、所定の遅延時間を設けられており、その後、
プリチャージ回路からデジット線へのプリチャージ（及
びイコライズ）が行われ、デジット線は所定電位に設定
される。このように、書き込みが行なわれた後に、所定
の遅延時間の後にプリチャージを行うのは、メモリセル
へのデータ書き込み時において、データがメモリセルに
書き込まれる前にプリチャージ動作させると、誤データ
が入力されることを防止するためのものである。なおラ
イトリカバリ期間については、例えば特開平１０−６４
２６９号等の記載が参照される。
【０００４】クロック同期型半導体記憶装置についてみ
ると、例えばバーストライト時に（シングルライト時も
同様）、最終データ書き込み時のクロックからプリチャ
ージコマンド入力までのクロックまでの間のサイクルが
ライトリカバリ期間（ｔＷＲ）をなし、外部端子から制
御信号の組み合せによるプリチャージ（ＰＲＥ）コマン
ド入力によりデジット線をプリチャージし、またロウア
ドレスラインをリセットすることでワード線もリセット
する。
【０００５】その際、プリチャージコマンドが入力され
た後に、選択されたメモリセルへのデータ書き込みが終
了してから、該メモリセルに接続されるワード線がリセ
ットされるように、遅延回路によって、内部ロウアドレ
スストローブ信号（ＲＡＳＢ）のリセットタイミング
（ＬｏｗレベルからＨｉｇｈレベルへの遷移タイミン
グ）を遅延させ、これにより、Ｘデコーダで選択駆動さ
れるワード線のリセット（ＨｉｇｈレベルからＬｏｗレ
ベルへの遷移）のタイミングを調整している。
【０００６】まず図１３を参照して、クロック同期型半
導体記憶装置として、従来のシンクロナスＤＲＡＭの一
例についてその構成の概略を説明しておく。なお、図１
３においては、本発明の主題と直接関係しない要素、例
えばＤＲＡＭコアのバンク構成、バースト制御のための
カラムアドレスカウンタ、バースト長、バーストタイ
プ、ＣＡＳレーテンシ、オペレーションコードを記憶す
るモードレジスタ、リフレッシュ制御回路等は簡単のた
め図示されていない。
【０００７】図１３を参照すると、外部端子であるロウ
アドレスストローブ（￣ＲＡＳ）端子、カラムアドレス
ストローブ（￣ＣＡＳ）端子、ライトイネーブル（￣Ｗ
Ｅ）端子、チップセレクト（￣ＣＳ）端子から入力され
る制御信号を入力とし、これらの制御信号の値の組み合
わせからコマンドをデコードするコマンドデコーダ１１
と、クロック入力（ＣＬＫ）端子から入力される外部ク
ロック信号から内部クロック信号ＩＣＬＫを生成する内
部クロック発生回路１０と、入力マスク／出力イネーブ
ル（ＤＱＭ）端子から入力されるＤＱＭ信号に基づき内
部ＤＱＭ信号（入力信号のマスク、出力イネーブルを制
御する信号）を発生するマスク信号発生回路１２と、ア
ドレス信号を入力してバッファリングしバンク選択をし
て内部アドレス信号を出力する内部アドレス信号生成回
路１３と、データ入出力（ＤＱ）端子からデータを入力
し及びＤＱ端子にデータを出力する入出力回路１４と、
内部ロウアドレスストローブ信号（ＲＡＳＢ）を出力す
る内部ロウアドレスストローブ信号発生回路（「内部Ｒ
ＡＳＢ信号発生回路」という）１５と、ワード線タイミ
ング調整回路１６と、内部クロックＩＣＬＫとコマンド
デコーダ１１からのＲＥＡＤ信号とライトバースト信号
ＷＢＳＴを入力とするＣＡＳ（カラムアドレスストロー
ブ）系制御回路１７と、内部クロックＩＣＬＫと内部Ｒ
ＡＳＢ信号を入力とするＲＡＳ（ロウアドレスストロー
ブ）系制御回路１８と、メモリセルアレイ２１と、内部
アドレス信号生成回路１３からのロウアドレス（行アド
レス）を入力してデコードしワード線を選択するＸデコ
ーダ（ＸＤＥＣ）１９と、内部アドレス信号生成回路１
３からのカラムアドレス（列アドレス）を入力してデコ
ードしてメモリセルアレイのデジット線を選択するカラ
ム選択信号を出力するＹデコーダ（ＹＤＥＣ）２０と、
を備えている。
【０００８】またコマンドデコーダ１１から出力される
ＡＣＴ（バンクアクティブ）信号、ＰＲＥ（プリチャー
ジ）信号は、内部ＲＡＳＢ信号発生回路１５に入力さ
れ、内部ＲＡＳＢ信号発生回路１５において内部ＲＡＳ
Ｂ信号が生成される。なお、アドレス信号の所定ビット
によるバンク選択は、バンクアクティブ（ＡＣＴ）コマ
ンドのとき行われ、このＡＣＴコマンドの後に、リード
（ＲＥＡＤ）、ライト（ＷＲＩＴＥ）、プリチャージ
（ＰＲＥ）コマンドが実行できる。
【０００９】この内部ＲＡＳＢ信号発生回路１５は、例
えばセット・リセット（ＳＲ）ラッチ回路から構成さ
れ、ＡＣＴ信号がアサートされると、内部ＲＡＳＢ信号
はアクティブ（Ｌｏｗレベル）とされ、プリチャージ
（ＰＲＥ）信号がアサートされると、それまでアクティ
ブであった内部ＲＡＳＢ信号はインアクティブ（Ｈｉｇ
ｈレベル）にリセットされる。
【００１０】この内部ＲＡＳＢ信号は、ワード線タイミ
ング調整回路１６に入力され、ワード線タイミング調整
回路１６では、ワード線のストローブタイミングを制御
するＲＡＳ３Ｂ（第３のロウアドレスストローブ）信号
を生成して、Ｘデコーダ１９に供給し、Ｘデコーダ１９
はロウアドレス信号をデコードしてワード線を選択し、
ＲＡＳ３Ｂ信号がアクティブとなると選択ワード線をア
クティブとし、ＲＡＳ３Ｂ信号がインアクティブとなる
と、ロウアドレスをリセットし、ワード線をリセットす
る。
【００１１】図１４は、メモリセルアレイ２１の構成の
一例を模式的に示す図であり、デジット線対（Ｄ／ＤＢ
＿１、Ｄ／ＤＢ＿２、…）に接続されたメモリセルトラ
ンジスタ２２のゲートは、Ｘデコーダ１９からのワード
線が接続され、デジット線対は、Ｙデコーダ２０からの
カラム選択線でオン・オフ制御されるカラムスイッチを
介して読み出し・書き込み回路（センスアンプ）２３に
接続され、読み出し・書き込み回路２３は、Ｉ／Ｏ線
（リード／ライトデータバス）を介して入出力回路１４
に接続されている。なお、図１４において、２４はデジ
ット線対のプリチャージ・イコライズ回路であり、図１
３のＲＡＳ系制御回路１８からの信号を受けてデジット
線対をプリチャージ・及びイコライズする。ここでは、
デジット線対（Ｄ／ＤＢ＿１、Ｄ／ＤＢ＿２、…）のプ
リチャージ電位は、電源電位（デジット線の振幅）の中
間レベルとする。
【００１２】図１５は、ワード線タイミング調整回路１
６の構成の一例を示す図である。内部ＲＡＳＢ信号はＮ
ＡＮＤ回路３０２の一の入力端に入力されるとともに遅
延回路３０１に入力され、遅延回路３０１の出力がＮＡ
ＮＤ回路３０２の他の入力端に入力されＮＡＮＤ回路３
０２の出力をインバータ３０３て反転した信号が、ワー
ド線のストローブタイミングを制御する信号ＲＡＳＢ３
（第３のロウアドレスストローブ）として出力される。
【００１３】図１５に示す構成のワード線タイミング調
整回路は、入力した内部ＲＡＳＢ信号のＨｉｇｈレベル
からＬｏｗレベルへの遷移はそのまま遅延なく同一タイ
ミングで出力し、ＰＲＥ信号のアサートによる内部ＲＡ
ＳＢ信号のＬｏｗレベルからＨｉｇｈレベルへの遷移タ
イミングについては、遅延回路３０１の遅延時間ｔｄ分
遅延してなる信号ＲＡＳ３Ｂを出力する。
【００１４】Ｘデコーダ１９では、このＲＡＳＢ３信号
のＬｏｗレベルからＨｉｇｈレベルへのリセットを受け
て、ロウアドレスをリセットし、その結果、選択ワード
線もＨｉｇｈレベルからＬｏｗレベルにリセットされ、
メモリセルを非選択とする。
【００１５】図１６は、クロック同期型半導体記憶装置
の動作の概略を説明するための図であり、バースト長４
のシンクロナスＤＲＡＭのタイミング動作を説明するた
めの模式図である。図１６には、バンクアクティブ（Ａ
ＣＴ）コマンド（「ＡＣＴコマンド」という）、ライト
（ＷＲＩＴＥ）コマンド、プリチャージコマンド（「Ｐ
ＲＥコマンド」という）、バンクアクティブコマンドの
一連の動作における外部ＣＬＫ端子、コマンド、アドレ
ス、入力データ、内部カラムアドレス、ワード線が模式
的に示されている。
【００１６】図１６（ａ）では、ライトリカバリ期間
（ｔＷＲ）は１クロックサイクルとされ、ＰＲＥコマン
ドが入力されてから、ＰＲＥ信号がアクティブとなり、
内部ＲＡＳＢ信号がＨｉｇｈレベルに変化した際に、ワ
ード線タイミング調整回路１６において遅延回路３０１
で遅延時間ｔｄ遅延された信号が、内部ＲＡＳ３Ｂ信号
として出力され、これより、メモリセルへのライト動作
が終了してから、ワード線がリセットされるように、ワ
ード線のＨｉｇｈからＬｏｗへの立ち下がりのタイミン
グを調整している。
【００１７】
【発明が解決しようとする課題】ところで、動作周波数
が例えば１００ＭＨｚ等と高速化するに伴い、クロック
周期ｔＣＫが短くなり、デジット線をプリチャージする
期間であるプリチャージ期間（ｔＲＰ）としては、図１
６（ａ）に示したように、例えば３クロックサイクル分
が必要とされている。
【００１８】この場合、ライトリカバリ期間（ｔＷＲ）
として、１クロックサイクルの代わりに２クロックサイ
クルとった場合でも、プリチャージ期間ｔＲＰは、３ク
ロックサイクルとされ、元のままである。例えば図１６
（ｂ）に示すように、バーストライト時の最後のデータ
ＤＩＮ４については、ＤＱＭ信号によりマスクされてお
り、この場合、ライトリカバリ期間（ｔＷＲ）は２クロ
ックサイクル（２ｔＣＫ）とされている。しかしなが
ら、この場合でも、ＰＲＥコマンドが入力されてから、
ワード線タイミング調整回路１６内の遅延回路３０１の
遅延時間（ｔｄ）分遅れてワード線がリセットされるこ
とになり、プリチャージ期間ｔＲＰは、３クロックサイ
クルとされ、２クロックサイクルとすることはできな
い。
【００１９】これは、ＰＲＥコマンド入力時点の一クロ
ックサイクル前にメモリセルへライト動作が終了してい
ても、ＰＲＥコマンドが入力されてからワード線タイミ
ング調整回路１６において遅延回路３０１で遅延時間ｔ
ｄ分遅延させた後に、ワード線がリセットされる構成と
されており、選択ワード線がリセットされてから、デジ
ット線のプリチャージが行われ、この遅延時間ｔｄが、
後続するプリチャージ期間ｔＲＰにずれ込むためであ
る。
【００２０】このため、ライトリカバリ期間（ｔＷＲ）
を２クロックサイクルとした場合にも、従来のシンクロ
ナスＤＲＡＭにおいては、プリチャージ期間ｔＲＰの高
速化を図ることはできない。
【００２１】近時、シンクロナスＤＲＡＭを、ユーザの
適用システムに応じて、ライトリカバリ期間ｔＷＲ＝２
クロックサイクル、及びプリチャージ期間ｔＲＰ＝２ク
ロックサイクルで使用する要求と、ライトリカバリ期間
ｔＷＲ＝１クロックサイクル、プリチャージ期間ｔＲＰ
＝３クロックサイクルで使用する要求がある。
【００２２】しかしながら、上記した従来のシンクロナ
スＤＲＡＭでは、ライトリカバリ期間ｔＷＲ＝２クロッ
クサイクルの場合にも、プリチャージ期間ｔＲＰ＝３ク
ロックサイクル確保することが必要とされており、この
ため、１つのシンクロナスＤＲＡＭチップで、上記ユー
ザの要求にこたえることは不可能である。またこれら２
つの要求をみたすためには、２種類のシンクロナスＤＲ
ＡＭ製品を開発しなければならず、半導体記憶装置の製
造コストを押し上げることになる。
【００２３】したがって、本発明は上記問題点に鑑みて
なされたものであって、その目的は、プリチャージ期間
（ｔＲＰ）の高速化を図る半導体記憶装置を提供するこ
とにある。
【００２４】また本発明の他の目的は、１品種のチップ
で、ライトリカバリ期間ｔＷＲ＝２クロックサイクル、
及びプリチャージ期間ｔＲＰ＝２クロックサイクルと、
ｔＷＲ＝１クロックサイクル、ｔＲＰ＝３クロックサイ
クルを実現する半導体記憶装置を提供することにある。
【００２５】さらに本発明の他の目的は、アクティブコ
マンド入力からリードコマンド入力までのＲＡＳ／ＣＡ
Ｓ遅延時間の高速化を図る半導体記憶装置を提供するこ
とにある。これ以外の本発明の目的、特徴等は以下の説
明で容易に明らかとされるであろう。
【００２６】
【課題を解決するための手段】前記目的を達成する本発
明は、概略を述べれば、プリチャージコマンド入力時の
少なくとも一つ前のクロックサイクルがライト動作中で
あったか否かに基づき、プリチャージコマンド入力時点
からワード線をリセットするまでの時間を可変に制御す
る手段を備えたものである。本発明は、クロック同期型
半導体記憶装置において、プリチャージコマンド入力時
の少なくとも一つ前のクロックサイクルがライトサイク
ルであり、且つ入力データがマスク状態に設定されてい
るか否かを判定し該判定結果を保持する手段を備え、プ
リチャージコマンド入力時、前記判定手段の判定結果に
応じて、プリチャージコマンド入力時点からワード線を
リセットするまでに所定の遅延時間を挿入するか否かを
切替え制御する手段を備えている。
【００２７】本発明においては、例えばライトリカバリ
時間（ｔＷＲ）がクロックサイクルで使われている時
は、プリチャージコマンド入力後のワード線のＨｉｇｈ
からＬｏｗレベルへの立ち下がりのタイミングを速め、
ライトリカバリ時間（ｔＷＲ）が１クロックサイクルで
使われている時は、プリチャージコマンド入力後のワー
ド線のＨｉｇｈからＬｏｗレベルへの立ち下がりのタイ
ミングを遅延させるように制御する。
【００２８】また本発明は、バンクアクティブコマンド
入力時の予め定められた所定クロックサイクル前の内部
ロウアドレスストローブ信号がアクティブであるか否か
の判定結果に基づき、バンクアクティブコマンドの入力
時からワード線をアクティブにするまでの時間を可変に
制御する手段を備えている。
【００２９】本発明においては、バンクアクティブコマ
ンド入力時の予め定められた所定クロックサイクルより
も前にプリチャージコマンドが入力されているものであ
るか否かを判定し、バンクアクティブコマンド入力時の
前記所定クロックサイクルよりも前にすでにプリチャー
ジコマンドが入力されている場合には、バンクアクティ
ブコマンド入力時に選択ワード線を直ちにアクティブと
し、バンクアクティブコマンド入力時点からリードコマ
ンド入力時までの間のＲＡＳ／ＣＡＳ（ロウアドレスス
トローブ／カラムアドレスストローブ）遅延期間（ｔＲ
ＣＤ）を短縮し、一方、バンクアクティブコマンド入力
時の前記所定クロックサイクル前にプリチャージコマン
ドが入力される場合には、バンクアクティブコマンド入
力時から所定の遅延時間遅らせて選択ワード線をアクテ
ィブとし、バンクアクティブコマンドからリードコマン
ド入力までのＲＡＳ／ＣＡＳ遅延期間（ｔＲＣＤ）を延
ばすように切り替え制御する構成とされる。
【００３０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のクロック同期型半導体記憶装置は、その
好ましい実施の形態において、プリチャージコマンド
（「ＰＲＥコマンド」と略記する）入力の前のクロック
サイクルが、ライト動作であったか否かで、ワード線の
リセットのタイミングを変え、メモリセルへの最適なラ
イトカバリ時間を設定することを可能としている。
【００３１】図１は、本発明の一実施の形態に係るクロ
ック同期型半導体記憶装置の動作原理を説明するための
タイミング図である。なお、図１において、ＩＣＬＫは
内部クロック、内部ＷＥは内部ライトイネーブル信号、
Ｄ／ＤＢはメモリセルアレイのデジット線対である。ま
た、ライトリカバリ期間ｔＷＲとは、最後のライト時の
クロックからＰＲＥコマンド入力時までのクロックサイ
クルをいう。
【００３２】図１（Ａ）に示すように、ライトリカバリ
期間ｔＷＲが２クロックサイクルもしくは２クロックサ
イクル以上の状態でＰＲＥコマンドが入力される場合、
ＰＲＥコマンド入力サイクルの前のクロックサイクルは
ライト動作ではなく（内部ライトイネーブル信号ＷＥが
インアクティブ）、ＰＲＥコマンドの入力時点では、メ
モリセルへのライトは概ね終了しているため、ワード線
のＨｉｇｈレベルからＬｏｗレベルへの立ち下がりは早
くしてもよい。すなわち、ライトリカバリ時間は十分確
保されており、ＰＲＥコマンドの入力からさらにワード
線のリセットタイミングを遅延させることはない。これ
により、プリチャージ期間ｔＲＰを２クロックサイクル
に短縮し、高速化している。
【００３３】一方、図１（Ｂ）に示すように、ライトリ
カバリ期間ｔＷＲが１クロックサイクルの時、ＰＲＥコ
マンド入力前にメモリセルへのライト動作は終了してい
ないため、ＰＲＥコマンドの入力時点から、ワード線を
Ｌｏｗレベルに立ち下げるまでの間に遅延時間（ｔｄ
１）を設ける。この場合、プリチャージ期間ｔＲＰは、
３クロックサイクル必要とされるが、ライトリカバリ期
間ｔＷＲは１クロックサイクルですむ。
【００３４】図２は、本発明の一実施の形態のワード線
タイミング調整回路の構成を示す図である。このワード
線タイミング調整回路は、本発明の実施例の説明で後に
参照される図５のワード線タイミング調整回路１６Ａに
対応するものである。
【００３５】図２を参照すると、このワード線タイミン
グ調整回路は、制御信号の組み合せからコマンドをデコ
ードするコマンドデコーダより出力されるプリチャージ
（ＰＲＥ）信号と、バンクアクティブ（ＡＣＴ）信号と
を入力して内部ロウアドレスストローブ信号を生成する
内部ロウアドレスストローブ信号発生回路（「内部ＰＲ
ＳＢ信号発生回路」という）から出力される内部ロウア
ドレスストローブ信号（「内部ＲＡＳＢ信号」という）
を入力し、ワード線のアクティブ及びインアクティブの
ストローブタイミングを制御する信号ＲＡＳＢ３を生成
するものである。なお、ＲＡＳＢ３信号はロウアクティ
ブ信号とされており、これがＨｉｇｈレベル（インアク
ティブ）になると、ロウアドレスがリセットされ、Ｘデ
コーダからのワード線がリセットされる。
【００３６】図２を参照すると、ワード線タイミング調
整回路は、内部ＲＡＳＢ信号を入力する遅延回路１０１
と、遅延回路１０１からの出力信号をインバータ（ＩＮ
Ｖ１）１０２で反転した信号と、内部ライトイネーブル
信号（ＷＥ）を入力とし否定論理積をとるＮＡＮＤ回路
１０３と、内部ＲＡＳＢ信号生成回路から出力される内
部ＲＡＳＢ信号ＲＡＳＢとＮＡＮＤ回路１０３からの出
力信号を入力し、これらの否定論理積をとるＡＮＤ回路
１０４とを備える。
【００３７】図３、及び図４は、図２に示した回路の動
作を説明するためのタイミングであり、（ａ）は内部ラ
イトイネーブル信号ＷＥ、（ｂ）は内部ＲＡＳＢ信号、
（ｃ）はインバータＩＮＶ１の出力、（ｄ）はＮＡＮＤ
回路１０３の出力、（ｅ）はＡＮＤ回路１０４の出力
（ＲＡＳ３Ｂ）の信号波形をそれぞれ示している。
【００３８】ＰＲＥコマンド入力時点で内部ライトイネ
ーブル信号ＷＥの値がアクティブの（Ｈｉｇｈレベル）
ときは、図３に示すように、ＲＡＳ３Ｂ信号のアクティ
ブ（Ｌｏｗレベル）からインアクティブ（Ｈｉｇｈレベ
ル）への遷移エッジを、内部ＲＡＳＢ信号のアクティブ
（Ｌｏｗレベル）からインアクティブ（Ｈｉｇｈレベ
ル）への遷移エッジのタイミングから、遅延回路１０１
の遅延時間分ｔｄ１遅延させたタイミングとする。
【００３９】一方、ＰＲＥコマンド入力時点で、内部ラ
イトイネーブル信号ＷＥの値がインアクティブ（Ｌｏｗ
レベル）のときは、図４に示すように、ＲＡＳ３Ｂ信号
のアクティブからインアクティブへの遷移エッジとイン
アクティブからアクティブへの遷移エッジを、ともに内
部ＲＡＳＢ信号のアクティブからインアクティブへの遷
移エッジとインアクティブからアクティブへの遷移エッ
ジの同一タイミングとするように切り替える。
【００４０】本発明によれば、１品種のチップで、ライ
トリカバリ期間ｔＷＲ＝２クロック、及びプリチャージ
期間ｔＲＰ＝２クロックと、ｔＷＲ＝１クロック、ｔＲ
Ｐ＝３クロックを実現しており、チップセットに対応し
たｔＷＲ／ｔＲＰ制御を可能としている。
【００４１】また本発明においては、ＰＲＥコマンド入
力時点の直前のクロックサイクルにおいて、ライトバー
スト信号（ＷＢＳＴ）がアクティブであり、データマス
ク信号（ＤＱＭ）でマスクされていなければ、遅延回路
を活し、そうでなければ、遅延回路のパスを飛ばしてワ
ード線をリセットするように構成してもよい。
【００４２】このように、本発明においては、ＰＲＥコ
マンド入力サイクル時の前クロックサイクルが、ライト
動作であったかなかったか、すなわち、ｔＷＲが１クロ
ックでＰＲＥコマンドが入力されたか、ｔＷＲが２クロ
ックまたは２クロック以上でＰＲＥコマンドが入力され
たかによって、ワード線のリセットタイミングを変え、
メモリセルへの最適なライトカバリ時間を設定すること
を可能としている。
【００４３】次に本発明の第２の実施の形態について説
明する。図９は、本発明の第２の実施の形態を説明する
ためのタイミング図である。本発明の第２の実施の形態
においては、２クロック前の内部ＲＡＳＢ信号の状態を
監視することで、バンクアクティブコマンド（「ＡＣＴ
コマンド」という）入力時の、予め定められた所定クロ
ックサイクル（図９に示す例では、２クロックサイクル
としている）よりも前に、ＰＲＥコマンドが入力されて
いるか否か、すなわちプリチャージ期間ｔＲＰが２クロ
ックサイクルよりも大であるか否かを判定し、ｔＲＰが
所定クロックサイクルよりも大である場合、図９（Ａ）
に示すように、ＡＣＴコマンド入力時の内部ＲＡＳＢ信
号のＬｏｗからＨｉｇｈレベルへの遷移エッジすなわち
ワード線をアクティブとするタイミングを速くし、ＡＣ
Ｔコマンド入力時からＲＥＡＤコマンド入力時までのｔ
RCD（ＲＡＳ／ＣＡＳ遅延期間）を短縮し（図９では２
クロックサイクル）、一方、プリチャージ期間ｔＲＰが
前記所定クロックサイクルである場合、図９（Ｂ）に示
すように、ＡＣＴコマンド入力時の内部ＲＡＳＢ信号の
ＬｏｗからＨｉｇｈへの遷移エッジ、すなわちワード線
をアクティブとするタイミングに遅延（ディレイ）を設
け、ＡＣＴコマンド入力時からＲＥＡＤコマンド入力時
までのｔRCD（ＲＡＳ／ＣＡＳ遅延期間）を、予め定め
られた所定のクロックサイクル（図９では３クロックサ
イクル）に延ばすように切り替える。
【００４４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。図５は、本発明の一実施例のクロック同期
型半導体記憶装置の構成を示す図である。図５におい
て、図１３に示した従来のクロック同期型半導体記憶装
置と同一又は同等の要素には同一の参照符号が付されて
いる。
【００４５】図５を参照すると、本発明の一実施例にお
いては、制御信号の組み合せからコマンドをデコードす
るコマンドデコーダ１１より出力されるプリチャージ信
号（ＰＲＥ）と、バンクアクティブ信号（ＡＣＴ）とを
入力して内部ＲＡＳＢ信号を生成する内部ＲＡＳＢ信号
発生回路１５から出力される内部ＲＡＳＢ信号を入力
し、ＲＡＳＢ３を生成するワード線タイミング調整回路
１６Ａが、内部ＲＡＳＢ信号に加え、コマンドデコーダ
１１からのライトバースト信号（ＷＢＳＴ）、マスク信
号発生回路１２からのＤＱＭ信号、及び内部クロックＩ
ＣＬＫを入力する構成とされていることが、図１３に示
した従来のクロック同期型半導体記憶装置と相違してい
る。
【００４６】図６は、本発明の一実施例におけるワード
線タイミング調整回路１６Ａの構成を示す図である。図
６を参照すると、ワード線タイミング調整回路１６Ａ
は、内部ＲＡＳＢ信号を入力する遅延回路１０１と、遅
延回路１０１の出力を反転する第１のインバータ回路
（ＩＮＶ１）１０２と、ライトバースト信号（ＷＢＳ
Ｔ）と、データマスク信号（ＤＱＭ）を負論理で入力と
するＡＮＤ回路１０７と、ＡＮＤ回路１０７の出力（こ
れを「内部ライトイネーブル信号ＷＥ」という）をデー
タ入力端子に入力とし、内部クロックＩＣＫをクロック
端子に入力とするＤ型フリップフロップ１０８と、第１
のインバータ回路（ＩＮＶ１）１０２の出力とＤ型フリ
ップフロップ１０８の出力とを入力する第１のＮＡＮＤ
回路１０３と、内部ＲＡＳＢ信号生成回路１５から出力
される内部ＲＡＳＢ信号と第１のＮＡＮＤ回路１０３の
出力を入力とする第２のＮＡＮＤ回路１０４と、第２の
ＮＡＮＤ回路１０４の出力を反転する第２のインバータ
（ＩＮＶ２）１０６とを備えて構成される。
【００４７】ライトバースト信号（ＷＢＳＴ）がアクテ
ィブ（Ｈｉｇｈレベル）であり且つデータマスク信号
（ＤＱＭ）がインアクティブ（Ｌｏｗレベル）とされる
（入力データがマスクされていない状態である）場合
に、ＡＮＤ回路１０７はＨｉｇｈレベルを出力し、Ｄ型
フリップフロップ１０８は、内部クロック（ＩＣＬＫ）
に同期してアクティブ信号を出力保持する。
【００４８】第１のＮＡＮＤ回路１０３は、Ｄ型フリッ
プフロップ１０８の出力（内部ライトイネーブル信号Ｗ
Ｅ）がＨｉｇｈレベルのとき、第１のインバータ１０２
からの信号を反転出力する。
【００４９】すなわち、内部ライト許可信号ＷＥの値が
Ｈｉｇｈレベルのときは、ＲＡＳ３ＢのＬｏｗレベルか
らＨｉｇｈレベルへの立ち上がりを、図３に示すよう
に、ＲＡＳＢのＬｏｗレベルからＨｉｇｈレベルへの立
ち上がりのタイミングから遅延回路１０１の遅延時間ｔ
ｄ１分遅延させたタイミングとする。
【００５０】一方、第１のＮＡＮＤ回路１０３は、Ｄ型
フリップフロップ１０８の出力信号（内部ライトイネー
ブル信号ＷＥ）がＬｏｗレベルのときＨｉｇｈレベルを
出力し、第１のインバータ１０２からの信号をマスクす
る。この時、第２のＮＡＮＤ回路１０４は、入力した内
部ＲＡＳＢ信号を反転出力し、第２のインバータ回路１
０６からは、内部ＲＡＳＢ信号の立ち上がりエッジを遅
延させることなく、図４に示すように、そのままＲＡＳ
３Ｂ信号として出力される。
【００５１】図７及び図８は、図５及び図６を参照して
説明した本発明の一実施例の半導体記憶装置の動作を示
すタイミング図である。
【００５２】図７を参照すると、ＡＣＴコマンド入力
後、ライト（ＷＲＩＴＥ）コマンドが入力され、バース
ト長４でバーストライトが行われ、４ビット目のデータ
Ｄ４については内部ＤＱＭ信号がアクティブとされ、マ
スクされている。すなわち、ＰＲＥコマンド入力時点の
１クロックサイクル前のＷＢＳＴ信号とＤＱＭ信号の論
理値から内部ライトイネーブル信号ＷＥはインアクティ
ブ（Ｌｏｗレベル）となり、ワード線タイミング調整回
路１６Ａにおいて、ＲＡＳ３Ｂ信号のアクティブからイ
ンアクティブへの遷移エッジとインアクティブからアク
ティブへの遷移エッジを、ともにＲＡＳＢのアクティブ
からインアクティブへの遷移エッジとインアクティブか
らアクティブへの遷移エッジの同一タイミングとするよ
うに切り替える。
【００５３】このため、図７の時刻ｔ７から始まるクロ
ックサイクルに示すように、ＰＲＥコマンド入力時点か
ら、ワード線のリセットまでの遅延時間は存在せず、プ
リチャージ期間ｔＲＰは２クロックサイクルとされる。
【００５４】図７、図５及び図６を参照して、本発明の
一実施例における半導体記憶装置におけるデータ書き込
み動作を説明する。時刻ｔ１で、外部クロックＣＬＫが
立ち上がると、コマンドデコーダ１１は、入力された制
御信号をデコードしてＡＣＴ信号をアサートし、これを
受けて内部ＲＡＳＢ信号発生回路１５は内部ＲＡＳＢ信
号をＬｏｗレベルとし、ワード線タイミング調整回路１
６Ａから出力されるＲＡＳ３Ｂ信号もＬｏｗレベルとさ
れる。内部ＲＡＳＢ信号の立ち下がりエッジで内部アド
レス生成回路１３にロウ（行）アドレスＡＤＤが取り込
まれ、内部アドレス生成回路１３は、ロウアドレス信号
をＸデコーダ１９に供給する。Ｘデコーダ１９はこれを
デコードして複数のワード線のうち１つを選択し、選択
されたワード線の電位をＬｏｗレベルからＨｉｇｈレベ
ルとし、非選択のワード線の電位はＬｏｗレベルに維持
する。
【００５５】時刻ｔ２で、プリチャージが解除される
と、選択されたワード線に接続されたメモリセルへの書
き込みデータがデジット線対に出力される。
【００５６】時刻ｔ３において、ライト（ＷＲＩＴＥ）
コマンドがコマンドデコーダ１１に入力されると、コマ
ンドデコーダ１１はライトバースト信号ＷＢＳＴをＨｉ
ｇｈレベルとする。カラム（列）アドレス信号ＡＤＤが
内部アドレス生成回路１３に入力され、カラムアドレス
ＡＤＤはＹデコーダ２０に供給されてデコードされ、複
数のデジット線のうち一組を選択する。そしてデータ入
出力（ＤＱ）端子から書き込みデータＤ１が入出力回路
１４に入力されると、入出力回路１４はＩ／Ｏ線にデー
タＤ１を出力する。
【００５７】時刻ｔ４において、書き込みデータＤ１は
選択されたデジット線対ＤＢ／ＤＢ＿１に供給され、選
択されたワード線に接続するメモリセルにデータが書き
込まれる。これと同時に、内部アドレス生成回路１３
は、カラムアドレスをインクリメントして、次に選択す
べきカラムアドレス信号をＹデコーダ２０に供給し、入
出力回路１４はデータ入出力（ＤＱ）端子から入力され
た次の書き込みデータＤ２を取り込みＩ／Ｏ線にデータ
Ｄ２を出力する。
【００５８】時刻ｔ５では、時刻ｔ４と同様にして、Ｉ
／Ｏ線にはデータＤ３が出力される。
【００５９】時刻ｔ６では、マスク信号発生回路１２
は、ＤＱＭ端子からマスク信号を取り込み、内部ＤＱＭ
信号をＨｉｇｈレベルとする。内部ＤＱＭ信号がＨｉｇ
ｈレベルとなると、入出力回路１４は外部から入力され
る書き込みデータＤ４をマスクするため、Ｉ／Ｏ線には
データは出力されず（図７のＩ／Ｏ線のタイミング信号
でハッチングを施した部分）、デジットＤ／ＤＢ＿４は
変化しない。
【００６０】そして、時刻ｔ７で、ＰＲＥコマンドが入
力され、ライトバースト信号ＷＢＳＴ、内部ＲＡＳＢ、
ＲＡＳ３Ｂの各信号はリセットされ、ワード線は非選択
状態となる。
【００６１】一方、図８に示すように、時刻ｔ１でＡＣ
Ｔコマンドが入力された後、時刻ｔ３でライト（ＷＲＩ
ＴＥ）コマンドが入力され、バースト長４でバーストラ
イトが行われる場合、ＰＲＥコマンド入力時点（時刻ｔ
７）の１クロックサイクル前すなわち時刻ｔ６での、Ｗ
ＢＳＴ信号と、内部ＤＱＭ信号の論理値（Ｌｏｗレベ
ル）から、内部ライトイネーブル信号ＷＥはアクティブ
（Ｈｉｇｈレベル）となり、ＲＡＳ３Ｂ信号のＬｏｗか
らＨｉｇｈレベルへの遷移エッジを、内部ＲＡＳＢ信号
のＬｏｗからＨｉｇｈレベルへの遷移エッジのタイミン
グから遅延回路１０１の遅延時間ｔｄ１分遅延させたタ
イミングとし、時刻ｔ７でＰＲＥコマンドが入力されて
からワード線のリセットまでには、遅延時間（ｔｄ１）
が挿入され、この結果、プリチャージ期間（ｔＲＰ）は
３クロックサイクルとなる。
【００６２】なお、図７に示したタイミングチャートで
は、時刻ｔ６において内部ＤＱＭ信号が一クロックサイ
クルＨｉｇｈレベルとされ、このため入力されたデータ
Ｄ４のメモリセルへの書き込みは行われなかったが、図
８に示す例では、内部ＤＱＭ信号はＬｏｗレベルに維持
されており、このためバースト長４のバーストライトに
対応して書き込みデータＤ１〜Ｄ４がデジット線対ＤＢ
／ＤＢ＿１〜ＤＢ／ＤＢ＿４にそれぞれ供給される。
【００６３】次に本発明の第２の実施例について説明す
る。図９は、本発明の第２の実施例を説明するための図
である。本発明の第２の実施例においては、２クロック
前の内部ＲＡＳＢ信号の状態を監視することで、ＡＣＴ
コマンド入力時の２クロックサイクルよりも前にＰＲＥ
コマンドが入力されたか否か、すなわちｔＲＰが２クロ
ックサイクルよりも大であるか否かを判定し、ｔＲＰが
２クロックサイクルよりも大である場合、図９（Ａ）に
示すように、ＡＣＴコマンド入力時において、内部ＲＡ
ＳＢ信号のＬｏｗからＨｉｇｈへの遷移エッジ、すなわ
ちワード線をアクティブとするタイミングを速くし、Ａ
ＣＴコマンド入力からＲＥＡＤコマンド入力までのｔRC
D（ＲＡＳ／ＣＡＳ遅延期間）を短縮して２クロックサ
イクルとしとしている。一方、プリチャージ期間ｔＲＰ
が２クロックサイクルである場合、図９（Ｂ）に示すよ
うにＡＣＴコマンド入力時の内部ＲＡＳＢ信号のＬｏｗ
からＨｉｇｈへの遷移エッジ、すなわちワード線をアク
ティブとするタイミングを遅らせ、ＡＣＴコマンド入力
からＲＥＡＤコマンド入力までのｔRCD（ＲＡＳ／ＣＡ
Ｓ遅延期間）を３クロックサイクルに切り替え制御する
ようにしている。
【００６４】図１０は、本発明の第２の実施例における
ワード線タイミング調整回路の構成の一例を示す図であ
る。なお、本発明の第２の実施例において、クロック同
期型半導体記憶装置の構成は、図５に示したものと同様
とされるが、ワード線タイミング調整回路には、前記実
施例のようにＷＢＳＴとＤＱＭ信号を用いず、内部ＲＡ
ＳＢ信号と内部クロック信号ＩＣＬＫが入力される構成
とされる。
【００６５】図１０を参照すると、この実施例のワード
線タイミング調整回路は、内部ＲＡＳＢ信号を入力する
遅延回路２０１と、遅延回路２０１の出力を反転する第
１のインバータ回路２０２と、内部ＲＡＳＢ信号をデー
タ入力端子に入力し内部クロックＩＣＬＫをクロック入
力端子に入力する第１のＤ型フリップフロップ２０５
と、第１のＤ型フリップフロップ２０５の出力をデータ
入力端子に入力し内部クロックＩＣＬＫをクロック入力
端子に入力する第２のＤ型フリップフロップ２０６と、
第１のインバータ２０２の出力と第２のＤ型フリップフ
ロップ２０６の出力を入力とする第１のＮＯＲ回路２０
３と、内部ロウアドレスストローブ（ＲＡＳＢ）信号と
第１のＮＯＲ回路２０３の出力を入力とする第２のＮＯ
Ｒ回路２０４と、第２のＮＯＲ回路２０４の出力を遅延
させる第２の遅延回路２０７と、第２のＮＯＲ回路２０
４の出力と第２の遅延回路２０７の出力を入力とする第
３のＮＯＲ回路２０８とを備え、第３のＮＯＲ回路２０
８からＲＡＳ３Ｂ信号が出力される。
【００６６】第２のＮＯＲ回路２０４は、内部ＲＡＳＢ
信号をそのまま出力するか、または、立ち上がりエッジ
を遅延回路２０１の遅延時間ｔｄ１遅延させた信号を出
力し、第３のＮＯＲ回路２０８は、第２のＮＯＲ回路２
０４からの出力より、立ち上がりエッジを、遅延回路２
０７の遅延時間ｔｄ２遅延させた信号を出力する。
【００６７】図１１及び図１２は、本発明の第２の実施
例のクロック型同期型半導体記憶装置の構成を示す図で
ある。図１１及び図１２において、（ａ）は内部クロッ
クＩＣＬＫ、（ｂ）は内部ＲＡＳＢ信号、（ｃ）はワー
ド線タイミング調整回路の第２のＤ型フリップフロップ
２０６の出力、（ｄ）は第１のインバータ２０２の出
力、（ｅ）は第１のＮＯＲ回路２０３の出力、（ｆ）は
第２のＮＯＲ回路２０４の出力の信号波形を示してお
り、さらに、ワード線、デジット線のデータ対Ｄ／ＤＢ
が示されている。
【００６８】図１０、及び図１１を参照して、ＡＣＴコ
マンド入力時点の２クロックサイクル前にＰＲＥコマン
ドが入力された場合について説明する。
【００６９】ＰＲＥコマンド入力により内部ＲＡＳＢ信
号がインアクティブ（Ｈｉｇｈ）となり、ワード線がリ
セットされ、つづいてＡＣＴコマンドが入力された時点
では、２クロックサイクル前の内部ＲＡＳＢ信号の状態
をラッチ出力する第２のＤ型フリップフロップ２０６の
出力はＬｏｗレベルとされている。第１のＮＯＲ回路２
０３は、内部ＲＡＳＢ信号を遅延時間ｔｄ１遅延させた
信号を第２のＮＯＲ回路２０４に出力し、第２のＮＯＲ
回路２０４からは、ＬｏｗへのＨｉｇｈへの立ち上りエ
ッジは内部ＲＡＳＢ信号をｔｄ１遅延させた信号が出力
され、これにより、ＲＡＳ３Ｂ信号のＨｉｇｈからＬｏ
ｗへの立ち下がりエッジがＡＣＴコマンド入力時点か
ら、ｔｄ１遅延され、選択されたワード線は、ＡＣＴコ
マンド入力からｔｄ１遅延されてアクティブとされ、ｔ
ＲＡＳ／ＣＡＳ遅延時間（ｔＲＣＤ）は３クロックサイ
クルとなる。なお、ＰＲＥコマンド入力時点からワード
線のリセットまでには、遅延回路２０７による遅延時間
ｔｄ２が設けられている。
【００７０】一方、ＡＣＴコマンド入力時から２クロッ
クサイクルよりも前にすでにＰＲＥコマンドが入力され
ている場合には、図１２に示すように、２クロックサイ
クル前の内部ＲＡＳＢ信号の状態をラッチ出力する第２
のＤ型フリップフロップ２０６の出力は、ＡＣＴコマン
ド入力時にＨｉｇｈレベルとなる。第１のＮＯＲ回路２
０３からは、内部ＲＡＳＢ信号の立ち上がりエッジを遅
延時間ｔｄ１遅延させ、立ち下がりエッジが内部ＲＡＳ
Ｂの立ち上がりエッジのタイミングとされる信号が出力
され、この信号を受けて、第２のＮＯＲ回路２０４から
は、内部ＲＡＳＢ信号の立ち下がり、立ち上がりエッジ
と同一のタイミングからなる信号が出力され、これによ
り、第３のＮＯＲ回路２０８から出力されるＲＡＳ３Ｂ
信号のＨｉｇｈからＬｏｗレベルへの立ち下がりエッジ
はＡＣＴコマンド入力時点から遅延されず、ワード線
が、ＡＣＴコマンド入力から直ちにアクティブとなり、
ｔＲＡＳ／ＣＡＳ遅延時間は２クロックサイクルとな
る。なお、ＰＲＥコマンド入力からワード線がリセット
までには遅延時間ｔｄ２が設けられている。
【００７１】なお、本発明のクロック同期型半導体記憶
装置において、前記第１、第２の実施例のワード線タイ
ミング調整回路を兼ね備えてもよいことは勿論である。
【００７２】また本発明は、上記各実施例で説明したよ
うに、ワード線のストローブタイミングを制御するＲＡ
Ｓ３Ｂ信号がロウアクティブであるとする構成に限定さ
れるものでなく、必要とされる信号の遷移エッジの遅延
を可変制御する構成であれば、上記実施例の論理回路の
構成に限定されるものでないことは勿論である。
【００７３】さらに、本発明において、ＷＢＳＴ信号と
ＤＱＭ信号の値をラッチするラッチ回路は前記実施例の
ように一段構成に限定されるものでなく、また同様にし
て内部ＲＡＳＢ信号をラッチするためのフリップフロッ
プは２段構成に限定されるものでない。
【００７４】また、本発明において、ＰＲＥチャージコ
マンド入力時点の前のサイクルがライト動作であるか否
かの判定において、バーストライト以外にもシングルラ
イト動作についても適用可能であることは勿論である。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
ライトリカバリ時間（ｔＷＲ）が２クロックサイクルで
用いられている時は、ＰＲＥコマンドの後のワード線の
立ち下がりのタイミングを速めるようにしたことによ
り、プリチャージ期間（ｔＲＰ）の高速化を図ることが
できる、という効果を奏する。
【００７６】また本発明によれば、ＰＲＥコマンド入力
前のサイクルがライト動作中であったか判定し、ライト
動作でなければ、ＰＲＥコマンドの後のワード線の立ち
下がりタイミングを速め、ライト動作であれば、ＰＲＥ
コマンドの後のワード線の立ち下がりタイミングを遅延
させるように切替制御する構成としたことにより、１品
種のチップ製品で、ライトリカバリ期間ｔＷＲ＝２クロ
ック及びプリチャージ期間ｔＲＰ＝２クロックと、ｔＷ
Ｒ＝１クロック、及びｔＲＰ＝３クロックの両方のスペ
ックを実現することができる。
【００７７】さらに、本発明によれば、内部ＲＡＳＢ
（ロウアドレスストローブ）信号を監視し、ＡＣＴコマ
ンド入力時にプリチャージ期間（ｔＲＰ）が所定クロッ
クサイクル以上であるかを判別し、プリチャージ期間
（ｔＲＰ）が所定クロックサイクル以上のときは、ＡＣ
Ｔコマンド入力時から遅延時間なく選択ワード線をアク
ティブとすることで、リードＣＡＳ／ＲＡＳ遅延時間を
早めることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態の動作原理を説明するた
めの図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の一実施例の動作を説明するためのタイ
ミング図である。
【図４】本発明の一実施例の動作を説明するためのタイ
ミング図である。
【図５】本発明の一実施例のクロック同期型半導体記憶
装置の構成を示す図である。
【図６】本発明の一実施例におけるワード線タイミング
調整回路の構成を示す図である。
【図７】本発明の一実施例の動作を説明するためのタイ
ミング図である。
【図８】本発明の一実施例の動作を説明するためのタイ
ミング図である。
【図９】本発明の第２の実施の形態の動作原理を説明す
るための図である。
【図１０】本発明の第２の実施例におけるワード線タイ
ミング調整回路の構成を示す図である。
【図１１】本発明の第２の実施例の動作を説明するため
のタイミング図である。
【図１２】本発明の第２の実施例の動作を説明するため
のタイミング図である。
【図１３】従来のクロック同期型半導体記憶装置の構成
を示す図である。
【図１４】従来のクロック同期型半導体記憶装置のメモ
リセルアレイの構成を示す図である。
【図１５】従来のクロック同期型半導体記憶装置のワー
ド線タイミング調整回路の構成を示す図である。
【図１６】従来のクロック同期型半導体記憶装置の動作
を説明するための図である。
【符号の説明】
１０ 内部クロック発生回路 １１ コマンドデコーダ １２ マスク信号発生回路 １３ 内部アドレス生成回路 １４ 入出力回路 １５ 内部ＲＡＳＢ信号発生回路 １６、１６Ａ ワード線タイミング調整回路 １７ ＣＡＳ系制御回路 １８ ＲＡＳ系制御回路 １９ Ｘデコーダ ２０ Ｙデコーダ ２１ メモリセルアレイ ２２ メモリセル ２３ 読み出し・書き込み回路 ２４ プリチャージ回路 １０１、２０１、２０７、３０１ 遅延回路 １０２、１０６、２０２、３０２ インバータ １０３、３０３ ＮＡＮＤ回路 １０４ ＡＮＤ回路 １０４、１０５ ＮＡＮＤ回路 １０７ ＡＮＤ回路 １０８、２０５、２０６ Ｄ型フリップフロップ ２０３、２０４、２０５ ＮＯＲ回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック同期型半導体記憶装置において、 プリチャージコマンド入力時の少なくとも一つ前のクロ
    ックサイクルがライトサイクルであり、且つ入力データ
    がマスク状態に設定されているか否かを判定し該判定結
    果を保持する手段を備え、 プリチャージコマンド入力時、前記判定手段の判定結果
    に応じて、プリチャージコマンド入力時点からワード線
    をリセットするまでに所定の遅延時間を挿入するか否か
    を切替え制御する手段を備えたことを特徴とするクロッ
    ク同期型半導体記憶装置。
  2. 【請求項２】制御信号の組み合せからコマンドをデコー
    ドするコマンドデコーダと、 前記コマンドデコーダから出力されるプリチャージ信号
    と、バンクアクティブ信号とを入力して内部ロウアドレ
    スストローブ信号を生成出力する内部ロウアドレススト
    ローブ信号生成回路と、 前記内部ロウアドレスストローブ信号を入力しワード線
    のストローブタイミングを制御するためのワード線スト
    ローブ制御信号を生成出力するワード線タイミング調整
    回路と、を備え、 前記ワード線ストローブ制御信号がアクティブからイン
    アクティブ状態へ変化するとアクティブ状態とされてい
    たワード線がインアクティブ状態にリセットされる構成
    とされてなるクロック同期型半導体記憶装置において、 前記ワード線タイミング調整回路が、 前記内部ロウアドレスストローブ信号を入力しこれを遅
    延させて出力する遅延手段と、 前記内部ロウアドレスストローブ信号と、前記遅延手段
    からの遅延出力信号とを入力とし、一クロックサイクル
    前の内部ライトイネーブル信号の論理値に応じて、前記
    ワード線ストローブ制御信号のアクティブからインアク
    ティブ状態への遷移を遅延させるか否か制御する回路手
    段と、 を備え、 前記回路手段が、前記プリチャージコマンド入力時の一
    クロックサイクル前の前記内部ライトイネーブル信号の
    値がアクティブのときは、前記ワード線ストローブ制御
    信号のアクティブからインアクティブへの遷移のタイミ
    ングを、入力した前記内部ロウアドレスストローブ信号
    のアクティブからインアクティブへの遷移のタイミング
    に対して、前記遅延手段での遅延時間分遅延させたタイ
    ミングに設定し、 プリチャージコマンド入力時の一クロックサイクル前の
    前記内部ライトイネーブル信号の値がインアクティブの
    ときは、前記ワード線ストローブ制御信号のアクティブ
    からインアクティブへの遷移タイミングを、前記内部ロ
    ウアドレスストローブ信号のアクティブからインアクテ
    ィブへの遷移と同一のタイミングとするように切り替え
    制御する、 ことを特徴とするクロック同期型半導体記憶装置。
  3. 【請求項３】制御信号の組み合せからコマンドをデコー
    ドするコマンドデコーダと、 前記コマンドデコーダから出力されるプリチャージ信号
    と、バンクアクティブ信号とを入力して内部ロウアドレ
    スストローブ信号を生成出力する内部ロウアドレススト
    ローブ信号生成回路と、 前記内部ロウアドレスストローブ信号を入力しワード線
    のストローブタイミングを制御するためのワード線スト
    ローブ制御信号を生成出力するワード線タイミング調整
    回路と、を備え、 前記ワード線ストローブ制御信号がアクティブからイン
    アクティブ状態へ変化するとアクティブ状態とされてい
    たワード線がインアクティブ状態にリセットされるクロ
    ック同期型半導体記憶装置において、 前記ワード線タイミング調整回路が、 前記内部ロウアドレスストローブ信号を入力しこれを遅
    延させて出力する遅延回路と、 ライトバースト信号とデータマスク信号とを入力とし、
    前記ライトバースト信号がアクティブであり、且つ、前
    記データマスク信号がインアクティブとされ入力データ
    がマスクされていない状態である場合にのみ、内部クロ
    ック信号に同期してアクティブ信号を出力保持するラッ
    チ回路と、 前記遅延回路からの遅延出力信号の反転信号と、前記ラ
    ッチ回路の出力信号とを入力とし、前記ラッチ回路の出
    力信号がアクティブのとき、前記遅延回路からの遅延出
    力信号を出力し、一方、前記ラッチ回路の出力信号がイ
    ンアクティブのとき固定値を出力して前記遅延回路から
    の遅延出力信号をマスクする第１の論理回路と、 前記内部ロウアドレスストローブ信号生成回路から出力
    される前記内部ロウアドレスストローブ信号と前記第１
    の論理回路からの出力信号とを入力し、前記第１の論理
    回路の出力信号の値に応じて、アクティブからインアク
    ティブへの遷移が前記内部ロウアドレスストローブ信号
    のアクティブからインアクティブへの遷移と同一のタイ
    ミングとされる信号を前記ワード線ストローブ制御信号
    として出力するか、もしくは、アクティブからインアク
    ティブへの遷移のタイミングが前記内部ロウアドレスス
    トローブ信号のアクティブからインアクティブへの遷移
    のタイミングから前記遅延手段での遅延時間分遅延させ
    てなる信号を前記ワード線ストローブ制御信号として出
    力する第２の論理回路と、 を備えたことを特徴とするクロック同期型半導体記憶装
    置。
  4. 【請求項４】プリチャージコマンド入力時の直前のクロ
    ックサイクルがライト動作でない場合には、ライトリカ
    バリ期間を２クロックサイクル、及び、プリチャージ期
    間を２クロックサイクルとし、 プリチャージコマンド入力時の直前のクロックサイクル
    がライト動作である場合には、ライトリカバリ期間を１
    クロックサイクル、及び、プリチャージ期間を３クロッ
    クサイクルとするように切替え制御する、ことを特徴と
    する請求項１乃至３のいずれか一に記載のクロック同期
    型半導体記憶装置。
  5. 【請求項５】制御信号の組み合せからコマンドをデコー
    ドするコマンドデコーダと、 前記コマンドデコーダから出力されるプリチャージコマ
    ンド信号と、バンクアクティブ信号とを入力して内部ロ
    ウアドレスストローブ信号を生成出力する内部ロウアド
    レスストローブ信号生成回路と、 前記内部ロウアドレスストローブ信号を入力しワード線
    のストローブタイミングを制御するワード線ストローブ
    制御信号を生成出力するワード線タイミング調整回路
    と、を備え、 前記ワード線ストローブ制御信号がインアクティブから
    アクティブへ変化すると選択ワード線がアクティブ状態
    にセットされるクロック同期型半導体記憶装置におい
    て、 前記ワード線タイミング調整回路が、 前記内部ロウアドレスストローブ信号を入力する第１の
    遅延回路と、 前記内部ロウアドレスストローブ信号を入力し内部クロ
    ック信号でラッチする第１のラッチ回路と、 前記第１のラッチ回路の出力を前記内部クロック信号で
    ラッチする第２のラッチ回路と、 前記第１の遅延回路からの遅延出力信号をインバータを
    介して反転した信号と前記第２のラッチ回路の出力信号
    とを入力とし前記第２のラッチ回路の出力信号がアクテ
    ィブのとき、前記第１の遅延回路から前記インバータを
    介して出力される反転信号を反転出力し、前記第２のラ
    ッチ回路の出力信号がインアクティブのとき固定値を出
    力し前記インバータからの反転信号をマスクする第１の
    論理回路と、 前記内部ロウアドレスストローブ信号生成回路から出力
    される前記内部ロウアドレスストローブ信号と前記第１
    の論理回路からの出力信号を入力し、これらの否定論理
    和を出力する第２の論理回路と、 前記第２の論理回路の出力を入力しこれを遅延させて出
    力する第２の遅延回路と、 前記第２の論理回路の出力と前記第２の遅延回路との出
    力の否定論理和を出力する第３の論理回路と、を備えた
    ことを特徴とするクロック同期型半導体記憶装置。
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