KR20020094913A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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KR20020094913A
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고바야시다까시
사사고요시따까
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

소스/드레인 확산층 사이의 채널 영역에, 웰과 동일 도전형의 불순물을 확산층과 접촉하지 않도록 도핑한다. 미리 형성해 둔 게이트를 마스크로 이용하여 상호 역방향으로부터의 경사 이온 주입법을 이용하여, 게이트에 대하여 자기 정합적으로 확산층과 웰과 동일 도전형의 고농도 불순물 영역을 형성한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 전기적 재기입이 가능한 불휘발성 반도체 기억 장치의 고집적화, 고신뢰화를 실현하는 기술에 관한 것이다.
전기적 재기입이 가능한 불휘발성 반도체 기억 장치 중, 일괄 소거가 가능한 것으로서 소위 플래시 메모리가 알려져 있다. 플래시 메모리는 휴대성, 내충격성이 우수하고, 전기적으로 일괄 소거가 가능하기 때문에, 최근 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보 기기의 기억 장치로서 수요가 급속하게 확대되고 있다. 그 시장의 확대에는 메모리 셀 면적의 축소에 의한 비트 비용의 저감이 중요한 요소를 차지하는데, 예를 들면 1996년 11월 10일, 일본 응용 물리 학회 발행, 「응용 물리」 제65권 11호, pp.1114∼pp.1124(이하, 「문헌 1」이라고 칭함)에 기재된 바와 같이, 이것을 실현하는 다양한 메모리 셀 방식이 제안되고 있다.
또한, 예를 들면 특허 제2694618호 공보(1997년 9월 12일 공개)에는 3층 폴리실리콘 게이트를 이용한 가상 접지형의 메모리 셀이 기재되어 있다. 이 메모리 셀은, 반도체 기판 내의 웰에 형성된 반도체 영역 및 3개의 게이트로 구성되어 있다. 3개의 게이트는, 웰 위에 형성된 제어 게이트, 인접하는 제어 게이트, 부유 게이트 사이에 형성된 소거 게이트이다. 3개의 게이트는 폴리실리콘으로 이루어지며, 각각 절연막으로 분리되고, 부유 게이트와 웰 사이에도 절연막으로 분리되어 있다. 제어 게이트는, 행 방향으로 접속되어 워드선을 구성하고 있다. 소스/드레인 확산층은 열 방향으로 형성되고, 인접하는 메모리 셀과 확산층을 공용하는 가상 접지형이다. 이에 따라 행 방향의 피치 완화를 도모하고 있다. 소거 게이트는 채널과 평행하고, 또한 워드선(제어 게이트) 사이에 워드선과 평행하게 배치된다. 상기 문헌1에 기재된 메모리 셀에 대해 기입할 때에는, 워드선 및 드레인에 각각 독립한 양의 전압을 인가하고, 웰, 소스 및 소거 게이트는 0V로 한다. 이에 따라 드레인 근방의 채널부에서 열 전자가 발생하고, 부유 게이트에 전자가 주입되고, 메모리 셀의 임계치가 상승한다. 소거할 때에는, 소거 게이트에 양의 전압을 인가하여, 워드선, 소스, 드레인 및 웰은 0V로 한다. 이에 따라 부유 게이트로부터 소거 게이트에 전자가 방출되어, 임계치가 저하한다.
또한, 예를 들면 특개평9-321157호 공보(1997년 12월 12일 공개)에는, 스플리트 게이트형의 메모리 셀이 개시되고, 확산층과 부유 게이트의 오버랩을 크게 취하고, 확산층의 전위에 의해 부유 게이트 전위를 크게 함과 함께, 워드선에 낮은 전압을 인가함으로써, 정보를 기입할 때의 열 전자의 발생과 주입 효율을 높이는 방법이 제안되고 있다.
또한, 예를 들면 인터내셔널 전자 디바이스 미팅 테크니컬 다이제스트, 1989, 603쪽(International Electron Devices Meeting, 1989, pp.603-606)에는, 부유 게이트 전위를 워드선으로 제어함과 함께, 부유 게이트 및 제어 게이트는 다른 제3 게이트에 의해 스플리트 채널을 제어하는 방법이 논의되고 있다.
그러나, 금후 플래시 메모리의 미세화에 수반하여 채널 길이가 짧아짐에 따라, 확산층과 웰 사이의 접합 내압과 소스와 드레인 사이의 펀치 스루 방지의 양립이, 메모리 셀의 형태와 무관하게 중요한 과제가 된다.
우선, 확산층과 웰 사이의 접합 내압에 대해서는, 기입 동작을 행할 때, 이하에 도시한 바와 같이 반드시 5V정도 이상 필요하다.
예를 들면, 열전자 주입에 의해 기입을 행하는 셀에서는, 제어 게이트에 12V 정도, 드레인에 5V 정도 이상의 전압을 인가하고 0V의 소스 사이의 전위차를 이용하여 채널 열 전자를 발생시킨다. 이 때, 드레인과 웰 사이의 접합 내압은 드레인 전압 이상이어야한다.
또한, 채널 전면의 Fowler-Nordheim 터널 전자 주입에 의해 기입을 행하는 셀에서는, 부유 게이트 상의 제어 게이트에 예를 들면 18V 정도의 전압을 인가하고, 소스/드레인의 전압을 0V로 하여 반전 채널로부터 부유 게이트에의 터널 전류로 기입을 행한다. 이 때, 메모리 어레이 위에는 기입 셀과 공통된 제어 게이트를 갖는 셀이 존재하지만 이 셀에서는 기입을 금지할 필요가 있다. 이 기입 금지의 셀에서는, 예를 들면 드레인에 5V정도 이상의 전압을 인가하고, 소스를 부유시킴으로써, 부유 게이트 아래에 드레인과 같은 전위를 갖는 반전 채널을 형성시킨다. 그에 의해 부유 게이트와 웰 사이의 전위차를 완화시킴으로써 채널로부터 부유 게이트에의 전자의 터널을 방지할 필요가 있다. 이 때, 확산층과 웰 사이의 접합 내압은, 드레인 전압 이상이어야한다.
또 하나의 예로서, 확산층으로의 전자 방출로 기입을 행하는 셀에서는, 기입 셀의 제어 게이트에 -l2V 정도의 전압을 인가하고, 확산층에 5V 정도의 전압, 웰을 0V로 설정하고, 부유 게이트로부터 확산층으로 전자를 방출함으로써 기입을 행한다. 이 때, 확산층과 웰 사이의 접합 내압은, 드레인 전압 이상이어야한다. 또, 기입 셀과 공통된 제어 게이트를 갖는 셀이 기입 금지인 경우에는, 확산층을 0V로 설정하고, 부유 게이트와 확산층 사이의 전위차를 완화시킴으로써 전자의 방출을 방지한다.
이와 같이, 확산층과 웰 사이의 접합 내압은 5V 정도 이상이 된다.
한편, 플래시 메모리에서는 판독할 때에 소스와 드레인 사이에 1V 정도의 전위차를 생기게 하고, 메모리 셀의 임계치를 판정하기 위해, 이 소스와 드레인간의 전압에 대하여, 펀치 스루가 생기면 안된다. 셀의 형태에 따라서는 펀치 스루에 대하여 그 이외의 조건도 가해진다.
예를 들면, 상술한 열 전자 주입 방식의 셀에서는, 메모리 어레이 상에는,기입 셀과 드레인 및 소스를 공통으로 갖거나, 혹은 배선층에 의해 소스끼리와 드레인끼리가 접속된 셀이 존재한다. 이 셀에서는, 기입 셀과 동일한 드레인 전압, 소스 전압이 인가된다. 통상 이 셀은 기입 금지로서, 칩 내부의 전원의 전류 공급 능력을 초과하지 않은 범위에서 복수의 메모리 셀에서 병렬로 기입을 행하고, 기입의 처리량을 향상시키려는 경우, 기입 금지 셀의 소스와 드레인 사이의 누설 전류는 방지해야한다. 따라서, 열 전자 주입 시의 소스와 드레인간의 전압 5V 정도 이상에 대하여, 펀치 스루를 방지할 필요가 있다.
또 하나의 가상 접지형이라고 하는 셀에서의 예를 들 수 있다. 이 타입의 셀에서는 소자 분리를 선택 게이트나 제어 게이트 등으로 행한다. 상술한 바와 같이, 주입 방식과 무관하게 기입 동작시에는 5V 정도 이상의 전압이 확산층으로 인가된다.
가상 접지형 셀의 경우에는 확산층에 인가한 5V 정도 이상의 전압에 대한 소자 분리를 제어 게이트 등으로 행하기 때문에, 이 부분에서도 펀치 스루를 방지할 필요가 있다.
단채널화에 의한 소스 드레인 사이의 펀치 스루 내성의 열화에 대하여, 지금까지는 채널 전면에서 이온 주입을 행하여, 그 농도를 높힘으로써 대책을 행해왔다. 그러나, 이 방법은 확산층에 접하는 채널 부분의 불순물 농도도 동시에 높아지기 때문에, 접합 내압의 열화를 야기한다.
도 1은 본 발명의 실시예1인 불휘발성 반도체 기억 장치의 일례를 도시한 평면도.
도 2a 내지 도 2c는 각각 도 1에서의 ⅡA-ⅡA, ⅡB-ⅡB 및 ⅡC-ⅡC선의 단면도.
도 3a 내지 도 3c는 실시예1의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 4a 내지 도 4c는 실시예1의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 5a 내지 도 5d는 실시예1의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 나타낸 단면도.
도 6은 실시예1의 불휘발성 반도체 기억 장치에서 확인되는 효과를 메모리 셀의 중성 임계치의 게이트 길이(채널 길이) 의존성으로 도시한 도면.
도 7a와 도 7b는 실시예1의 메모리 어레이의 회로도의 개략도로서,
도 7a는 판독 시의, 도 7b는 기입 시의 전압 조건의 예를 도시한 도면.
도 8a 내지 도 8d는 실시예2의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 9a 내지 도 9c는 실시예2의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 10a 내지 도 10c는 실시예2의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 11은 실시예2의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 12a 내지 도 12c는 실시예2의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 13a 내지 도 13c는 실시예2의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 14a 내지 도 14d는 실시예3의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 15a 내지 도 15b는 실시예4의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 16a 내지 도 16d는 실시예5의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 17a 내지 도 17c는 실시예6의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 18a 내지 도 18b는 실시예7의 불휘발성 반도체 기억 장치의 제조 방법의일례를 도시한 단면도.
도 19a 내지 도 19b는 스택형 메모리 셀의 대표예로서, NAND 형 플래시의 메모리 어레이의 회로도의 개략도로서, 도 19a에는 판독 시의, 도 19b에는 기입 시의 전압 조건의 예가 도시되어 있는 도면.
도 20은 본 발명의 실시예8인 불휘발성 반도체 기억 장치의 일례를 도시한 일부 평면도.
도 21a 내지 도 21c는 각각 도 20에서의 XXIA-XXIA, XXIB-XXIB 및 XXIC-XXIC선의 단면도.
도 22a 내지 도 22c는 실시예8의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 23a 내지 도 23d는 실시예8의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 24a 내지 도 24c는 실시예8의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
도 25a와 도 25b는 실시예8의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판
201 : 웰
202, 206a : 절연막
203 : 부유 게이트
205 : 확산층 영역
207a, 309 : 폴리실리콘막
208, 402 : 실리콘 산화막
210 : 층간 절연막
211a : 폴리메탈막
312 : 레지스트
본 발명의 일 실시 양태에 따른 불휘발성 반도체 기억 장치는, 반도체 기판중에 제1 도전형의 웰과, 제1 도전형의 웰 내에 형성된 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역과, 반도체 기판 위에 제1 게이트 산화막을 개재하여 형성된 제1 게이트와, 제1 게이트를 피복하는 제2 절연막을 개재하여 형성된 제2 게이트와, 제1 게이트와는 제2 절연막을 개재하고, 제2 게이트와는 제3 절연막을 개재하여 형성된 제3 게이트를 포함하는 메모리 셀을 구비하고, 한쌍의 반도체 영역 사이의 채널 부분에, 웰보다 농도가 높은 제1 도전형의 불순물 영역이 형성되어 있고, 또한 불순물 영역이 반도체 영역과 접하지 않는 것을 특징으로 하는 것이다. 이러한 본 발명에 따르면, 웰보다 고농도의 불순물 영역의 존재에 의해 펀치 스루를 방지할 수 있으며, 또한 고농도의 불순물 영역은 소스/드레인과는 접하지 않으므로 접합 내압의 열화를 생기게 하지도 않는다.
또한, 본 발명의 다른 실시 양태에 따른 불휘발성 반도체 기억 장치는, 적어도 주표면측에 제1 도전형 영역을 갖는 반도체 기판과, 제1 도전형 영역 내에 형성된 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역과, 반도체 영역 사이의 채널 영역 위에 제1 절연막을 개재하여 형성된 제1 게이트와, 제1 게이트 위에 제2 절연막을 개재하여 형성된 제2 게이트를 포함하는 메모리 셀을 구비하고, 채널 영역의 일부에, 제1 도전형 영역보다 불순물 농도가 높은 제1 도전형의 고농도 불순물 영역이 형성되고, 또한 고농도 불순물 영역은 상기 각 반도체 영역 모두와도 격리되어 형성되는 것을 특징으로 하는 것이다. 본 실시 양태에서도, 고농도 불순물 영역에 의해 상기 일 실시 양태와 마찬가지로 접합 내압을 저하시키지 않고 펀치 스루를 방지할 수 있다.
또한, 상기 각 실시 양태에서, 고농도의 불순물 영역을, 채널 폭 방향으로 같은 모양으로 형성하거나, 소스/드레인의 깊이보다 깊게 형성함으로써, 펀치 스루를 보다 확실하게 막을 수 있게 된다.
본 발명의 일 실시 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 반도체 기판 내에 제1 도전형의 웰을 형성하는 공정과, 제1 도전형의 웰 내에 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역을 형성하는 공정과, 반도체 기판 위에 제1 게이트 산화막을 개재하여 제1 게이트를 형성하는 공정과, 제1 게이트를 피복하는 제2 절연막을 개재하여 제2 게이트를 형성하는 공정을 포함하고, 한 쌍의 반도체 영역 사이의 채널 부분에, 상기 웰보다 농도가 높은 제1 도전형의 불순물 영역을 형성하고, 또한 상기 불순물 영역을 상기 반도체 영역에 접하지 않도록 형성하는 공정을 포함하는 것을 특징으로 하는 것이다. 또한, 반도체 영역의 형성과 불순물 영역의 형성을, 제1 게이트를 마스크로 하여, 반도체 기판에 수직 방향에서 상호 역방향으로 기운 방향에서의 각 경사 이온 주입 법에 따라, 각각 자기 정합적으로 형성하는 것이다. 이에 따라, 상술한 본 발명에 따른 불휘발성 반도체 기억 장치를 특별한 포토레지스트 마스크 등을 필요로 하지 않고 간략한 프로세스 변경에 의해 실현 가능하게 할 수 있다.
또한, 본 발명의 다른 실시 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 표면에 제1 도전형 영역을 갖는 반도체 기판 위에 더미 게이트를 형성하는 공정과, 더미 게이트를 마스크로서 이용하여, 반도체 기판의 더미 게이트를 사이에 둔 각 표층부에 한쌍의 제2 도전형의 소스/드레인 확산층을 형성하는 공정과, 더미게이트를 제1 절연막에 매립하는 공정과, 제1 절연막의 일부를, 반도체 기판 표면을 노출시키지 않고 더미 게이트의 상면이 노출되도록, 제거하는 공정과, 더미 게이트를 제거하는 공정과, 제1 절연막의 상면 및 더미 게이트를 제거함으로써 제1 절연막에 형성된 홈의 내면에, 실리콘 질화막 혹은 폴리실리콘막을 홈이 완전하게 매립되지 않도록 피착하는 공정과, 실리콘 질화막 혹은 폴리실리콘막을 에치백하여, 홈의 측면에 측벽을 형성하는 공정과, 제1 절연막과 측벽을 마스크로 하여 제1 도전형의 불순물의 이온 주입을 행하여, 반도체 기판의 상기 한쌍의 각 소스/드레인 영역 사이의 표층부에 제1 도전형 영역보다 불순물 농도가 높은 고농도 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다. 본 실시 양태에 따르면, 스택형의 메모리 셀로서 부유 게이트를 사이에 둔 양측의 각 반도체 기판 표층부에 한쌍의 소스/드레인이 형성되어 있는 경우에도, 소스/드레인에 접하지 않는 고농도 불순물 영역을 효율적으로 형성할 수 있다.
또, 반드시 홈의 측면에 측벽을 형성할 필요는 없고, 상기 피착 공정 후, 홈 저부의 실리콘 질화막 혹은 폴리실리콘막을 투과하는 에너지로 제1 도전형의 불순물의 이온 주입으로 고농도 불순물 영역을 형성하도록 해도 된다. 이 경우에는 에치백에 의해 측벽을 형성하는 공정을 생략할 수 있어, 보다 간략한 프로세스로 할 수 있다.
또한, 실리콘 질화막이 아니라 폴리실리콘막을 이용함으로써, 나중에 폴리실리콘막을 부유 게이트로서 활용할 수 있어, 프로세스의 간략화가 더 가능해진다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복되는 설명은 생략한다.
<실시예1>
도 1은, 본 발명의 실시예1인 불휘발성 반도체 기억 장치의 일례를 도시한 일부 평면도이고, 도 2a, 도 2b 및 도 2c는 각각 도 1에서의 ⅡA-ⅡA, ⅡB-ⅡB, ⅡC-ⅡC 선의 단면도이다. 또, 도 1의 평면도에서, 도면을 보기 쉽게 하기 위해 일부 부재는 생략하고 있다.
본 실시예의 불휘발성 반도체 기억 장치는, 소위 플래시 메모리의 메모리 셀을 갖고, 이 메모리 셀은 반도체 기판(200) 주면에 형성된 웰(201) 내의 소스/드레인 확산층(205), 제1 게이트(부유 게이트 : 203b), 제2 게이트(제어 게이트 : 211a) 및 제3 게이트(207a)를 갖는다. 소스/드레인 확산층 사이의 채널 부분에는 웰(201) 내의 다른 부분보다 고농도의 불순물을 포함하는 반도체 영역(501)이 존재한다. 이 고농도 불순물 영역(501)에 의해, 단채널화에 의해 생기는 소스/드레인 사이의 펀치 스루를 방지한다. 한편, 동시에 소스/드레인 확산층과 웰 사이의 접합 내압을 유지할 필요가 있지만, 고농도 불순물 영역(501)이 소스/드레인 확산층과는 접하지 않도록 형성함으로써 달성할 수 있다. 또, 종래 행해진 채널 전면 이온 주입라도, 농도가 낮으면 확산층과 웰 사이의 접합 내압은 유지할 수 있다. 이 때문에, 확산층에 접하는 웰의 불순물 농도가, 종래의 채널 전면 이온 주입을 행한 경우와 동일하거나 그보다 낮으면, 접합 내압은 유지할 수 있다는 것을 알 수 있다.
각 메모리 셀의 제어 게이트(제2 게이트 : 211a)는 행 방향(x 방향)에 접속되어, 워드선 WL을 형성하고 있다. 부유 게이트(제1 게이트 : 203b)와 웰(201)은 게이트 절연막(제1 절연막 : 202)에 의해, 부유 게이트(203b)와 제3 게이트(207a)는 절연막(제3 절연막 ： 206a)에 의해, 부유 게이트(203b)와 워드선(제어 게이트 ： 211a)은 절연막(제2 절연막 : 110a)에 의해, 제3 게이트(207a)와 워드선(211a)은 절연막(208a)에 의해 각각 분리되어 있다.
소스/드레인 확산층(205)은 워드선(211a)의 연장 방향(x 방향)에 수직인 방향(y 방향)으로 연장하여 배치되고, 열 방향(y 방향)의 메모리 셀의 소스와 드레인을 접속하는 로컬 소스선 및 로컬 데이터선으로서 기능한다. 즉, 본 실시예의 불휘발성 반도체 기억 장치는, 메모리 셀마다 컨택트홀을 갖지 않은, 소위 비접점형의 어레이로 구성된다. 이 확산층(205)에 수직인 방향(x 방향)으로 채널이 형성된다. 채널 부분에는 고농도 불순물 영역(501)이 소스/드레인 확산층(205)과 평행하게 배치되고, 소스/드레인 사이의 펀치 스루를 방지하는 역할을 담당한다.
제3 게이트(207a)의 두개의 단부면은, 상기 부유 게이트(203b)의 단부면 중 워드선(211a) 및 채널과 각각 수직인 두개의 단부면과, 각각 절연막(206a)을 통해 대향하여 존재한다.
또한, 제3 게이트(207a)는 워드선(211a) 및 채널과 수직인 방향(y 방향)에 존재하는 부유 게이트(203b)의 간극에 매립되어 존재한다. 또한, 부유 게이트(203b)가 제3 게이트(207a)에 대하여 대칭으로, 또한 상기 제3 게이트(207a)가 부유 게이트(203b)에 대하여 대칭으로 존재한다.
본 실시예에서는, 소스/드레인을 형성하는 한쌍의 확산층(205)이 부유 게이트 패턴(203b)에 대하여 비대칭의 위치 관계에 있으며, 한쪽 확산층이 부유 게이트와 오버랩하지 않은 오프셋 구조로 되어 있다. 또한, 본 실시예에서는 제3 게이트(207a)와 확산층(205)은 각각의 일부분이 오버랩하도록 존재한다. 이에 따라, 본 실시예에서는 제3 게이트(207a) 아래의 웰 중에도 채널이 형성되고, 제3 게이트(207a)는 그 하부에 존재하는 채널을 제어하는 게이트로서 기능한다. 즉, 메모리 셀은 제1 게이트와 제3 게이트로 이루어지는 스플리트 게이트형의 트랜지스터를 구성한다.
판독 시에는 제3 게이트에 3V 정도의 전압을 인가하고, 제3 게이트(207a) 아래의 웰에 채널을 형성하고, 선택 비트의 워드선에 전압을 인가하여 메모리 셀의 임계치를 판정한다. 이 때, 도 7a에 있는 소스/드레인 사이에 병렬로 접속된 선택 비트·비선택 워드 셀에서는, 소스/드레인 사이에서 전류가 흐르지 않도록 할 필요가 있다. 그런데 제3 게이트 아래에서는 채널이 형성되어 있기 때문에, 반드시 제1 게이트 아래에서 전류가 흐르지 않도록 할 필요가 있다. 즉 제1 게이트 아래에서는 펀치 스루가 있어서는 안된다.
또한, 기입 시에는, 도 7b에 도시한 바와 같이 선택 셀의 제어 게이트에 13V 정도, 드레인에 5V 정도, 제3 게이트에 1V 정도의 전압을 인가하고, 소스와 웰을 0V로 유지한다. 이에 따라 제3 게이트(207a) 아래의 웰 내에 채널이 형성되어, 소스측의 부유 게이트 단부의 채널에서 열 전자가 발생하고, 부유 게이트에 전자가주입된다. 이 동작을 할 때, 칩 내의 전원의 전류 공급 능력을 초과하지 않은 범위에서 복수의 메모리 셀에서 병렬로 기입을 행하고, 기입의 처리량을 향상시키기 위해서는 선택 비트 비선택 워드 셀의 소스/드레인 사이에는 전류가 흐르지 않도록 할 필요가 있다. 제3 게이트 아래에서는 채널이 형성되기 때문에, 제1 게이트 아래에서 전류를 멈추게 해야한다. 따라서, 역시 제1 게이트 아래에서는 펀치 스루가 있어서는 안된다.
또한, 본 실시예에서는 어레이 구성이 가상 접지형으로 되어 있어 제3 게이트가 소자 분리의 역할도 담당하게 된다. 기입과 판독 모두, 선택된 셀의 드레인을 삽입하여 이웃한 셀 사이의 소자 분리는 드레인에 인접하고 있는 제3 게이트 하부가 담당한다. 따라서 제3 게이트 아래에서도 펀치 스루를 방지하는 것은 필수이다.
이상의 점에서 볼 때, 제1 게이트 및 제3 게이트 아래 모두 펀치 스루의 방지는 필수이지만, 영역(501)을 제1 게이트와 제3 게이트 양쪽의 게이트 아래에 걸쳐 배치함으로써, 이 대책이 가능하다.
또, 본 실시예에서는 제3 게이트는 소거할 때에 인접하는 부유 게이트에서 전자를 빼내는 소거 게이트로서 이용할 수도 있다.
도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5d는, 실시예1의 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도이다.
우선, 반도체 기판(200)에 p형(제1 도전형)의 웰(201)을 형성하고, 웰(201) 위에 예를 들면 열 산화법으로 10㎚정도의 게이트 절연막(제1 절연막 : 202)을 형성한다(도 3a).
이어서 제3 게이트(207a)가 되는 인(P)을 도핑한 폴리실리콘막(207)과 실리콘 산화막(208)을 순차 피착한다(도 3b). 폴리실리콘막(207)과 실리콘 산화막(208)의 피착에는, 예를 들면 CVD(Chemical Vapor Deposition)법을 이용할 수 있다.
이어서, 리소그래피와 드라이 에칭 기술에 의해 상기 실리콘 산화막(208) 및 폴리실리콘막(207)을 패터닝한다. 이 패터닝에 의해 실리콘 산화막(208) 및 폴리실리콘막(207)은 실리콘 산화막(208a) 및 폴리실리콘막(207a)이 된다(도 3c). 실리콘 산화막(208a) 및 폴리실리콘막(207a)은 y 방향으로 연장하여 형성되도록 스트라이프 형상으로 패터닝된다.
그 후, 경사 이온 주입법으로 비소(As) 이온을 웰(201)에 주입하여, 메모리의 소스/드레인이 되는 확산층(205)을 형성한다(도 4a). 확산층(205)은 메모리 셀의 소스선 또는 데이터선으로서 기능한다. 이 이온 주입시에는 실리콘 산화막(208a) 및 폴리실리콘막(207a)이 마스크로서 기능하며, 확산층(205)은 폴리실리콘막(207a)에 대하여 자기정합적으로 형성된다. 또, 실리콘 산화막(208a) 및 폴리실리콘막(207a)이 y 방향으로 연장하여 스트라이프 형상으로 형성되어 있기 때문에, 확산층(205)은 y 방향으로 연장하여 형성된다. 또한 확산층(205)은 경사 이온 주입법으로 형성되기 때문에, 조사 이온은 실리콘 산화막(208a) 및 폴리실리콘막(207a)으로 차폐되어, 폴리실리콘막(207a) 사이의 전체 영역에는 형성되지 않는다. 또한, 경사 방향으로부터 이온이 조사되기 때문에, 폴리실리콘막(207a) 하부의 일부에도 확산층(205)이 형성된다. 이에 따라 상기한 바와 같이 제3 게이트(207a)와 확산층(205)의 각각의 일부분이 오버랩하도록 형성되어, 제3 게이트(207a) 아래의 웰(201) 내에도 채널이 형성되도록 이루어진다.
이어서, 경사 이온 주입법으로 붕소(B) 이온 혹은 불화 붕소 이온(BF2)을 웰(201)에 주입하여 고농도 불순물 영역(501)을 형성한다(도 4b). 이 때 경사 이온 주입은 도 4a에 도시한 확산층을 형성할 때와는 역방향으로 행한다. 영역(501)은 소스/드레인 사이의 펀치 스루 내성을 향상시키는 역할을 한다. 이 이온 주입시에는 실리콘 산화막(208a) 및 폴리실리콘막(207a)이 마스크로서 기능하며, 고농도 불순물 영역(501)은 폴리실리콘막(207a)에 대하여 자기 정합적으로 형성된다. 실리콘 산화막(208a) 및 폴리실리콘막(207a)이 y 방향으로 연장하여 스트라이프 형상으로 형성되어 있기 때문에, 고농도 불순물 영역(501)은 y 방향으로 연장하여 형성된다. 또한 고농도 불순물 영역(501)은 경사 이온 주입법으로 형성되기 때문에, 조사 이온이 실리콘 산화막(208a) 및 폴리실리콘막(207a)으로 차폐되어, 폴리실리콘막(207a) 사이의 전체 영역에는 고농도 불순물 영역(501)은 형성되지 않는다. 또한 확산층의 형성시와는 역방향으로 경사 이온 주입을 행함으로써, 폴리실리콘막(207a) 사이에서 확산층(205)과 고농도 불순물 영역(501)이 접하지 않도록 할 수 있다. 따라서 확산층 웰 사이의 접합 내압은, 고농도 불순물 영역(501)을 형성하지 않은 경우와 비교하여 열화하는 일은 없다. 또한 고농도 불순물 영역(501)은 경사 방향으로부터의 이온 조사로 형성되기 때문에, 폴리실리콘막(207a) 하부의 일부에도 고농도 불순물 영역(501)이 형성된다. 이에 따라 제1 게이트 및 제3 게이트 아래의 양쪽의 펀치 스루 내성을 향상시킬 수 있다.
또, 확산층(205)의 형성과 고농도 불순물 영역(501)의 형성의 순서는 임의이다. 이어서, 제3 게이트(207a)와 부유 게이트(203b)를 분리하기 위한 실리콘 산화막을 폴리실리콘(207a)의 열 산화, CVD법에 의한 산화막의 피착 혹은 양쪽의 조합에 따라 형성한다(도 4c).
그 후, 부유 게이트(203b)가 되는 인(P)을 도핑한 폴리실리콘막(203)을 제3 게이트 패턴(207a)의 간극이 완전하게는 메워지지 않도록 피착한다(도 5a).
이어서, 레지스트(213)를 도포하여 간극을 매립하고(도 5b), 레지스트의 에치백과 폴리실리콘막(203)의 에치백에 의해 부유 게이트가 되는 폴리실리콘막(203)을 패터닝한다.
이어서, 부유 게이트와 워드선을 분리하기 위한 절연막(210)을 형성한다(도 5c). 이 절연막은, 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층 구조로 이루어진다.
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리메탈막( 211)을 피착하고, 이것을 공지된 리소그래피와 드라이에칭 기술로 패터닝하여 워드선을 형성한다. 또한, 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(210), 폴리실리콘막(207a)을 순차 에칭하여 부유 게이트를 완성한다(도 5d).
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후,워드선(211a), 소스/드레인 확산층(205), 웰(201), 제3 게이트(203a)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억 장치의 메모리 셀에서의 중성 임계치의 채널 길이 의존성을, 고농도 불순물 영역(501)을 형성하지 않은 경우와 비교하여 도시한 것이 도 6이다. 고농도 불순물 영역(501)을 형성한 효과로, 임계치가 정전압으로 유지되고 있는 범위가 0.24㎛에서 0.16㎛까지 짧아지며, 펀치 스루 내성이 향상하고 있는 것을 알 수 있다. 또, 확산층과 웰 사이의 접합 내압은, 고농도 확산층 영역(501)을 형성해도 변화하지 않는다.
과제가 되는 소스와 드레인 사이의 펀치 스루 내성의 향상과, 확산층과 웰 사이의 접합 내압의 유지에 대하여 명백한 효과를 보인다.
<실시예2>
실시예1에서는 스플리트 게이트형의 메모리 셀의 경우를 예로 들었지만, 본 실시예에서는 스택형의 메모리 셀에서의 예를 든다. 예를 들면, 소위 NAND형 플래시 메모리의 회로도를 도 19a 및 도 19b에 도시한다. 셀을 직렬로 배열한 이 셀에서는, 판독 시에는 선택 비트 비선택 워드의 메모리 셀은 모두 제어 게이트에 임계치 이상의 전압을 인가하여, 전류가 흐르도록 한다. 이러한 조건을 기초로 하여, 선택 셀의 임계치를 판정하지만, 선택 메모리 셀에서는 펀치 스루는 방지해야한다.
또한, 기입 시, 즉 웰에서 부유 게이트로의 전자 주입시에는, 선택 워드선 상의 기입 금지 셀에서는, 확산층으로 5V 정도의 전압을 인가하고, 부유 게이트 하의 반전 채널과의 전위차를 완화시킴으로써, 웰에서 부유 게이트로의 전자의 주입을 방지한다. 이 때 확산층과 웰 사이의 접합 내압은 이 5V정도 이상인 것이 필수이다.
따라서, NAND형 메모리 셀에서도 단채널화에 의한 펀치 스루의 방지와, 확산층과 웰 사이의 접합 내압의 유지는 양립시켜야 하는 과제이다.
도 8a 내지 도 8d, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11, 도 12a 내지 도 12c, 도 13a 내지 도 13c는 본 발명의 실시예2인 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도이다. 한 방향의 단면도에 게이트, 소스/드레인 확산층, 소자 분리용 실리콘 산화막을 그릴 수 있도록, 소위 AND형 메모리 셀의 경우로 설명은 행하지만, NAND형을 비롯한 다른 스택형의 메모리 셀에도 용이하게 적용할 수 있는 공정이다.
우선, 실리콘 기판(300) 내에 p형 웰(301)을 형성하고 그 위에 소자 분리 영역이 되는 필드 산화막(302)을 형성한다(도 8a). 이어서, 예를 들면 열 산화법으로 실리콘 산화막(306)을 형성한다. 그 위에 후속 공정으로 부유 게이트를 형성하는 간극을 만들기 위한 더미 게이트가 되는 실리콘 질화막 혹은 폴리실리콘막(304)을 예를 들면 CVD법으로 피착한다(도 8b). 이어서, 리소그래피와 드라이 에칭 기술에 의해, 실리콘 질화막 혹은 폴리실리콘막(304)을 패터닝하고, 더미 게이트(304a)를 형성한다(도 8c). 이어서, 더미 게이트를 마스크로서 사용하여 이온 주입법으로 비소 이온을 주입하고, 메모리 셀의 소스/드레인이 되는 확산층(305)을 형성한다(도 8d).
이어서, 실리콘 산화막(308)을 예를 들면 CVD법으로 더미 게이트(304a)의 간극이 완전히 메워지도록 피착한다(도 9a). 이어서, 화학적 기계 연마법 혹은 에치백으로 더미 게이트(304a)의 상부가 노출되도록, 실리콘 산화막(308)을 가공한다(도 9b).
이어서, 노출한 더미 게이트(304a)만을 드라이 에칭 혹은 웨트 에칭으로 제거한다. 이에 따라, 실리콘 산화막의 패턴(308b)이 형성되고, 소스/드레인 사이의 상부에는 간극이 형성된다(도 9c).
이어서, 실리콘 질화막 또는 폴리실리콘막(309)을 상기한 간극이 완전히 메워지지 않도록 피착하고(도 10a), 그 후 에치백함으로써 측벽(309a)을 형성한다(도 10b).
이어서, 실리콘 산화막(308b)과 측벽(309a)을 마스크로 하여, 수직 이온 주입법으로, 붕소 혹은 불화 붕소 이온을 주입하고, 고농도 불순물 영역(306)을 형성한다(도 10c). 그 결과, 측벽의 두께만큼 확산층(305)과 고농도 불순물 영역(306)은 분리할 수 있다. 이에 따라, 고농도 불순물 영역(306)에 의해 소스/드레인 사이의 펀치 스루 내성을 향상시키면서 확산층/웰 사이의 접합 내압을 유지할 수 있다.
또, 고농도 불순물 영역(306)의 형성은 실리콘 질화막 혹은 폴리실리콘막(309)을 에치백하지 않고, 오목부 부분(315)을 이용하여 수직 이온 주입법으로, 붕소 혹은 불화 붕소 이온을 주입하여 형성할 수도 있다(도 11). 단 이 때, 주입하는 이온이 실리콘 질화막 혹은 폴리실리콘막(309)의 막 두께를 통과하여웰에 닿도록 하기 위해, 측벽을 형성하는 경우와 비교하여 높은 에너지로 이온 주입을 행할 필요가 있다. 이것에 의해, 측벽을 형성하는 경우와 비교하여, 공정을 간략화할 수 있다.
이어서, 측벽(309a) 혹은 피착한 막(309)을 예를 들면 웨트 에칭 혹은 등방성 에칭에 의해 제거한 후, 부유 게이트가 되는 인을 도핑한 폴리실리콘막(310)을 간극이 완전히 메워지도록 형성한다(도 12a). 그리고, 화학적 기계 연마법 또는 에치백으로 폴리실리콘막(310)을 산화막 패턴(308b)이 노출될 때까지 제거한다(도 12b).
이어서, 다시 인을 도핑한 폴리실리콘막(311)을 피착하고(도 12c), 폴리실리콘막(311)을 리소그래피와 드라이 에칭 기술에 의해 패터닝하고, 부유 게이트(311a)를 형성한다(도 13a). 그 후, 부유 게이트와 제어 게이트를 분리하는 절연막(312)을 형성한다. 이 절연막은, 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막으로 이루어진다(도 13b).
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리메탈막(313)을 피착하고, 이것을 공지된 리소그래피와 드라이 에칭 기술에 의해 패터닝하여 워드선을 형성한다. 또한, 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(312), 폴리실리콘막(311a), 폴리실리콘막(310a)을 순차 에칭하여 부유 게이트를 완성한다(도 13c).
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(313), 소스/드레인 확산층(305), 웰(301)에 이르는 컨택트홀을 형성하고,계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인 사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
<실시예3>
실시예2에서는, 부유 게이트가 되는 인을 도핑한 폴리실리콘막(310)을 간극이 완전히 메워지도록 피착한 후(도 12a), 산화막 패턴(308b)이 노출될 때까지 화학적 기계 연마 혹은 에치백한 후에, 다시 인을 도핑한 폴리실리콘(311)을 피착하고, 폴리실리콘막(311)에 대하여 패터닝을 행했지만, 다른 실시 형태에서 폴리실리콘막(310)에 대하여 패터닝을 행할 수도 있다.
간극을 완전히 매립한 폴리실리콘막(310)(도 14a)을, 리소그래피와 드라이 에칭 기술에 의해 패터닝하여 부유 게이트를 형성한다(도 14b).
그 후 부유 게이트와 제어 게이트를 분리하는 절연막(312)을 형성한다. 이 절연막은 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막으로 이루어진다(도 14c).
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리메탈막(313)을 피착하고, 이것을 공지된 리소그래피와 드라이 에칭 기술로 패터닝하여 워드선을 형성한다. 또한 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(312), 폴리실리콘막(310a)을 순차 에칭하여 부유 게이트를 완성한다(도 14d).
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(313), 소스/드레인 확산층(305), 웰(301)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
<실시예4>
실시예3에서는, 부유 게이트가 되는 인을 도핑한 폴리실리콘막을 간극이 완전히 메워지도록 피착한 후(도 14a), 리소그래피와 드라이 에칭 기술에 의해 부유 게이트를 가공했지만, 다른 방법으로서 예를 들면 화학적 기계 연마법으로 부유 게이트의 가공을 행할 수도 있다. 화학적 기계 연마법으로 부유 게이트를 가공한 후, 부유 게이트와 제어 게이트를 분리하는 절연막(312)을 형성한다. 이 절연막은 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막으로 이루어진다.
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 즉 폴리메탈막(313)을 피착하고(도 15b), 이것을 공지된 리소그래피와 드라이 에칭 기술에 의해 패터닝하여 워드선을 형성한다. 또한 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(312), 폴리실리콘막(310a)을 순차 에칭하여 부유 게이트를 완성한다.
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(313), 소스/드레인 확산층(305), 웰(301)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
<실시예5>
실시예2, 3 및 4와 마찬가지의 공정으로, 고농도 불순물 영역(306)을 형성(도 10c 또는 도 11)한 후, 측벽(309a) 또는 피착한 실리콘 질화막 혹은 폴리실리콘막(309)을, 웨트 에칭 혹은 등방성의 드라이에칭으로 제거한 후, 부유 게이트가 되는 인을 도핑한 폴리실리콘막을 간극이 완전하게는 메워지지 않도록 피착한다(도 16a). 실시예1에서 설명한 바와 같은 레지스트 도포와 에치백으로 부유 게이트가 되는 폴리실리콘막(310)의 가공을 행한다(도 16b).
또, 부유 게이트의 형성은, 화학적 기계 연마법으로 행할 수도 있다.
그 후, 부유 게이트와 제어 게이트를 분리하는 절연막(312)을 형성한다. 이 절연막은 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막으로 이루어진다(도 16c).
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위폴리메탈막(313)을 피착하고, 이것을 공지된 리소그래피와 드라이에칭 기술로 패터닝하여 워드선을 형성한다. 또한 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(312), 폴리실리콘막(310a)을 순차 에칭하여 부유 게이트를 완성한다(도 16d).
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(313), 소스/드레인 확산층(305), 웰(301)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
<실시예6>
실시예5와 마찬가지의 공정을 거쳐 부유 게이트가 되는 인을 도핑한 폴리실리콘막을 간극이 완전하게는 메워지지 않도록 피착(도 16a)한 후, 리소그래피와 드라이에칭 기술로, 부유 게이트를 가공할 수도 있다(도 17a).
그 후, 부유 게이트와 제어 게이트를 분리하는 절연막(312)을 형성한다(도 17b). 이 절연막은 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막으로 이루어진다.
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리메탈막(313)을 피착하고, 이것을 공지된 리소그래피와 드라이에칭 기술에 의해패터닝하여 워드선을 형성한다. 또한 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(312), 폴리실리콘막(310a)을 순차 에칭하여 부유 게이트를 완성한다(도 17c).
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(313), 소스/드레인 확산층(305), 웰(301)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있었다.
<실시예7>
실시예5, 6과 같이 부유 게이트가 되는, 인을 도핑한 폴리실리콘을 간극이 완전하게는 메워지지 않도록 피착하는 경우, 이 폴리실리콘의 오목부를 이용하여, 고농도 불순물 영역(306)을 형성할 수도 있다.
실시예2의 도 9c의 공정 후, 부유 게이트가 되는 인을 도핑한 폴리실리콘 산화막(310)을 간극이 완전하게 메워지지 않도록 피착하고(도 18a), 오목부를 이용하여 수직 이온 주입법으로서 붕소 이온 혹은 불화 붕소 이온을 주입함으로써, 고농도 불순물 영역을 형성한다(도 18b).
본 실시예에서는, 실리콘 질화막 혹은 폴리실리콘막(309)의 피착과 에치백에의한 측벽(309a)의 형성(도 10a, 도 10b)을 생략할 수 있어, 공정을 간략화할 수있다.
이 후, 실시예5와 같이 레지스트 도포와 에치백 혹은 화학적 기계 연마법으로 부유 게이트를 형성한 후, 부유 게이트와 제어 게이트를 분리하는 절연막(312)을 형성한다. 이 절연막은 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막으로 이루어진다.
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리메탈막(313)을 피착하고, 이것을 공지된 리소그래피와 드라이에칭 기술로 패터닝하여 워드선을 형성한다. 또한 실리콘 산화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(312), 폴리실리콘막(310a)을 순차 에칭하여 부유 게이트를 완성한다.
그 후, 도면에는 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(313), 소스/드레인 확산층(305), 웰(301)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여, 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인 사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
실시예2로부터 실시예7은, 소위 AND형 메모리 셀로 설명을 행했지만, NAND형이나 NOR형을 비롯한 다른 스택형의 메모리 셀에도 적용 가능한 공정이다.
<실시예8>
도 20, 도 21a 내지 도 21c에 본 발명의 실시예8인 불휘발성 반도체 기억 장치의 평면도 및 단면도를 도시한다. 본 불휘발성 반도체 기억 장치에서는, 부유 게이트(404b), 제어 게이트(409a), 소거 게이트(407a)의 3층으로 이루어지는 구조를 갖는다. 소위 Sandisk형 메모리 셀이라고 하는 셀이 원형으로 되어 있으며, 부유 게이트와 제어 게이트로 이루어지는 스플리트 게이트형의 구조와, 또 하나의 다른 층으로 만들어진 소거 게이트의 존재가 특징이다. 또, 도 21a, 도 21b 및 도 21c는 각각 도 20에서의 XXIA-XXIA, XXIB-XXIB, XXIC-XXIC 선의 단면도이다.
도 21b에 도시한 바와 같이 웰 위에는 부유 게이트(404b)와 제어 게이트(409a)가 있다. 부유 게이트에서 볼 때, 기판 위의 한쪽 제어 게이트와의 경계부에 소스/드레인 확산층(405)이, 다른 한쪽의 경계에는 고농도 불순물 영역(500)이 형성되어 있다. 이 중 소스/드레인 확산층은, y 방향으로 연장하여 형성되어 있고 메모리 셀 어레이의 로컬 비트선 및 로컬 소스선의 역할을 한다. 또한, 본 실시예의 메모리 셀은 인접하는 메모리 셀의 소스/드레인 확산층을 서로 공유하는 가상 접지형이다.
도 22a 내지 도 22c, 도 23a 내지 도 23d, 도 24a 내지 도 24c, 도 25a와 도 25b는 본 발명의 실시예 8인 불휘발성 반도체 기억 장치의 제조 방법의 일례를 도시한 단면도이다.
우선, 실리콘 기판(400) 내에 p형 웰(401)을 형성하고, 이 위에 소자 분리 영역이 되는 필드 산화막(402)을 형성한다(도 22a). 이어서, 예를 들면 열 산화법으로 게이트 산화막(403)을 형성한다(도 22b).
이어서, 부유 게이트가 되는 인을 도핑한 폴리실리콘막(404)을 피착하고(도 22c), 리소그래피와 드라이 에칭 기술로 상기 폴리실리콘막(404)을 패터닝하여 부유 게이트를 형성한다(폴리실리콘막은 404a가 됨). 이 때의 XXIA-XXIA 선의 단면, XXIB-XXIB선의 단면이 각각 도 23a, 도 23b이다.
스플리트 게이트형의 셀 구조를 갖는 본 실시예의 셀에서는 실시예 1과 마찬가지로 먼저 형성한 게이트(본 실시예에서는 부유 게이트(404a))를 마스크로 하여, 각각 역방향으로의 경사 이온 주입법으로, 소스/드레인 확산층(405) 및 고농도 불순물 영역(500)을 접하지 않고 형성할 수 있다.
구체적으로 설명하면, 우선 경사 이온 주입으로 비소 이온을 웰(401)에 주입하고, 메모리의 소스/드레인이 되는 확산층(405)을 형성한다(도 23c). 확산층(405)은 메모리의 소스선 또는 드레인선으로서 기능한다. 이 이온 주입시에는 폴리실리콘막(404a)이 마스크로서 기능하고, 확산층(405)은 폴리실리콘(404a)에 대하여 자기 정합적으로 형성된다. 또, 폴리실리콘막과 먼저 형성된 소자 분리용의 실리콘 산화막(402)이 마스크가 된다. 여기서, 중요한 것은 경사 이온 주입시의 기판 수직 방향에서의 기울기각을 너무 기울이지 않도록 하여, 도 21c의 단면으로 도시한 소자 분리용의 실리콘 산화막(402)으로 피복되어 있지 않은 곳에도 확산층(405)이 형성되도록 할 필요가 있다. 이렇게 함으로써, 확산층(405)은 y 방향으로 연장하여 형성된다.
또한, 확산층(405)은 경사 이온 주입으로 형성되기 때문에, 조사 이온은 폴리실리콘막(404a)으로 차폐되어, 폴리실리콘막(404a) 사이의 전체 영역에는 형성되지 않는다. 또한, 경사 방향으로부터 이온이 조사되기 때문에, 폴리실리콘막(404a) 하부의 일부에도 확산층(405)이 형성된다. 이에 따라, 부유 게이트(404a)와 확산층(405)의 각각의 일부분이 오버랩하도록 형성되고, 부유 게이트(404a) 아래의 웰에도 채널이 형성된다.
이어서, 경사 이온 주입에 의해 붕소 이온, 혹은 불화 붕소 이온을 웰(401)에 주입 고농도 불순물 영역(500)을 형성한다(도 23d). 이 때 경사 이온 주입은, 도 23c에서 도시한 확산층(405)을 형성할 때와는 역방향으로 행한다. 고농도 불순물 영역(500)은, 소스/드레인 사이의 펀치 스루 내성을 향상시키는 역할을 한다. 이 이온 주입시에는, 폴리실리콘막(404a)이 마스크로서 기능하고, 고농도 불순물 영역(500)은, 폴리실리콘막(404a)에 대하여 자기 정합적으로 형성된다. 또한, 고농도 불순물 영역(500)은 경사 이온 주입법으로 형성되고, 조사 이온이 폴리실리콘막(404a)으로 차폐되기 때문에, 폴리실리콘(404a) 사이의 전체 영역에는 고농도 불순물 영역(500)은 형성되지 않는다. 또한, 확산층(405)의 형성 시와는 역방향으로 경사 이온 주입을 행함으로써, 폴리실리콘(404a) 사이에서 확산층(405)과 고농도 불순물 영역(500)이 접하지 않도록 할 수 있다. 따라서, 확산층과 웰 사이의 접합 내압은, 고농도 불순물 영역(500)을 형성하지 않은 경우와 비교하여 열화하는 일은 없다. 또한, 고농도 불순물 영역(500)은 경사 방향으로의 이온 주입으로 형성되기 때문에, 폴리실리콘막(404a) 하부의 일부에도 고농도 불순물 영역(501)이 형성된다. 이것에 의해 부유 게이트(404b) 아래와, 제어 게이트(409a) 아래의 양쪽 펀치 스루 내성을 향상시킬 수 있다.
또, 확산층(405)의 형성과 고농도 불순물 영역(500)의 형성의 순서는 임의이다.
이어서, y 방향으로 연장하고 있는 부유 게이트를 리소그래피와 드라이 에칭 기술로 가공하고, 부유 게이트와 제어 게이트를 분리하는 절연막(406)을 형성한다(도 24a).
이어서, 폴리실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리메탈막(409)을 피착하고(도 24b), 이것을 공지된 리소그래피와 드라이에칭 기술로 패터닝하여 워드선을 형성한다(도 24c).
그 후 제3 게이트가 되는 인을 도핑한 폴리실리콘막(410)을 피착하고(도 25a), 리소그래피와 드라이에칭 기술로 패터닝하여 소거 게이트를 형성한다(도 25b).
그 후 도시하지 않았지만, 층간 절연막을 형성한 후, 워드선(409a), 소스/드레인 확산층(405), 웰(401), 소거 게이트(410a)에 이르는 컨택트홀을 형성하고, 계속해서 금속막을 피착하고 이것을 패터닝하여 배선으로 하여 메모리 셀을 완성한다.
본 실시예의 메모리 셀에서는, 실시예1의 경우와 마찬가지로 소스와 드레인 사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
본 발명의 실시예 1부터 8에서는, 고농도 불순물 영역(501, 306 및 500)을 자기 정합적으로 형성했지만, 마스크를 이용하여 형성할 수도 있다. 이 경우에도,실시예1의 경우와 마찬가지로 소스와 드레인 사이의 펀치 스루 내성을 향상시키면서, 확산층과 웰 사이의 접합 내압을 유지할 수 있다.
또한, 실시예1부터 8에서는 메모리 셀의 웰로의 웰과 동일한 도전형의 이온 주입은 자기 정합적으로 형성하는 고농도 불순물 영역(501, 306, 500)에의 것 뿐이었지만, 그 외에 종래와 동일한 정도의 채널 전면으로의 이온 주입을 행해도 무방하다. 이러한 경우, 확산층과 웰 사이의 접합 내압은 거의 열화하지 않는다. 한편 소스와 드레인 사이의 채널 부분 전체에 이온 주입이 행해지게 되므로, 펀치 스루 내성은 향상한다.
상술한 실시예에 의해 얻을 수 있는 대표적인 효과를 간단하게 설명하면, 다음과 같다.
불휘발성 반도체 기억 장치의 단채널화에 따르는 펀치 스루를 방지할 수 있기 때문에, 메모리 셀 면적의 축소가 가능해진다.
불휘발성 반도체 기억 장치의 펀치 스루에 기인하는 불량을 저감시킬 수 있어, 수율을 향상시킬 수 있다.

Claims (47)

  1. 메모리 셀을 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 메모리 셀 각각은
    반도체 기판 내에 형성된 제1 도전형의 웰과,
    상기 제1 도전형의 웰 내에 형성된 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역과,
    상기 반도체 기판 위에 제1 게이트 산화막을 개재하여 형성된 제1 게이트와,
    상기 제1 게이트를 피복하는 제2 절연막을 개재하여 형성된 제2 게이트와,
    상기 제1 게이트와는 제2 절연막을 개재하여 형성되고, 상기 제2 게이트와는 제3 절연막을 개재하여 형성된 제3 게이트를 포함하며,
    상기 한쌍의 반도체 영역 사이의 채널 부분에, 상기 웰보다 농도가 높은 제1 도전형의 불순물 영역이 형성되고, 상기 불순물 영역은 상기 반도체 영역과 접하지 않는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 채널 부분은, 상기 제1, 제2 및 제3 게이트 중 두개의 게이트 아래에 걸쳐 형성되며, 상기 채널 내에 형성된 상기 불순물 영역은, 상기 두개의 게이트 아래의 양쪽에 걸쳐 형성되는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 불순물 영역은 채널 폭 방향으로 같은 모양으로 형성되는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 불순물 영역은 채널 폭 방향으로 같은 모양으로 형성되는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 불순물 영역은, 상기 반도체 영역보다 상기 반도체 기판의 깊이 방향으로, 보다 깊게 신장되는 불휘발성 반도체 기억 장치.
  6. 제2항에 있어서,
    상기 불순물 영역은, 상기 반도체 영역보다 상기 반도체 기판의 깊이 방향으로, 보다 깊게 신장되는 불휘발성 반도체 기억 장치.
  7. 제3항에 있어서,
    상기 불순물 영역은, 상기 반도체 영역보다 상기 반도체 기판의 깊이 방향으로, 보다 깊게 신장되는 불휘발성 반도체 기억 장치.
  8. 제4항에 있어서,
    상기 불순물 영역은, 상기 반도체 영역보다 상기 반도체 기판의 깊이 방향으로, 보다 깊게 신장되는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 불휘발성 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 P형 불순물은 붕소이고, 상기 N형 불순물은 비소인 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 N형 불순물은 인이고, 상기 P형 불순물은 붕소인 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 제1, 제2 및 제3 게이트 중 어느 하나가 소거 게이트의 역할을 하는 불휘발성 반도체 기억 장치.
  14. 제2항에 있어서,
    상기 제1, 제2 및 제3 게이트 중 어느 하나가 소거 게이트의 역할을 하는 불휘발성 반도체 기억 장치.
  15. 메모리 셀을 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 메모리 셀 각각은
    적어도 주 표면측에 제1 도전형 영역을 갖는 반도체 기판과,
    상기 제1 도전형 영역 내에 형성된 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역과,
    상기 반도체 영역 사이의 채널 영역 위에 제1 절연막을 개재하여 형성된 제1 게이트와,
    상기 제1 게이트 위에 제2 절연막을 개재하여 형성된 제2 게이트를 포함하며,
    상기 채널 영역의 일부에, 상기 제1 도전형 영역보다 불순물 농도가 높은 제1 도전형의 고농도 불순물 영역이 형성되고, 상기 고농도 불순물 영역은 상기 각 반도체 영역의 모두와도 격리하여 형성되는 불휘발성 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 고농도 불순물 영역은 상기 제1 게이트 아래의 상기 제1 도전형 영역 내에 형성되는 불휘발성 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 고농도 불순물 영역은 채널 폭 방향으로 같은 모양으로 형성되는 불휘발성 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 고농도 불순물 영역은 채널 폭 방향으로 같은 모양으로 형성되는 불휘발성 반도체 기억 장치.
  19. 제15항에 있어서,
    상기 고농도 불순물 영역의 깊이는 상기 반도체 영역의 깊이보다 깊은 불휘발성 반도체 기억 장치.
  20. 제16항에 있어서,
    상기 고농도 불순물 영역의 깊이는 상기 반도체 영역의 깊이보다 깊은 불휘발성 반도체 기억 장치.
  21. 제17항에 있어서,
    상기 고농도 불순물 영역의 깊이는 상기 반도체 영역의 깊이보다 깊은 불휘발성 반도체 기억 장치.
  22. 제18항에 있어서,
    상기 고농도 불순물 영역의 깊이는 상기 반도체 영역의 깊이보다 깊은 불휘발성 반도체 기억 장치.
  23. 제15항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 불휘발성 반도체 기억 장치.
  24. 제15항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 불휘발성 반도체 기억 장치.
  25. 제23항에 있어서,
    상기 P형 불순물은 붕소이고, 상기 N형 불순물은 비소인 불휘발성 반도체 기억 장치.
  26. 제24항에 있어서,
    상기 N형 불순물은 인이고, 상기 P형 불순물은 붕소인 불휘발성 반도체 기억 장치.
  27. 제15항에 있어서,
    상기 제1 게이트는 부유 게이트이고, 상기 제2 게이트는 제어 게이트인 불휘발성 반도체 기억 장치.
  28. 제16항에 있어서,
    상기 제1 게이트는 부유 게이트이고, 상기 제2 게이트는 제어 게이트인 불휘발성 반도체 기억 장치.
  29. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 내에 제1 도전형의 웰을 형성하는 공정과,
    상기 제1 도전형의 웰 내에 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역을 형성하는 공정과,
    상기 반도체 기판 위에 제1 게이트 산화막을 개재하여 제1 게이트를 형성하는 공정과,
    상기 제1 게이트를 피복하는 제2 절연막을 개재하여 제2 게이트를 형성하는공정과,
    상기 제1 게이트와는 상기 제2 절연막을 개재하고, 상기 제2 게이트와는 상기 제3 절연막을 개재하여 제3 게이트를 형성하는 공정
    을 포함하며, 상기 한쌍의 반도체 영역 사이의 채널 부분에, 상기 웰보다 농도가 높은 제1 도전형의 불순물 영역을 형성하고, 상기 불순물 영역을 상기 반도체 영역에 접하지 않도록 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 반도체 영역의 형성과 상기 불순물 영역의 형성을, 상기 제1, 제2 및 제3 게이트 중 하나를 마스크로 하여, 상기 반도체 기판에 수직 방향에서 상호 역방향으로 기운 방향에서의 각 경사 이온 주입법으로, 각각 자기 정합적으로 행하는 불휘발성 반도체 기억 장치의 제조 방법.
  31. 제29항에 있어서,
    상기 불순물 영역을 형성하는 경사 이온 주입시에 마스크로서 이용하는 게이트를, 폴리실리콘막의 단층막, 폴리실리콘막과 실리콘 산화막의 적층막, 폴리실리콘막과 실리콘 질화막의 적층막 혹은 폴리실리콘막과 실리콘 산화막과 실리콘 질화막의 적층막 중 어느 하나로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  32. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    표면에 제1 도전형 영역을 갖는 반도체 기판 위에 더미 게이트를 형성하는 공정과,
    상기 더미 게이트를 마스크로서 이용하여, 상기 반도체 기판의 상기 더미 게이트를 사이에 둔 각 표층부에 한쌍의 제2 도전형의 소스/드레인 확산층을 형성하는 공정과,
    상기 더미 게이트를 제1 절연막에 매립하는 공정과,
    상기 제1 절연막의 일부를, 상기 반도체 기판 표면을 노출시키지 않고 상기 더미 게이트의 상면이 노출하도록 제거하는 공정과,
    상기 더미 게이트를 제거하는 공정과,
    상기 제1 절연막의 상면 및 상기 더미 게이트를 제거함으로써 상기 제1 절연막에 형성된 홈의 내면에, 실리콘 질화막 혹은 폴리실리콘막을 상기 홈이 완전하게 매립되지 않도록 피착하는 공정과,
    상기 실리콘 질화막 혹은 폴리실리콘막을 에치백하고, 상기 홈의 측면에 측벽을 형성하는 공정과,
    상기 제1 절연막과 상기 측벽을 마스크로 하여 제1 도전형의 불순물의 이온 주입을 행하고, 상기 반도체 기판의 상기 한쌍의 각 소스/드레인 영역 사이의 표층부에 상기 제1 도전형 영역보다 불순물 농도가 높은 고농도 불순물 영역을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 소스/드레인 확산층과 상기 고농도 불순물 영역 사이의 상기 제1 도전형 영역의 불순물 농도가 상기 고농도 불순물 영역의 불순물 농도보다 낮아지도록, 상기 이온 주입을 행하는 불휘발성 반도체 기억 장치의 제조 방법.
  34. 제32항에 있어서,
    상기 측벽을 제거하는 공정과,
    상기 홈 중 적어도 바닥부 및 측면부에 부유 게이트를 형성하는 공정과,
    상기 부유 게이트 표면 위에 제2 절연막을 개재하여 제어 게이트를 형성하는 공정을 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  35. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    표면에 제1 도전형 영역을 갖는 반도체 기판 위에 더미 게이트를 형성하는 공정과,
    상기 더미 게이트를 마스크로서 이용하고, 상기 반도체 기판의 상기 더미 게이트를 사이에 둔 각 표층부에 한쌍의 제2 도전형의 소스/드레인 확산층을 형성하는 공정과,
    상기 더미 게이트를 제1 절연막에 매립하는 공정과,
    상기 제1 절연막의 일부를, 상기 반도체 기판 표면을 노출시키지 않고 상기 더미 게이트의 상면이 노출하도록 제거하는 공정과,
    상기 더미 게이트를 제거하는 공정과,
    상기 제1 절연막의 상면 및 상기 더미 게이트를 제거함으로써 상기 제1 절연막에 형성된 홈의 내면에, 실리콘 질화막 혹은 폴리실리콘막을 상기 홈이 완전하게 매립되지 않도록 피착하는 공정과,
    상기 제1 절연막과 상기 제1 절연막 위 및 상기 홈 측면 위의 상기 실리콘 질화막 혹은 상기 폴리실리콘막을 마스크로 하여, 상기 홈 바닥부에 피착한 상기 실리콘 질화막 혹은 상기 폴리실리콘막을 투과하는 만큼의 에너지로 제1 도전형의 불순물의 이온 주입을 행하고, 상기 반도체 기판의 상기 한쌍의 각 소스/드레인 영역 사이의 표층부에 상기 제1 도전형 영역보다 불순물 농도가 높은 고농도 불순물 영역을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  36. 제35항에 있어서,
    상기 소스/드레인 확산층과 상기 고농도 불순물 영역 사이의 상기 제1 도전형 영역의 불순물 농도가 상기 고농도 불순물 영역의 불순물 농도보다 낮아지도록, 상기 이온 주입을 행하는 불휘발성 반도체 기억 장치의 제조 방법.
  37. 제35항에 있어서,
    상기 실리콘 질화막 혹은 상기 폴리실리콘막을 제거하는 공정과,
    상기 홈 중 적어도 바닥부 및 측면부에 부유 게이트를 형성하는 공정과,
    상기 부유 게이트 표면 위에 제2 절연막을 개재하여 제어 게이트를 형성하는 공정을 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  38. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    표면에 제1 도전형 영역을 갖는 반도체 기판 위에 더미 게이트를 형성하는 공정과,
    상기 더미 게이트를 마스크로서 이용하여, 상기 반도체 기판의 상기 더미 게이트를 사이에 둔 각 표층부에 한쌍의 제2 도전형의 소스/드레인 확산층을 형성하는 공정과,
    상기 더미 게이트를 제1 절연막에 매립하는 공정과,
    상기 제1 절연막의 일부를, 상기 반도체 기판 표면을 노출시키지 않고 상기 더미 게이트의 상면이 노출하도록 제거하는 공정과,
    상기 더미 게이트를 제거하는 공정과,
    상기 제1 절연막의 상면 및 상기 더미 게이트를 제거함으로써 상기 제1 절연막에 형성된 홈의 내면에, 나중에 부유 게이트가 되는 폴리실리콘막을 상기 홈이 완전하게 매립되지 않도록 피착하는 공정과,
    적어도 상기 제1 절연막과 상기 홈 측면 상의 상기 폴리실리콘막을 마스크로 하여, 상기 홈 바닥부에 피착한 상기 폴리실리콘막을 투과하는 만큼의 에너지로 제 l 도전형의 불순물의 이온 주입을 행하고, 상기 반도체 기판의 상기 한쌍의 각 소스/드레인 영역 사이의 표층부에 상기 제1 도전형 영역보다 불순물 농도가 높은 고농도 불순물 영역을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  39. 제38항에 있어서,
    상기 소스/드레인 확산층과 상기 고농도 불순물 영역 사이의 상기 제1 도전형 영역의 불순물 농도가 상기 고농도 불순물 영역의 불순물 농도보다 낮아지도록 상기 이온 주입을 행하는 불휘발성 반도체 기억 장치의 제조 방법.
  40. 제38항에 있어서,
    상기 제1 절연막 위의 상기 폴리실리콘막 중 적어도 일부를 제거하고, 부유 게이트를 형성하는 공정과,
    상기 부유 게이트 표면 위에 제2 절연막을 개재하여 제어 게이트를 형성하는 공정을 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  41. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 내에 제1 도전형의 웰을 형성하는 공정과,
    상기 제1 도전형의 웰 내에 소스/드레인이 되는 한쌍의 제2 도전형의 반도체 영역을 형성하는 공정과,
    상기 반도체 기판 위에 제1 게이트 산화막을 개재하여 제1 게이트를 형성하는 공정과,
    상기 제1 게이트를 덮는 제2 절연막을 개재하여 제2 게이트를 형성하는 공정
    을 포함하며, 상기 한쌍의 반도체 영역 사이의 채널 부분에, 상기 웰보다 농도가 높은 제1 도전형의 불순물 영역을 형성하고, 상기 불순물 영역을 상기 반도체 영역에 접하지 않도록 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  42. 제41항에 있어서,
    상기 반도체 영역의 형성과 상기 불순물 영역의 형성을, 상기 제1 게이트를 마스크로 하여, 상기 반도체 기판에 수직 방향에서 상호 역방향으로 기울인 방향에서의 각 경사 이온 주입법으로, 각각 자기 정합적으로 행하는 불휘발성 반도체 기억 장치의 제조 방법.
  43. 제41항에 있어서,
    상기 불순물 영역을 형성하는 경사 이온 주입시에 마스크로서 이용하는 게이트를, 폴리실리콘막의 단층막, 폴리실리콘막과 실리콘 산화막의 적층막, 폴리실리콘막과 실리콘 질화막의 적층막 혹은 폴리실리콘막과 실리콘 산화막과 실리콘 질화막의 적층막 중 어느 하나로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  44. 제29항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 불휘발성 반도체 기억 장치의 제조 방법.
  45. 제29항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 불휘발성 반도체 기억 장치의 제조 방법.
  46. 제44항에 있어서,
    상기 P형 불순물로서 붕소 이온 혹은 불화 붕소 이온을 이용하고, 상기 N형 불순물로서 비소를 이용하는 불휘발성 반도체 기억 장치의 제조 방법.
  47. 제45항에 있어서,
    상기 N형 불순물로서 인을 이용하고, 상기 P형 불순물로서 붕소 이온 혹은 불화 붕소 이온을 이용하는 불휘발성 반도체 기억 장치의 제조 방법.
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