JP2009094103A - 半導体装置 - Google Patents

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Abstract

【課題】素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板10中に設けられた素子分離絶縁膜(STI)11と、前記素子分離絶縁膜とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜12と、前記ゲート絶縁膜上に設けられたゲート電極13と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層14と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層15とを備える絶縁ゲート型電界効果トランジスタTRとを具備する。
【選択図】図1

Description

この発明は、半導体装置に関し、例えば、STI(Shallow Trench Isolation)に隣接して配置されるトランジスタ等に適用されるものである。
素子分離絶縁膜として用いられるSTI(Shallow Trench Isolation)等から生じるストレス(以下、STIストレスと称する)によってトランジスタの駆動力に劣化が生じることが知られている(例えば、特許文献1参照)。そのため、トランジスタのゲートからSTIまでの距離によって、トランジスタの駆動力が変動してしまう。特に、このSTIストレスは、近年のLSIのスケーリングが進むにつれ、大きな問題となりつつある。そのため、STIストレスを考慮する必要が生じ、トランジスタの駆動力がレイアウトによって大きく依存してしまう。
例えば、SRAMのワード線ドライバの場合を一例に考える。ワード線ドライバは、メモリセルアレイのワード線を駆動するため、メモリセルのロウピッチに収める必要がある。
ここで、ワード線ドライバに配置された転送トランジスタは、ソース/ドレインである不純物拡散層を隣接する転送トランジスタと共有するレイアウトになる。そのため、中央部の転送トランジスタから見ると、STIから転送トランジスタの不純物拡散層までの距離が十分長くなり、STIとの距離も十分長いものになる。そのため、中央部の転送トランジスタは、STIストレスの影響が少ない。
一方、STIと隣接するワード線ドライバの終端に配置された転送トランジスタは、その反対側に不純物拡散層を共有する転送トランジスタが存在しないレイアウトとなる。そのため、STIとの距離は、デザインルールに決められた最小値の距離となる。このため、ワード線ドライバの終端に配置された転送トランジスタは、最もSTIとの距離が小さくなる。その結果、この終端に配置された転送トランジスタの駆動力は、中央部分に配置された転送トランジスタの駆動力に比べ、大きく低減してしまうという問題がある。
このように、トランジスタのゲートからSTIとの距離によってトランジスタの駆動力が変動するため、上記のような終端の転送トランジスタは、駆動力が低減し、他のそれより駆動力に差が生じてしまう。そのため、ワード線を立ち上げる時間あるいは引き落とすタイミングに影響が生じるという問題がある。
尚、SRAMに限らず、その他のメモリ、例えば、NAND型フラッシュメモリのワード線駆動回路等においても、同様の問題がある。NAND型フラッシュメモリは、近年では最もスケーリングが進んでいるストレージデバイスの一つである。そのため、STIストレスによるトランジスタの駆動力の低減の影響が大きい。
上記のように、従来の半導体装置は、素子分離絶縁膜によるストレスにより、駆動力が低減するという問題があった。
特開2005−064056号公報
この発明は、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置を提供する。
この発明の一態様によれば、半導体基板中に設けられた素子分離絶縁膜と、前記素子分離絶縁膜とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層とを備える絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
この発明の一態様によれば、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記一対の不純物拡散層のいずれか一方に接して設けられた冗長不純物拡散層とを備える第1絶縁ゲート型電界効果トランジスタと、前記第1絶縁ゲート型電界効果トランジスタとゲート長方向に隣接して前記半導体基板上に配置され、一対の不純物拡散層のいずれか一方に接して前記冗長不純物拡散層を共有する第2絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
この発明によれば、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置が得られる。
[概要]
まず、図1を用いて、この発明の概要について説明する。
本発明の例では、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置を提案する。
その半導体装置の構成とは、例えば、図1に示すように、半導体基板10中に設けられた素子分離絶縁膜11(この例では、STI:Shallow Trench Isolation)と、前記素子分離絶縁膜11とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜12と、前記ゲート絶縁膜上に設けられたゲート電極13と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層14と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層15とを備える絶縁ゲート型電界効果トランジスタTRとを具備するものである。
このように、上記の構成によれば、素子分離絶縁膜11と一対の不純物拡散層14のいずれか一方との間に設けられた冗長不純物拡散層15を備えている。そのため、不純物拡散層14の一方を、素子分離絶縁膜11によるストレスの影響がフリーとなる距離まで延長するレイアウト構成とすることができ、素子分離絶縁膜11によるストレス(STIストレス)を緩和することができる。そのため、トランジスタTRの駆動力の低減を防止することができる。
ここで、不純物拡散層14とは、トランジスタTRの電流経路として働き、その表面上にコンタクト配線45,47が設けられている拡散層であると定義する。また、冗長拡散不順物拡散層15とは、表面上にコンタクト配線45,47が設けられず、かつゲート長方向の長さL1がコンタクト配線45,47のゲート長方向に沿った長さLCの2倍程度以上(L1≧2×LC)である拡散層であると定義する。
また、上記素子分離絶縁膜11によるストレスの影響がフリーとなる距離とは、例えば、冗長不純物拡散層15のゲート長方向の長さL1程度である。上記長さL1は、不純物拡散層14のゲート長方向の長さL2以上であること(L1≧L2)が望ましく、後述するように、より具体的には、例えば、L1は、1μm程度以上である(L1≧1μm)。
このように、上記の構成によれば、素子分離絶縁膜(本例の場合、STI)11によるストレスを緩和することができ、絶縁ゲート型電界効果トランジスタTRの駆動力の低減を防止することができる。
以下、最良と思われる一実施形態および一変形例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態(SRAMに適用した一例)]
次に、図2乃至図6を用いて、この発明の第1の実施形態に係る半導体装置を説明する。この例では、SRAMのワード線ドライバに適用した場合を一例に説明する。
<1.全体構成例>
まず、図2を用いて、SRAMの全体構成例を説明する。図2は、本例に係るSRAMの全体構成例を示すブロック図である。
図示するように、SRAMは、メモリセルアレイ21、ビット線負荷およびカラムデコーダ回路22、ロウデコーダ23、データ入出力バッファ24、ワード線ドライバ26、および周辺制御回路27により構成されている。
メモリセルアレイ21は、ワード線とビット線対との交差位置にマトリクス状に配置された複数のSRAMセル(メモリセル)により構成されている。このメモリセルアレイ21には、ワード線を制御するワード線ドライバ26、ビット線を制御するビット線負荷およびカラムデコーダ回路22が接続されている。
ビット線負荷およびカラムデコーダ回路22は、ビット線を介してメモリセルアレイ21中のSARAセルのデータを読み出す。また、ビット線負荷およびカラムデコーダ回路22は、センスアンプおよび書き込みバッファ(Sense amp& write buf)を備えている。ビット線負荷およびカラムデコーダ回路22には、データ入出力バッファ24、周辺制御回路27が接続されている。
ビット線負荷およびカラムデコーダ回路22により読み出されたメモリセルのデータは、データ入出力バッファ24を介して外部のホスト機器に出力される。
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力バッファから出力されたデータを受ける。さらに、ホスト機器は、SRAMの動作を制御する各種コマンド、アドレスaddress、制御信号等を出力する。ホスト機器からデータ入出力バッファ24に入出力される入出データおよび出力データ(input&output data)は、データ入出力バッファ24を介して、ビット線負荷およびカラムデコーダ回路22に供給される。一方、コマンド、アドレス(address)、制御信号等は、周辺制御回路27に供給される。
ワード線ドライバ26は、メモリセルアレイ21中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去等の必要な電圧を印加する。
周辺制御回路27は、ビット線負荷およびカラムデコーダ回路22、ロウデコーダ23、およびデータ入出力バッファ24に接続される。接続された上記構成回路は、周辺制御回路27によって制御される。周辺制御回路27は、制御信号入力端子(図示せず)に接続され、ホスト機器から制御信号入力端子を介して入力されるアドレス(address)、制御信号等によって制御される。
ここで、上記ワード線ドライバ26、ビット線負荷およびカラムデコーダ回路22、周辺制御回路27は、書き込み回路、および読み出し回路を構成している。
<2.SRAMセルの構成例>
次に、本例に係るSRAMセルの構成例について、図3を用いて説明する。
図示するように、本例に係るSRAMセルは、転送トランジスタ(Transfer Tr)N5、N6、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路29−1、29−2により構成されている。
転送トランジスタN5の電流経路の一端はビット線BLに接続され、他端はインバータ回路29−1のノードNDに接続され、ゲートはワード線WLに接続されている。転送トランジスタN6の電流経路の一端はビット線/BLに接続され、他端はインバータ回路29−2のノード/NDに接続され、ゲートはワード線WLに接続されている。
インバータ回路29−1は、負荷トランジスタ(Load Trまたはpull-up Tr)P1、駆動トランジスタ(Driver Trまたはpull-down Tr)N3を備えている。駆動トランジスタN3の電流経路の一端は接地電源GNDに接続され、他端はノードNDにおいて負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲート、およびインバータ回路29−2のノード/NDに接続されている。負荷トランジスタP1の電流経路の他端は内部電源Vddに接続されている。
インバータ回路29−2は、負荷トランジスタP2、駆動トランジスタN4を備えている。駆動トランジスタN4の電流経路の一端は接地電源GNDに接続され、他端はノード/NDにおいて負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲート、およびインバータ回路29−1のノードNDに接続されている。負荷トランジスタP2の電流経路の他端は内部電源Vddに接続されている。
<3.ワード線ドライバの平面レイアウト例>
次に、ワード線ドライバの平面レイアウト例について、図4を用いて説明する。ワード線ドライバ26は、半導体基板上にマトリクス状に配置された複数の転送トランジスタにより構成されているが、ここでは、転送トランジスタTR0〜TR7を一例として示している。転送トランジスタTR0〜TR7のソース/ドレインである電流経路の一端は、ワード線のいずれかにそれぞれ接続されている。
ここで、ワード線ドライバ26は、メモリセルアレイのロウピッチに収める必要がある。そのため、ゲート幅方向に沿って配置された転送トランジスタは、ゲート電極を共有している。例えば、ゲート幅方向に沿って配置された転送トランジスタTR5,TR6,TR7は、ゲート電極13を共有している。また、ゲート長方向に隣接する転送トランジスタは、ソース/ドレインである不純物拡散層の一方を共有している。例えば、ゲート長方向に隣接する転送トランジスタTR0,TR5は、ソース/ドレインである不純物拡散層14の一方を共有している。
また、転送トランジスタのそれぞれは、ソース/ドレインである不純物拡散層14の表面上に設けられたコンタクト配線45,47を備えている。コンタクト配線45上に配線46が、千鳥状に配置されている。
ここで、ワード線ドライバ26の中央部(SA側)の転送トランジスタ(例えば、転送トランジスタTR0,TR1,TR2等)は、STI11からの不純物拡散層14の距離が十分長い配置となる。そのため、中央部(SA側)の転送トランジスタは、STIストレスの影響が少なく、駆動力が低減することはない。
一方、STIと隣接するワード線ドライバ26の終端(SB側)の転送トランジスタ(例えば、転送トランジスタTR5,TR6,TR7等)は、不純物拡散層を共有する転送トランジスタが存在しないレイアウトとなる。そのため、ワード線ドライバ26の終端(SB側)の転送トランジスタは、形式的には、STI11との距離がデザインルールに決められた最小値の距離となり、最もSTI11との距離が小さくなる。
しかし、本例では、ワード線ドライバ26の終端(SB側)に配置される転送トランジスタ(TR5,TR6,TR7等)は、冗長不純物拡散層15を備えている。そのため、ソースとして働く不純物拡散層14を、STIストレスの影響がフリーとなる距離まで延長できるレイアウトとすることができる。そのため、転送トランジスタ(TR5,TR6,TR7等)の駆動力の低減を防止することができる点で有利である。
<4.ワード線ドライバの終端部の転送トランジスタの構成例>
ここで、図4中の破線48で囲って示す斜視図は、図5のように示される。図示するように、この構造は、半導体基板10中に設けられた素子分離絶縁膜(STI)11と、素子分離絶縁膜11とゲート長方向に隣接して配置され、半導体基板上に設けられたゲート絶縁膜12と、ゲート絶縁膜上に設けられたゲート電極13と、ゲート電極を挟むように半導体基板中に隔離して設けられた一対の不純物拡散層14と、素子分離絶縁膜と一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層15とを備える転送トランジスタTR5とを具備するものである。
ここで、不純物拡散層14とは、トランジスタTRの電流経路として働き、その表面上にコンタクト配線45,47が設けられている拡散層である。また、冗長拡散不順物拡散層15とは、表面上にコンタクト配線45,47が設けられず、かつゲート長方向の長さL1がコンタクト配線45,47のゲート長方向に沿った長さLCの2倍程度以上(L1≧2×LC)である拡散層である。
また、冗長不純物拡散層15のゲート長方向の長さL1は、ゲート長方向の不純物拡散層14の長さL2以上であることが望ましい(L1≧L2)。例えば、本例の場合、冗長不純物拡散層15のゲート長方向の長さL1は、例えば、1μm程度以上であることが望ましい。さらに、冗長不純物拡散層15のゲート長方向の長さL1は、例えば、2μm程度以上であることがより望ましい。
例えば、本例の場合、素子分離絶縁膜11は、半導体基板10中に埋め込まれたシリコン酸化(SiO)膜により形成されているが、これに限らない。
<5.この実施形態に係る効果>
この実施形態に係る半導体装置によれば、少なくとも下記(1)乃至(3)の効果が得られる。
(1)素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる。
上記のように、本例に係る構成によれば、半導体基板10中に設けられた素子分離絶縁膜11(STI)と、前記素子分離絶縁膜11とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜12と、前記ゲート絶縁膜上に設けられたゲート電極13と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層14と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層15とを備える転送トランジスタTR5とを具備している。
上記の構成によれば、素子分離絶縁膜11と一対の不純物拡散層14のいずれか一方との間に設けられた冗長不純物拡散層15を備えている。そのため、不純物拡散層14の一方を、素子分離絶縁膜11によるストレスの影響がフリーとなる距離まで延長するレイアウト構成とすることができるため、素子分離絶縁膜11によるストレス(STIストレス)を緩和することができる。そのため、トランジスタTR5の駆動力の低減を防止することができる。
例えば、本例の場合には、図6に示すように、転送トランジスタの駆動力の低減を防止することができる。図6は、転送トランジスタのSTIストレス依存性(Idr−W1)を示す図である。図中の実線50−1は、転送トランジスタをP型のMOSトランジスタとして構成した場合の特性線である。図中の実線50−2は、転送トランジスタをN型のMOSトランジスタとして構成した場合の特性線である。
図示するように、特性線50−1,50−2のいずれにおいても、L1が1μm程度以上であるところから、電流駆動力Idrの値(normalized)が1.0近傍となり、駆動力の低減を防止できることが明らかである。さらに、L1が2μm程度以上の場合には、特性線50−1,50−2のいずれにおいても、電流駆動力Idrの値(normalized)が、ほぼ1.0程度となり、駆動力の低減がほとんどないことが分かる。
このように、本例に係る構成によれば、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる点で有利である。
(2)製造コストの低減に対して有利である。
本例に係る冗長不純物拡散層15は、素子分離絶縁膜(STI)11と一対の不純物拡散層14のいずれか一方との間に設けられたものである。
換言すれば、不純物拡散層14であるソースを延長したレイアウトであると言える。
そのため、冗長不純物拡散層15を形成するために、別途、製造工程やマスクが増加することがなく、不純物拡散層14と同時に形成することができる。
例えば、本例に係るワード線制御回路26の一製造方法は、以下の通りである。
即ち、まず、半導体基板10上に、例えば、フォトリソグラフィー法により、ゲート絶縁膜12およびゲート電極13からなる積層のライン&スペースのパターンをゲート幅方向に形成する。この際、続く工程で形成する冗長不純物拡散層15のゲート長方向の長さL1が、例えば、1μm程度以上となるように、パターニングすることが望ましい。さらに、冗長不純物拡散層15のゲート長方向の長さL1が、例えば、2μm程度以上となるように、パターニングすることがより望ましい。
続いて、上記パターンをマスクとして、半導体基板10中に、例えば、イオン注入法等により、ホウ素(P)やヒ素(As)等のN型の不純物を導入し、ソース/ドレインとして働く不純物拡散層14および冗長不純物拡散層15を同時に形成する。
このように、上記によれば、不純物拡散層14と同時に形成することができ、製造工程やマスクが増加することがない点で、製造コストの低減に対して有利である。
(3)ワード線ドライバ26の制御性の向上に有利である。
上記のように、本例に係る半導体装置は、ワード線制御回路26の転送トランジスタ(TR5,TR6,TR7等)に適用された例である。
そのため、これらの転送トランジスタ(TR5,TR6,TR7等)においては、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる。
その結果、STIストレスによって、転送トランジスタ(TR5,TR6,TR7等)の駆動力が変動し、他の転送トランジスタ(TR0,TR1,TR2等)より駆動力に差が生じることはない。従って、ワード線を立ち上げる時間あるいは引き落とすタイミングに差が生じることを防止できる点で、ワード線ドライバ26の制御性の向上に有利である。
[変形例(NMOSトランジスタのみ冗長不純物拡散層を有する一例)]
次に、変形例に係る半導体記憶装置について、図7を用いて説明する。この変形例は、NMOSトランジスタのみ冗長不純物拡散層を有する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
上記第1の実施形態では、ワード線ドライバ26を構成するPMOS/NMOSトランジスタいずれにおいても、冗長不純物拡散層15を有し、ソース側を延長したレイアウト構成を説明した。
しかし、これに限らず、STIストレスがPMOS/NMOSトランジスタのどちらか一方のみが影響が大きい場合には、例えば、図7に示すようにレイアウトを変形することも可能である。図7に示すように、この例では、NMOS側のみ冗長不純物拡散層15を備え、ソース側の不純物拡散層を延長しているが、PMOSトランジスタは、冗長不純物拡散層15を備えていない点で、上記第1の実施形態と相違している。
本変形例によれば、少なくとも上記(1)乃至(3)と同様の効果を得ることが可能である。さらに、本例は、STIストレスがPMOS/NMOSトランジスタのどちらか一方のみにSTIストレスの影響が大きい場合に有効である。
[第2の実施形態(冗長不純物拡散層を共有する一例)]
次に、第2の実施形態に係る半導体記憶装置について、図8および図9を用いて説明する。この実施形態は、冗長不純物拡散層を共有する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例に係る構成は、冗長不純物拡散層15が、ワード線ドライバ26とバッファ51との終端の第1,第2トランジスタTR,Trとで共有されている点で、上記第1の実施形態と相違している。
ここで、バッファ51は、ワード線ドライバ26中のローカルなセンスアンプ(図示せず)を駆動するために配置されるものである。例えば、このようなレイアウトは、ビット線が階層化されており、ワード線ドライバ26の上下に配置されたメモリセルアレイ(図示せず)が、上記ローカルなセンスアンプを共有するような場合に適用されるものである。
バッファ51は、マトリクス状に配置された複数のトランジスタTrを備えている。また、図8中の破線58に囲って示す斜視図は、図9のように示される。
図示するように、ゲート長方向に隣接して冗長不純物拡散層15を共有した第1,第2トランジスタTR5,Trが配置されている。第2トランジスタTrは、第1トランジスタTR5とゲート長方向に隣接して半導体基板10上に配置され、半導体基板10上に設けられたゲート絶縁膜52と、ゲート絶縁膜上に設けられたゲート電極53と、ゲート電極を挟むように半導体基板中に隔離して設けられた一対の不純物拡散層54とを備えている。一対の不純物拡散層54のいずれか一方に接して冗長不純物拡散層15を、第1トランジスタTR5と共有するものである。換言すれば、本例の冗長不純物拡散層15は、第1,第2トランジスタTR5,Trの不純物拡散層14,54の間に挟まれるように半導体基板10中に設けられている。
不純物拡散層54とは、トランジスタTrの電流経路として働き、その表面上にコンタクト配線55,57が設けられている拡散層である。また、冗長拡散不順物拡散層15とは、表面上にコンタクト配線45,47,55,57が設けられず、かつゲート長方向の長さL1がコンタクト配線45,47,55,57のゲート長方向に沿った長さLCの2倍程度以上(L1≧2×LC)である拡散層である。
また、冗長不純物拡散層15のゲート長方向の長さL1は、ゲート長方向の不純物拡散層14の長さL2、および不純物拡散層54の長さL3以上であることが望ましい(L1≧L2,L3)。上記と同様に、例えば、本例の場合、冗長不純物拡散層15のゲート長方向の長さL1は、例えば、1μm程度以上であることが望ましい。さらに、冗長不純物拡散層15のゲート長方向の長さL1は、例えば、2μm程度以上であることがより望ましい。
上記のように、この実施形態に係る半導体装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
さらに、本例に係る構成によれば、冗長不純物拡散層15が、ワード線ドライバ26とバッファ51との終端の第1,第2トランジスタTR,Trとで共有されている。そのため、ワード線ドライバ26とバッファ51との終端のトランジスタTR,Trは、素子分離絶縁膜(STI)11と隣接するレイアウトとならない。
そのため、STIストレスの発生をなくし、第1,第2トランジスタTR,Trの駆動力の劣化が全くない点でさらに有利である。
[第3の実施形態(ビット線負荷に適用した一例)]
次に、第3の実施形態に係る半導体記憶装置について、図10および図11を用いて説明する。この実施形態は、ビット線負荷22に適用した一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図示するように、ビット線負荷22は、マトリクス状に配置された複数のトランジスタtr(ビット線負荷PMOS)を備えている。このビット線負荷22は、各ビット線にトランジスタtr(ビット線負荷PMOS)が配置し、ビット線を充電またはイコライズされるよう接続されるものである。
トランジスタtr(ビット線負荷PMOS)のソースである不純物拡散層64が、コンタクト配線65を介して電源と接続されるとともに、隣接するトランジスタtrと共有されている。
また、ビット線負荷22の終端に配置されるトランジスタtrは、冗長不純物拡散層15を備えている。そのため、ソースとして働く不純物拡散層64を、STIストレスの影響がフリーとなる距離まで延長することができる。このように、上記第1の実施形態と同様に、STIストレスがフリーとなるように、STI11から距離を設ける構成により、アレイ中央側(SA側)とアレイ終端側(SB側)におけるトランジスタtrの駆動力に差が生じる事を防止することができる。
また、図10中の破線68に囲って示す斜視図は、図11のように示される。
図示するように、トランジスタtrは、素子分離絶縁膜(STI)11とゲート長方向に隣接して配置され、半導体基板10上に設けられたゲート絶縁膜62と、ゲート絶縁膜上に設けられたゲート電極63と、ゲート電極を挟むように半導体基板中に隔離して設けられた一対の不純物拡散層64と、一対の一対の不純物拡散層64のいずれか一方と素子分離絶縁膜11との間に設けられた冗長不純物拡散層15とを備えている。
また、冗長不純物拡散層15のゲート長方向の長さL1は、ゲート長方向の不純物拡散層54の長さL4以上であることが望ましい(L1≧L4)。上記と同様に、例えば、本例の場合、冗長不純物拡散層15のゲート長方向の長さL1は、例えば、1μm程度以上であることが望ましい。さらに、冗長不純物拡散層15のゲート長方向の長さL1は、例えば、2μm程度以上であることがより望ましい。
上記のように、この実施形態に係る半導体装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
さらに、本例のように、必要に応じてSRAMのビット線負荷22に適用することも可能である。
[第4の実施形態(NAND型フラッシュメモリに適用した一例)]
次に、図12乃至図15を用いて、第4の実施形態に係る半導体装置を説明する。この例では、NAND型フラッシュメモリのワード線制御回路に適用した場合を一例に説明する。
<全体構成例>
まず、図12を用いて、NAND型フラッシュメモリの全体構成例を説明する。図12は、本例に係るNAND型フラッシュメモリを示すブロック図である。
図示するように、NAND型フラッシュメモリは、メモリセルアレイ121、ビット線制御回路122、カラムデコーダ123、データ入出力バッファ124、データ入出力端子125、ワード線制御回路126、制御信号及び制御電圧発生回路127、および制御信号入力端子128により構成されている。
メモリセルアレイ121は、複数のブロック(BLOCK)により構成されている。このメモリセルアレイ121には、ワード線を制御するワード線制御回路126、ビット線を制御するビット制御回路122、および制御信号及び制御電圧発生回路127が接続されている。
ビット線制御回路122は、ビット線を介してメモリセルアレイ121中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ121中のメモリセルの状態を検出する。また、ビット線制御回路122は、ビット線を介してメモリセルアレイ121中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路122には、カラムデコーダ123、データ入出力バッファ124、制御信号及び制御電圧発生回路127が接続されている。
ビット線制御回路122内にはデータ記憶回路(図示せず)が設けられ、このデータ記憶回路は、カラムデコーダ123によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ124を介してデータ入出力端子25から外部へ出力される。データ入出力端子125は、例えば、NAND型フラッシュメモリ外部のホスト機器等に接続される。
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子125から出力されたデータを受ける。さらに、ホスト機器は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTを出力する。ホスト機器からデータ入出力端子25に入力された書き込みデータは、データ入出力バッファ124を介して、カラムデコーダ123によって選択された上記データ記憶回路(図示せず)に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路127に供給される。
ワード線制御回路126は、メモリセルアレイ121中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
制御信号及び制御電圧発生回路127は、上記メモリセルアレイ121、ビット線制御回路122、カラムデコーダ123、データ入出力バッファ124、およびワード線制御回路126に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路127によって制御される。制御信号及び制御電圧発生回路127は、制御信号入力端子128に接続され、ホスト機器から制御信号入力端子128を介して入力されるALE(アドレス・ラッチ・イネーブル)信号等の制御信号によって制御される。
ここで、上記ワード線制御回路126、ビット線制御回路122、カラムデコーダ123、制御信号及び制御電圧発生回路127は、書き込み回路、および読み出し回路を構成している。
<ブロック(BLOCK)の構成例>
次に、メモリセルアレイ121を構成するブロックの構成例について、図13を用いて説明する。ここでは、1つのブロックBLOCK1を例に挙げて説明する。また、本例の場合、このブロックBLOCK1中のメモリセルは、一括して消去される。即ち、ブロックは消去単位である。
ブロックBLOCK1は、WL方向に配置された複数のメモリセルストリング130から構成される。メモリセルストリング130は、電流経路が直列接続される8個のメモリセルMTからなるNANDストリングと、NANDストリングの一端に接続される選択ランジスタS1と、NANDストリングの他端に接続される選択トランジスタS2とから構成される。
本例では、NANDストリングは、8個のメモリセルMTから構成されるが、2つ以上のメモリセルから構成されていればよく、特に、8個に限定されるというものではない。選択トランジスタS1は、ソース線SLに接続され、セレクトゲートトランジスタS2は、ビット線BLに接続される。
ワード線WLは、WL方向に延び、WL方向の複数のメモリセルMTに共通に接続される。セレクトゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。セレクトゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。
<メモリセルストリングの断面構造例>
次に、図14を用いて、メモリセルストリングの断面構造例について、説明する。図14は、ビット線方向におけるメモリセルストリングの断面構造を示す図である。
図示するように、メモリセルストリングは、選択トランジスタS1、S2と複数のメモリセルMTにより構成されている。
メモリセルMTは、ビット線BLとワード線WLとの交差位置にそれぞれ設けられたMISFET構造である。メモリセルMTの電流経路であるソース/ドレインは隣接するメモリセルMTに直列接続され、電流経路の一端はMISFETからなる選択トランジスタS2を介してビット線BLに接続され、電流経路の他端はMISFETからなる選択トランジスタS1を介してソース線SLに接続される。
メモリセルMTのそれぞれは、半導体基板10中に形成されたPウェル(P-Well:図示せず)上に設けられたトンネル絶縁膜Gox、トンネル絶縁膜Gox上に設けられた浮遊電極FG、浮遊電極FG上に設けられたゲート間絶縁膜Tox、ゲート間絶縁膜Tox上に設けられた制御電極CG(ワード線WL)を備えた積層構造である。制御電極CGは、ポリシリコン層131およびポリシリコン層131上に設けられたシリサイド層131Sにより形成されている。上記浮遊電極FGは、メモリセルMTのそれぞれに電気的に分離されている。制御電極CGは、WL線方向のメモリセルMTにおいて、電気的に共通接続されている。
また、メモリセルMTのそれぞれは、上記積層構造の側壁上に沿って設けられたスペーサ134、および上記積層構造を挟むように半導体基板(Pウェル)10中に設けられたソースSまたはドレインDを備えている。
選択トランジスタS1、S2は、ゲート絶縁膜Gox、ゲート間絶縁膜IPD、ゲート電極Gを備えている。ゲート間絶縁膜IPDは、ゲート電極Gの中央が分離され、その上下層が電気的に接続するように設けられている。ゲート電極Gは、ポリシリコン層132およびポリシリコン層132上に設けられたシリサイド層132Sにより形成されている。
選択トランジスタS1、S2は、ゲート電極Gの側壁上に沿って設けられたスペーサ134、およびゲート電極Gを挟むように半導体基板(Pウェル)10中に設けられたソースSまたはドレインDを備えている。
ビット線BLは、層間絶縁膜137−1中のビット線コンタクトBC−1〜BC−3を介して選択トランジスタS2のドレインDと電気的に接続されている。
ソース線SLは、層間絶縁膜137−1中のソース線コンタクトSC−1、SC−2を介して選択トランジスタS1のソースSと電気的に接続されている。
<ワード線制御回路の構成例>
次に、図15を用いて、ワード線制御回路の構成例を説明する。図15は、本例に係るワード線駆動回路126の回路構成例を示す図である。
図示するように、本例に係るワード線制御回路126は、転送トランジスタTGTD,TGTS,TR0〜TR7,SGD駆動回路141,WL駆動回路142,およびSGS駆動回路143を備えている。
転送トランジスタTGTD,TGTS,TR0〜TR7は、ゲートが転送ゲート線TGに共通接続された高耐圧系のトランジスタである。この転送ゲート線TGには、いずれかのブロックを選択するブロック選択信号BSが入力される。
転送トランジスタTGTDの電流経路の一端はセレクトゲートSGDに接続され、電流経路の他端は配線L-SGDを介してSGD駆動回路141に接続されている。この転送トランジスタTGTD,配線L-SGD,およびSGD駆動回路141は、セレクトゲート電圧発生回路を構成している。
転送トランジスタTR0〜TR7の電流経路の一端はワード線WL0〜WL7に接続され、電流経路の他端は配線L-WLを介してWL駆動回路142に接続されている。この転送トランジスタTR0〜TR7,配線L-WL,およびWL駆動回路142は、ワード線電圧発生回路を構成している。
転送トランジスタTGTSの電流経路の一端はセレクトゲートSGSに接続され、電流経路の他端は配線L-SGSを介してSGS駆動回路143に接続されている。転送トランジスタTGTS,配線L-SGS,およびSGS駆動回路143は、セレクトゲート電圧発生回路を構成している。
このように、SRAMに限らず、NAND型フラッシュメモリのワード線駆動回路126やビット線駆動回路122に適用した場合であっても、少なくとも上記(1)乃至(3)と同様の効果が得られる。そのため、必要に応じて、NAND型フラッシュメモリについても適用することが可能である。また、NAND型フラッシュメモリは、近年では最もスケーリングが進んでいるストレージデバイスの一つである。そのため、STIストレスによるトランジスタの駆動力の低減を防止できることは、メリットが多い。
以上、第1乃至第4の実施形態,および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の概要に係る半導体装置を示す斜視図。 この発明の第1の実施形態に係る半導体装置の全体構成例(SRAM)を説明するためのブロック図。 第1の実施形態に係るSRAMセルを示す回路図。 第1の実施形態に係る半導体装置のワード線ドライバを示す平面図。 第1の実施形態に係る図4中の破線で囲って示す構造を示す斜視図。 第1の実施形態に係る半導体装置のSTIストレス依存性を示す図。 変形例に係る半導体装置のワード線ドライバを示す平面図。 第2の実施形態に係る半導体装置を示す平面図。 第2の実施形態に係る図8中の破線で囲って示す構造を示す斜視図。 第3の実施形態に係る半導体装置を示す平面図。 第3の実施形態に係る図10中の破線で囲って示す構造を示す斜視図。 第4の実施形態に係る半導体装置の全体構成例(NAND型フラッシュメモリ)を説明するためのブロック図。 第4の実施形態に係るブロックを示す回路図。 第4の実施形態に係るメモリセルストリングを示す断面図。 第4の実施形態に係る半導体装置のワード線制御回路を示す回路図。
符号の説明
10…半導体基板、11…素子分離絶縁膜(STI)、12…ゲート絶縁膜、13…ゲート電極、14…不純物拡散層、15…冗長不純物拡散層、TR…ゲート絶縁型電界効果トランジスタ。

Claims (5)

  1. 半導体基板中に設けられた素子分離絶縁膜と、
    前記素子分離絶縁膜とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層とを備える絶縁ゲート型電界効果トランジスタとを具備すること
    を特徴とする半導体装置。
  2. 前記絶縁ゲート型電界効果トランジスタは、N型MOSトランジスタ,またはP型MOSトランジスタであること
    を特徴とする請求項1に記載の半導体装置。
  3. 前記絶縁ゲート型電界効果トランジスタは、ワード線ドライバ,またはビット線負荷に配置されること
    を特徴とする請求項1または2に記載の半導体装置。
  4. 前記絶縁ゲート型電界効果トランジスタは、前記一対の不純物拡散層の表面上にそれぞれ設けられたコンタクト配線を備えること
    を特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
  5. 半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記一対の不純物拡散層のいずれか一方に接して設けられた冗長不純物拡散層とを備える第1絶縁ゲート型電界効果トランジスタと、
    前記第1絶縁ゲート型電界効果トランジスタとゲート長方向に隣接して前記半導体基板上に配置され、一対の不純物拡散層のいずれか一方に接して前記冗長不純物拡散層を共有する第2絶縁ゲート型電界効果トランジスタとを具備すること
    を特徴とする半導体装置。
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