JPH11339488A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11339488A JPH11339488A JP14273498A JP14273498A JPH11339488A JP H11339488 A JPH11339488 A JP H11339488A JP 14273498 A JP14273498 A JP 14273498A JP 14273498 A JP14273498 A JP 14273498A JP H11339488 A JPH11339488 A JP H11339488A
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- Japan
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- redundant
- main
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- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 消去時に冗長ブロックが誤動作することがな
く高信頼性であり、レイアウト面積が不利にならないよ
うにする。 【解決手段】 メモリアレイは、ＡＣＴメモリセルＭＣ
を用いた仮想接地型のメモリアレイである。冗長ブロッ
ク３５は、１本の冗長ワード線ＲＷＬに接続された１行
分のＡＣＴメモリセルＭＣで成る冗長セクタを冗長単位
とする。そして、冗長ブロック３５とメインブロック３
１とをトリプルウェルにおける異なるｐウェル上に形成
して互いに電気的に分離する。こうして、消去時にはメ
インブロック３１のｐウェルのみに負電圧を印加して冗
長ブロック３５のｐウェルは０Ｖにしておけば冗長ブロ
ック３５は消去されない。また、ソースラインレベル供
給回路をメインブロック制御回路３２とは別に設ける必
要はなく、レイアウト面積が不利になることはない。
く高信頼性であり、レイアウト面積が不利にならないよ
うにする。 【解決手段】 メモリアレイは、ＡＣＴメモリセルＭＣ
を用いた仮想接地型のメモリアレイである。冗長ブロッ
ク３５は、１本の冗長ワード線ＲＷＬに接続された１行
分のＡＣＴメモリセルＭＣで成る冗長セクタを冗長単位
とする。そして、冗長ブロック３５とメインブロック３
１とをトリプルウェルにおける異なるｐウェル上に形成
して互いに電気的に分離する。こうして、消去時にはメ
インブロック３１のｐウェルのみに負電圧を印加して冗
長ブロック３５のｐウェルは０Ｖにしておけば冗長ブロ
ック３５は消去されない。また、ソースラインレベル供
給回路をメインブロック制御回路３２とは別に設ける必
要はなく、レイアウト面積が不利になることはない。
Description
【０００１】
【発明の属する技術分野】この発明は、冗長機能を有す
る不揮発性半導体記憶装置に関し、特にブロック単位で
消去・書き込み処理が可能な不揮発性半導体記憶装置に
関する。
る不揮発性半導体記憶装置に関し、特にブロック単位で
消去・書き込み処理が可能な不揮発性半導体記憶装置に
関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭ(一括消去型電
気的消去及び書き込み可能な読み出し専用メモリ)は、
従来、携帯電話やＢＩＯＳ(Basic input output system
s：基本入出力システム)向けのコードストレージへの用
途が主であった。ところが、近年、ディジタルスチルカ
メラ等のデータストレージへの用途が急速に高まりつつ
ある。ところで、データストレージ用のフラッシュＥＥ
ＰＲＯＭにおいては、特に小規模ブロックサイズでの書
き換えが要求されている。
気的消去及び書き込み可能な読み出し専用メモリ)は、
従来、携帯電話やＢＩＯＳ(Basic input output system
s：基本入出力システム)向けのコードストレージへの用
途が主であった。ところが、近年、ディジタルスチルカ
メラ等のデータストレージへの用途が急速に高まりつつ
ある。ところで、データストレージ用のフラッシュＥＥ
ＰＲＯＭにおいては、特に小規模ブロックサイズでの書
き換えが要求されている。
【０００３】このような要求を満たすフラッシュＥＥＰ
ＲＯＭとして、１９９５年５月の電子情報通信学会の信
学技法で発表されているＡＮＤ型フラッシュメモリがあ
る。ＡＮＤ型フラッシュメモリは、データ線およびソー
ス線の夫々を積層化した並列構造を有しており、ＦＮ
(ファウラー−ノルドハイム)トンネル効果によって書き
込みおよび消去を行うフラッシュＥＥＰＲＯＭである。
ＲＯＭとして、１９９５年５月の電子情報通信学会の信
学技法で発表されているＡＮＤ型フラッシュメモリがあ
る。ＡＮＤ型フラッシュメモリは、データ線およびソー
ス線の夫々を積層化した並列構造を有しており、ＦＮ
(ファウラー−ノルドハイム)トンネル効果によって書き
込みおよび消去を行うフラッシュＥＥＰＲＯＭである。
【０００４】図４は、上記ＡＮＤ型フラッシュメモリの
１ブロック分のアレイ構造を示す。図４において、メイ
ンデータ線Ｄ0からドレイン側選択トランジスタＤＴ0を
介して分岐したサブデータ線ＳＤ0と、メインソース線
Ｓからソース側選択トランジスタＳＴ0を介して分岐し
たサブソース線ＳＳ0との間に、ｎ＋１(＝６４)個のメ
モリセルＭＣ00,ＭＣ01,…,ＭＣ0nが並列に接続されて
いる。これを１つのユニット(ＡＮＤユニット)として、
ｎ＋１(＝６４)本のワード線ＷＬ0,ＷＬ1,…,ＷＬn上
に、ｍ＋１(＝５１２バイト分)のＡＮＤユニットが配列
されている。そして、上記(ｎ＋１)×(ｍ＋１)個のメモ
リセルＭＣを１つのブロックとする複数のブロックがメ
インデータ線Ｄ0〜Ｄmを共有して配列されて上記ＡＮＤ
型フラッシュメモリアレイを構成している。
１ブロック分のアレイ構造を示す。図４において、メイ
ンデータ線Ｄ0からドレイン側選択トランジスタＤＴ0を
介して分岐したサブデータ線ＳＤ0と、メインソース線
Ｓからソース側選択トランジスタＳＴ0を介して分岐し
たサブソース線ＳＳ0との間に、ｎ＋１(＝６４)個のメ
モリセルＭＣ00,ＭＣ01,…,ＭＣ0nが並列に接続されて
いる。これを１つのユニット(ＡＮＤユニット)として、
ｎ＋１(＝６４)本のワード線ＷＬ0,ＷＬ1,…,ＷＬn上
に、ｍ＋１(＝５１２バイト分)のＡＮＤユニットが配列
されている。そして、上記(ｎ＋１)×(ｍ＋１)個のメモ
リセルＭＣを１つのブロックとする複数のブロックがメ
インデータ線Ｄ0〜Ｄmを共有して配列されて上記ＡＮＤ
型フラッシュメモリアレイを構成している。
【０００５】このように、上記データ線をメインデータ
線Ｄ0,Ｄ1,…,Ｄmとサブデータ線ＳＤ0,ＳＤ1,…,ＳＤm
とで階層化し、ソース線をメインソース線Ｓとサブソー
ス線ＳＳ0,ＳＳ1,…,ＳＳmとで階層化することによっ
て、上記ドレイン側選択トランジスタＤＴで非選択ブロ
ックのサブデータ線ＳＤをメインデータ線Ｄから切り離
す一方、ソース側選択トランジスタＳＴでサブソース線
ＳＳをメインソース線Ｓから切り離すことで、選択ブロ
ックのみをメインデータ線Ｄとメインソース線Ｓとに接
続することができる。その結果、１本のワード線ＷＬの
単位で書き込み・消去処理を行っても、非選択ブロック
のワード線ＷＬにつながるメモリセルＭＣはディスター
ブの影響を受けることが無く、１本のワード線ＷＬ(例
えば、ワード線ＷＬ0)にゲートが接続されているトラン
ジスタで構成されているメモリセルＭＣ(例えば、メモ
リセルＭＣ00,ＭＣ10,…,ＭＣm0)で構成されるセクタＳ
Ｃの単位での書き込み・消去処理が実現できるのであ
る。
線Ｄ0,Ｄ1,…,Ｄmとサブデータ線ＳＤ0,ＳＤ1,…,ＳＤm
とで階層化し、ソース線をメインソース線Ｓとサブソー
ス線ＳＳ0,ＳＳ1,…,ＳＳmとで階層化することによっ
て、上記ドレイン側選択トランジスタＤＴで非選択ブロ
ックのサブデータ線ＳＤをメインデータ線Ｄから切り離
す一方、ソース側選択トランジスタＳＴでサブソース線
ＳＳをメインソース線Ｓから切り離すことで、選択ブロ
ックのみをメインデータ線Ｄとメインソース線Ｓとに接
続することができる。その結果、１本のワード線ＷＬの
単位で書き込み・消去処理を行っても、非選択ブロック
のワード線ＷＬにつながるメモリセルＭＣはディスター
ブの影響を受けることが無く、１本のワード線ＷＬ(例
えば、ワード線ＷＬ0)にゲートが接続されているトラン
ジスタで構成されているメモリセルＭＣ(例えば、メモ
リセルＭＣ00,ＭＣ10,…,ＭＣm0)で構成されるセクタＳ
Ｃの単位での書き込み・消去処理が実現できるのであ
る。
【０００６】図５は、上記ＡＮＤ型フラッシュメモリの
基本動作を示す。ＡＮＤ型フラッシュメモリは、上述の
ようにＦＮトンネル効果によって書き込みおよび消去を
行うものである。書き込み時には、図５(a)に示すよう
に、メモリセルＭＣを構成するトランジスタのドレイン
１に高電圧Ｖdを掛け、フローティングゲート２からド
レイン１側に電子を放出させて閾値電圧を下げることに
よって行う。これに対して、消去は、図５(b)に示すよ
うに、ゲート３に高電圧Ｖgを掛け、基板４からフロー
ティングゲート２に電子を注入して閾値電圧を上げるこ
とによって行う。ディスターブを防いでセクタ単位での
書き込み・消去処理を実現するために、何れの場合にも
基板４には電圧を掛けないようにしている。
基本動作を示す。ＡＮＤ型フラッシュメモリは、上述の
ようにＦＮトンネル効果によって書き込みおよび消去を
行うものである。書き込み時には、図５(a)に示すよう
に、メモリセルＭＣを構成するトランジスタのドレイン
１に高電圧Ｖdを掛け、フローティングゲート２からド
レイン１側に電子を放出させて閾値電圧を下げることに
よって行う。これに対して、消去は、図５(b)に示すよ
うに、ゲート３に高電圧Ｖgを掛け、基板４からフロー
ティングゲート２に電子を注入して閾値電圧を上げるこ
とによって行う。ディスターブを防いでセクタ単位での
書き込み・消去処理を実現するために、何れの場合にも
基板４には電圧を掛けないようにしている。
【０００７】上記ＡＮＤ型フラッシュメモリでは、上述
のようにセクタＳＣ単位で書き込み・消去処理が可能な
ことから冗長処理は上記セクタＳＣ単位で行う。図６
は、ＡＮＤ型フラッシュメモリの冗長処理の原理を示
す。書き込み・消去時において、選択されたワード線Ｗ
Ｌに係るセクタが不良セクタ６aである場合には、この
不良セクタ６aをメモリアレイ５内に設けられた冗長セ
クタ７と置き換えるのである。
のようにセクタＳＣ単位で書き込み・消去処理が可能な
ことから冗長処理は上記セクタＳＣ単位で行う。図６
は、ＡＮＤ型フラッシュメモリの冗長処理の原理を示
す。書き込み・消去時において、選択されたワード線Ｗ
Ｌに係るセクタが不良セクタ６aである場合には、この
不良セクタ６aをメモリアレイ５内に設けられた冗長セ
クタ７と置き換えるのである。
【０００８】こうすることによって、冗長の置換単位を
最小で１つのセクタ６まで小さくでき、複数の冗長セク
タで構成される冗長用のブロック単位で置換する場合よ
りも置換単位が小さい分だけ歩留まりを向上できる。
最小で１つのセクタ６まで小さくでき、複数の冗長セク
タで構成される冗長用のブロック単位で置換する場合よ
りも置換単位が小さい分だけ歩留まりを向上できる。
【０００９】ところで、小規模単位での書き込み・消去
処理が可能であり、上記ＡＮＤ型フラッシュメモリより
も更に高集積化が可能なフラッシュＥＥＰＲＯＭとし
て、仮想接地型フラッシュメモリがある。この仮想接地
型フラッシュメモリでは、後に詳述するように、ビット
線と金属電極とのコンタクト(ビット線コンタクト)の数
を減らし、且つ、ソース線を不要とした高密度メモリア
レイである。この高密度性は、ビット線を階層化して拡
散層配線で形成すると共に、隣接ビット線をソース線と
して用いることによって実現する。
処理が可能であり、上記ＡＮＤ型フラッシュメモリより
も更に高集積化が可能なフラッシュＥＥＰＲＯＭとし
て、仮想接地型フラッシュメモリがある。この仮想接地
型フラッシュメモリでは、後に詳述するように、ビット
線と金属電極とのコンタクト(ビット線コンタクト)の数
を減らし、且つ、ソース線を不要とした高密度メモリア
レイである。この高密度性は、ビット線を階層化して拡
散層配線で形成すると共に、隣接ビット線をソース線と
して用いることによって実現する。
【００１０】但し、このメモリアレイでは、書き込み・
消去時におけるビット線選択においてディスターブの影
響が大きいため、そのディスターブの影響を回避するた
めの方法が必要である。その方法の一つとして、「“A N
ew Cell Structure for Sub-quarter Micron High Dens
ity Flash Memory”IEDM Technical Digest，pp269-27
0，1995」に発表されたＡＣＴ(Asymmetrical Contactle
ss Transistor：非対称コンタクトレス・トランジスタ)
を用いたＡＣＴ型フラッシュメモリがある。
消去時におけるビット線選択においてディスターブの影
響が大きいため、そのディスターブの影響を回避するた
めの方法が必要である。その方法の一つとして、「“A N
ew Cell Structure for Sub-quarter Micron High Dens
ity Flash Memory”IEDM Technical Digest，pp269-27
0，1995」に発表されたＡＣＴ(Asymmetrical Contactle
ss Transistor：非対称コンタクトレス・トランジスタ)
を用いたＡＣＴ型フラッシュメモリがある。
【００１１】上記ＡＣＴ型フラッシュメモリは、書き込
み・消去に上記ＦＮトンネル効果を用い、図７に示すよ
うに、そのメモリアレイ構造は同一ワード線ＷＬに接続
された隣接する２つのメモリセルで同一ビット線を共有
する仮想接地アレイ構造を有している。このように、２
つのメモリセルでサブビット線を共有し、且つ、上記サ
ブビット線に拡散層を用いることでビット線コンタクト
数を減少させており、メモリセル面積を著しく減少させ
て高集積化を可能にしている。尚、図７中、ＭＢＬxは
メインビット線であり、ＳＢＬxは拡散層で形成された
サブビット線であり、ＷＬxはワード線であり、ＳＧxは
セレクトゲート選択線である。また、■印は、階層が異
なるメインビット線ＢＬxとサブビット線ＳＢＬxとのコ
ンタクトを表している。
み・消去に上記ＦＮトンネル効果を用い、図７に示すよ
うに、そのメモリアレイ構造は同一ワード線ＷＬに接続
された隣接する２つのメモリセルで同一ビット線を共有
する仮想接地アレイ構造を有している。このように、２
つのメモリセルでサブビット線を共有し、且つ、上記サ
ブビット線に拡散層を用いることでビット線コンタクト
数を減少させており、メモリセル面積を著しく減少させ
て高集積化を可能にしている。尚、図７中、ＭＢＬxは
メインビット線であり、ＳＢＬxは拡散層で形成された
サブビット線であり、ＷＬxはワード線であり、ＳＧxは
セレクトゲート選択線である。また、■印は、階層が異
なるメインビット線ＢＬxとサブビット線ＳＢＬxとのコ
ンタクトを表している。
【００１２】上記構成を有するＡＣＴ型フラッシュメモ
リは、以下のように動作する。尚、書き込み・消去には
ＦＮトンネル効果を利用する。書き込み時には、図８
(a)に示すように、各メモリセルを構成するトランジス
タのゲート(ワード線ＷＬ)に負電圧(図では−９Ｖ)を印
加し、ドレイン側のサブビット線ＳＢには正電圧(図で
は＋５Ｖ)を印加し、ソース側のサブビット線ＳＢはフ
ローティング状態にしておく。そうすると、ドレイン側
のサブビット線ＳＢにおけるｎ+側とフローティングゲ
ートＦＧとの間にＦＮトンネル現象が発生してフローテ
ィングゲートＦＧからドレイン側のサブビット線ＳＢに
電子が引き抜かれる。こうして、当該トランジスタの閾
値電圧を下げることによって書き込みを行う。
リは、以下のように動作する。尚、書き込み・消去には
ＦＮトンネル効果を利用する。書き込み時には、図８
(a)に示すように、各メモリセルを構成するトランジス
タのゲート(ワード線ＷＬ)に負電圧(図では−９Ｖ)を印
加し、ドレイン側のサブビット線ＳＢには正電圧(図で
は＋５Ｖ)を印加し、ソース側のサブビット線ＳＢはフ
ローティング状態にしておく。そうすると、ドレイン側
のサブビット線ＳＢにおけるｎ+側とフローティングゲ
ートＦＧとの間にＦＮトンネル現象が発生してフローテ
ィングゲートＦＧからドレイン側のサブビット線ＳＢに
電子が引き抜かれる。こうして、当該トランジスタの閾
値電圧を下げることによって書き込みを行う。
【００１３】一方、消去時には、図８(b)に示すよう
に、各メモリセルを構成するトランジスタのゲート(ワ
ード線ＷＬ)に高電圧(図では１０Ｖ)を印加し、ドレイ
ン,ソース側のサブビット線ＳＢおよび基板(ｐ-領域)に
は負電圧(図では−８Ｖ)を印加する。そうすると、上記
基板のチャネル領域とフローティングゲートＦＧとの間
にＦＮトンネル現象が発生してフローティングゲートＦ
Ｇに電子が注入される。こうして、当該トランジスタの
閾値電圧を上げることによって消去を行う。尚、読み出
しおよびベリファイ等の動作については省略する。
に、各メモリセルを構成するトランジスタのゲート(ワ
ード線ＷＬ)に高電圧(図では１０Ｖ)を印加し、ドレイ
ン,ソース側のサブビット線ＳＢおよび基板(ｐ-領域)に
は負電圧(図では−８Ｖ)を印加する。そうすると、上記
基板のチャネル領域とフローティングゲートＦＧとの間
にＦＮトンネル現象が発生してフローティングゲートＦ
Ｇに電子が注入される。こうして、当該トランジスタの
閾値電圧を上げることによって消去を行う。尚、読み出
しおよびベリファイ等の動作については省略する。
【００１４】ここで、一般にフラッシュメモリは、上記
メモリアレイと、ロウデコーダやカラムデコーラ等の周
辺回路(図示せず)から構成されている。そこで、上記消
去時において、上記基板(ｐ-領域)に負電圧を印加した
際に上記周辺回路が影響を受けないように、上記周辺回
路をメモリアレイと電気的に分離しておく。この電気的
分離は、図９に示すように、ｐサブ基板上にｎウェル
(ｎ-)を形成し、更にｐウェル(ｐ-)を形成したトリプル
ウェル構造上に上記周辺回路を形成することによって行
われる。
メモリアレイと、ロウデコーダやカラムデコーラ等の周
辺回路(図示せず)から構成されている。そこで、上記消
去時において、上記基板(ｐ-領域)に負電圧を印加した
際に上記周辺回路が影響を受けないように、上記周辺回
路をメモリアレイと電気的に分離しておく。この電気的
分離は、図９に示すように、ｐサブ基板上にｎウェル
(ｎ-)を形成し、更にｐウェル(ｐ-)を形成したトリプル
ウェル構造上に上記周辺回路を形成することによって行
われる。
【００１５】ところで、上述のようにして不揮発性半導
体記憶装置が大容量になると、歩留まり向上のために不
良メモリセルあるいは不良セクタを救済するための冗長
機能が必要となる。このような冗長機能として、上述し
たＡＮＤ型フラッシュメモリにおける冗長機能の他に、
以下のような冗長機能が提案されている。
体記憶装置が大容量になると、歩留まり向上のために不
良メモリセルあるいは不良セクタを救済するための冗長
機能が必要となる。このような冗長機能として、上述し
たＡＮＤ型フラッシュメモリにおける冗長機能の他に、
以下のような冗長機能が提案されている。
【００１６】特開平６−１５０６８８号公報(以下、公
報１と言う)における回路図を図１０に示す。公報１で
は、メインブロック１１とはソース線Ｓを異にする冗長
ブロック１２を設け、メインブロック１１および冗長ブ
ロック１２において、１本のワード線Ｗに接続されたメ
モリセル単位でソース線Ｓを共有(このソース線を共有
するメモリセル群を１つのブロックとする)すると共
に、夫々のソース線Ｓにはソースラインレベル供給回路
１３を接続している。そして、不良ブロック１４のソー
スラインレベル供給回路１３aをオフにし、冗長ブロッ
ク１２のソースラインレベル供給回路１３bをオンにす
ることによって、不良ブロック１４を冗長ブロック１２
に置き換えるのである。
報１と言う)における回路図を図１０に示す。公報１で
は、メインブロック１１とはソース線Ｓを異にする冗長
ブロック１２を設け、メインブロック１１および冗長ブ
ロック１２において、１本のワード線Ｗに接続されたメ
モリセル単位でソース線Ｓを共有(このソース線を共有
するメモリセル群を１つのブロックとする)すると共
に、夫々のソース線Ｓにはソースラインレベル供給回路
１３を接続している。そして、不良ブロック１４のソー
スラインレベル供給回路１３aをオフにし、冗長ブロッ
ク１２のソースラインレベル供給回路１３bをオンにす
ることによって、不良ブロック１４を冗長ブロック１２
に置き換えるのである。
【００１７】また、特開平６−２９０５９７号公報(以
下、公報２と言う)では、図１１に示すように、公報１
の場合と同様に、メインブロック１５および冗長ブロッ
ク１６を設けて、メインブロック１５および冗長ブロッ
ク１６の夫々に１つのソースラインレベル供給回路１
７,１８を設けている。そして、メインブロック１５を
構成する各ブロックのソース線Ｓ1〜Ｓnとソースライン
レベル供給回路１７とを、ヒューズ１９を介して接続し
ている。同様に、冗長ブロック１６のソース線Ｓxとソ
ースラインレベル供給回路１８とを、ヒューズ２０を介
して接続している。こうして、不良ブロックが発生した
場合には、不良ブロック２１のソース線Ｓ1に介設され
たヒューズ１９を切って、不良ブロック２１を冗長ブロ
ック１６に置き換えるのである。
下、公報２と言う)では、図１１に示すように、公報１
の場合と同様に、メインブロック１５および冗長ブロッ
ク１６を設けて、メインブロック１５および冗長ブロッ
ク１６の夫々に１つのソースラインレベル供給回路１
７,１８を設けている。そして、メインブロック１５を
構成する各ブロックのソース線Ｓ1〜Ｓnとソースライン
レベル供給回路１７とを、ヒューズ１９を介して接続し
ている。同様に、冗長ブロック１６のソース線Ｓxとソ
ースラインレベル供給回路１８とを、ヒューズ２０を介
して接続している。こうして、不良ブロックが発生した
場合には、不良ブロック２１のソース線Ｓ1に介設され
たヒューズ１９を切って、不良ブロック２１を冗長ブロ
ック１６に置き換えるのである。
【００１８】
【発明が解決しようとする課題】しかしながら、上記Ａ
ＣＴ型フラッシュメモリにおいては、以下のような問題
がある。すなわち、上記ＡＣＴ型フラッシュメモリを消
去する場合には、上述したように、各メモリセルを構成
するトランジスタのチャネル領域(ｐ-領域)には負電圧
が印加される。したがって、図９に示すように、上記ｐ
ウェル(ｐ-)上に形成されてメモリアレイにおける選択
ブロックから非選択ブロックへのディスターブは避けら
れない。そのために、上記メモリアレイ中に冗長ブロッ
クを設けた場合に、メインブロック中のセクタあるいは
小ブロックを選択して消去処理を行う際に、非選択状態
である冗長ブロックにおけるメモリセルのチャネル領域
にも負電圧が印加されて誤動作するという問題がある。
したがって、冗長機能が発揮できず、メインブロック中
に不良セルを救済することができないという問題があ
る。
ＣＴ型フラッシュメモリにおいては、以下のような問題
がある。すなわち、上記ＡＣＴ型フラッシュメモリを消
去する場合には、上述したように、各メモリセルを構成
するトランジスタのチャネル領域(ｐ-領域)には負電圧
が印加される。したがって、図９に示すように、上記ｐ
ウェル(ｐ-)上に形成されてメモリアレイにおける選択
ブロックから非選択ブロックへのディスターブは避けら
れない。そのために、上記メモリアレイ中に冗長ブロッ
クを設けた場合に、メインブロック中のセクタあるいは
小ブロックを選択して消去処理を行う際に、非選択状態
である冗長ブロックにおけるメモリセルのチャネル領域
にも負電圧が印加されて誤動作するという問題がある。
したがって、冗長機能が発揮できず、メインブロック中
に不良セルを救済することができないという問題があ
る。
【００１９】また、上記公報１および公報２において
は、以下のような問題がある。すなわち、公報１におい
ては、各ワード線Ｗを選択するロウデコーダ(図示せず)
とは別に各ブロック毎にソースラインレベル供給回路１
３を設ける必要があり、レイアウト面積において不利で
あるという問題がある。また、公報２においては、ソー
スラインレベル供給回路１７は、メインブロック１５に
対して１つであるが、各ブロック毎にソース線Ｓにヒュ
ーズ１９を設ける必要があり、公報１の場合と同様に、
レイアウト面積において不利であるという問題がある。
は、以下のような問題がある。すなわち、公報１におい
ては、各ワード線Ｗを選択するロウデコーダ(図示せず)
とは別に各ブロック毎にソースラインレベル供給回路１
３を設ける必要があり、レイアウト面積において不利で
あるという問題がある。また、公報２においては、ソー
スラインレベル供給回路１７は、メインブロック１５に
対して１つであるが、各ブロック毎にソース線Ｓにヒュ
ーズ１９を設ける必要があり、公報１の場合と同様に、
レイアウト面積において不利であるという問題がある。
【００２０】そこで、この発明の目的は、消去処理時に
冗長ブロックが誤動作することがなく高信頼性であり、
レイアウト面積が不利にならない冗長機能を有する不揮
発性半導体記憶装置を提供することにある。
冗長ブロックが誤動作することがなく高信頼性であり、
レイアウト面積が不利にならない冗長機能を有する不揮
発性半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、浮遊ゲートを有して電気的
に情報の書き込み消去が可能な複数のメモリセルトラン
ジスタの制御ゲートおよびドレインが,マトリックス状
に配列されたワード線およびビット線に接続されたメモ
リアレイを有する不揮発性半導体記憶装置において、上
記メモリアレイを構成すると共に,第１の所定数のワー
ド線に上記制御ゲートが接続されたメモリセルトランジ
スタを単位とするメインブロックと、上記メモリアレイ
を構成すると共に,第２の所定数のワード線に上記制御
ゲートが接続されたメモリセルトランジスタを単位とし
て,上記メインブロック中の不良メモリセルトランジス
タの置き換え用に使用される冗長ブロックを備えて、上
記メインブロックと冗長ブロックとは、基板上における
電気的に分離した領域に形成されていることを特徴とし
ている。
め、請求項１に係る発明は、浮遊ゲートを有して電気的
に情報の書き込み消去が可能な複数のメモリセルトラン
ジスタの制御ゲートおよびドレインが,マトリックス状
に配列されたワード線およびビット線に接続されたメモ
リアレイを有する不揮発性半導体記憶装置において、上
記メモリアレイを構成すると共に,第１の所定数のワー
ド線に上記制御ゲートが接続されたメモリセルトランジ
スタを単位とするメインブロックと、上記メモリアレイ
を構成すると共に,第２の所定数のワード線に上記制御
ゲートが接続されたメモリセルトランジスタを単位とし
て,上記メインブロック中の不良メモリセルトランジス
タの置き換え用に使用される冗長ブロックを備えて、上
記メインブロックと冗長ブロックとは、基板上における
電気的に分離した領域に形成されていることを特徴とし
ている。
【００２２】上記構成によれば、メモリアレイを構成す
るメインブロックと冗長ブロックとは、基板上における
電気的に分離した領域に形成されている。したがって、
上記メモリアレイが上記ＡＣＴフラッシュメモリアレイ
である場合に、上記メインブロック中の小ブロックを選
択して消去処理を行うために上記メインブロックの例え
ば基板に負電圧印加する際に、上記冗長ブロックの上記
基板には負電圧は印加されない。したがって、消去処理
時における上記冗長ブロックへのディスターブが避けら
れる。その結果、上記冗長ブロックによる不良メモリセ
ルの救済が正しく行われる。
るメインブロックと冗長ブロックとは、基板上における
電気的に分離した領域に形成されている。したがって、
上記メモリアレイが上記ＡＣＴフラッシュメモリアレイ
である場合に、上記メインブロック中の小ブロックを選
択して消去処理を行うために上記メインブロックの例え
ば基板に負電圧印加する際に、上記冗長ブロックの上記
基板には負電圧は印加されない。したがって、消去処理
時における上記冗長ブロックへのディスターブが避けら
れる。その結果、上記冗長ブロックによる不良メモリセ
ルの救済が正しく行われる。
【００２３】また、請求項２に係る発明は、請求項１に
係る発明の不揮発性半導体記憶装置において、上記冗長
ブロックは複数存在しており、夫々の冗長ブロックは上
記基板上における電気的に分離した領域に形成されてい
ることを特徴としている。
係る発明の不揮発性半導体記憶装置において、上記冗長
ブロックは複数存在しており、夫々の冗長ブロックは上
記基板上における電気的に分離した領域に形成されてい
ることを特徴としている。
【００２４】上記構成によれば、複数の冗長ブロックは
基板上における電気的に分離した領域に形成されてい
る。したがって、上記メモリアレイがＡＣＴフラッシュ
メモリアレイであって上記メインブロックが複数存在す
る場合に、不良メモリセルトランジスタが異なるメイン
ブロック上に発生した場合には、夫々のメインブロック
に存在する不良メモリセルトランジスタを異なる冗長ブ
ロック中に置き換えることができる。したがって、その
場合には、一方のメインブロック上の不良メモリセルト
ランジスタの情報を対応する冗長ブロック上の置き換え
メモリセルトランジスタの情報と共に消去する場合に、
他方の冗長ブロックへのディスターブが避けられる。こ
うして、上記冗長ブロックによる不良メモリセルの救済
が正しく行われる。
基板上における電気的に分離した領域に形成されてい
る。したがって、上記メモリアレイがＡＣＴフラッシュ
メモリアレイであって上記メインブロックが複数存在す
る場合に、不良メモリセルトランジスタが異なるメイン
ブロック上に発生した場合には、夫々のメインブロック
に存在する不良メモリセルトランジスタを異なる冗長ブ
ロック中に置き換えることができる。したがって、その
場合には、一方のメインブロック上の不良メモリセルト
ランジスタの情報を対応する冗長ブロック上の置き換え
メモリセルトランジスタの情報と共に消去する場合に、
他方の冗長ブロックへのディスターブが避けられる。こ
うして、上記冗長ブロックによる不良メモリセルの救済
が正しく行われる。
【００２５】また、請求項３に係る発明は、請求項１に
係る発明の不揮発性半導体記憶装置において、上記第２
の所定数は、上記第１の所定数よりも小さいことを特徴
としている。
係る発明の不揮発性半導体記憶装置において、上記第２
の所定数は、上記第１の所定数よりも小さいことを特徴
としている。
【００２６】上記構成によれば、上記冗長ブロックのワ
ード線の本数が、例えば上記メインブロックにおける不
良セクタの発生率に応じて上記メインブロックのワード
線の本数よりも少なくなっている。こうして、冗長機能
の付加に基づく上記メモリアレイの面積増加が押さえら
れる。
ード線の本数が、例えば上記メインブロックにおける不
良セクタの発生率に応じて上記メインブロックのワード
線の本数よりも少なくなっている。こうして、冗長機能
の付加に基づく上記メモリアレイの面積増加が押さえら
れる。
【００２７】また、請求項４に係る発明は、請求項１に
係る発明の不揮発性半導体記憶装置において、上記冗長
ブロックに対する上記置き換えを、上記メインブロック
中の小ブロックを単位として行う冗長制御部を備えたこ
とを特徴としている。
係る発明の不揮発性半導体記憶装置において、上記冗長
ブロックに対する上記置き換えを、上記メインブロック
中の小ブロックを単位として行う冗長制御部を備えたこ
とを特徴としている。
【００２８】上記構成によれば、冗長制御部の制御の下
に、上記メインブロックのサイズよりも小さいサイズの
小ブロック単位で上記置き換えが行われる。したがっ
て、上記冗長ブロックのサイズが不必要に大きくなるこ
とが防止され、冗長機能の付加に基づく上記メモリアレ
イの面積増加が更に押さえられる。
に、上記メインブロックのサイズよりも小さいサイズの
小ブロック単位で上記置き換えが行われる。したがっ
て、上記冗長ブロックのサイズが不必要に大きくなるこ
とが防止され、冗長機能の付加に基づく上記メモリアレ
イの面積増加が更に押さえられる。
【００２９】また、請求項５に係る発明は、請求項４に
係る発明の不揮発性半導体記憶装置において、上記冗長
制御部は、上記冗長ブロックに対する上記置き換えを、
１本のワード線に上記制御ゲートが接続されたメモリセ
ルトランジスタを単位として行うようになっていること
を特徴としている。
係る発明の不揮発性半導体記憶装置において、上記冗長
制御部は、上記冗長ブロックに対する上記置き換えを、
１本のワード線に上記制御ゲートが接続されたメモリセ
ルトランジスタを単位として行うようになっていること
を特徴としている。
【００３０】上記構成によれば、冗長制御部の制御の下
に、１本のワード線に上記制御ゲートが接続されたメモ
リセルトランジスタを単位として上記置き換えが行われ
る。したがって、上記冗長機能の付加に基づく上記メモ
リアレイの面積増加が最小限に押さえられる。
に、１本のワード線に上記制御ゲートが接続されたメモ
リセルトランジスタを単位として上記置き換えが行われ
る。したがって、上記冗長機能の付加に基づく上記メモ
リアレイの面積増加が最小限に押さえられる。
【００３１】また、請求項６に係る発明は、請求項１に
係る発明の不揮発性半導体記憶装置において、上記メモ
リアレイを構成する各メモリセルトランジスタは,上記
ドレインに所定電圧以上の正の電圧を印加する一方上記
制御ゲートに負の電圧を印加して,上記浮遊ゲートから
電子を引き抜くことによって上記情報の書き込みが行わ
れ,上記ドレイン,ソースおよびチャネル領域に所定電圧
以下の負の電圧を印加する一方上記制御ゲートに正の電
圧を印加して,上記浮遊ゲートに電子を注入することに
よって情報の消去を行うメモリセルトランジスタであ
り、上記不良メモリセルトランジスタのアドレスを表す
不良アドレスが記憶されている不良アドレス記憶部と、
消去動作時において,消去対象アドレスが上記不良アド
レスとは異なる場合には,上記消去対象アドレスに該当
する上記メインブロックのチャネル領域に上記負の電圧
を印加する冗長制御部を備えたことを特徴としている。
係る発明の不揮発性半導体記憶装置において、上記メモ
リアレイを構成する各メモリセルトランジスタは,上記
ドレインに所定電圧以上の正の電圧を印加する一方上記
制御ゲートに負の電圧を印加して,上記浮遊ゲートから
電子を引き抜くことによって上記情報の書き込みが行わ
れ,上記ドレイン,ソースおよびチャネル領域に所定電圧
以下の負の電圧を印加する一方上記制御ゲートに正の電
圧を印加して,上記浮遊ゲートに電子を注入することに
よって情報の消去を行うメモリセルトランジスタであ
り、上記不良メモリセルトランジスタのアドレスを表す
不良アドレスが記憶されている不良アドレス記憶部と、
消去動作時において,消去対象アドレスが上記不良アド
レスとは異なる場合には,上記消去対象アドレスに該当
する上記メインブロックのチャネル領域に上記負の電圧
を印加する冗長制御部を備えたことを特徴としている。
【００３２】上記構成によれば、ＡＣＴを用いたメモリ
アレイにおいて、上記メインブロック中の小ブロックを
選択して消去処理を行うために上記メインブロックのチ
ャネル領域に負電圧印加する際に、上記メインブロック
とは電気的に分離されている上記冗長ブロックのチャネ
ル領域には負電圧は印加されない。したがって、消去処
理時における上記冗長ブロックへのディスターブが避け
られる。その結果、上記冗長ブロックによる不良メモリ
セルの救済が正しく行われる。
アレイにおいて、上記メインブロック中の小ブロックを
選択して消去処理を行うために上記メインブロックのチ
ャネル領域に負電圧印加する際に、上記メインブロック
とは電気的に分離されている上記冗長ブロックのチャネ
ル領域には負電圧は印加されない。したがって、消去処
理時における上記冗長ブロックへのディスターブが避け
られる。その結果、上記冗長ブロックによる不良メモリ
セルの救済が正しく行われる。
【００３３】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態の不揮
発性半導体記憶装置におけるメモリアレイの回路図を示
す。尚、本実施の形態におけるメモリアレイは、仮想接
地型のメモリアレイである。
態により詳細に説明する。図１は、本実施の形態の不揮
発性半導体記憶装置におけるメモリアレイの回路図を示
す。尚、本実施の形態におけるメモリアレイは、仮想接
地型のメモリアレイである。
【００３４】本実施の形態におけるメインブロック３１
は、以下のように構成されている。すなわち、一方向に
平行に(ｍ＋１)本のメインビット線ＭＢＬ0,ＭＢＬ1,
…,ＭＢＬmが配列されている。そして、奇数番目のメイ
ンビット線ＭＢＬ0,ＭＢＬ2,…,ＭＢＬm-1の■印で示さ
れるコンタクトに、セレクトゲートラインＳＧ0に共通
にゲートが接続されたセレクトゲートトランジスタＳＧ
Ｔ0,ＳＧＴ2,…,ＳＧＴm-1の夫々を介して、サブビット
線ＳＢＬ0,ＳＢＬ2,…,ＳＢＬm-1が接続されている。同
様に、偶数番目のメインビット線ＭＢＬ1,ＭＢＬ3,…,
ＭＢＬmの■印で示されるコンタクトに、セレクトゲー
トラインＳＧ1に共通にゲートが接続されたセレクトゲ
ートトランジスタＳＧＴ1,ＳＧＴ3,…,ＳＧＴmの夫々を
介して、サブビット線ＳＢＬ1,ＳＢＬ3,…,ＳＢＬmが接
続されている。ここで、上記サブビット線ＳＢＬ0,…,
ＳＢＬmは、図８に示すような非対称な濃度の拡散領域
ｎ+,ｎ-で構成される。
は、以下のように構成されている。すなわち、一方向に
平行に(ｍ＋１)本のメインビット線ＭＢＬ0,ＭＢＬ1,
…,ＭＢＬmが配列されている。そして、奇数番目のメイ
ンビット線ＭＢＬ0,ＭＢＬ2,…,ＭＢＬm-1の■印で示さ
れるコンタクトに、セレクトゲートラインＳＧ0に共通
にゲートが接続されたセレクトゲートトランジスタＳＧ
Ｔ0,ＳＧＴ2,…,ＳＧＴm-1の夫々を介して、サブビット
線ＳＢＬ0,ＳＢＬ2,…,ＳＢＬm-1が接続されている。同
様に、偶数番目のメインビット線ＭＢＬ1,ＭＢＬ3,…,
ＭＢＬmの■印で示されるコンタクトに、セレクトゲー
トラインＳＧ1に共通にゲートが接続されたセレクトゲ
ートトランジスタＳＧＴ1,ＳＧＴ3,…,ＳＧＴmの夫々を
介して、サブビット線ＳＢＬ1,ＳＢＬ3,…,ＳＢＬmが接
続されている。ここで、上記サブビット線ＳＢＬ0,…,
ＳＢＬmは、図８に示すような非対称な濃度の拡散領域
ｎ+,ｎ-で構成される。
【００３５】隣接するサブビット線ＳＢＬ0とサブビッ
ト線ＳＢＬ1とには、(ｎ＋１)個のＡＣＴメモリセルＭ
Ｃ00,…,ＭＣ0nが並列に接続されている。同様に、隣接
するサブビット線ＳＢＬ1とサブビット線ＳＢＬ2とに
は、(ｎ＋１)個のＡＣＴメモリセルＭＣ10,…,ＭＣ1nが
並列に接続されている。以下、同様にして、隣接するサ
ブビット線ＳＢＬm-1とサブビット線ＳＢＬmとには、
(ｎ＋１)個のＡＣＴメモリセルＭＣ(m-1)0,…,ＭＣ(m-
1)nが並列に接続されている。こうして、ＡＣＴメモリ
セルＭＣがマトリックス状に配列されている。そして、
１行目のＡＣＴメモリセルＭＣ00,…,ＭＣ(m-1)0のゲー
トにはワード線ＷＬ0が共通に接続されている。また、
２行目のＡＣＴメモリセルＭＣ01,…,ＭＣ(m-1)1のゲー
トにはワード線ＷＬ1が共通に接続されている。以下、
同様にして、(ｎ＋１)行目のＡＣＴメモリセルＭＣ0n,
…,ＭＣ(m-1)nのゲートには、ワード線ＷＬnが共通に接
続されている。
ト線ＳＢＬ1とには、(ｎ＋１)個のＡＣＴメモリセルＭ
Ｃ00,…,ＭＣ0nが並列に接続されている。同様に、隣接
するサブビット線ＳＢＬ1とサブビット線ＳＢＬ2とに
は、(ｎ＋１)個のＡＣＴメモリセルＭＣ10,…,ＭＣ1nが
並列に接続されている。以下、同様にして、隣接するサ
ブビット線ＳＢＬm-1とサブビット線ＳＢＬmとには、
(ｎ＋１)個のＡＣＴメモリセルＭＣ(m-1)0,…,ＭＣ(m-
1)nが並列に接続されている。こうして、ＡＣＴメモリ
セルＭＣがマトリックス状に配列されている。そして、
１行目のＡＣＴメモリセルＭＣ00,…,ＭＣ(m-1)0のゲー
トにはワード線ＷＬ0が共通に接続されている。また、
２行目のＡＣＴメモリセルＭＣ01,…,ＭＣ(m-1)1のゲー
トにはワード線ＷＬ1が共通に接続されている。以下、
同様にして、(ｎ＋１)行目のＡＣＴメモリセルＭＣ0n,
…,ＭＣ(m-1)nのゲートには、ワード線ＷＬnが共通に接
続されている。
【００３６】上記(ｎ＋１)本のワード線ＷＬ0,…,ＷＬn
は、メインブロック制御回路３２のロウデコーダ３３の
出力端子(図示せず)に接続されている。また、２本のセ
レクトゲートラインＳＧ0,ＳＧ1は、メインブロック制
御回路３２のセレクトゲートデコーダ３４の出力端子
(図示せず)に接続されている。そして、１本のワード線
ＷＬに接続された１行ｍ個のＡＣＴメモリセルＭＣを１
つのセクタＳＣとして、後に詳述する冗長処理の単位と
する。
は、メインブロック制御回路３２のロウデコーダ３３の
出力端子(図示せず)に接続されている。また、２本のセ
レクトゲートラインＳＧ0,ＳＧ1は、メインブロック制
御回路３２のセレクトゲートデコーダ３４の出力端子
(図示せず)に接続されている。そして、１本のワード線
ＷＬに接続された１行ｍ個のＡＣＴメモリセルＭＣを１
つのセクタＳＣとして、後に詳述する冗長処理の単位と
する。
【００３７】また、上記構成を有するメインブロック３
１に隣接して、メインブロック３１およびメインブロッ
ク制御回路３２と同じ構成を有する複数のメインブロッ
ク４２,…および複数のメインブロック制御回路４３,…
を配置している。そして、複数のメインブロック３１,
４２,…は、メインビット線ＭＢＬ0〜ＭＢＬmを共有し
ている。
１に隣接して、メインブロック３１およびメインブロッ
ク制御回路３２と同じ構成を有する複数のメインブロッ
ク４２,…および複数のメインブロック制御回路４３,…
を配置している。そして、複数のメインブロック３１,
４２,…は、メインビット線ＭＢＬ0〜ＭＢＬmを共有し
ている。
【００３８】上記メインブロック３１,４２,…に隣接し
て設けられる冗長ブロック３５は、メインブロック３１
と同じ構成を有しているので詳細な説明は省略する。但
し、隣接する２本のサブビット線間に接続されるＡＣＴ
メモリセルＭＣの個数は(ｘ＋１)個である。つまり、冗
長ブロック３５は、(ｘ＋１)個の冗長セクタを有してい
るのである。ここで、上記冗長セクタの個数(ｘ＋１)を
全メインブロック３１,４２,…における不良セクタの発
生率に基づいて設定することによって、冗長ブロック３
５のサイズを全メインブロック３１,４２,…サイズに比
して十分小さくすることができ、冗長機能の付加に基づ
くメモリアレイ面積の増加を押さえることができるので
ある。尚、(ｘ＋１)本の冗長ワード線ＲＷＬ0,…,ＲＷ
Ｌxは、冗長ブロック制御回路３６の冗長デコーダ３７
の出力端子(図示せず)に接続されている。また、２本の
冗長セレクトゲートラインＲＳＧ0,ＲＳＧ1は、冗長ブ
ロック制御回路３６の冗長セレクトゲートデコーダ３８
の出力端子(図示せず)に接続されている。
て設けられる冗長ブロック３５は、メインブロック３１
と同じ構成を有しているので詳細な説明は省略する。但
し、隣接する２本のサブビット線間に接続されるＡＣＴ
メモリセルＭＣの個数は(ｘ＋１)個である。つまり、冗
長ブロック３５は、(ｘ＋１)個の冗長セクタを有してい
るのである。ここで、上記冗長セクタの個数(ｘ＋１)を
全メインブロック３１,４２,…における不良セクタの発
生率に基づいて設定することによって、冗長ブロック３
５のサイズを全メインブロック３１,４２,…サイズに比
して十分小さくすることができ、冗長機能の付加に基づ
くメモリアレイ面積の増加を押さえることができるので
ある。尚、(ｘ＋１)本の冗長ワード線ＲＷＬ0,…,ＲＷ
Ｌxは、冗長ブロック制御回路３６の冗長デコーダ３７
の出力端子(図示せず)に接続されている。また、２本の
冗長セレクトゲートラインＲＳＧ0,ＲＳＧ1は、冗長ブ
ロック制御回路３６の冗長セレクトゲートデコーダ３８
の出力端子(図示せず)に接続されている。
【００３９】上記メインブロック３１,４２,…と冗長ブ
ロック３５とは、夫々電気的に分離された領域上に形成
されている。図２は、メインブロック３１,４２,…と冗
長ブロック３５との縦断面を示す模式図である。冗長ブ
ロック３５と一連のメインブロック３１,４２,…とは、
夫々異なるｐウェル(ｐ-)４５,４６上に形成されてい
る。そして、夫々のｐウェル４５,４６は共通のｎウェ
ル(ｎ-)４７上に形成されて、トリプルウェルを構成し
ている。尚、上記周辺回路は省略している。
ロック３５とは、夫々電気的に分離された領域上に形成
されている。図２は、メインブロック３１,４２,…と冗
長ブロック３５との縦断面を示す模式図である。冗長ブ
ロック３５と一連のメインブロック３１,４２,…とは、
夫々異なるｐウェル(ｐ-)４５,４６上に形成されてい
る。そして、夫々のｐウェル４５,４６は共通のｎウェ
ル(ｎ-)４７上に形成されて、トリプルウェルを構成し
ている。尚、上記周辺回路は省略している。
【００４０】そして、例えば、上記メインブロック３１
におけるＡＣＴメモリセルＭＣを消去する場合には、メ
インブロック３１側のｐウェル４６に負電圧を印加す
る。一方、冗長ブロック３５側のｐウェル４５の電圧を
０Ｖにしておくことによって、冗長ブロック３５におけ
るＡＣＴメモリセルＭＣは消去されない。その場合、共
通ウェルであるｎウェルにＶccあるいは０Ｖを印加して
おけば、ｐウェルからｎウェルへ電流が流れるのを阻止
できる。これに対して、冗長ブロック３５におけるＡＣ
ＴメモリセルＭＣを消去する場合には、メインブロック
３１と冗長ブロック３１とのｐウェルに印加する電圧を
逆にするだけで、冗長ブロック３５のＡＣＴメモリセル
ＭＣのみが消去されてメインブロック３１には影響を及
ぼさない。尚、書き込みについては、いずれのブロック
３１,３５のｐウェルにも０Ｖを印加するので問題はな
い。このように、トリプルウェルにおいて冗長ブロック
３５と一連のメインブロック３１,４２,…とを異なるｐ
ウェル上に形成することによって、冗長ブロック３５と
一連のメインブロック３１,４２,…とを電気的に分離し
て構成することができるのである。
におけるＡＣＴメモリセルＭＣを消去する場合には、メ
インブロック３１側のｐウェル４６に負電圧を印加す
る。一方、冗長ブロック３５側のｐウェル４５の電圧を
０Ｖにしておくことによって、冗長ブロック３５におけ
るＡＣＴメモリセルＭＣは消去されない。その場合、共
通ウェルであるｎウェルにＶccあるいは０Ｖを印加して
おけば、ｐウェルからｎウェルへ電流が流れるのを阻止
できる。これに対して、冗長ブロック３５におけるＡＣ
ＴメモリセルＭＣを消去する場合には、メインブロック
３１と冗長ブロック３１とのｐウェルに印加する電圧を
逆にするだけで、冗長ブロック３５のＡＣＴメモリセル
ＭＣのみが消去されてメインブロック３１には影響を及
ぼさない。尚、書き込みについては、いずれのブロック
３１,３５のｐウェルにも０Ｖを印加するので問題はな
い。このように、トリプルウェルにおいて冗長ブロック
３５と一連のメインブロック３１,４２,…とを異なるｐ
ウェル上に形成することによって、冗長ブロック３５と
一連のメインブロック３１,４２,…とを電気的に分離し
て構成することができるのである。
【００４１】アドレスバッファ３９は、例えばＣＰＵ
(中央演算処理装置)等から入力されたアドレスを一旦格
納する。冗長アドレス記憶回路４１は、メインブロック
３１,４２,…の不良セルにつながるワード線ＷＬのアド
レス(以下、不良アドレスと言う)を記憶しておく。冗長
制御回路４０は、アドレスバッファ３９から入力された
アドレスと冗長アドレス記憶回路４１に記憶された不良
アドレスとを比較し、入力アドレスが不良アドレスであ
る場合には、冗長ブロック制御回路３６に制御信号を出
力する。尚、各メインブロック制御回路３２,４３,…の
ロウデコーダ３３及びセレクトゲートデコーダ３４は、
上記アドレスに基づいてメインブロック３１,４２,…の
どのセクタＳＣをアクセスするかを決定する。また、冗
長ブロック制御回路３６の冗長デコーダ３７及び冗長セ
レクトゲートデコーダ３８は、冗長制御回路４０からの
上記制御信号に基づいて、冗長ブロック３５における不
良アドレスに対応した冗長セクタをアクセスする。
(中央演算処理装置)等から入力されたアドレスを一旦格
納する。冗長アドレス記憶回路４１は、メインブロック
３１,４２,…の不良セルにつながるワード線ＷＬのアド
レス(以下、不良アドレスと言う)を記憶しておく。冗長
制御回路４０は、アドレスバッファ３９から入力された
アドレスと冗長アドレス記憶回路４１に記憶された不良
アドレスとを比較し、入力アドレスが不良アドレスであ
る場合には、冗長ブロック制御回路３６に制御信号を出
力する。尚、各メインブロック制御回路３２,４３,…の
ロウデコーダ３３及びセレクトゲートデコーダ３４は、
上記アドレスに基づいてメインブロック３１,４２,…の
どのセクタＳＣをアクセスするかを決定する。また、冗
長ブロック制御回路３６の冗長デコーダ３７及び冗長セ
レクトゲートデコーダ３８は、冗長制御回路４０からの
上記制御信号に基づいて、冗長ブロック３５における不
良アドレスに対応した冗長セクタをアクセスする。
【００４２】上記構成の不揮発性半導体記憶装置は、以
下のようにして冗長処理を行う。先ず書き込み動作時に
は、入力アドレスがアドレスバッファ３９に格納される
と、冗長制御回路４０によって、上記入力アドレスと冗
長アドレス記憶回路４１に記憶されている不良アドレス
とが比較される。そして、入力アドレスに一致する不良
アドレスがない場合には、冗長制御回路４０からの制御
信号に従って、上記入力アドレスに該当するメインブロ
ック制御回路(ここでは、メインブロック３２とする)の
ロウデコーダ３３によって、アドレスバッファ３９から
受け取った上記入力アドレスで指定されるワード線ＷＬ
に負電圧が印加される。一方、セレクトゲートデコーダ
３４によって、セレクトゲートラインＳＧ1が選択され
てドレイン側のサブビット線(つまり、偶数番目のサブ
ビット線ＳＢＬ1,ＳＢＬ3,…)に正電圧が印加されて書
き込みが行われる。これに対して、入力アドレスに一致
する不良アドレスがある場合には、冗長制御回路４０か
らの制御信号に従って、メインブロック制御回路３２の
ロウデコーダ３３は入力アドレスで指定されるワード線
ＷＬのアクセスを停止する。一方、冗長ブロック制御回
路３６の冗長デコーダ３７によって、冗長制御回路４０
からの上記制御信号に基づいて、冗長ブロック３５にお
ける不良アドレスに対応した冗長ワード線ＲＷＬに負電
圧が印加される。一方、冗長セレクトゲートデコーダ３
８によって、冗長セレクトゲートラインＲＳＧ1が選択
されてドレイン側の冗長サブビット線に正電圧が印加さ
れて書き込みが行われる。
下のようにして冗長処理を行う。先ず書き込み動作時に
は、入力アドレスがアドレスバッファ３９に格納される
と、冗長制御回路４０によって、上記入力アドレスと冗
長アドレス記憶回路４１に記憶されている不良アドレス
とが比較される。そして、入力アドレスに一致する不良
アドレスがない場合には、冗長制御回路４０からの制御
信号に従って、上記入力アドレスに該当するメインブロ
ック制御回路(ここでは、メインブロック３２とする)の
ロウデコーダ３３によって、アドレスバッファ３９から
受け取った上記入力アドレスで指定されるワード線ＷＬ
に負電圧が印加される。一方、セレクトゲートデコーダ
３４によって、セレクトゲートラインＳＧ1が選択され
てドレイン側のサブビット線(つまり、偶数番目のサブ
ビット線ＳＢＬ1,ＳＢＬ3,…)に正電圧が印加されて書
き込みが行われる。これに対して、入力アドレスに一致
する不良アドレスがある場合には、冗長制御回路４０か
らの制御信号に従って、メインブロック制御回路３２の
ロウデコーダ３３は入力アドレスで指定されるワード線
ＷＬのアクセスを停止する。一方、冗長ブロック制御回
路３６の冗長デコーダ３７によって、冗長制御回路４０
からの上記制御信号に基づいて、冗長ブロック３５にお
ける不良アドレスに対応した冗長ワード線ＲＷＬに負電
圧が印加される。一方、冗長セレクトゲートデコーダ３
８によって、冗長セレクトゲートラインＲＳＧ1が選択
されてドレイン側の冗長サブビット線に正電圧が印加さ
れて書き込みが行われる。
【００４３】また、消去動作時においては、入力アドレ
スがアドレスバッファ３９に格納されると、冗長制御回
路４０によって、上記入力アドレスと冗長アドレス記憶
回路４１に記憶されている不良アドレスとが比較され
る。そして、入力アドレスに一致する不良アドレスがな
い場合には、上記冗長制御回路４０からの制御信号に従
って、上記入力アドレスに該当するメインブロック制御
回路(ここではメインブロック３２とする)のロウデコー
ダ３３によって、アドレスバッファ３９から受け取った
上記入力アドレスで指定されるワード線ＷＬに正電圧が
印加される。一方、セレクトゲートデコーダ３４によっ
て、セレクトゲートラインＳＧ0,ＳＧ1が選択されて全
サブビット線ＳＢＬに負電圧が印加される。そして、メ
インブロック３１のｐウェル４６に負電圧が印加されて
消去処理が行われる。これに対して、入力アドレスに一
致する不良アドレスがある場合には、冗長制御回路４０
からの制御信号に従って、メインブロック制御回路３２
のロウデコーダ３３およびセレクトゲートデコーダ３４
は入力アドレスで指定されるワード線ＷＬのセクタＳＣ
を消去する。同時に、冗長ブロック制御回路３６の冗長
デコーダ３７によって、冗長制御回路４０からの上記制
御信号に基づいて、冗長ブロック３５における不良アド
レスに対応したワード線ＲＷＬに正電圧が印加される。
一方、上記冗長セレクトゲートデコーダ３８によって、
冗長セレクトゲートラインＲＳＧ0,ＲＳＧ1が選択され
て全冗長サブビット線に負電圧が印加される。そして、
冗長ブロック３５のｐウェル４５に負電圧が印加されて
冗長セクタの消去処理が行われる。
スがアドレスバッファ３９に格納されると、冗長制御回
路４０によって、上記入力アドレスと冗長アドレス記憶
回路４１に記憶されている不良アドレスとが比較され
る。そして、入力アドレスに一致する不良アドレスがな
い場合には、上記冗長制御回路４０からの制御信号に従
って、上記入力アドレスに該当するメインブロック制御
回路(ここではメインブロック３２とする)のロウデコー
ダ３３によって、アドレスバッファ３９から受け取った
上記入力アドレスで指定されるワード線ＷＬに正電圧が
印加される。一方、セレクトゲートデコーダ３４によっ
て、セレクトゲートラインＳＧ0,ＳＧ1が選択されて全
サブビット線ＳＢＬに負電圧が印加される。そして、メ
インブロック３１のｐウェル４６に負電圧が印加されて
消去処理が行われる。これに対して、入力アドレスに一
致する不良アドレスがある場合には、冗長制御回路４０
からの制御信号に従って、メインブロック制御回路３２
のロウデコーダ３３およびセレクトゲートデコーダ３４
は入力アドレスで指定されるワード線ＷＬのセクタＳＣ
を消去する。同時に、冗長ブロック制御回路３６の冗長
デコーダ３７によって、冗長制御回路４０からの上記制
御信号に基づいて、冗長ブロック３５における不良アド
レスに対応したワード線ＲＷＬに正電圧が印加される。
一方、上記冗長セレクトゲートデコーダ３８によって、
冗長セレクトゲートラインＲＳＧ0,ＲＳＧ1が選択され
て全冗長サブビット線に負電圧が印加される。そして、
冗長ブロック３５のｐウェル４５に負電圧が印加されて
冗長セクタの消去処理が行われる。
【００４４】上述のように、本実施の形態においては、
ＡＣＴメモリセルＭＣを用いた仮想接地型メモリアレイ
において、１本の冗長ワード線ＲＷＬに接続された１行
分のＡＣＴメモリセルＭＣで成る冗長セクタを冗長単位
とする冗長ブロック３５を設け、この冗長ブロック３５
と一連のメインブロック３１,４２,…とをトリプルウェ
ルにおける異なるｐウェル上に形成して互いに電気的に
分離している。したがって、メインブロック３１,４２,
…中におけるＡＣＴメモリセルＭＣの情報を消去する場
合にはメインブロック３１,４２,…側のｐウェル４６の
みに負電圧を印加すればよく、冗長ブロック３５側のｐ
ウェル４５は０Ｖにしておけば冗長ブロック３５の情報
は消去されない。逆の場合も同様である。すなわち、本
実施の形態によれば、信頼性の高い冗長機能付きの不揮
発性半導体記憶装置を提供できるのである。
ＡＣＴメモリセルＭＣを用いた仮想接地型メモリアレイ
において、１本の冗長ワード線ＲＷＬに接続された１行
分のＡＣＴメモリセルＭＣで成る冗長セクタを冗長単位
とする冗長ブロック３５を設け、この冗長ブロック３５
と一連のメインブロック３１,４２,…とをトリプルウェ
ルにおける異なるｐウェル上に形成して互いに電気的に
分離している。したがって、メインブロック３１,４２,
…中におけるＡＣＴメモリセルＭＣの情報を消去する場
合にはメインブロック３１,４２,…側のｐウェル４６の
みに負電圧を印加すればよく、冗長ブロック３５側のｐ
ウェル４５は０Ｖにしておけば冗長ブロック３５の情報
は消去されない。逆の場合も同様である。すなわち、本
実施の形態によれば、信頼性の高い冗長機能付きの不揮
発性半導体記憶装置を提供できるのである。
【００４５】また、上記各メインブロック３１,４２,…
よりも小さいセクタＳＣ単位での冗長機能を有するの
で、冗長ブロック３５のサイズを各メインブロック３
１,４２,…のサイズよりも小さくでき、メモリアレイの
レイアウト面積を小さくできる。また、従来の技術にお
ける公報１や公報２で述べたようなソースラインレベル
供給回路をメインブロック制御回路３２,４３,…とは別
に設ける必要はなく、レイアウト面積が不利になること
はない。
よりも小さいセクタＳＣ単位での冗長機能を有するの
で、冗長ブロック３５のサイズを各メインブロック３
１,４２,…のサイズよりも小さくでき、メモリアレイの
レイアウト面積を小さくできる。また、従来の技術にお
ける公報１や公報２で述べたようなソースラインレベル
供給回路をメインブロック制御回路３２,４３,…とは別
に設ける必要はなく、レイアウト面積が不利になること
はない。
【００４６】ところで、図１に示す不揮発性半導体記憶
装置のように搭載されている冗長ブロックは一つだけで
ある場合には、異なるメインブロック３１,４２,…に在
る夫々の不良セクタは単一の冗長ブロック３５内の冗長
セクタで置き換えられる。したがって、第１の不良セク
タが存在する第１のメインブロックに対して消去処理を
行うために第１のメインブロックのｐウェルと単一冗長
ブロックｐウェルとに負電圧を印加した際に、他のメイ
ンブロックに関する冗長セクタがディスターブを受ける
ことになる。
装置のように搭載されている冗長ブロックは一つだけで
ある場合には、異なるメインブロック３１,４２,…に在
る夫々の不良セクタは単一の冗長ブロック３５内の冗長
セクタで置き換えられる。したがって、第１の不良セク
タが存在する第１のメインブロックに対して消去処理を
行うために第１のメインブロックのｐウェルと単一冗長
ブロックｐウェルとに負電圧を印加した際に、他のメイ
ンブロックに関する冗長セクタがディスターブを受ける
ことになる。
【００４７】図３は、上述した図１における不揮発性半
導体記憶装置の問題を解決するための冗長機能を有する
不揮発性半導体記憶装置の回路図である。この不揮発性
半導体記憶装置におけるメインブロック５１,６３,…、
メインブロック制御回路５２,６４,…、アドレスバッフ
ァ５５、冗長制御回路５６、および、冗長アドレス記憶
回路５７は、図１におけるメインブロック３１,４２,
…、メインブロック制御回路３２,４３,…、アドレスバ
ッファ３９、冗長制御回路４０、および、冗長アドレス
記憶回路４１と同じ構成を有している。
導体記憶装置の問題を解決するための冗長機能を有する
不揮発性半導体記憶装置の回路図である。この不揮発性
半導体記憶装置におけるメインブロック５１,６３,…、
メインブロック制御回路５２,６４,…、アドレスバッフ
ァ５５、冗長制御回路５６、および、冗長アドレス記憶
回路５７は、図１におけるメインブロック３１,４２,
…、メインブロック制御回路３２,４３,…、アドレスバ
ッファ３９、冗長制御回路４０、および、冗長アドレス
記憶回路４１と同じ構成を有している。
【００４８】本実施の形態における冗長ブロックは、第
１冗長ブロック５８と第２冗長ブロック５９との複数で
構成されている。尚、本実施の形態においては、２つの
冗長ブロックを搭載しているが、この発明はこれに限定
されるものではない。その際に、冗長ブロックの数を不
良メインブロックの発生率に応じて決めることによっ
て、最適な冗長効率を実現できるのである。尚、個々の
冗長ブロック５８,５９および一連のメインブロック５
１,６３,…はトリプルウェル上における異なるｐウェル
上に形成されており、個々の冗長ブロック５８,５９お
よび一連のメインブロック５１,６３,…は電気的に分離
されている。
１冗長ブロック５８と第２冗長ブロック５９との複数で
構成されている。尚、本実施の形態においては、２つの
冗長ブロックを搭載しているが、この発明はこれに限定
されるものではない。その際に、冗長ブロックの数を不
良メインブロックの発生率に応じて決めることによっ
て、最適な冗長効率を実現できるのである。尚、個々の
冗長ブロック５８,５９および一連のメインブロック５
１,６３,…はトリプルウェル上における異なるｐウェル
上に形成されており、個々の冗長ブロック５８,５９お
よび一連のメインブロック５１,６３,…は電気的に分離
されている。
【００４９】アドレスバッファ５５は、入力されたアド
レスを一旦格納する。冗長アドレス記憶回路５７は、メ
インブロック５１,６３,…の不良セルにつながるワード
線ＷＬのアドレス(以下、不良アドレスと言う）を記憶
しておく。冗長制御回路５６は、アドレスバッファ５５
から入力されたアドレスと冗長アドレス記憶回路５７に
記憶された不良アドレスとを比較し、メインブロック制
御回路５２,６４,…および冗長ブロック制御回路６０
に、入力アドレスが不良アドレスであるか否かに応じた
制御信号を出力する。メインブロック制御回路５２,６
４,…のロウデコーダ５３,…およびセレクトゲートデコ
ーダ５４,…は、上記制御信号に応じて、入力アドレス
に基づいてメインブロック５１,６３,…のどのセクタを
アクセスするかを決定する。また、冗長ブロック制御回
路６０の冗長デコーダ６１および冗長セレクトゲートデ
コーダ６２は、冗長制御回路５６からの上記制御信号に
基づいて、２つの冗長ブロック５８,５９のうち不良ア
ドレスに対応付けられた方の冗長ブロック上の冗長セク
タをアクセスする。
レスを一旦格納する。冗長アドレス記憶回路５７は、メ
インブロック５１,６３,…の不良セルにつながるワード
線ＷＬのアドレス(以下、不良アドレスと言う）を記憶
しておく。冗長制御回路５６は、アドレスバッファ５５
から入力されたアドレスと冗長アドレス記憶回路５７に
記憶された不良アドレスとを比較し、メインブロック制
御回路５２,６４,…および冗長ブロック制御回路６０
に、入力アドレスが不良アドレスであるか否かに応じた
制御信号を出力する。メインブロック制御回路５２,６
４,…のロウデコーダ５３,…およびセレクトゲートデコ
ーダ５４,…は、上記制御信号に応じて、入力アドレス
に基づいてメインブロック５１,６３,…のどのセクタを
アクセスするかを決定する。また、冗長ブロック制御回
路６０の冗長デコーダ６１および冗長セレクトゲートデ
コーダ６２は、冗長制御回路５６からの上記制御信号に
基づいて、２つの冗長ブロック５８,５９のうち不良ア
ドレスに対応付けられた方の冗長ブロック上の冗長セク
タをアクセスする。
【００５０】本実施の形態のごとく複数の冗長ブロック
を搭載して夫々の冗長ブロックを電気的に分離しておく
ことによって、特に、複数のメインブロックにおいて不
良セクタが発生した場合には、夫々の不良セクタが存在
するメインブロックを異なる冗長ブロックに対応付けれ
ば、第１の不良セクタが存在する例えば第１のメインブ
ロック５１に対して消去処理を行うために第１のメイン
ブロック５１のｐウェルと対応付けられた例えば第１の
冗長ブロック５８のｐウェルとに負電圧を印加した際
に、他の冗長ブロック５９のｐウェルには負電圧が印加
されない。したがって、他のメインブロックに関する冗
長ブロックがディスターブを受けないのである。
を搭載して夫々の冗長ブロックを電気的に分離しておく
ことによって、特に、複数のメインブロックにおいて不
良セクタが発生した場合には、夫々の不良セクタが存在
するメインブロックを異なる冗長ブロックに対応付けれ
ば、第１の不良セクタが存在する例えば第１のメインブ
ロック５１に対して消去処理を行うために第１のメイン
ブロック５１のｐウェルと対応付けられた例えば第１の
冗長ブロック５８のｐウェルとに負電圧を印加した際
に、他の冗長ブロック５９のｐウェルには負電圧が印加
されない。したがって、他のメインブロックに関する冗
長ブロックがディスターブを受けないのである。
【００５１】上述のように、本実施の形態においては、
冗長ブロックを第１冗長ブロック５８と第２冗長ブロッ
ク５９との複数で構成している。そして、個々の冗長ブ
ロックおよび一連のメインブロックを、トリプルウェル
上における異なるｐウェル上に形成することによって、
個々の冗長ブロックおよび一連のメインブロックを電気
的に分離している。したがって、複数のメインブロック
において発生した夫々の不良セクタを異なる冗長ブロッ
クに対応付けることによって、例えば第１のメインブロ
ック５１に存在する不良セクタに対して冗長セクタと共
に消去処理を行う場合に、他の冗長ブロックがディスタ
ーブを受けることはない。したがって、本実施の形態に
よれば、更に信頼性の高い冗長機能付きの不揮発性半導
体記憶装置を提供できるのである。
冗長ブロックを第１冗長ブロック５８と第２冗長ブロッ
ク５９との複数で構成している。そして、個々の冗長ブ
ロックおよび一連のメインブロックを、トリプルウェル
上における異なるｐウェル上に形成することによって、
個々の冗長ブロックおよび一連のメインブロックを電気
的に分離している。したがって、複数のメインブロック
において発生した夫々の不良セクタを異なる冗長ブロッ
クに対応付けることによって、例えば第１のメインブロ
ック５１に存在する不良セクタに対して冗長セクタと共
に消去処理を行う場合に、他の冗長ブロックがディスタ
ーブを受けることはない。したがって、本実施の形態に
よれば、更に信頼性の高い冗長機能付きの不揮発性半導
体記憶装置を提供できるのである。
【００５２】尚、上記各実施の形態においては、メモリ
セルとしてＡＣＴメモリセルを用いた場合を例に説明し
ている。しかしながら、この発明はこれに限定されるも
のではなく、トリプルウェルを用いたタイプのフラッシ
ュメモリであれば適用可能である。また、仮想接地型の
メモリアレイを例に説明しているが、これに限定される
ものではなく、ＮＯＲ型やＡＮＤ型等のフラッシュメモ
リであっても差し支えない。
セルとしてＡＣＴメモリセルを用いた場合を例に説明し
ている。しかしながら、この発明はこれに限定されるも
のではなく、トリプルウェルを用いたタイプのフラッシ
ュメモリであれば適用可能である。また、仮想接地型の
メモリアレイを例に説明しているが、これに限定される
ものではなく、ＮＯＲ型やＡＮＤ型等のフラッシュメモ
リであっても差し支えない。
【００５３】
【発明の効果】以上より明らかなように、請求項１に係
る発明の不揮発性半導体記憶装置は、浮遊ゲートを有し
て電気的に情報の書き込み消去が可能な複数のメモリセ
ルトランジスタを有するメモリアレイを構成すると共
に、第１の所定数のワード線に制御ゲートが接続された
メモリセルトランジスタを単位とするメインブロック
と、上記メモリアレイを構成すると共に、第２の所定数
のワード線に上記制御ゲートが接続されたメモリセルト
ランジスタを単位とする冗長ブロックとを、基板上にお
ける電気的に分離した領域に形成したので、例えば上記
メモリアレイがＡＣＴフラッシュメモリアレイである場
合に上記メインブロックに対して消去処理を行うために
上記メインブロックの基板に負電圧印加する際に、上記
冗長ブロックの上記基板に負電圧が印加されることを防
止できる。したがって、上記メインブロックに対する消
去処理時における上記冗長ブロックへのディスターブを
避けることができ、上記冗長ブロックによる不良メモリ
セルの救済を正確に行うことができる。
る発明の不揮発性半導体記憶装置は、浮遊ゲートを有し
て電気的に情報の書き込み消去が可能な複数のメモリセ
ルトランジスタを有するメモリアレイを構成すると共
に、第１の所定数のワード線に制御ゲートが接続された
メモリセルトランジスタを単位とするメインブロック
と、上記メモリアレイを構成すると共に、第２の所定数
のワード線に上記制御ゲートが接続されたメモリセルト
ランジスタを単位とする冗長ブロックとを、基板上にお
ける電気的に分離した領域に形成したので、例えば上記
メモリアレイがＡＣＴフラッシュメモリアレイである場
合に上記メインブロックに対して消去処理を行うために
上記メインブロックの基板に負電圧印加する際に、上記
冗長ブロックの上記基板に負電圧が印加されることを防
止できる。したがって、上記メインブロックに対する消
去処理時における上記冗長ブロックへのディスターブを
避けることができ、上記冗長ブロックによる不良メモリ
セルの救済を正確に行うことができる。
【００５４】また、請求項２に係る発明の不揮発性半導
体記憶装置における上記冗長ブロックは複数存在してお
り、夫々の冗長ブロックは上記基板上における電気的に
分離した領域に形成されているので、例えば上記メモリ
アレイが上記ＡＣＴフラッシュメモリアレイであって上
記メインブロックが複数存在する場合に、複数の不良メ
モリセルトランジスタが異なるメインブロック上に発生
した場合には、夫々のメインブロックに存在する不良メ
モリセルトランジスタを異なる冗長ブロック中に置き換
えることができる。したがって、１つのメインブロック
上の不良メモリセルトランジスタに対応する冗長ブロッ
ク上の置き換えメモリセルを消去する場合に、他の冗長
ブロックへのディスターブを回避できる。すなわち、こ
の発明によれば、上記メインブロックが複数存在する場
合でも、夫々のメインブロック中に発生する不良メモリ
セルの救済を正確に行うことができる。
体記憶装置における上記冗長ブロックは複数存在してお
り、夫々の冗長ブロックは上記基板上における電気的に
分離した領域に形成されているので、例えば上記メモリ
アレイが上記ＡＣＴフラッシュメモリアレイであって上
記メインブロックが複数存在する場合に、複数の不良メ
モリセルトランジスタが異なるメインブロック上に発生
した場合には、夫々のメインブロックに存在する不良メ
モリセルトランジスタを異なる冗長ブロック中に置き換
えることができる。したがって、１つのメインブロック
上の不良メモリセルトランジスタに対応する冗長ブロッ
ク上の置き換えメモリセルを消去する場合に、他の冗長
ブロックへのディスターブを回避できる。すなわち、こ
の発明によれば、上記メインブロックが複数存在する場
合でも、夫々のメインブロック中に発生する不良メモリ
セルの救済を正確に行うことができる。
【００５５】また、請求項３に係る発明の不揮発性半導
体記憶装置における上記第２の所定数は、上記第１の所
定数よりも小さくなっているので、冗長機能の付加に基
づく上記メモリアレイの面積増加を押さえることができ
る。
体記憶装置における上記第２の所定数は、上記第１の所
定数よりも小さくなっているので、冗長機能の付加に基
づく上記メモリアレイの面積増加を押さえることができ
る。
【００５６】また、請求項４に係る発明の不揮発性半導
体記憶装置における上記冗長ブロックに対する上記置き
換えは、冗長制御部によって、上記メインブロック中の
小ブロックを単位として行うので、上記冗長ブロックの
サイズが不必要に大きくなることを防止できる。したが
って、冗長機能の付加に基づく上記メモリアレイの面積
増加を更に押さえることができる。
体記憶装置における上記冗長ブロックに対する上記置き
換えは、冗長制御部によって、上記メインブロック中の
小ブロックを単位として行うので、上記冗長ブロックの
サイズが不必要に大きくなることを防止できる。したが
って、冗長機能の付加に基づく上記メモリアレイの面積
増加を更に押さえることができる。
【００５７】また、請求項５に係る発明の不揮発性半導
体記憶装置における上記冗長制御部は、上記冗長ブロッ
クに対する上記置き換えを１本のワード線に上記制御ゲ
ートが接続されたメモリセルトランジスタを単位として
行うので、上記冗長機能の付加に基づく上記メモリアレ
イの面積増加を最小限に押さえることができる。
体記憶装置における上記冗長制御部は、上記冗長ブロッ
クに対する上記置き換えを１本のワード線に上記制御ゲ
ートが接続されたメモリセルトランジスタを単位として
行うので、上記冗長機能の付加に基づく上記メモリアレ
イの面積増加を最小限に押さえることができる。
【００５８】また、請求項６に係る発明の不揮発性半導
体記憶装置における上記メモリアレイを構成する各メモ
リセルトランジスタは、上記ドレインに所定電圧以上の
正の電圧を印加する一方上記制御ゲートに負の電圧を印
加して、上記浮遊ゲートから電子を引き抜くことによっ
て上記情報の書き込みが行われ、上記ドレイン,ソース
およびチャネル領域に所定電圧以下の負の電圧を印加す
る一方上記制御ゲートに正の電圧を印加して、上記浮遊
ゲートに電子を注入することによって情報の消去を行う
メモリセルトランジスタであり、冗長制御部によって、
消去対象アドレスが不良アドレス記憶部に記憶された不
良アドレスとは異なる場合に、上記消去対象アドレスに
該当するメインブロックのチャネル領域に上記負の電圧
を印加するので、上記メインブロックに対して消去処理
を行うために上記メインブロックのチャネル領域に負電
圧印加する際に、上記冗長ブロックのチャネル領域に負
電圧が印加されることを防止できる。したがって、消去
処理時における上記冗長ブロックへのディスターブを回
避でき、上記冗長ブロックによる不良メモリセルの救済
を正確に行うことができる。
体記憶装置における上記メモリアレイを構成する各メモ
リセルトランジスタは、上記ドレインに所定電圧以上の
正の電圧を印加する一方上記制御ゲートに負の電圧を印
加して、上記浮遊ゲートから電子を引き抜くことによっ
て上記情報の書き込みが行われ、上記ドレイン,ソース
およびチャネル領域に所定電圧以下の負の電圧を印加す
る一方上記制御ゲートに正の電圧を印加して、上記浮遊
ゲートに電子を注入することによって情報の消去を行う
メモリセルトランジスタであり、冗長制御部によって、
消去対象アドレスが不良アドレス記憶部に記憶された不
良アドレスとは異なる場合に、上記消去対象アドレスに
該当するメインブロックのチャネル領域に上記負の電圧
を印加するので、上記メインブロックに対して消去処理
を行うために上記メインブロックのチャネル領域に負電
圧印加する際に、上記冗長ブロックのチャネル領域に負
電圧が印加されることを防止できる。したがって、消去
処理時における上記冗長ブロックへのディスターブを回
避でき、上記冗長ブロックによる不良メモリセルの救済
を正確に行うことができる。
【図１】この発明の不揮発性半導体記憶装置におけるメ
モリアレイの回路図である。
モリアレイの回路図である。
【図２】図１におけるメモリアレイの部分断面を示す模
式図である。
式図である。
【図３】図１とは異なるメモリアレイの回路図である。
【図４】従来のＡＮＤ型フラッシュメモリのアレイ構造
を示す図である。
を示す図である。
【図５】図４に示すＡＮＤ型フラッシュメモリの書き込
み・消去動作の説明図である。
み・消去動作の説明図である。
【図６】図４に示すＡＮＤ型フラッシュメモリの冗長方
式の説明図である。
式の説明図である。
【図７】従来のＡＣＴ型フラッシュメモリのメモリアレ
イ構造を示す図である。
イ構造を示す図である。
【図８】図７に示すＡＣＴ型フラッシュメモリの書き込
み・消去動作の説明図である。
み・消去動作の説明図である。
【図９】図７におけるメモリアレイの部分断面を示す模
式図である。
式図である。
【図１０】従来の冗長ブロックの構成図である。
【図１１】図１０とは異なる冗長ブロックの構成図であ
る。
る。
３１,４２,５１,６３…メインブロック、３２,４３,５
２,６４…メインブロック制御回路、３３,５３…ロウデ
コーダ、 ３４,５４…セレクトゲートデコー
ダ、３５,５８,５９…冗長ブロック、 ３６,６０
…冗長ブロック制御回路、３７,６１…冗長デコーダ、
３８,６２…冗長セレクトゲートデコーダ、３９,５５…
アドレスバッファ、 ４０,５６…冗長制御回路、
４１,５７…冗長アドレス記憶回路、 ＭＣ…ＡＣＴメ
モリセル、ＭＢＬ…メインビット線、 ＳＢ
Ｌ…サブビット線、ＷＬ…ワード線、
ＳＧＴ…セレクトゲートトランジスタ、ＳＧ…セレ
クトゲートライン、 ＲＷＬ…冗長ワード線、Ｒ
ＳＧ…冗長セレクトゲートライン。
２,６４…メインブロック制御回路、３３,５３…ロウデ
コーダ、 ３４,５４…セレクトゲートデコー
ダ、３５,５８,５９…冗長ブロック、 ３６,６０
…冗長ブロック制御回路、３７,６１…冗長デコーダ、
３８,６２…冗長セレクトゲートデコーダ、３９,５５…
アドレスバッファ、 ４０,５６…冗長制御回路、
４１,５７…冗長アドレス記憶回路、 ＭＣ…ＡＣＴメ
モリセル、ＭＢＬ…メインビット線、 ＳＢ
Ｌ…サブビット線、ＷＬ…ワード線、
ＳＧＴ…セレクトゲートトランジスタ、ＳＧ…セレ
クトゲートライン、 ＲＷＬ…冗長ワード線、Ｒ
ＳＧ…冗長セレクトゲートライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (6)
- 【請求項１】 浮遊ゲートを有して電気的に情報の書き
込み消去が可能な複数のメモリセルトランジスタの制御
ゲートおよびドレインが、マトリックス状に配列された
ワード線およびビット線に接続されたメモリアレイを有
する不揮発性半導体記憶装置において、 上記メモリアレイを構成すると共に、第１の所定数のワ
ード線に上記制御ゲートが接続されたメモリセルトラン
ジスタを単位とするメインブロックと、 上記メモリアレイを構成すると共に、第２の所定数のワ
ード線に上記制御ゲートが接続されたメモリセルトラン
ジスタを単位として、上記メインブロック中の不良メモ
リセルトランジスタの置き換え用に使用される冗長ブロ
ックを備えて、 上記メインブロックと冗長ブロックとは、基板上におけ
る電気的に分離した領域に形成されていることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 上記冗長ブロックは複数存在しており、夫々の冗長ブロ
ックは上記基板上における電気的に分離した領域に形成
されていることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、 上記第２の所定数は、上記第１の所定数よりも小さいこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１に記載の不揮発性半導体記憶装
置において、 上記冗長ブロックに対する上記置き換えを、上記メイン
ブロック中の小ブロックを単位として行う冗長制御部を
備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置において、 上記冗長制御部は、上記冗長ブロックに対する上記置き
換えを、１本のワード線に上記制御ゲートが接続された
メモリセルトランジスタを単位として行うようになって
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項１に記載の不揮発性半導体記憶装
置において、 上記メモリアレイを構成する各メモリセルトランジスタ
は、上記ドレインに所定電圧以上の正の電圧を印加する
一方、上記制御ゲートに負の電圧を印加して、上記浮遊
ゲートから電子を引き抜くことによって上記情報の書き
込みが行われ、上記ドレイン,ソースおよびチャネル領
域に所定電圧以下の負の電圧を印加する一方、上記制御
ゲートに正の電圧を印加して、上記浮遊ゲートに電子を
注入することによって情報の消去を行うメモリセルトラ
ンジスタであり、 上記不良メモリセルトランジスタのアドレスを表す不良
アドレスが記憶されている不良アドレス記憶部と、 消去動作時において、消去対象アドレスが上記不良アド
レスとは異なる場合には、上記消去対象アドレスに該当
する上記メインブロックのチャネル領域に上記負の電圧
を印加する冗長制御部を備えたことを特徴とする不揮発
性半導体記憶装置。
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