JPH0836890A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH0836890A JPH0836890A JP17295694A JP17295694A JPH0836890A JP H0836890 A JPH0836890 A JP H0836890A JP 17295694 A JP17295694 A JP 17295694A JP 17295694 A JP17295694 A JP 17295694A JP H0836890 A JPH0836890 A JP H0836890A
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Non-Volatile Memory (AREA)
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】単一電源で動作可能で、しかも完全な１トラン
ジスタメモリタイプのセル面積の小さい半導体不揮発性
記憶装置を実現する。 【構成】ビット線、ソース線とも主配線と副配線とに階
層化され、それぞれ主配線と副配線とが動作に応じて選
択的に接続され、かつ副ソース線と副ビット線間にメモ
リセルが並列接続された半導体不揮発性記憶装置におい
て、データの書き込みは、ＦＮトンネリングにより、チ
ャンネル全面からフローティングゲート中に電子を注入
することにより行い、消去はＦＮトネリングによりドレ
イン側からフローティングゲート中の電子を引き抜くこ
とにより行う。たとえば、書き込み時は選択ワード線Ｗ
Ｌ２に２２Ｖ、非選択のワード線ＷＬ１，ＷＬ３〜ＷＬ
３２に中間電圧１１Ｖを印加し、消去時は選択されたワ
ード線ＷＬ２に負電圧−１４Ｖを印加し、全ビット線に
電源電圧３．３Ｖを印加する。
ジスタメモリタイプのセル面積の小さい半導体不揮発性
記憶装置を実現する。 【構成】ビット線、ソース線とも主配線と副配線とに階
層化され、それぞれ主配線と副配線とが動作に応じて選
択的に接続され、かつ副ソース線と副ビット線間にメモ
リセルが並列接続された半導体不揮発性記憶装置におい
て、データの書き込みは、ＦＮトンネリングにより、チ
ャンネル全面からフローティングゲート中に電子を注入
することにより行い、消去はＦＮトネリングによりドレ
イン側からフローティングゲート中の電子を引き抜くこ
とにより行う。たとえば、書き込み時は選択ワード線Ｗ
Ｌ２に２２Ｖ、非選択のワード線ＷＬ１，ＷＬ３〜ＷＬ
３２に中間電圧１１Ｖを印加し、消去時は選択されたワ
ード線ＷＬ２に負電圧−１４Ｖを印加し、全ビット線に
電源電圧３．３Ｖを印加する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】従来、ＮＯＲ型フラッシュメモリは、デ
ータの書き込みはＣＨＥ（チャンネルホットエレクトロ
ン）によりドレイン側からフローティングゲート中に電
子を注入することにより行い、消去はＦＮ(Fowler-Nord
heim) トンネリングによりソース側からフローティング
ゲート中の電子を引き抜くことにより行う。
ータの書き込みはＣＨＥ（チャンネルホットエレクトロ
ン）によりドレイン側からフローティングゲート中に電
子を注入することにより行い、消去はＦＮ(Fowler-Nord
heim) トンネリングによりソース側からフローティング
ゲート中の電子を引き抜くことにより行う。
【０００３】しかし、この方法の場合、データの書き込
みをＣＨＥで行っているために、書き込み時にドレイン
−ソース間に大電流が流れ、単一電源で動作させること
は不可能である。
みをＣＨＥで行っているために、書き込み時にドレイン
−ソース間に大電流が流れ、単一電源で動作させること
は不可能である。
【０００４】ところが近年、携帯用小型電子機器市場の
拡大に伴い、ランダムアクセススピードの点で有利なＮ
ＯＲ型フラッシュで、しかも、単一電源で動作できるフ
ラッシュメモリの実現が要望されている。このような観
点から、データ書き込み／消去をともにＦＮトンネリン
グにより行うことにより、単一電源動作できることを目
的としたＮＯＲ型のフラッシュメモリとして、たとえ
ば、 （１）ＤＩＮＯＲ型フラッシュメモリ （２）ＡＮＤ型フラッシュメモリ （３）ＡＣＥＥ型フラッシュメモリ が提案されている。
拡大に伴い、ランダムアクセススピードの点で有利なＮ
ＯＲ型フラッシュで、しかも、単一電源で動作できるフ
ラッシュメモリの実現が要望されている。このような観
点から、データ書き込み／消去をともにＦＮトンネリン
グにより行うことにより、単一電源動作できることを目
的としたＮＯＲ型のフラッシュメモリとして、たとえ
ば、 （１）ＤＩＮＯＲ型フラッシュメモリ （２）ＡＮＤ型フラッシュメモリ （３）ＡＣＥＥ型フラッシュメモリ が提案されている。
【０００５】以下、これら３種類のフラッシュメモリに
ついて、その構造・動作、そして、それらの問題点につ
いて詳しく説明する。
ついて、その構造・動作、そして、それらの問題点につ
いて詳しく説明する。
【０００６】（１）ＤＩＮＯＲ型フラッシュメモリ 図１５は、主ビット線２本、副ビット線に連なるワード
線８本の２群から構成されるＤＩＮＯＲ型フラッシュの
メモリアレイ構成を示す図である。図１５のメモリアレ
イにおいて、ＷＬ１ｍ〜ＷＬ８ｍ，ＷＬ１m+1 〜ＷＬ８
m+1 はワード線、ＳＬｍ，ＳＬm+1 は選択ゲート線、Ｍ
ＢＬｎ，ＭＢＬn+1 は主ビット線、ＳＢＬm,n 、ＳＢＬ
m+1,n 、ＳＢＬm,n+1 、ＳＢＬm+1,n+1 は副ビット線、
ＳＲＬm,n 、ＳＲＬm+1,n 、ＳＲＬm,n+1 、ＳＲＬm+1,
n+1 は共通ソース線、ＭＴ１m,n 〜ＭＴ８m,n 、ＭＴ１
m+1,n 〜ＭＴ８m+1,n 、ＭＴ１m,n+1 〜ＭＴ８m,n+1 、
ＭＴ１m+1,n+1 〜ＭＴ８m+1,n+1 はメモリセルトランジ
スタ、ＳＴm,n 、ＳＴm+1,n 、ＳＴm,n+1 、ＳＴm+1,n+
1 は選択トランジスタをそれぞれ示している。
線８本の２群から構成されるＤＩＮＯＲ型フラッシュの
メモリアレイ構成を示す図である。図１５のメモリアレ
イにおいて、ＷＬ１ｍ〜ＷＬ８ｍ，ＷＬ１m+1 〜ＷＬ８
m+1 はワード線、ＳＬｍ，ＳＬm+1 は選択ゲート線、Ｍ
ＢＬｎ，ＭＢＬn+1 は主ビット線、ＳＢＬm,n 、ＳＢＬ
m+1,n 、ＳＢＬm,n+1 、ＳＢＬm+1,n+1 は副ビット線、
ＳＲＬm,n 、ＳＲＬm+1,n 、ＳＲＬm,n+1 、ＳＲＬm+1,
n+1 は共通ソース線、ＭＴ１m,n 〜ＭＴ８m,n 、ＭＴ１
m+1,n 〜ＭＴ８m+1,n 、ＭＴ１m,n+1 〜ＭＴ８m,n+1 、
ＭＴ１m+1,n+1 〜ＭＴ８m+1,n+1 はメモリセルトランジ
スタ、ＳＴm,n 、ＳＴm+1,n 、ＳＴm,n+1 、ＳＴm+1,n+
1 は選択トランジスタをそれぞれ示している。
【０００７】図１６は、図１５に示すようなＤＩＮＯＲ
型フラッシュメモリの消去、書き込み、並びに読み出し
時のバイアス条件を示す図である。図１６に示すよう
に、ＤＩＮＯＲ型フラッシュメモリの消去動作は、選択
ゲート線ＳＬおよびソースに０Ｖ、ワード線ＷＬに２０
Ｖを印加し、ビット線ＢＬをフローティング状態に保持
することによって、フローティングゲート中に電子を注
入することにより行われる。データの書き込みは、選択
ゲート線ＳＬに１０Ｖ、ワード線ＷＬに−１０Ｖ、ビッ
ト線Ｂに０Ｖまたは６Ｖを印加し、ソースをフローティ
ング状態に保持することによって、ワード線セクタ毎に
全ビット並列書き込み動作が行われる。データの読み出
しは、選択されたワード線ＷＬおよび選択ゲート線ＳＬ
に３〜５Ｖ、選択されたビット線ＢＬに１〜２Ｖ、ソー
スに０Ｖを印加することにより行われる。
型フラッシュメモリの消去、書き込み、並びに読み出し
時のバイアス条件を示す図である。図１６に示すよう
に、ＤＩＮＯＲ型フラッシュメモリの消去動作は、選択
ゲート線ＳＬおよびソースに０Ｖ、ワード線ＷＬに２０
Ｖを印加し、ビット線ＢＬをフローティング状態に保持
することによって、フローティングゲート中に電子を注
入することにより行われる。データの書き込みは、選択
ゲート線ＳＬに１０Ｖ、ワード線ＷＬに−１０Ｖ、ビッ
ト線Ｂに０Ｖまたは６Ｖを印加し、ソースをフローティ
ング状態に保持することによって、ワード線セクタ毎に
全ビット並列書き込み動作が行われる。データの読み出
しは、選択されたワード線ＷＬおよび選択ゲート線ＳＬ
に３〜５Ｖ、選択されたビット線ＢＬに１〜２Ｖ、ソー
スに０Ｖを印加することにより行われる。
【０００８】ＤＩＮＯＲ型フラッシュメモリにおいて、
特に問題となるのは、データ書き込み動作、具体的に
は、「１」データ書き込みセル、つまりＦＮトンネリン
グによりフローティングゲート中の電子を引き抜くセル
において、ドレイン−基板間にバンド間トンネル電流が
流れることである。
特に問題となるのは、データ書き込み動作、具体的に
は、「１」データ書き込みセル、つまりＦＮトンネリン
グによりフローティングゲート中の電子を引き抜くセル
において、ドレイン−基板間にバンド間トンネル電流が
流れることである。
【０００９】図１７は、標準的な０．６μｍプロセスに
より試作されたＤＩＮＯＲ型フラッシュメモリのデバイ
スパラメータを用いてシミュレーションにより計算した
書き込み動作結果を示す図である。図１７において、横
軸は時間を、縦軸はしきい値電圧をそれぞれ表してい
る。図１７からわかるように、ワード線に−１０Ｖ、ビ
ット線に６Ｖを印加することにより、およそ１ｍ秒の書
き込み時間で、しきい値電圧ＶTHが５Ｖから１Ｖに遷移
し、書き込み動作が完了する。
より試作されたＤＩＮＯＲ型フラッシュメモリのデバイ
スパラメータを用いてシミュレーションにより計算した
書き込み動作結果を示す図である。図１７において、横
軸は時間を、縦軸はしきい値電圧をそれぞれ表してい
る。図１７からわかるように、ワード線に−１０Ｖ、ビ
ット線に６Ｖを印加することにより、およそ１ｍ秒の書
き込み時間で、しきい値電圧ＶTHが５Ｖから１Ｖに遷移
し、書き込み動作が完了する。
【００１０】また、図１８は、図１７の書き込み動作に
おけるＦＮトンネリングによるゲート電流ＩＧと、バン
ド間トンネリングによるドレイン−基板間電流ＩＤＢを
シミュレーションにより計算した結果を示す図である。
図１８において、横軸は時間を、縦軸はトンネル電流値
をそれぞれ表している。図１８に示すように、ゲート電
流ＩＧと、ドレイン−基板間電流ＩＤＢとも、書き込み
動作の進行とともに減少するが、ここで重要な点は、ド
レイン−基板間電流ＩＤＢはゲート電流ＩＧよりも４桁
近くも大きく、１セルにつき３００〜４００ｎＡ以上に
もなっていることである。
おけるＦＮトンネリングによるゲート電流ＩＧと、バン
ド間トンネリングによるドレイン−基板間電流ＩＤＢを
シミュレーションにより計算した結果を示す図である。
図１８において、横軸は時間を、縦軸はトンネル電流値
をそれぞれ表している。図１８に示すように、ゲート電
流ＩＧと、ドレイン−基板間電流ＩＤＢとも、書き込み
動作の進行とともに減少するが、ここで重要な点は、ド
レイン−基板間電流ＩＤＢはゲート電流ＩＧよりも４桁
近くも大きく、１セルにつき３００〜４００ｎＡ以上に
もなっていることである。
【００１１】したがって、一般的なＤＩＮＯＲ型フラッ
シュメモリのように、書き込み動作を全ビット並列的に
行うと、ドレインと基板との間に大電流が流れ、ドレイ
ン電圧６Ｖを、チップ内昇圧電源を用いて動作させるこ
とが困難となる可能性がある。たとえば、ビット線の本
数を１０２４本とした場合、最大限３００〜４００μＡ
にもなる電流が、ドレイン−基板間に流れる可能性があ
る。
シュメモリのように、書き込み動作を全ビット並列的に
行うと、ドレインと基板との間に大電流が流れ、ドレイ
ン電圧６Ｖを、チップ内昇圧電源を用いて動作させるこ
とが困難となる可能性がある。たとえば、ビット線の本
数を１０２４本とした場合、最大限３００〜４００μＡ
にもなる電流が、ドレイン−基板間に流れる可能性があ
る。
【００１２】（２）ＡＮＤ型フラッシュメモリ 図１９は、主ビット線３本、副ビット線および副ソース
線に並列に接続されるメモリセルが３２個の場合のＡＮ
Ｄ型フラッシュメモリのメモリアレイ構成を示す図であ
る。このＡＮＤ型フラッシュメモリは、ビット線、ソー
ス線とも主配線と副配線とに階層化され、それぞれ主配
線と副配線との間に選択トランジスタが配置され、副ソ
ース線と副ビット線間にメモリセルトランジスタが並列
に配置された、いわゆるコンタクトレスＮＯＲ型メモリ
アレイ構造を有している。
線に並列に接続されるメモリセルが３２個の場合のＡＮ
Ｄ型フラッシュメモリのメモリアレイ構成を示す図であ
る。このＡＮＤ型フラッシュメモリは、ビット線、ソー
ス線とも主配線と副配線とに階層化され、それぞれ主配
線と副配線との間に選択トランジスタが配置され、副ソ
ース線と副ビット線間にメモリセルトランジスタが並列
に配置された、いわゆるコンタクトレスＮＯＲ型メモリ
アレイ構造を有している。
【００１３】図１９のメモリアレイにおいて、ＷＬ１〜
ＷＬ３２はワード線、ＳＬ１，ＳＬ２は選択ゲート線、
Ｍ−ＤＢＬN-1 ，Ｍ−ＤＢＬN ，Ｍ−ＤＢＬN+1 は主ビ
ット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース
線、Ｓ−ＳＢＬは副ソース線、ＭＴ１N-1 〜ＭＴ３２N-
1 ，ＭＴ１N 〜ＭＴ３２N ，ＭＴ１N+1 〜ＭＴ３２N+1
はメモリセルトランジスタ、ＳＴ１N-1 ，ＳＴ１N ，Ｓ
Ｔ１N+1 、ＳＴ２N-1，ＳＴ２N ，ＳＴ２N+1 は選択ト
ランジスタをそれぞれ示している。
ＷＬ３２はワード線、ＳＬ１，ＳＬ２は選択ゲート線、
Ｍ−ＤＢＬN-1 ，Ｍ−ＤＢＬN ，Ｍ−ＤＢＬN+1 は主ビ
ット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース
線、Ｓ−ＳＢＬは副ソース線、ＭＴ１N-1 〜ＭＴ３２N-
1 ，ＭＴ１N 〜ＭＴ３２N ，ＭＴ１N+1 〜ＭＴ３２N+1
はメモリセルトランジスタ、ＳＴ１N-1 ，ＳＴ１N ，Ｓ
Ｔ１N+1 、ＳＴ２N-1，ＳＴ２N ，ＳＴ２N+1 は選択ト
ランジスタをそれぞれ示している。
【００１４】このＡＮＤ型フラッシュメモリアレイは、
図１５に示すＤＩＮＯＲ型フラッシュメモリアレイと比
較すると、いわゆる、コンタクトレスメモリアレイ構造
のために、同一デザインルールの場合、セル面積が小さ
くなるという利点がある。
図１５に示すＤＩＮＯＲ型フラッシュメモリアレイと比
較すると、いわゆる、コンタクトレスメモリアレイ構造
のために、同一デザインルールの場合、セル面積が小さ
くなるという利点がある。
【００１５】図２０は、図１９に示すようなＡＮＤ型フ
ラッシュメモリの消去、書き込み、並びに読み出し時の
バイアス条件を示す図である。このＡＮＤ型フラッシュ
メモリの場合もＤＩＮＯＲ型フラッシュメモリと同様の
バイアス条件下で各動作制御が行われ、消去はＦＮトン
ネリングによるフローティングゲート中への電子注入に
より行われ、データ書き込みは、ＦＮトンネリングによ
りフローティングゲート中の電子をドレインより引き抜
くことにより行われる。したがって、ＡＮＤ型フラッシ
ュメモリの場合においても、ＤＩＮＯＲ型フラッシュメ
モリの場合と同様の問題が生じる。つまり、ワード線セ
クタ毎に、全ビット並列的にデータ書き込み動作を行う
とバンド間トンネリングによりドレイン−基板間に大電
流が流れ、単一電源で動作させることが困難となる可能
性がある。
ラッシュメモリの消去、書き込み、並びに読み出し時の
バイアス条件を示す図である。このＡＮＤ型フラッシュ
メモリの場合もＤＩＮＯＲ型フラッシュメモリと同様の
バイアス条件下で各動作制御が行われ、消去はＦＮトン
ネリングによるフローティングゲート中への電子注入に
より行われ、データ書き込みは、ＦＮトンネリングによ
りフローティングゲート中の電子をドレインより引き抜
くことにより行われる。したがって、ＡＮＤ型フラッシ
ュメモリの場合においても、ＤＩＮＯＲ型フラッシュメ
モリの場合と同様の問題が生じる。つまり、ワード線セ
クタ毎に、全ビット並列的にデータ書き込み動作を行う
とバンド間トンネリングによりドレイン−基板間に大電
流が流れ、単一電源で動作させることが困難となる可能
性がある。
【００１６】（３）ＡＣＥＥ型フラッシュメモリ 図２１は、ＡＣＥＥ型フラッシュメモリのメモリセル構
成を示す図である。また、図２２は、図２１に示すよう
なＡＣＥＥ型フラッシュメモリの消去、書き込み、並び
に読み出し時のバイアス条件を示す図である。ＡＣＥＥ
セルは、ソースおよびドレインが埋め込み拡散層により
形成される、いわゆるコンタクトレスアレイ構造を有し
ており、ＡＮＤ型フラッシュのメモリアレイ構造と基本
的に同じである。図２１において、ＷＬ１，ＷＬ２はワ
ード線、Ｄ１，Ｄ２はドレイン側ビット線、Ｓ１，Ｓ２
はソース側ビット線、ＭＴ11，ＭＴ12，ＭＴ21，ＭＴ22
はメモリセルトランジスタをそれぞれ示している。
成を示す図である。また、図２２は、図２１に示すよう
なＡＣＥＥ型フラッシュメモリの消去、書き込み、並び
に読み出し時のバイアス条件を示す図である。ＡＣＥＥ
セルは、ソースおよびドレインが埋め込み拡散層により
形成される、いわゆるコンタクトレスアレイ構造を有し
ており、ＡＮＤ型フラッシュのメモリアレイ構造と基本
的に同じである。図２１において、ＷＬ１，ＷＬ２はワ
ード線、Ｄ１，Ｄ２はドレイン側ビット線、Ｓ１，Ｓ２
はソース側ビット線、ＭＴ11，ＭＴ12，ＭＴ21，ＭＴ22
はメモリセルトランジスタをそれぞれ示している。
【００１７】しかし、ＡＣＥＥ型フラッシュメモリの動
作は、消去はＦＮトンネリングによりフローティングゲ
ート中の電子をソース側から引き抜くことにより、デー
タの書き込みをＦＮトンネリングによりソース側からフ
ローティングゲート中に電子を注入することにより行わ
れ、その動作は、上述したＤＩＮＯＲ型フラッシュメモ
リおよびＡＮＤ型フラッシュメモリと逆になっている。
したがって、ＡＣＥＥ型フラッシュメモリの場合には、
ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシ
ュメモリの場合のようなバンド間トンネル電流の問題は
まったく生じない。つまり、ＡＣＥＥ型フラッシュの場
合においても、消去時にソース−基板間にバンド間トン
ネル電流が流れるが、消去動作の場合は書き込み動作の
場合と違ってデータの「１」，「０」を制御する必要が
ないために、消去時に印加するソース電圧は昇圧電圧を
用いる必要がなく電源電圧ＶCCが印加される。
作は、消去はＦＮトンネリングによりフローティングゲ
ート中の電子をソース側から引き抜くことにより、デー
タの書き込みをＦＮトンネリングによりソース側からフ
ローティングゲート中に電子を注入することにより行わ
れ、その動作は、上述したＤＩＮＯＲ型フラッシュメモ
リおよびＡＮＤ型フラッシュメモリと逆になっている。
したがって、ＡＣＥＥ型フラッシュメモリの場合には、
ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシ
ュメモリの場合のようなバンド間トンネル電流の問題は
まったく生じない。つまり、ＡＣＥＥ型フラッシュの場
合においても、消去時にソース−基板間にバンド間トン
ネル電流が流れるが、消去動作の場合は書き込み動作の
場合と違ってデータの「１」，「０」を制御する必要が
ないために、消去時に印加するソース電圧は昇圧電圧を
用いる必要がなく電源電圧ＶCCが印加される。
【００１８】しかしながら、ＡＣＥＥセルは、電子の注
入・引き抜きをＦＬＯＴＯＸセルのように、ソース拡散
層の部分領域に設けられたトンネル窓を介して行った
り、ドレイン側のチャンネル部にコントロールゲートに
よる選択トランジスタ部を設けることにより過剰消去セ
ルを救済する等、完全な１トランジスタメモリタイプの
コンセプトに基づいていない。したがって、ＡＣＥＥセ
ルは、セル面積が大きくなり、大容量のフラッシュメモ
リに適していない。
入・引き抜きをＦＬＯＴＯＸセルのように、ソース拡散
層の部分領域に設けられたトンネル窓を介して行った
り、ドレイン側のチャンネル部にコントロールゲートに
よる選択トランジスタ部を設けることにより過剰消去セ
ルを救済する等、完全な１トランジスタメモリタイプの
コンセプトに基づいていない。したがって、ＡＣＥＥセ
ルは、セル面積が大きくなり、大容量のフラッシュメモ
リに適していない。
【００１９】
【発明が解決しようとする課題】上述したように、ＤＩ
ＮＯＲ型、ＡＮＤ型、およびＡＣＥＥ型のフラッシュメ
モリは、データの書き込み／消去をともにＦＮトンネリ
ングにより行われるが、上述した各問題がある。すなわ
ち、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラ
ッシュメモリの場合には、データ書き込み時にドレイン
−基板間に流れるバンド間トンネル電流のために、単一
電源で動作させることが困難である。
ＮＯＲ型、ＡＮＤ型、およびＡＣＥＥ型のフラッシュメ
モリは、データの書き込み／消去をともにＦＮトンネリ
ングにより行われるが、上述した各問題がある。すなわ
ち、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラ
ッシュメモリの場合には、データ書き込み時にドレイン
−基板間に流れるバンド間トンネル電流のために、単一
電源で動作させることが困難である。
【００２０】また、ＡＣＥＥ型フラッシュメモリの場合
には、完全な１トランジスタメモリタイプのコンセプト
に基づいていないために、セル面積が大きくなり、大容
量のフラッシュメモリに適していない。
には、完全な１トランジスタメモリタイプのコンセプト
に基づいていないために、セル面積が大きくなり、大容
量のフラッシュメモリに適していない。
【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、単一電源で動作可能で、しかも
完全な１トランジスタメモリタイプのセル面積の小さい
半導体不揮発性記憶装置を提供することにある。
のであり、その目的は、単一電源で動作可能で、しかも
完全な１トランジスタメモリタイプのセル面積の小さい
半導体不揮発性記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ビット線、ソース線とも主配線と副配
線とに階層化され、それぞれ主配線と副配線とが動作に
応じて選択的に接続され、かつ副ソース線と副ビット線
間にメモリセルが並列接続された半導体不揮発性記憶装
置であって、データの書き込みは、ＦＮトンネリングに
より、チャンネル全面から電荷蓄積層中に電子を注入す
ることにより行い、消去はＦＮトンネリングによりドレ
イン側から電荷蓄積層中の電子を引き抜くことにより行
う。
め、本発明では、ビット線、ソース線とも主配線と副配
線とに階層化され、それぞれ主配線と副配線とが動作に
応じて選択的に接続され、かつ副ソース線と副ビット線
間にメモリセルが並列接続された半導体不揮発性記憶装
置であって、データの書き込みは、ＦＮトンネリングに
より、チャンネル全面から電荷蓄積層中に電子を注入す
ることにより行い、消去はＦＮトンネリングによりドレ
イン側から電荷蓄積層中の電子を引き抜くことにより行
う。
【００２３】また、本発明の半導体不揮発性記憶装置で
は、上記書き込み時は、選択されたワード線が第１の正
電圧に設定され、非選択のワード線が当該第１の正電圧
より低い第２の正電圧に設定され、消去時は、選択され
たワード線が負電圧に設定され、全ビット線が正電圧に
設定される。また、本発明の半導体不揮発性記憶装置で
は、上記書き込み時は、選択されたワード線が第１の正
電圧に設定され、非選択のワード線が当該第１の正電圧
より低い第２の正電圧に設定され、上記消去時は、ワー
ド線セクタを単位として、各ワード線が負電圧、全ビッ
ト線が正電圧に設定され、かつ消去パルスが複数の消去
パルスに分割され、消去の終了したセルのビット線パル
スがプラス電圧から基準電位に切り換えられて、ビット
毎ベリファイ消去動作が行われる。
は、上記書き込み時は、選択されたワード線が第１の正
電圧に設定され、非選択のワード線が当該第１の正電圧
より低い第２の正電圧に設定され、消去時は、選択され
たワード線が負電圧に設定され、全ビット線が正電圧に
設定される。また、本発明の半導体不揮発性記憶装置で
は、上記書き込み時は、選択されたワード線が第１の正
電圧に設定され、非選択のワード線が当該第１の正電圧
より低い第２の正電圧に設定され、上記消去時は、ワー
ド線セクタを単位として、各ワード線が負電圧、全ビッ
ト線が正電圧に設定され、かつ消去パルスが複数の消去
パルスに分割され、消去の終了したセルのビット線パル
スがプラス電圧から基準電位に切り換えられて、ビット
毎ベリファイ消去動作が行われる。
【００２４】また、本発明の半導体不揮発性記憶装置で
は、データの書き込みは、ＦＮトンネリングによりチャ
ンネル全面から電荷蓄積層中に電子を注入することによ
り行い、消去はＦＮトンネリングによりチャンネル全面
から電荷蓄積層中の電子を引き抜くことにより行う。こ
の場合、上記書き込み時は、選択されたワード線が第１
の正電圧に設定され、非選択のワード線が当該第１の正
電圧より低い第２の正電圧に設定され、上記消去時は、
全ワード線が負電圧に設定され、全ビット線が基準電位
に設定される。
は、データの書き込みは、ＦＮトンネリングによりチャ
ンネル全面から電荷蓄積層中に電子を注入することによ
り行い、消去はＦＮトンネリングによりチャンネル全面
から電荷蓄積層中の電子を引き抜くことにより行う。こ
の場合、上記書き込み時は、選択されたワード線が第１
の正電圧に設定され、非選択のワード線が当該第１の正
電圧より低い第２の正電圧に設定され、上記消去時は、
全ワード線が負電圧に設定され、全ビット線が基準電位
に設定される。
【００２５】また、本発明では、電荷蓄積層を備えたメ
モリセルを複数有する半導体不揮発性装置であって、メ
モリセルが消去ブロック単位毎に分割され、各分割ブロ
ックに対応して設けられた複数のカラムデコーダを有
し、少なくとも消去および書き込み動作をカラムデコー
ダ単位で行う。
モリセルを複数有する半導体不揮発性装置であって、メ
モリセルが消去ブロック単位毎に分割され、各分割ブロ
ックに対応して設けられた複数のカラムデコーダを有
し、少なくとも消去および書き込み動作をカラムデコー
ダ単位で行う。
【００２６】
【作用】本発明の半導体不揮発性記憶装置によれば、ビ
ット線、ソース線とも主配線と副配線とに階層化され、
それぞれ主配線と副配線とが動作に応じて選択的に接続
され、かつ副ソース線と副ビット線間にメモリセルが並
列接続された構成において、データの書き込み動作がＦ
Ｎトンネリングによる電子注入により行われ、消去動作
がＦＮトンネリングによる電子引き抜きによって行われ
る。その結果、データ書き込み時にバンド間トンネル電
流が流れないため、単一電源で動作可能な半導体不揮発
性記憶装置が実現される。また、本半導体不揮発性記憶
装置は、いわゆるコンタクトレスＮＯＲ型メモリアレイ
構造を有する完全な１トランジスタメモリタイプのフラ
ッシュメモリであり、大容量フラッシュメモリに適して
いる。
ット線、ソース線とも主配線と副配線とに階層化され、
それぞれ主配線と副配線とが動作に応じて選択的に接続
され、かつ副ソース線と副ビット線間にメモリセルが並
列接続された構成において、データの書き込み動作がＦ
Ｎトンネリングによる電子注入により行われ、消去動作
がＦＮトンネリングによる電子引き抜きによって行われ
る。その結果、データ書き込み時にバンド間トンネル電
流が流れないため、単一電源で動作可能な半導体不揮発
性記憶装置が実現される。また、本半導体不揮発性記憶
装置は、いわゆるコンタクトレスＮＯＲ型メモリアレイ
構造を有する完全な１トランジスタメモリタイプのフラ
ッシュメモリであり、大容量フラッシュメモリに適して
いる。
【００２７】さらに、本発明の半導体不揮発性装置は、
その消去動作において、ビット毎ベリファイ消去動作を
行うために、消去時のしきい値電圧分布のバラツキが狭
い。その結果、ドレイン側に選択ゲートを設ける必要が
ない完全な１トランジスタメモリタイプの半導体不揮発
性記憶装置を実現できるだけでなく、今後の電源電圧の
低電圧化に対しても充分に読み出しマージンが確保され
る。
その消去動作において、ビット毎ベリファイ消去動作を
行うために、消去時のしきい値電圧分布のバラツキが狭
い。その結果、ドレイン側に選択ゲートを設ける必要が
ない完全な１トランジスタメモリタイプの半導体不揮発
性記憶装置を実現できるだけでなく、今後の電源電圧の
低電圧化に対しても充分に読み出しマージンが確保され
る。
【００２８】また、本発明の半導体不揮発性装置によれ
ば、消去および書き込み動作がカラムデコーダ単位で行
われる。その結果、ＮＯＲ型の半導体不揮発性記憶装置
において、新たな配線層を増やすことなく、ドレインデ
ィスターブ耐性の向上を図れるメモリセル構造が実現さ
れる。
ば、消去および書き込み動作がカラムデコーダ単位で行
われる。その結果、ＮＯＲ型の半導体不揮発性記憶装置
において、新たな配線層を増やすことなく、ドレインデ
ィスターブ耐性の向上を図れるメモリセル構造が実現さ
れる。
【００２９】
【実施例】図１は、本発明に係るフラッシュメモリのメ
モリアレイ構成を示す図である。図１のメモリアレイに
おいて、ＷＬ１〜ＷＬ３２はワード線、ＳＬ１〜ＳＬ２
は選択ゲート線、Ｍ−ＤＢＬN-1 ，Ｍ−ＤＢＬN ，Ｍ−
ＤＢＬN+1 は主ビット線、Ｓ−ＤＢＬは副ビット線、Ｓ
ＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、ＭＴ１
N-1 〜ＭＴ３２N-1 ，ＭＴ１N 〜ＭＴ３２N ，ＭＴ１N+
1 〜ＭＴ３２N+1はメモリセルトランジスタ、ＳＴ１N-1
，ＳＴ１N ，ＳＴ１N+1 、ＳＴ２N-1 ，ＳＴ２N ，Ｓ
Ｔ２N+1 は選択トランジスタをそれぞれ示している。
モリアレイ構成を示す図である。図１のメモリアレイに
おいて、ＷＬ１〜ＷＬ３２はワード線、ＳＬ１〜ＳＬ２
は選択ゲート線、Ｍ−ＤＢＬN-1 ，Ｍ−ＤＢＬN ，Ｍ−
ＤＢＬN+1 は主ビット線、Ｓ−ＤＢＬは副ビット線、Ｓ
ＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、ＭＴ１
N-1 〜ＭＴ３２N-1 ，ＭＴ１N 〜ＭＴ３２N ，ＭＴ１N+
1 〜ＭＴ３２N+1はメモリセルトランジスタ、ＳＴ１N-1
，ＳＴ１N ，ＳＴ１N+1 、ＳＴ２N-1 ，ＳＴ２N ，Ｓ
Ｔ２N+1 は選択トランジスタをそれぞれ示している。
【００３０】このメモリアレイ構成自体は、図１９のＡ
ＮＤ型メモリアレイ構成と同じである。つまり、ビット
線、ソース線とも主配線と副配線とに階層化され、それ
ぞれ主配線と副配線との間に選択トランジスタが配置さ
れ、副ソース線と副ビット線間にメモリセルトランジス
タが並列に配置された、いわゆるコンタクトレスＮＯＲ
型メモリアレイ構造を有している。しかし、図２および
図３に示すように、消去、書き込み、並びに読み出し時
の各配線に対するバイアス条件が、図２０に示す従来の
ＡＮＤ型メモリアレイのバイアス条件と異なる。以下
に、本発明に係るフラッシュメモリの構造、消去、書き
込み、および読み出し時の各配線に対するバイアス条
件、並びに動作について、図面に関連づけて順を追って
説明する。
ＮＤ型メモリアレイ構成と同じである。つまり、ビット
線、ソース線とも主配線と副配線とに階層化され、それ
ぞれ主配線と副配線との間に選択トランジスタが配置さ
れ、副ソース線と副ビット線間にメモリセルトランジス
タが並列に配置された、いわゆるコンタクトレスＮＯＲ
型メモリアレイ構造を有している。しかし、図２および
図３に示すように、消去、書き込み、並びに読み出し時
の各配線に対するバイアス条件が、図２０に示す従来の
ＡＮＤ型メモリアレイのバイアス条件と異なる。以下
に、本発明に係るフラッシュメモリの構造、消去、書き
込み、および読み出し時の各配線に対するバイアス条
件、並びに動作について、図面に関連づけて順を追って
説明する。
【００３１】図４は図１のメモリアレイの平面パターン
レイアウト図で、図５は図４中のＡ−Ａ線矢視方向にお
ける断面図、図６は図４のＢ−Ｂ線矢視方向における断
面図である。図において、１は半導体基板、２は第１Ｌ
ＯＣＯＳ、３はＮ+ 埋め込み拡散層、４は第２ＬＯＣＯ
Ｓ、５はトンネル酸化膜、６はフローティングゲート用
ポリシリコン層、７はＯＮＯ積層絶縁膜、８はコントロ
ールゲート用ポリシリコン層、９は絶縁膜、１０はアル
ミニウム（Ａｌ）配線、ＣＮＴはコンタクトホールをそ
れぞれ示している。
レイアウト図で、図５は図４中のＡ−Ａ線矢視方向にお
ける断面図、図６は図４のＢ−Ｂ線矢視方向における断
面図である。図において、１は半導体基板、２は第１Ｌ
ＯＣＯＳ、３はＮ+ 埋め込み拡散層、４は第２ＬＯＣＯ
Ｓ、５はトンネル酸化膜、６はフローティングゲート用
ポリシリコン層、７はＯＮＯ積層絶縁膜、８はコントロ
ールゲート用ポリシリコン層、９は絶縁膜、１０はアル
ミニウム（Ａｌ）配線、ＣＮＴはコンタクトホールをそ
れぞれ示している。
【００３２】図４〜図６に示すように、副ビット線Ｓ−
ＤＢＬおよび副ソース線Ｓ−ＳＢＬが、第２ＬＯＣＯＳ
酸化膜４の下部に形成された埋め込み拡散層３により構
成される、いわゆるコンタクトレスＮＯＲ型メモリアレ
イ構造をなしている。
ＤＢＬおよび副ソース線Ｓ−ＳＢＬが、第２ＬＯＣＯＳ
酸化膜４の下部に形成された埋め込み拡散層３により構
成される、いわゆるコンタクトレスＮＯＲ型メモリアレ
イ構造をなしている。
【００３３】次に、Ａ−Ａ線断面から眺めた場合の製造
方法の一例を、図７および図８を参照しながら説明す
る。まず、図７（ａ）に示すように、半導体基板１に対
して、素子分離のためのＬＯＣＯＳ酸化を行い、第１Ｌ
ＯＣＯＳ２を形成する。次に、図７（ｂ）に示すよう
に、厚さ１０ｎｍ程度のパッド酸化膜１１を形成し、さ
らに３０ｎｍ程度のＳｉ3 Ｎ4 膜１２をデポ後、埋め込
み拡散層形成のためのエッチングを行う。そして、図７
（ｃ）に示すように、レジスト膜１３を所望の領域に形
成した状態で、Ａｓ+ イオンを１Ｅ１４〜１Ｅ１６程度
イオン注入し、ソース・ドレイン拡散層３ａを形成す
る。
方法の一例を、図７および図８を参照しながら説明す
る。まず、図７（ａ）に示すように、半導体基板１に対
して、素子分離のためのＬＯＣＯＳ酸化を行い、第１Ｌ
ＯＣＯＳ２を形成する。次に、図７（ｂ）に示すよう
に、厚さ１０ｎｍ程度のパッド酸化膜１１を形成し、さ
らに３０ｎｍ程度のＳｉ3 Ｎ4 膜１２をデポ後、埋め込
み拡散層形成のためのエッチングを行う。そして、図７
（ｃ）に示すように、レジスト膜１３を所望の領域に形
成した状態で、Ａｓ+ イオンを１Ｅ１４〜１Ｅ１６程度
イオン注入し、ソース・ドレイン拡散層３ａを形成す
る。
【００３４】次に、図７（ｄ）に示すように、レジスト
膜１３を剥離後、第２ＬＯＣＯＳ酸化を行い、ソース・
ドレイン拡散層３ａ上に膜厚１００ｎｍ程度の第２ＬＯ
ＣＯＳ４を形成し、埋め込みソース・ドレイン拡散層３
を構成する。そして、第２ＬＯＣＯＳ酸化後、Ｓｉ3 Ｎ
4 膜１２、パッド酸化膜１１を除去する。
膜１３を剥離後、第２ＬＯＣＯＳ酸化を行い、ソース・
ドレイン拡散層３ａ上に膜厚１００ｎｍ程度の第２ＬＯ
ＣＯＳ４を形成し、埋め込みソース・ドレイン拡散層３
を構成する。そして、第２ＬＯＣＯＳ酸化後、Ｓｉ3 Ｎ
4 膜１２、パッド酸化膜１１を除去する。
【００３５】次に、図７（ｅ）に示すように、トンネル
酸化膜５を１０ｎｍ程度の膜厚に形成する。続いて、図
７（ｆ）に示すように、Ｎ+ ドープポリシリコンよりな
るフローティングゲート用ポリシリコン層６を１００ｎ
ｍ程度の膜厚にデポ後、エッチング加工する。
酸化膜５を１０ｎｍ程度の膜厚に形成する。続いて、図
７（ｆ）に示すように、Ｎ+ ドープポリシリコンよりな
るフローティングゲート用ポリシリコン層６を１００ｎ
ｍ程度の膜厚にデポ後、エッチング加工する。
【００３６】次いで、図８（ｇ）に示すように、層間の
ＯＮＯ積層絶縁膜７を形成後、コントロールゲート用ポ
リシリコン層８をデポする。このＯＮＯ積層絶縁膜７
は、たとえば、次のように形成される。まず、フローテ
ィングゲート用ポリシリコン層６の熱酸化膜を１４ｎｍ
の厚さに形成後、厚さ１１ｎｍ程度のＳｉ3 Ｎ4 膜をＣ
ＶＤ法にて形成し、最後にＳｉ3 Ｎ4 膜上に熱酸化によ
り厚さ２ｎｍ程度の熱酸化膜を形成する。このようにし
て形成されるＯＮＯ積層酸化膜７の膜厚は、ＳｉＯ2 換
算で２２ｎｍ程度である。また、コントロールゲート用
ポリシリコン層８は、１００ｎｍ程度のＮ+ ドープポリ
シリコンと１００ｎｍ程度のタングステンシリサイド膜
よりなるポリサイド構造である。
ＯＮＯ積層絶縁膜７を形成後、コントロールゲート用ポ
リシリコン層８をデポする。このＯＮＯ積層絶縁膜７
は、たとえば、次のように形成される。まず、フローテ
ィングゲート用ポリシリコン層６の熱酸化膜を１４ｎｍ
の厚さに形成後、厚さ１１ｎｍ程度のＳｉ3 Ｎ4 膜をＣ
ＶＤ法にて形成し、最後にＳｉ3 Ｎ4 膜上に熱酸化によ
り厚さ２ｎｍ程度の熱酸化膜を形成する。このようにし
て形成されるＯＮＯ積層酸化膜７の膜厚は、ＳｉＯ2 換
算で２２ｎｍ程度である。また、コントロールゲート用
ポリシリコン層８は、１００ｎｍ程度のＮ+ ドープポリ
シリコンと１００ｎｍ程度のタングステンシリサイド膜
よりなるポリサイド構造である。
【００３７】次に、図８（ｈ）に示すように、コントロ
ールゲート用ポリシリコン層８、ＯＮＯ積層絶縁膜７、
およびフローティングゲート用ポリシリコン層６をセル
ファラインでエッチング加工する。そして、コントロー
ルゲート用ポリシリコン層８上に絶縁膜９を形成した
後、通常のＣＭＯＳプロセスと同様、図８（ｉ）に示す
ように、主ビット線Ｍ−ＤＢＬN-1 、Ｍ−ＤＢＬN 、Ｍ
−ＤＢＬN+1 としてのＡｌ配線１０を形成する。
ールゲート用ポリシリコン層８、ＯＮＯ積層絶縁膜７、
およびフローティングゲート用ポリシリコン層６をセル
ファラインでエッチング加工する。そして、コントロー
ルゲート用ポリシリコン層８上に絶縁膜９を形成した
後、通常のＣＭＯＳプロセスと同様、図８（ｉ）に示す
ように、主ビット線Ｍ−ＤＢＬN-1 、Ｍ−ＤＢＬN 、Ｍ
−ＤＢＬN+1 としてのＡｌ配線１０を形成する。
【００３８】次に、本発明に係るフラッシュメモリの消
去、書き込み、読み出しの各種動作について、図９〜図
１３を参照しながら説明する。
去、書き込み、読み出しの各種動作について、図９〜図
１３を参照しながら説明する。
【００３９】図９は、本発明に係るフラッシュメモリに
おける消去動作の第１の実施例によるバイアス条件を示
す図である。この第１の実施例による消去動作は、ＦＮ
トンネリングによりドレイン側からフローティングゲー
ト中の電子を引き抜くことにより行われる。つまり、選
択するワード線、たとえば図７に示すように、ワードＷ
Ｌ２に−１４Ｖ、全主ビット線Ｍ−ＤＢＬN-1 ，Ｍ−Ｄ
ＢＬN ，Ｍ−ＤＢＬN+1 に３．３Ｖ（電源電圧ＶCC）、
選択ゲート線ＳＬ１，ＳＬ２に５Ｖを印加することによ
り行われる。このとき、他のワード線ＷＬ１，ＷＬ〜Ｗ
Ｌ３２および共通ソース線ＳＢＬには０Ｖを印加する。
おける消去動作の第１の実施例によるバイアス条件を示
す図である。この第１の実施例による消去動作は、ＦＮ
トンネリングによりドレイン側からフローティングゲー
ト中の電子を引き抜くことにより行われる。つまり、選
択するワード線、たとえば図７に示すように、ワードＷ
Ｌ２に−１４Ｖ、全主ビット線Ｍ−ＤＢＬN-1 ，Ｍ−Ｄ
ＢＬN ，Ｍ−ＤＢＬN+1 に３．３Ｖ（電源電圧ＶCC）、
選択ゲート線ＳＬ１，ＳＬ２に５Ｖを印加することによ
り行われる。このとき、他のワード線ＷＬ１，ＷＬ〜Ｗ
Ｌ３２および共通ソース線ＳＢＬには０Ｖを印加する。
【００４０】この図７に示す消去時においても、ドレイ
ン−基板間にバンド間トンネル電流が流れる。しかしな
がら、ＤＩＮＯＲ型およびＡＮＤ型フラッシュメモリの
データ書き込み動作と違って、この場合、ビット線電圧
によりデータの「１」、「０」を制御する必要がないた
め、印加するビット線電圧は電源電圧ＶCCでよいことか
ら、バンド間トンネル電流は問題にならない。
ン−基板間にバンド間トンネル電流が流れる。しかしな
がら、ＤＩＮＯＲ型およびＡＮＤ型フラッシュメモリの
データ書き込み動作と違って、この場合、ビット線電圧
によりデータの「１」、「０」を制御する必要がないた
め、印加するビット線電圧は電源電圧ＶCCでよいことか
ら、バンド間トンネル電流は問題にならない。
【００４１】また、消去ブロックの単位として、ワード
線セクタを単位とする場合と、同じ副ビット線に連なる
３２ワード線を単位とする場合が考えられるが、前者の
場合、データ書き込み時のディスターブが厳しくなるた
め、後者の方が適当である。この場合、消去動作は、ワ
ード線セクタを単位として、ＷＬ１〜ＷＬ３２と順々に
消去を行っていけばよい。また、図７の消去動作におい
て、各ビット線電圧を３．３Ｖ→０Ｖと制御することに
より、ビット毎ベリファイ消去動作が可能となり、消去
時のしきい値電圧ＶTH分布の広がりを狭く抑えることが
可能となる。
線セクタを単位とする場合と、同じ副ビット線に連なる
３２ワード線を単位とする場合が考えられるが、前者の
場合、データ書き込み時のディスターブが厳しくなるた
め、後者の方が適当である。この場合、消去動作は、ワ
ード線セクタを単位として、ＷＬ１〜ＷＬ３２と順々に
消去を行っていけばよい。また、図７の消去動作におい
て、各ビット線電圧を３．３Ｖ→０Ｖと制御することに
より、ビット毎ベリファイ消去動作が可能となり、消去
時のしきい値電圧ＶTH分布の広がりを狭く抑えることが
可能となる。
【００４２】このビット毎ベリファイ消去動作は、消去
パルスを複数の消去パルスに分割して、次のように行
う。まず、全ビット線の図示しない読み出し／書き込み
用ラッチをセットすることにより、消去時に全ビット線
に電源電圧ＶCC（３．３Ｖ）が印加されるように設定す
る。次に、各消去パルス印加後、ワード線にベリファイ
電圧を印加するベリファイ読み出し動作により、消去が
終了したビット線メモリセルの読み出し／書き込み用ラ
ッチをリセットすることにより、消去時にビット線電圧
が０Ｖになるように設定する。そして、全ビット線の読
み出し／書き込み用ラッチがリセットされることで、消
去動作を終了する。
パルスを複数の消去パルスに分割して、次のように行
う。まず、全ビット線の図示しない読み出し／書き込み
用ラッチをセットすることにより、消去時に全ビット線
に電源電圧ＶCC（３．３Ｖ）が印加されるように設定す
る。次に、各消去パルス印加後、ワード線にベリファイ
電圧を印加するベリファイ読み出し動作により、消去が
終了したビット線メモリセルの読み出し／書き込み用ラ
ッチをリセットすることにより、消去時にビット線電圧
が０Ｖになるように設定する。そして、全ビット線の読
み出し／書き込み用ラッチがリセットされることで、消
去動作を終了する。
【００４３】図１０は、本発明に係るフラッシュメモリ
における消去動作の第２の実施例によるバイアス条件を
示す図である。第２の実施例においては、消去動作は、
ＦＮトンネリングによりチャンネル全面からフローティ
ングゲート中の電子を引き抜くことにより行われる。た
とえば、図１０の例においては、ワード線ＷＬ１〜ＷＬ
３２に−１８Ｖを印加することによりブロック消去が行
われる。ただし、図１０の第２の実施例の場合において
は、図９の第１の実施例の場合と異なり、ビット毎ベリ
ファイ消去動作を行うことが不可能であり、消去後のし
きい値電圧ＶTH分布のバラツキ抑制という観点からは、
第１の実施例と比べて不利になる。
における消去動作の第２の実施例によるバイアス条件を
示す図である。第２の実施例においては、消去動作は、
ＦＮトンネリングによりチャンネル全面からフローティ
ングゲート中の電子を引き抜くことにより行われる。た
とえば、図１０の例においては、ワード線ＷＬ１〜ＷＬ
３２に−１８Ｖを印加することによりブロック消去が行
われる。ただし、図１０の第２の実施例の場合において
は、図９の第１の実施例の場合と異なり、ビット毎ベリ
ファイ消去動作を行うことが不可能であり、消去後のし
きい値電圧ＶTH分布のバラツキ抑制という観点からは、
第１の実施例と比べて不利になる。
【００４４】次に、書き込み動作について説明する。図
１１は、本発明に係るフラッシュメモリにおけるデータ
書き込み動作の一実施例におけるバイアス条件を示す図
である。本例では、データの書き込み動作は、ＦＮトン
ネリングによりチャンネル全面からフローティングゲー
ト中に電子を注入することにより行われる。たとえば、
図１１の例においては、選択するワード線ＷＬ２および
選択ゲート線ＳＬ１に２２Ｖを印加し、「１」データ書
き込みセルＭＴ２N が接続された主ビット線Ｍ−ＤＢＬ
N に０Ｖ、「０」データ書き込みセルＭＴ２N-1 、ＭＴ
２N+1 が接続された主ビット線Ｍ−ＤＢＬN-1 、Ｍ−Ｄ
ＢＬN+1 に中間電位１１Ｖを印加することにより、ワー
ド線セクタを単位として、全ビット並列的にデータ書き
込みが行われる。このとき選択ゲート線ＳＬ２および共
通ソース線ＳＢＬは０Ｖに保持される。その結果、
「１」データ書き込みセルにのみフローティングゲート
中に電子が注入され、メモリセルのＶTHが５Ｖ以上にな
る。
１１は、本発明に係るフラッシュメモリにおけるデータ
書き込み動作の一実施例におけるバイアス条件を示す図
である。本例では、データの書き込み動作は、ＦＮトン
ネリングによりチャンネル全面からフローティングゲー
ト中に電子を注入することにより行われる。たとえば、
図１１の例においては、選択するワード線ＷＬ２および
選択ゲート線ＳＬ１に２２Ｖを印加し、「１」データ書
き込みセルＭＴ２N が接続された主ビット線Ｍ−ＤＢＬ
N に０Ｖ、「０」データ書き込みセルＭＴ２N-1 、ＭＴ
２N+1 が接続された主ビット線Ｍ−ＤＢＬN-1 、Ｍ−Ｄ
ＢＬN+1 に中間電位１１Ｖを印加することにより、ワー
ド線セクタを単位として、全ビット並列的にデータ書き
込みが行われる。このとき選択ゲート線ＳＬ２および共
通ソース線ＳＢＬは０Ｖに保持される。その結果、
「１」データ書き込みセルにのみフローティングゲート
中に電子が注入され、メモリセルのＶTHが５Ｖ以上にな
る。
【００４５】また、図１１の書き込み動作において、各
副ソース線Ｓ−ＳＢＬは、それぞれの各副ビット線Ｓ−
ＤＢＬと同電位になるが、ソース側の選択ゲート線ＳＬ
２が０Ｖになって共通ソース線ＳＢＬと切り離されてい
るため、隣合う副ソース線間の短絡が防止される。
副ソース線Ｓ−ＳＢＬは、それぞれの各副ビット線Ｓ−
ＤＢＬと同電位になるが、ソース側の選択ゲート線ＳＬ
２が０Ｖになって共通ソース線ＳＢＬと切り離されてい
るため、隣合う副ソース線間の短絡が防止される。
【００４６】次に、読み出し動作について説明する。図
１２および図１３は、本発明に係るフラッシュメモリに
おける読み出し動作の実施例のバイアス条件を示す図で
ある。具体的には、図１２はランダムアクセスモードに
おける読み出し動作時のバイアス条件を示し、図１３は
ワード線を単位としたページモードでの読み出し動作時
のバイアス条件を示している。
１２および図１３は、本発明に係るフラッシュメモリに
おける読み出し動作の実施例のバイアス条件を示す図で
ある。具体的には、図１２はランダムアクセスモードに
おける読み出し動作時のバイアス条件を示し、図１３は
ワード線を単位としたページモードでの読み出し動作時
のバイアス条件を示している。
【００４７】図１２のランダムモードでは、選択するメ
モリセル、たとえばメモリセルＭＴ２N が接続されたワ
ード線ＷＬ２に３．３Ｖ、主ビット線Ｍ−ＤＢＬN に２
Ｖを印加し、選択ゲート線ＳＬ１，ＳＬ２に３．３Ｖを
印加する。このとき、非選択のワード線ＷＬ１，ＷＬ３
〜ＷＬ３２、主ビット線Ｍ−ＤＢＬN-1 ，Ｍ−ＤＢＬN+
1 、並びに共通ソース線ＳＢＬは０Ｖに保持される。そ
の結果、読み出しセルがオンしている場合にデータ
「０」、オフしている場合にデータ「１」と、図示しな
い制御系により判断される。
モリセル、たとえばメモリセルＭＴ２N が接続されたワ
ード線ＷＬ２に３．３Ｖ、主ビット線Ｍ−ＤＢＬN に２
Ｖを印加し、選択ゲート線ＳＬ１，ＳＬ２に３．３Ｖを
印加する。このとき、非選択のワード線ＷＬ１，ＷＬ３
〜ＷＬ３２、主ビット線Ｍ−ＤＢＬN-1 ，Ｍ−ＤＢＬN+
1 、並びに共通ソース線ＳＢＬは０Ｖに保持される。そ
の結果、読み出しセルがオンしている場合にデータ
「０」、オフしている場合にデータ「１」と、図示しな
い制御系により判断される。
【００４８】また、図１３のページモードでは、選択す
るワード線ＷＬ２に３．３Ｖ、全主ビット線Ｍ−ＤＢＬ
N-1 ，Ｍ−ＤＢＬN ，Ｍ−ＤＢＬN+1 に２Ｖを印加す
る。その結果、選択するワード線ＷＬ２上のメモリセル
のＭＴ２N-1 ，ＭＴ２N ，ＭＴ２N+1 のデータ内容が、
それぞれのビット線毎の図示しない読み出し／書き込み
用ラッチに読み込まれる。
るワード線ＷＬ２に３．３Ｖ、全主ビット線Ｍ−ＤＢＬ
N-1 ，Ｍ−ＤＢＬN ，Ｍ−ＤＢＬN+1 に２Ｖを印加す
る。その結果、選択するワード線ＷＬ２上のメモリセル
のＭＴ２N-1 ，ＭＴ２N ，ＭＴ２N+1 のデータ内容が、
それぞれのビット線毎の図示しない読み出し／書き込み
用ラッチに読み込まれる。
【００４９】以上の消去、書き込み、読み出しの各動作
時のバイアス条件を図表にまとめたものが図２および図
３であり、図２が消去動作が図９の第１の実施例の場合
であり、図３が消去動作が図１０の第２の実施例の場合
である。
時のバイアス条件を図表にまとめたものが図２および図
３であり、図２が消去動作が図９の第１の実施例の場合
であり、図３が消去動作が図１０の第２の実施例の場合
である。
【００５０】以上説明したように、本実施例によれば、
ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシ
ュメモリにおいて問題となるバンド間トンネル電流の問
題を回避でき、しかもＦＬＯＴＯＸ型ＥＥＰＲＯＭおよ
びＡＣＥＥ型フラッシュメモリのようにセル面積を大き
くしない完全な１トランジスタメモリタイプのＦＮ／Ｆ
Ｎ式ＮＯＲ型フラッシュメモリを実現することができ
る。よって、単一電源で動作可能な大容量ＮＯＲ型フラ
ッシュメモリが実現できる。
ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシ
ュメモリにおいて問題となるバンド間トンネル電流の問
題を回避でき、しかもＦＬＯＴＯＸ型ＥＥＰＲＯＭおよ
びＡＣＥＥ型フラッシュメモリのようにセル面積を大き
くしない完全な１トランジスタメモリタイプのＦＮ／Ｆ
Ｎ式ＮＯＲ型フラッシュメモリを実現することができ
る。よって、単一電源で動作可能な大容量ＮＯＲ型フラ
ッシュメモリが実現できる。
【００５１】図１４は、本発明に係るフラッシュメモリ
回路の他の実施例を示すブロック構成図である。図１４
において、ＣＬＤはカラムデコーダ、ＲＯＤはロウデコ
ーダ、ＭＢＬはメモリセルブロックをそれぞれ示してい
る。
回路の他の実施例を示すブロック構成図である。図１４
において、ＣＬＤはカラムデコーダ、ＲＯＤはロウデコ
ーダ、ＭＢＬはメモリセルブロックをそれぞれ示してい
る。
【００５２】本実施例は、図１４に示すように、メモリ
セルを消去ブロック単位毎に分割し、そのブロックＭＢ
Ｌ毎にカラムデコーダＣＬＤを配置して、書き込みおよ
び消去をカラムデコーダＣＬＤ単位で行うことを特徴と
している。この構成において、一つのブロックＭＢＬ内
のメモリセルの構造は、たとえば通常のＮＯＲ型の構造
をしている。ここで、メモリセル内での１本のビット線
に連なるトランジスタの数は、ドレインディスターブに
対してのマージンが取れる範囲、たとえば数百ビット程
度に設定されている。
セルを消去ブロック単位毎に分割し、そのブロックＭＢ
Ｌ毎にカラムデコーダＣＬＤを配置して、書き込みおよ
び消去をカラムデコーダＣＬＤ単位で行うことを特徴と
している。この構成において、一つのブロックＭＢＬ内
のメモリセルの構造は、たとえば通常のＮＯＲ型の構造
をしている。ここで、メモリセル内での１本のビット線
に連なるトランジスタの数は、ドレインディスターブに
対してのマージンが取れる範囲、たとえば数百ビット程
度に設定されている。
【００５３】このような構成において、消去動作は、た
とえばセルのコントロールゲート、すなわちワード線に
＋２０Ｖ、ソース、ドレイン、すなわちビット線、およ
び基板に０Ｖを印加して、フローティングゲートに電子
を注入することで実現される。書き込み動作は、たとえ
ばセルのコントロールゲート（ワード線）に−１２Ｖ、
ドレイン（ビット線）に５Ｖを印加して、フローティン
グゲートより電子を引き抜くことで実現される。また、
同じコントロールゲート（ワード線）上に存在する、書
き込みを行いたくないセルは、ドレイン（ビット線）を
０Ｖに保持するため、フローティングゲートとドレイン
との間の電界が緩和され、フローティングゲートからの
電子の抜けが発生しなくなる。読み出し動作は、セルの
コントロールゲートに電源電圧ＶCC、ドレイン（ビット
線）に＋１Ｖ、ソースおよび基板に０Ｖを印加して、セ
ル電流が流れるか否かでデータの「１」，「０」を判断
する。
とえばセルのコントロールゲート、すなわちワード線に
＋２０Ｖ、ソース、ドレイン、すなわちビット線、およ
び基板に０Ｖを印加して、フローティングゲートに電子
を注入することで実現される。書き込み動作は、たとえ
ばセルのコントロールゲート（ワード線）に−１２Ｖ、
ドレイン（ビット線）に５Ｖを印加して、フローティン
グゲートより電子を引き抜くことで実現される。また、
同じコントロールゲート（ワード線）上に存在する、書
き込みを行いたくないセルは、ドレイン（ビット線）を
０Ｖに保持するため、フローティングゲートとドレイン
との間の電界が緩和され、フローティングゲートからの
電子の抜けが発生しなくなる。読み出し動作は、セルの
コントロールゲートに電源電圧ＶCC、ドレイン（ビット
線）に＋１Ｖ、ソースおよび基板に０Ｖを印加して、セ
ル電流が流れるか否かでデータの「１」，「０」を判断
する。
【００５４】このように本実施例では、フラッシュメモ
リセルおいて、そのオペレーションをカラムデコーダ単
位（ビット線方向）単位で行うことから、以下に示すよ
うな利点がある。すなわち、たとえば、フローティング
ゲートを持つＮＯＲ型のフラッシュメモリでは、そのビ
ット線に多数（数ｋビット）のメモリセルトランジスタ
が連なる構造をしている。このため、セルの書き込みを
行う際、ドレインディスターブが起こり、これが深刻な
問題となっていた。
リセルおいて、そのオペレーションをカラムデコーダ単
位（ビット線方向）単位で行うことから、以下に示すよ
うな利点がある。すなわち、たとえば、フローティング
ゲートを持つＮＯＲ型のフラッシュメモリでは、そのビ
ット線に多数（数ｋビット）のメモリセルトランジスタ
が連なる構造をしている。このため、セルの書き込みを
行う際、ドレインディスターブが起こり、これが深刻な
問題となっていた。
【００５５】このようなドレインディスターブに対する
回避策として、前述したビット線を分割するＤＩＮＯＲ
型のメモリセル構造がある。この構造では、メインの主
ビット線にサブの副ビット線が連なり、これらの間を選
択トランジスタで分割する構成を取っている。副ビット
線には数十ビットのメモリセルしか接続されていないた
め、ＮＯＲ型で問題となる書き込み時のドレインディス
ターブに対しては２桁程度マージンが広がることにな
る。
回避策として、前述したビット線を分割するＤＩＮＯＲ
型のメモリセル構造がある。この構造では、メインの主
ビット線にサブの副ビット線が連なり、これらの間を選
択トランジスタで分割する構成を取っている。副ビット
線には数十ビットのメモリセルしか接続されていないた
め、ＮＯＲ型で問題となる書き込み時のドレインディス
ターブに対しては２桁程度マージンが広がることにな
る。
【００５６】しかしながら、このＤＩＮＯＲ型フラッシ
ュメモリでは、ビット線を分割してサブのビット線を形
成するため、さらにもう一層の配線層が必要となる。こ
れに対して、本実施例の回路では、新たに配線層を増や
すことなく、メモリセルを形成できる。すなわち、新た
な配線層を増やすことなく、ドレインディスターブ耐性
の向上を図れるメモリセル構造を実現できる。また、こ
の構造はＣＨＥ書き込み方式にも適用が可能である。
ュメモリでは、ビット線を分割してサブのビット線を形
成するため、さらにもう一層の配線層が必要となる。こ
れに対して、本実施例の回路では、新たに配線層を増や
すことなく、メモリセルを形成できる。すなわち、新た
な配線層を増やすことなく、ドレインディスターブ耐性
の向上を図れるメモリセル構造を実現できる。また、こ
の構造はＣＨＥ書き込み方式にも適用が可能である。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
ＤＩＮＯＲ型半導体不揮発性記憶装置およびＡＮＤ型半
導体不揮発性記憶装置において問題となるバンド間トン
ネル電流の問題を回避でき、しかもＦＬＯＴＯＸ型ＥＥ
ＰＲＯＭおよびＡＣＥＥ型半導体不揮発性記憶装置のよ
うにセル面積が大きくならず、完全な１トランジスタメ
モリタイプのＦＮ／ＦＮトンネリング方式のＮＯＲ型半
導体不揮発性記憶装置を実現することができる。よっ
て、単一電源で動作可能な、大容量ＮＯＲ型半導体不揮
発性記憶装置を実現できる利点がある。
ＤＩＮＯＲ型半導体不揮発性記憶装置およびＡＮＤ型半
導体不揮発性記憶装置において問題となるバンド間トン
ネル電流の問題を回避でき、しかもＦＬＯＴＯＸ型ＥＥ
ＰＲＯＭおよびＡＣＥＥ型半導体不揮発性記憶装置のよ
うにセル面積が大きくならず、完全な１トランジスタメ
モリタイプのＦＮ／ＦＮトンネリング方式のＮＯＲ型半
導体不揮発性記憶装置を実現することができる。よっ
て、単一電源で動作可能な、大容量ＮＯＲ型半導体不揮
発性記憶装置を実現できる利点がある。
【００５８】また、ＮＯＲ型の半導体不揮発性記憶装置
において、新たな配線層を増やすことなく、ドレインデ
ィスターブ耐性の向上を図れるメモリセル構造を実現で
きる。
において、新たな配線層を増やすことなく、ドレインデ
ィスターブ耐性の向上を図れるメモリセル構造を実現で
きる。
【図１】本発明に係るフラッシュメモリのメモリアレイ
構成を示す図である。
構成を示す図である。
【図２】本発明に係るフラッシュメモリの第１の消去、
書き込み、読み出しの各動作時のバイアス条件を示す図
である。
書き込み、読み出しの各動作時のバイアス条件を示す図
である。
【図３】本発明に係るフラッシュメモリの第２の消去、
書き込み、読み出しの各動作時のバイアス条件を示す図
である。
書き込み、読み出しの各動作時のバイアス条件を示す図
である。
【図４】図１のメモリアレイの平面パターンレイアウト
を示す図である。
を示す図である。
【図５】図４のＡ−Ａ線矢視方向における断面図であ
る。
る。
【図６】図４のＢ−Ｂ線矢視方向における断面図であ
る。
る。
【図７】図４のフラッシュメモリの製造方法を説明する
ための工程図である。
ための工程図である。
【図８】図４のフラッシュメモリの製造方法を説明する
ための工程図である。
ための工程図である。
【図９】本発明に係るフラッシュメモリにおける消去動
作の第１の実施例によるバイアス条件を示す図である。
作の第１の実施例によるバイアス条件を示す図である。
【図１０】本発明に係るフラッシュメモリにおける消去
動作の第２の実施例によるバイアス条件を示す図であ
る。
動作の第２の実施例によるバイアス条件を示す図であ
る。
【図１１】本発明に係るフラッシュメモリにおける書き
込み動作のバイアス条件を示す図である。
込み動作のバイアス条件を示す図である。
【図１２】本発明に係るフラッシュメモリのランダムモ
ードにおける読み出し動作のバイアス条件を示す図であ
る。
ードにおける読み出し動作のバイアス条件を示す図であ
る。
【図１３】本発明に係るフラッシュメモリのページモー
ドにおける読み出し動作のバイアス条件を示す図であ
る。
ドにおける読み出し動作のバイアス条件を示す図であ
る。
【図１４】本発明に係るフラッシュメモリ回路の他の実
施例を示すブロック構成図である。
施例を示すブロック構成図である。
【図１５】主ビット線２本、副ビット線に連なるワード
線８本の２群から構成されるＤＩＮＯＲ型フラッシュの
メモリアレイ構成を示す図である。
線８本の２群から構成されるＤＩＮＯＲ型フラッシュの
メモリアレイ構成を示す図である。
【図１６】図１５に示すようなＤＩＮＯＲ型フラッシュ
メモリの消去、書き込み、並びに読み出し時のバイアス
条件を示す図である。
メモリの消去、書き込み、並びに読み出し時のバイアス
条件を示す図である。
【図１７】標準的な０．６μｍプロセスにより試作され
たＤＩＮＯＲ型フラッシュメモリのデバイスパラメータ
を用いてシミュレーションにより計算した書き込み動作
結果を示す図である。
たＤＩＮＯＲ型フラッシュメモリのデバイスパラメータ
を用いてシミュレーションにより計算した書き込み動作
結果を示す図である。
【図１８】図１７の書き込み動作におけるＦＮトンネリ
ングによるゲート電流と、バンド間トンネリングによる
ドレイン−基板間電流をシミュレーションにより計算し
た結果を示す図である。
ングによるゲート電流と、バンド間トンネリングによる
ドレイン−基板間電流をシミュレーションにより計算し
た結果を示す図である。
【図１９】主ビット線３本、副ビット線および副ソース
線に並列に接続されるメモリセルが３２個の場合のＡＮ
Ｄ型フラッシュメモリのメモリアレイ構成を示す図であ
る。
線に並列に接続されるメモリセルが３２個の場合のＡＮ
Ｄ型フラッシュメモリのメモリアレイ構成を示す図であ
る。
【図２０】図１９に示すようなＡＮＤ型フラッシュメモ
リの消去、書き込み、並びに読み出し時のバイアス条件
を示す図である。
リの消去、書き込み、並びに読み出し時のバイアス条件
を示す図である。
【図２１】ＡＣＥＥ型フラッシュメモリのメモリセル構
成を示す図である。
成を示す図である。
【図２２】図２１に示すようなＡＣＥＥ型フラッシュメ
モリの消去、書き込み、並びに読み出し時のバイアス条
件を示す図である。
モリの消去、書き込み、並びに読み出し時のバイアス条
件を示す図である。
ＷＬ１〜ＷＬ３２…ワード線 ＳＬ１，ＳＬ２…選択ゲート線 Ｍ…ＤＢＬは主ビット線 Ｓ−ＤＢＬ…副ビット線 ＳＢＬ…共通ソース線 Ｓ−ＳＢＬ…副ソース線 ＭＴ１N-1 〜ＭＴ３２N-1 ，ＭＴ１N 〜ＭＴ３２N ，Ｍ
Ｔ１N+1 〜ＭＴ３２N+1 …メモリセルトランジスタ ＳＴ１N-1 ，ＳＴ１N ，ＳＴ１N+1 、ＳＴ２N-1 ，ＳＴ
２N ，ＳＴ２N+1 …選択トランジスタ １…半導体基板 ２…第１ＬＯＣＯＳ ３…Ｎ+ 埋め込み拡散層 ４…第２ＬＯＳＯＳ ５…トンネル酸化膜 ６…フローティングゲート用ポリシリコン層 ７…ＯＮＯ積層絶縁膜 ８…コントロールゲート用ポリシリコン層 ９…絶縁膜 １０…アルミニウム（Ａｌ）配線
Ｔ１N+1 〜ＭＴ３２N+1 …メモリセルトランジスタ ＳＴ１N-1 ，ＳＴ１N ，ＳＴ１N+1 、ＳＴ２N-1 ，ＳＴ
２N ，ＳＴ２N+1 …選択トランジスタ １…半導体基板 ２…第１ＬＯＣＯＳ ３…Ｎ+ 埋め込み拡散層 ４…第２ＬＯＳＯＳ ５…トンネル酸化膜 ６…フローティングゲート用ポリシリコン層 ７…ＯＮＯ積層絶縁膜 ８…コントロールゲート用ポリシリコン層 ９…絶縁膜 １０…アルミニウム（Ａｌ）配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 27/115 21/8247 29/788 29/792 Ｈ０１Ｌ 27/04 Ｆ 27/10 ４３４ 29/78 ３７１
Claims (6)
- 【請求項１】 ビット線、ソース線とも主配線と副配線
とに階層化され、それぞれ主配線と副配線とが動作に応
じて選択的に接続され、かつ副ソース線と副ビット線間
にメモリセルが並列接続された半導体不揮発性記憶装置
であって、 データの書き込みは、ＦＮトンネリングにより、チャン
ネル全面から電荷蓄積層中に電荷を注入することにより
行い、消去はＦＮトンネリングによりドレイン側から電
荷蓄積層中の電荷を引き抜くことにより行う半導体不揮
発性記憶装置。 - 【請求項２】 上記書き込み時は、選択されたワード線
が第１の正電圧に設定され、非選択のワード線が当該第
１の正電圧より低い第２の正電圧に設定され、消去時
は、選択されたワード線が負電圧に設定され、全ビット
線が正電圧に設定される請求項１記載の半導体不揮発性
記憶装置。 - 【請求項３】 上記書き込み時は、選択されたワード線
が第１の正電圧に設定され、非選択のワード線が当該第
１の正電圧より低い第２の正電圧に設定され、上記消去
時は、ワード線セクタを単位として、各ワード線が負電
圧、全ビット線が正電圧に設定され、かつ消去パルスが
複数の消去パルスに分割され、消去の終了したセルのビ
ット線パルスがプラス電圧から基準電位に切り換えられ
る請求項１記載の半導体不揮発性記憶装置。 - 【請求項４】 ビット線、ソース線とも主配線と副配線
とに階層化され、それぞれ主配線と副配線とが動作に応
じて選択的に接続され、かつ副ソース線と副ビット線間
にメモリセルが並列接続された半導体不揮発性記憶装置
であって、 データの書き込みは、ＦＮトンネリングによりチャンネ
ル全面から電荷蓄積層中に電荷を注入することにより行
い、消去はＦＮトンネリングによりチャンネル全面から
電荷蓄積層中の電荷を引き抜くことにより行う半導体不
揮発性記憶装置。 - 【請求項５】 上記書き込み時は、選択されたワード線
が第１の正電圧に設定され、非選択のワード線が当該第
１の正電圧より低い第２の正電圧に設定され、上記消去
時は、全ワード線が負電圧に設定され、全ビット線が基
準電位に設定される請求項４記載の半導体不揮発性記憶
装置。 - 【請求項６】 電荷蓄積層を備えたメモリセルを複数有
する半導体不揮発性装置であって、 メモリセルが消去ブロック単位毎に分割され、各分割ブ
ロックに対応して設けられた複数のカラムデコーダを有
し、 少なくとも消去および書き込み動作をカラムデコーダ単
位で行う半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17295694A JP3584494B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体不揮発性記憶装置 |
| KR1019950020107A KR960006048A (ko) | 1994-07-25 | 1995-07-08 | 반도체 불휘발성 기억장치 |
| US08/779,115 US5784325A (en) | 1994-07-25 | 1997-01-06 | Semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17295694A JP3584494B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836890A true JPH0836890A (ja) | 1996-02-06 |
| JP3584494B2 JP3584494B2 (ja) | 2004-11-04 |
Family
ID=15951485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17295694A Expired - Fee Related JP3584494B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5784325A (ja) |
| JP (1) | JP3584494B2 (ja) |
| KR (1) | KR960006048A (ja) |
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| WO2006117854A1 (ja) * | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置およびその製造方法 |
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| JP3629383B2 (ja) * | 1999-06-10 | 2005-03-16 | シャープ株式会社 | 不揮発性半導体記憶装置の消去方式 |
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