JP2582412B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】 〔目次〕 産業上の利用分野 従来の技術 （第６図及び第７図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１図〜第４図） 本発明の他の実施例 （第５図） 発明の効果 〔概要〕 不揮発性半導体記憶装置に関し、 ワードライン方向の集積化を容易に行うことができ、
信頼性を向上させることができる不揮発性半導体記憶装
置を提供することを目的とし、 ビットラインがドレインコンタクトホールを介してド
レイン拡散層に接続され、該ドレイン拡散層と接続する
ように第１のセレクトトランジスタが２列で配置され、
該第１のセレクトトランジスタがエンハンスメント型ト
ランジスタとディプレッション型トランジスタで適宜直
列に接続されて構成され、ソースラインが前記ビットラ
インと直交するように配置され、前記ソースラインと接
続するように第２のセレクトトランジスタが１列で配置
され、２列の前記第１のセレクトトランジスタと１列の
前記第２のセレクトトランジスタ間を接続するようにフ
ローティングゲートとコントロールゲートを有する複数
のセルトランジスタが直列に接続されて構成する。
信頼性を向上させることができる不揮発性半導体記憶装
置を提供することを目的とし、 ビットラインがドレインコンタクトホールを介してド
レイン拡散層に接続され、該ドレイン拡散層と接続する
ように第１のセレクトトランジスタが２列で配置され、
該第１のセレクトトランジスタがエンハンスメント型ト
ランジスタとディプレッション型トランジスタで適宜直
列に接続されて構成され、ソースラインが前記ビットラ
インと直交するように配置され、前記ソースラインと接
続するように第２のセレクトトランジスタが１列で配置
され、２列の前記第１のセレクトトランジスタと１列の
前記第２のセレクトトランジスタ間を接続するようにフ
ローティングゲートとコントロールゲートを有する複数
のセルトランジスタが直列に接続されて構成する。
本発明は、NAND型構造の不揮発性半導体記憶装置に係
り、詳しくは、特に高集積化を実現することができる不
揮発性半導体記憶装置に関するものである。
り、詳しくは、特に高集積化を実現することができる不
揮発性半導体記憶装置に関するものである。
電気的に消去可能なNAND型構造の不揮発性半導体記憶
装置は、例えば書き込みを行う場合には、チャネルホッ
トキャリア及びアバランシェによるホットエレクトロン
により書き込みを行うことができる。
装置は、例えば書き込みを行う場合には、チャネルホッ
トキャリア及びアバランシェによるホットエレクトロン
により書き込みを行うことができる。
第６図及び第７図は従来の不揮発性半導体記憶装置を
説明する図であり、第６図（ａ）、（ｂ）は従来例の構
造の詳細を示す図、第７図は従来例の回路ブロック図で
ある。なお、第６図（ａ）は平面図（セルアレイを上か
ら見た図）、第６図（ｂ）は第６図（ａ）に示すXY方向
の断面図である。
説明する図であり、第６図（ａ）、（ｂ）は従来例の構
造の詳細を示す図、第７図は従来例の回路ブロック図で
ある。なお、第６図（ａ）は平面図（セルアレイを上か
ら見た図）、第６図（ｂ）は第６図（ａ）に示すXY方向
の断面図である。
これらの図において、31は例えばSiからなる基板、32
はソース拡散層で、ソースライン32aとして機能するも
のである。33はソース／ドレイン拡散層、34はドレイン
拡散層、35は例えばSiO2からなる層間絶縁膜、36aは例
えばポリシリコンからなるフローティングゲート、36b
は例えばポリシリコンからなるゲート、37は例えばポリ
シリコンからなるコントロールゲート、38は例えばPSG
からなるパッシベーション膜、39は例えばAlからなる配
線層で、ビットライン39aとして機能するものである。4
0は例えばPSGからなるカバー膜、41はドレインコンタク
トホール、42は例えばSiO2からなるフィールド酸化膜
で、トランジスタの絶縁領域として機能するものであ
る。43はワードライン、44a、44b、44cはセルトランジ
スタ、45a、45b、45cはセレクトトランジスタである。
はソース拡散層で、ソースライン32aとして機能するも
のである。33はソース／ドレイン拡散層、34はドレイン
拡散層、35は例えばSiO2からなる層間絶縁膜、36aは例
えばポリシリコンからなるフローティングゲート、36b
は例えばポリシリコンからなるゲート、37は例えばポリ
シリコンからなるコントロールゲート、38は例えばPSG
からなるパッシベーション膜、39は例えばAlからなる配
線層で、ビットライン39aとして機能するものである。4
0は例えばPSGからなるカバー膜、41はドレインコンタク
トホール、42は例えばSiO2からなるフィールド酸化膜
で、トランジスタの絶縁領域として機能するものであ
る。43はワードライン、44a、44b、44cはセルトランジ
スタ、45a、45b、45cはセレクトトランジスタである。
なお、ワードライン43はフローティングゲート36a及
びコントロールゲート37から構成されている。
びコントロールゲート37から構成されている。
上記従来の不揮発性半導体記憶装置ではNAND型構造で
セレクトトランジスタを用いており、ソースライン32a
及びドレインコンタクトホール41の隣にセレクトトラン
ジスタ45a、45bがあり、セレクトトランジスタ45aとセ
レクトトランジスタ45bの間に複数のフローティングゲ
ート36aとコントロールゲート37を有するセルトランジ
スタが配列している。そして、ドレインコンタクトホー
ル41がビットライン39a方向のセルトランジスタ列の何
ビットおきかにあり、この一列にあるドレインコンタク
トホール41を介してドレイン拡散層34とコンタクトを採
るようにビットライン39aとしての配線層39が接続され
ている。
セレクトトランジスタを用いており、ソースライン32a
及びドレインコンタクトホール41の隣にセレクトトラン
ジスタ45a、45bがあり、セレクトトランジスタ45aとセ
レクトトランジスタ45bの間に複数のフローティングゲ
ート36aとコントロールゲート37を有するセルトランジ
スタが配列している。そして、ドレインコンタクトホー
ル41がビットライン39a方向のセルトランジスタ列の何
ビットおきかにあり、この一列にあるドレインコンタク
トホール41を介してドレイン拡散層34とコンタクトを採
るようにビットライン39aとしての配線層39が接続され
ている。
しかしながら、このような従来の不揮発性半導体記憶
装置にあっては、第６図（ａ）に示す如くワードライン
43方向（第６図（ａ）に示す矢印Ｗ）の集積化を行う場
合、この集積化は配線層39のピッチ（配線層39幅と、配
線層39と配線層39の間隔とを加えたもの）によって決定
されるが、配線層39幅を小さくすることによる配線層39
の断線が生じたり、配線層39と配線層39の間隔を小さく
することによる配線層39と配線層39がショートしてしま
う等の問題点があった。
装置にあっては、第６図（ａ）に示す如くワードライン
43方向（第６図（ａ）に示す矢印Ｗ）の集積化を行う場
合、この集積化は配線層39のピッチ（配線層39幅と、配
線層39と配線層39の間隔とを加えたもの）によって決定
されるが、配線層39幅を小さくすることによる配線層39
の断線が生じたり、配線層39と配線層39の間隔を小さく
することによる配線層39と配線層39がショートしてしま
う等の問題点があった。
そこで本発明は、ワードライン方向の集積化を容易に
行うことができ、信頼性を向上させることができる不揮
発性半導体記憶装置を提供することを目的としている。
行うことができ、信頼性を向上させることができる不揮
発性半導体記憶装置を提供することを目的としている。
本発明による不揮発性半導体記憶装置は上記目的達成
のため、ビットラインがドレインコンタクトホールを介
してドレイン拡散層に接続され、該ドレイン拡散層と接
続するように第１のセレクトトランジスタが２列で配置
され、該第１のセレクトトランジスタがエンハンスメン
ト型トランジスタとディプレッション型トランジスタで
適宜直列に接続されて構成され、ソースラインが前記ビ
ットラインと直交するように配置され、前記ソースライ
ンと接続するように第２のセレクトトランジスタが１列
で配置され、２列の前記第１のセレクトトランジスタと
１列の前記第２のセレクトトランジスタ間を接続するよ
うにフローティングゲートとコントロールゲートを有す
る複数のセルトランジスタが直列に接続されて構成され
ている。
のため、ビットラインがドレインコンタクトホールを介
してドレイン拡散層に接続され、該ドレイン拡散層と接
続するように第１のセレクトトランジスタが２列で配置
され、該第１のセレクトトランジスタがエンハンスメン
ト型トランジスタとディプレッション型トランジスタで
適宜直列に接続されて構成され、ソースラインが前記ビ
ットラインと直交するように配置され、前記ソースライ
ンと接続するように第２のセレクトトランジスタが１列
で配置され、２列の前記第１のセレクトトランジスタと
１列の前記第２のセレクトトランジスタ間を接続するよ
うにフローティングゲートとコントロールゲートを有す
る複数のセルトランジスタが直列に接続されて構成され
ている。
本発明は、ビットラインがドレインコンタクトホール
を介してドレイ拡散層に接続され、ドレイン拡散層と接
続するように第１のセレクトトランジスタが２列で配置
され、第１のセレクトトランジスタがエンハンスメント
型トランジスタとディプレッション型トランジスタで適
宜直列に接続されて構成され、ソースラインがビットラ
インと直交するように配置され、ソースラインと接続す
るように第２のセレクトトランジスタが１列で配置さ
れ、２列の第１のセレクトトランジスタと１列の第２の
セレクトトランジスタ間を接続するようにフローティン
グゲートとコントロールゲートを有する複数のセルトラ
ンジスタが直列に接続されて構成されている。
を介してドレイ拡散層に接続され、ドレイン拡散層と接
続するように第１のセレクトトランジスタが２列で配置
され、第１のセレクトトランジスタがエンハンスメント
型トランジスタとディプレッション型トランジスタで適
宜直列に接続されて構成され、ソースラインがビットラ
インと直交するように配置され、ソースラインと接続す
るように第２のセレクトトランジスタが１列で配置さ
れ、２列の第１のセレクトトランジスタと１列の第２の
セレクトトランジスタ間を接続するようにフローティン
グゲートとコントロールゲートを有する複数のセルトラ
ンジスタが直列に接続されて構成されている。
したがって、従来のものでは２列のセレクトランジス
タに対して２本のビットラインと２つのドレインコンタ
クトホールが必要であったが、本発明では１本のビット
ラインと１つのドレインコンタクトホールで済むことに
なり、ビットラインの本数とドレインコンタクトホール
の数を少なくすることができるようになり、ワードライ
ン方向の集積化を信頼性を損なわずに行うことができる
ようになる。
タに対して２本のビットラインと２つのドレインコンタ
クトホールが必要であったが、本発明では１本のビット
ラインと１つのドレインコンタクトホールで済むことに
なり、ビットラインの本数とドレインコンタクトホール
の数を少なくすることができるようになり、ワードライ
ン方向の集積化を信頼性を損なわずに行うことができる
ようになる。
以下、本発明を図面に基づいて説明する。
第１図〜第５図は本発明に係る不揮発性半導体記憶装
置の一実施例を説明する図であり、第１図（ａ）、
（ｂ）は一実施例の構造の詳細を示す図、第２図は一実
施例の回路ブロック図、第３図は一実施例の動作原理を
説明する図、第４図は一実施例の製造方法を説明する図
である。なお、第１図（ａ）は平面図（セルアレイを上
から見た図）、第１図（ｂ）は第１図（ａ）に示すXY方
向の断面図である。
置の一実施例を説明する図であり、第１図（ａ）、
（ｂ）は一実施例の構造の詳細を示す図、第２図は一実
施例の回路ブロック図、第３図は一実施例の動作原理を
説明する図、第４図は一実施例の製造方法を説明する図
である。なお、第１図（ａ）は平面図（セルアレイを上
から見た図）、第１図（ｂ）は第１図（ａ）に示すXY方
向の断面図である。
これらの図において、１は例えばSiからなる基板、２
はドレイン拡散層、３はソース／ドレイン拡散層、4aは
例えばポリシリコンからなるフローティングゲート、4
b、4cは例えばポリシリコンからなるゲート、５は例え
ばポリシリコンからなるコントロールゲート、６は例え
ばSiO2からなる層間絶縁膜、７は例えばAlからなる配線
層で、ビットライン7aとして機能するものである。８は
例えばPSGからなるカバー膜、９は例えばSiO2からなる
フィールド酸化膜、10はドレインコンタクトホール、11
はエンハンスメント型トランジスタ、12はディプレッシ
ョン型トランジスタ、13はワードライン、14はセルトラ
ンジスタ、15は例えばSiO2からなるゲート酸化膜、16は
第１のポリシリコン膜、17a、17bは例えばSiO2からなる
シリコン酸化膜、18は第２のポリシリコン膜、19は例え
ばPSGからなるパッシベーション膜、20は第１のセレク
トトランジスタ、21は第２のセレクトトランジスタ、22
はソースラインである。
はドレイン拡散層、３はソース／ドレイン拡散層、4aは
例えばポリシリコンからなるフローティングゲート、4
b、4cは例えばポリシリコンからなるゲート、５は例え
ばポリシリコンからなるコントロールゲート、６は例え
ばSiO2からなる層間絶縁膜、７は例えばAlからなる配線
層で、ビットライン7aとして機能するものである。８は
例えばPSGからなるカバー膜、９は例えばSiO2からなる
フィールド酸化膜、10はドレインコンタクトホール、11
はエンハンスメント型トランジスタ、12はディプレッシ
ョン型トランジスタ、13はワードライン、14はセルトラ
ンジスタ、15は例えばSiO2からなるゲート酸化膜、16は
第１のポリシリコン膜、17a、17bは例えばSiO2からなる
シリコン酸化膜、18は第２のポリシリコン膜、19は例え
ばPSGからなるパッシベーション膜、20は第１のセレク
トトランジスタ、21は第２のセレクトトランジスタ、22
はソースラインである。
なお、ゲート4bはディプレッション型トランジスタ12
のゲートであり、ゲート4cはエンハンスメント型トラン
ジスタ11のゲートである。
のゲートであり、ゲート4cはエンハンスメント型トラン
ジスタ11のゲートである。
次に、その製造方法について説明する。
まず、第４図（ａ）に示すように、例えば熱酸化法に
より基板１を選択的に酸化してゲート酸化膜15を形成す
ることによりトランジスタ領域を形成する。この時、予
め選択的に形成された第１図（ａ）に示すフィールド酸
化膜９が絶縁領域となる。次いで、セルトランジスタの
チャネル用のイオン注入を基板１のセルトランジスタ領
域に行った後、例えばCVD法によりゲート酸化膜15上に
ポリシリコンを堆積し、例えばCVD法によりポリシリコ
ンの不要な部分を選択的にエッチングして第１のポリシ
リコン膜16を形成する。
より基板１を選択的に酸化してゲート酸化膜15を形成す
ることによりトランジスタ領域を形成する。この時、予
め選択的に形成された第１図（ａ）に示すフィールド酸
化膜９が絶縁領域となる。次いで、セルトランジスタの
チャネル用のイオン注入を基板１のセルトランジスタ領
域に行った後、例えばCVD法によりゲート酸化膜15上に
ポリシリコンを堆積し、例えばCVD法によりポリシリコ
ンの不要な部分を選択的にエッチングして第１のポリシ
リコン膜16を形成する。
次に、第４図（ｂ）に示すように、例えば熱酸化法に
より第１のポリシリコン膜16を酸化してシリコン酸化膜
17aを形成した後、エンハンスメント型トランジスタ及
びディプレッション型トランジスタのチャネル用のイオ
ン注入を基板１のエンハンスメント型トランジスタ及び
ディプレッション型トランジスタ領域に行った後、例え
ばCVD法により全面を覆うようにポリシリコンを堆積し
て第２のポリシリコン膜18を形成する。
より第１のポリシリコン膜16を酸化してシリコン酸化膜
17aを形成した後、エンハンスメント型トランジスタ及
びディプレッション型トランジスタのチャネル用のイオ
ン注入を基板１のエンハンスメント型トランジスタ及び
ディプレッション型トランジスタ領域に行った後、例え
ばCVD法により全面を覆うようにポリシリコンを堆積し
て第２のポリシリコン膜18を形成する。
次に、第４図（ｃ）に示すように、第２のポリシリコ
ン膜18を選択的にパターニングした後、第１のポリシリ
コン膜16をセルファラインでパターニングする。この
時、第１のポリシリコン膜16がセルトランジスタのフロ
ーティングゲートとなり、シリコン酸化膜17aを介して
第１のポリシリコン膜16上に形成された第２のポリシリ
コン膜18がコントロールゲートとなる。ゲート酸化膜15
上に形成された第２のポリシリコン膜18がディプレッシ
ョン型トランジスタ及びエンハンスメント型トランジス
タのゲートとなる。
ン膜18を選択的にパターニングした後、第１のポリシリ
コン膜16をセルファラインでパターニングする。この
時、第１のポリシリコン膜16がセルトランジスタのフロ
ーティングゲートとなり、シリコン酸化膜17aを介して
第１のポリシリコン膜16上に形成された第２のポリシリ
コン膜18がコントロールゲートとなる。ゲート酸化膜15
上に形成された第２のポリシリコン膜18がディプレッシ
ョン型トランジスタ及びエンハンスメント型トランジス
タのゲートとなる。
次に、第４図（ｄ）に示すように、例えば熱酸化法に
より第１のポリシリコン膜16及び第２のポリシリコン膜
18を酸化してシリコン酸化膜17bを形成した後、例えば
イオン注入法によりドレイン拡散層２及びソース／ドレ
イン拡散層３を形成する。次いで、例えばCVD法により
全面を覆うようにパッシベーション膜19を形成する。
より第１のポリシリコン膜16及び第２のポリシリコン膜
18を酸化してシリコン酸化膜17bを形成した後、例えば
イオン注入法によりドレイン拡散層２及びソース／ドレ
イン拡散層３を形成する。次いで、例えばCVD法により
全面を覆うようにパッシベーション膜19を形成する。
次に、第４図（ｅ）に示すように、ドレイン拡散層２
上のパッシベーション膜19及びゲート酸化膜15を選択的
にエッチングしてドレインコンタクトホール10を形成し
た後、例えばスパッタ法により全面にAlを堆積して、ド
レインコンタクトホール10を介してドレイン拡散層２と
コンタクトを採るように配線層７を形成する。そして、
例えばCVD法により全面を覆うようにカバー膜８を形成
することにより不揮発性半導体記憶装置が完成する。
上のパッシベーション膜19及びゲート酸化膜15を選択的
にエッチングしてドレインコンタクトホール10を形成し
た後、例えばスパッタ法により全面にAlを堆積して、ド
レインコンタクトホール10を介してドレイン拡散層２と
コンタクトを採るように配線層７を形成する。そして、
例えばCVD法により全面を覆うようにカバー膜８を形成
することにより不揮発性半導体記憶装置が完成する。
すなわち、上記実施例では、第１〜第３図に示すよう
に、ビットライン7aをドレインコンタクトホール10を介
してドレイン拡散層２に接続し、ドレイン拡散膜２と接
続するように第１のセレクトトランジスタ20を１本のビ
ットライン7aに対して２列で配置し、この第１のセレク
トトランジスタ20をエンハンスメント型トランジスタ11
とディプレッション型トランジスタ12で適宜直列に接続
して構成し、ソースライン22をビットライン7aと直交す
るように配置し、ソースライン22と接続するように第２
のセレクトトランジスタ21を１列で配置し、２列の第１
のセレクトトランジスタ20と１列の第２のセレクトトラ
ンジスタ21間を接続するようにフローティングゲート4a
とコントロールゲート５を有する複数のセルトランジス
タ14を直列に接続して配置するように構成したので、ワ
ードライン13方向の集積化を行うことができ、信頼性を
向上させることができる。具体的には、２列のセルトラ
ンジスタ14が従来のものでは２本のビットラインと２つ
のドレインコンタクトホールが必要であったが、１本の
ビットラインと１つのコンタクトホールで済むことにな
り、ビットラインの本数とドレインコンタクトホールの
数を少なくすることができ、ワードライン方向の集積化
を行うことができるのである。そして、ビットライン7a
（配線層７）幅の縮小化に伴うビットライン7aの断線す
ることや、ビットライン7aとビットライン7aの間隔を小
さくすることによるビットライン7aとビットライン7aが
ショートすることが従来のものより起こり難くなり、信
頼性を向上させることができるのである。
に、ビットライン7aをドレインコンタクトホール10を介
してドレイン拡散層２に接続し、ドレイン拡散膜２と接
続するように第１のセレクトトランジスタ20を１本のビ
ットライン7aに対して２列で配置し、この第１のセレク
トトランジスタ20をエンハンスメント型トランジスタ11
とディプレッション型トランジスタ12で適宜直列に接続
して構成し、ソースライン22をビットライン7aと直交す
るように配置し、ソースライン22と接続するように第２
のセレクトトランジスタ21を１列で配置し、２列の第１
のセレクトトランジスタ20と１列の第２のセレクトトラ
ンジスタ21間を接続するようにフローティングゲート4a
とコントロールゲート５を有する複数のセルトランジス
タ14を直列に接続して配置するように構成したので、ワ
ードライン13方向の集積化を行うことができ、信頼性を
向上させることができる。具体的には、２列のセルトラ
ンジスタ14が従来のものでは２本のビットラインと２つ
のドレインコンタクトホールが必要であったが、１本の
ビットラインと１つのコンタクトホールで済むことにな
り、ビットラインの本数とドレインコンタクトホールの
数を少なくすることができ、ワードライン方向の集積化
を行うことができるのである。そして、ビットライン7a
（配線層７）幅の縮小化に伴うビットライン7aの断線す
ることや、ビットライン7aとビットライン7aの間隔を小
さくすることによるビットライン7aとビットライン7aが
ショートすることが従来のものより起こり難くなり、信
頼性を向上させることができるのである。
次に、その動作原理について第２図を用いて説明す
る。
る。
ここでは、ドレインコンタクトホール10側の２列の第
１のセレクトトランジスタ20をエンハンスメント型トラ
ンジスタ11とディプレッション型トランジスタ12で適宜
直列に接続して構成し、２列の複数のセルトランジスタ
14を結線しており、この状態でビットラインＡ、Ｂ、
Ｃ、Ｄがそれぞれ適宜選択できればよい。すなわち、ビ
ットライン7aをHighにし、のラインのエンハンスメン
ト型トランジスタ11とディプレッション型トランジスタ
12をHighにするＡ列のみが選択される。そして、順に
、、のラインのエンハンスメント型トランジスタ
11とディプレッション型トランジスタ12をHighにすると
順にＢ、Ｃ、Ｄ列が選択される。したがって、２列の第
１のセレクトトランジスタ20をエンハンスメント型トラ
ンジスタ11とディプレッション型トランジスタ12で適宜
直列に接続して構成したので、２列のセルトランジスタ
14が従来のものでは２本のビットラインと２つのドレイ
ンコンタクトホールが必要であったが、１本のビットラ
インと１つのドレインコンタクトホールで済むことによ
り、ビットラインの本数とドレインコンタクトホールの
数を少なくすることができるのである。
１のセレクトトランジスタ20をエンハンスメント型トラ
ンジスタ11とディプレッション型トランジスタ12で適宜
直列に接続して構成し、２列の複数のセルトランジスタ
14を結線しており、この状態でビットラインＡ、Ｂ、
Ｃ、Ｄがそれぞれ適宜選択できればよい。すなわち、ビ
ットライン7aをHighにし、のラインのエンハンスメン
ト型トランジスタ11とディプレッション型トランジスタ
12をHighにするＡ列のみが選択される。そして、順に
、、のラインのエンハンスメント型トランジスタ
11とディプレッション型トランジスタ12をHighにすると
順にＢ、Ｃ、Ｄ列が選択される。したがって、２列の第
１のセレクトトランジスタ20をエンハンスメント型トラ
ンジスタ11とディプレッション型トランジスタ12で適宜
直列に接続して構成したので、２列のセルトランジスタ
14が従来のものでは２本のビットラインと２つのドレイ
ンコンタクトホールが必要であったが、１本のビットラ
インと１つのドレインコンタクトホールで済むことによ
り、ビットラインの本数とドレインコンタクトホールの
数を少なくすることができるのである。
次に、その動作原理について第３図を用いて更に具体
的に説明する。ここでは第３図に示す点線部Ｍのセルト
ランジスタ14を選択し、書き込み（write）、消去（era
se）、読み込み（read）を行う場合である。なお、Ｓは
ソースライン22、S1は第２のセレクトトランジスタ21の
ワードライン13、W1、W2、W3はセルトランジスタ14のワ
ードライン13、S2、S3、S4、S5は第１のセレクトトラン
ジスタ20のワードライン13である。
的に説明する。ここでは第３図に示す点線部Ｍのセルト
ランジスタ14を選択し、書き込み（write）、消去（era
se）、読み込み（read）を行う場合である。なお、Ｓは
ソースライン22、S1は第２のセレクトトランジスタ21の
ワードライン13、W1、W2、W3はセルトランジスタ14のワ
ードライン13、S2、S3、S4、S5は第１のセレクトトラン
ジスタ20のワードライン13である。
まず、書き込みを行う場合について説明する。
その条件はb1のビットライン7aがオープン（OPEN）、
b2のビットライン7aが20V、Ｓのソースライン22がOV、S
1、S2、S4、S5のワードライン13がLow、S3のワードライ
ン13がHigh、W1、W2のワードライン13がOV、W3のワード
ライン13が20Vである。具体的には、b1のビットライン7
aは選択しないのでオープンにし、b2のビットライン7a
のみ選択するように20V電圧を印加する。次いで、S3の
ワードライン13をHighすることでＭ部分のセルトランジ
スタ14があるセルトランジスタ列が選択される。ここで
はE2PROM型の書き込みの場合で、フローティングゲート
4aにホールを入れることで書き込みする場合であるの
で、W3のワードライン13にb2のビットライン7aと同じ電
圧20Vを印加しＭ部分の書き込みするセルトランジスタ1
4はOVにする。Ｍ部分の書き込みするセルトランジスタ1
4のゲートにOV、ドレインに20V、ソースにフロート（OV
でもよい）となって書き込みすることができる。そし
て、書き込みした後はディプレッション型トランジスタ
12になり、OV印加しても流れるので書き込みしていると
判断できる。
b2のビットライン7aが20V、Ｓのソースライン22がOV、S
1、S2、S4、S5のワードライン13がLow、S3のワードライ
ン13がHigh、W1、W2のワードライン13がOV、W3のワード
ライン13が20Vである。具体的には、b1のビットライン7
aは選択しないのでオープンにし、b2のビットライン7a
のみ選択するように20V電圧を印加する。次いで、S3の
ワードライン13をHighすることでＭ部分のセルトランジ
スタ14があるセルトランジスタ列が選択される。ここで
はE2PROM型の書き込みの場合で、フローティングゲート
4aにホールを入れることで書き込みする場合であるの
で、W3のワードライン13にb2のビットライン7aと同じ電
圧20Vを印加しＭ部分の書き込みするセルトランジスタ1
4はOVにする。Ｍ部分の書き込みするセルトランジスタ1
4のゲートにOV、ドレインに20V、ソースにフロート（OV
でもよい）となって書き込みすることができる。そし
て、書き込みした後はディプレッション型トランジスタ
12になり、OV印加しても流れるので書き込みしていると
判断できる。
次に、読み込みを行う場合について説明する。
その条件はb1のビットライン7aがオープン、b2のビッ
トライン7aが5V、Ｓのソースライン22がOV、S1、S3のワ
ードライン13がHigh、S2のワードライン13がOV、S4、S5
のワードライン13がLow、W1、W3のワードライン13が5
V、W2のワードライン13がOVである。具体的には、Ｍ部
分の読み込みするセルトランジスタ14のゲートにOV、ド
レインに１〜5V、ソースにOVとなって読み込みリードす
ることができる。読み込みした後は、エンハンスメント
型トランジスタ11あるいはディプレッション型トランジ
スタ12であるかを判断することができ、書き込みされて
いるか消去されているかが判断できる。
トライン7aが5V、Ｓのソースライン22がOV、S1、S3のワ
ードライン13がHigh、S2のワードライン13がOV、S4、S5
のワードライン13がLow、W1、W3のワードライン13が5
V、W2のワードライン13がOVである。具体的には、Ｍ部
分の読み込みするセルトランジスタ14のゲートにOV、ド
レインに１〜5V、ソースにOVとなって読み込みリードす
ることができる。読み込みした後は、エンハンスメント
型トランジスタ11あるいはディプレッション型トランジ
スタ12であるかを判断することができ、書き込みされて
いるか消去されているかが判断できる。
次に、消去を行う場合について説明する。
その条件は、b1のビットライン7aがOV、b2のビットラ
イン7aがOV、Ｓのソースライン22がOV、S1、S2、S3、
S4、S5のワードライン13がHigh、W1、W2、W3のワードラ
イン13が15Vである。具体的には、ドレインからフロー
ティングゲート4aに電子を入れて消去することができ
る。すなわち、Ｍ部分の消去するセルトランジスタ14の
ゲートに20V、ドレインにOV、ソースにOVとなって消去
することができる。消去した後はエンハンスメント型ト
ランジスタ11となる。
イン7aがOV、Ｓのソースライン22がOV、S1、S2、S3、
S4、S5のワードライン13がHigh、W1、W2、W3のワードラ
イン13が15Vである。具体的には、ドレインからフロー
ティングゲート4aに電子を入れて消去することができ
る。すなわち、Ｍ部分の消去するセルトランジスタ14の
ゲートに20V、ドレインにOV、ソースにOVとなって消去
することができる。消去した後はエンハンスメント型ト
ランジスタ11となる。
なお、上記実施例では、第４図（ａ）〜（ｃ）に示す
ように、セレクトトランジスタ（エンハンスメント型ト
ランジスタ11およびディプレッション型トランジスタ1
2）のゲートを第２のポリシリコン膜18で形成する場合
について説明したが、本発明はこれに限定されるもので
はなく、第５図（ａ）、（ｂ）に示すように、セレクト
トランジスタ20のゲートを第１のポリシリコン膜16で形
成する場合であってもよい。具体的には、第５図
（ａ）、（ｂ）に示すように、基板１上にゲート酸化膜
15、第１のポリシリコン膜16、シリコン酸化膜17a及び
第２のポリシリコン膜18を順次形成した後、第２のポリ
シリコン膜18をパターニングする。なお、セレクトトラ
ンジスタ及びセルトランジスタのチャネル用のイオン注
入はゲート酸化膜15の形成後に行う。次いで、第１のポ
リシリコン膜16をパターニングすることにより第１のポ
リシリコン膜16からなるセレクトトランジスタのゲート
が形成される。
ように、セレクトトランジスタ（エンハンスメント型ト
ランジスタ11およびディプレッション型トランジスタ1
2）のゲートを第２のポリシリコン膜18で形成する場合
について説明したが、本発明はこれに限定されるもので
はなく、第５図（ａ）、（ｂ）に示すように、セレクト
トランジスタ20のゲートを第１のポリシリコン膜16で形
成する場合であってもよい。具体的には、第５図
（ａ）、（ｂ）に示すように、基板１上にゲート酸化膜
15、第１のポリシリコン膜16、シリコン酸化膜17a及び
第２のポリシリコン膜18を順次形成した後、第２のポリ
シリコン膜18をパターニングする。なお、セレクトトラ
ンジスタ及びセルトランジスタのチャネル用のイオン注
入はゲート酸化膜15の形成後に行う。次いで、第１のポ
リシリコン膜16をパターニングすることにより第１のポ
リシリコン膜16からなるセレクトトランジスタのゲート
が形成される。
本発明によれば、ワードライン方向の集積化を容易に
行うことができ、信頼性を向上させることができるとい
う効果がある。
行うことができ、信頼性を向上させることができるとい
う効果がある。
第１図〜第５図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、 第１図は一実施例の構造の詳細を示す図、 第２図は一実施例の回路ブロック図、 第３図は一実施例の動作原理を説明する図、 第４図は一実施例の製造方法を説明する図、 第５図は他の実施例の製造方法を説明する図、 第６図及び第７図は従来の不揮発性半導体記憶装置を説
明する図であり、 第６図は従来例の構造の詳細を示す図、 第７図は従来例の回路ブロック図である。 １……基板、 ２……ドレイン拡散膜、 ３……ソース／ドレイン拡散層、 4a……フローティングゲート、 4b、4c……ゲート、 ５……コントロールゲート、 ６……層間絶縁膜、 ７……配線層、 7a……ビットライン、 ８……カバー膜、 ９……フィールド酸化膜、 10……ドレインコンタクトホール、 11……エンハンスメント型トランジスタ、 12……ディプレッション型トランジスタ、 13……ワードライン、 14……セルトランジスタ、 20……第１のセレクトトランジスタ、 21……第２のセレクトトランジスタ、 22……ソースライン。
の一実施例を説明する図であり、 第１図は一実施例の構造の詳細を示す図、 第２図は一実施例の回路ブロック図、 第３図は一実施例の動作原理を説明する図、 第４図は一実施例の製造方法を説明する図、 第５図は他の実施例の製造方法を説明する図、 第６図及び第７図は従来の不揮発性半導体記憶装置を説
明する図であり、 第６図は従来例の構造の詳細を示す図、 第７図は従来例の回路ブロック図である。 １……基板、 ２……ドレイン拡散膜、 ３……ソース／ドレイン拡散層、 4a……フローティングゲート、 4b、4c……ゲート、 ５……コントロールゲート、 ６……層間絶縁膜、 ７……配線層、 7a……ビットライン、 ８……カバー膜、 ９……フィールド酸化膜、 10……ドレインコンタクトホール、 11……エンハンスメント型トランジスタ、 12……ディプレッション型トランジスタ、 13……ワードライン、 14……セルトランジスタ、 20……第１のセレクトトランジスタ、 21……第２のセレクトトランジスタ、 22……ソースライン。
Claims (1)
- 【請求項１】ビットラインがドレインコンタクトホール
を介してドレイン拡散層に接続され、該ドレイン拡散層
と接続するように第１のセレクトトランジスタが２列で
配置され、該第１のセレクトトランジスタがエンハンス
メント型トランジスタとディプレッション型トランジス
タで適宜直列に接続されて構成され、ソースラインが前
記ビットラインと直交するように配置され、前記ソース
ラインと接続するように第２のセレクトトランジスタが
１列で配置され、２列の前記第１のセレクトトランジス
タと１列の前記第２のセレクトトランジスタ間を接続す
るようにフローティングゲートとコントロールゲートを
有する複数のセルトランジスタが直列に接続されて構成
されていることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22691988A JP2582412B2 (ja) | 1988-09-09 | 1988-09-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22691988A JP2582412B2 (ja) | 1988-09-09 | 1988-09-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274069A JPH0274069A (ja) | 1990-03-14 |
| JP2582412B2 true JP2582412B2 (ja) | 1997-02-19 |
Family
ID=16852656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22691988A Expired - Fee Related JP2582412B2 (ja) | 1988-09-09 | 1988-09-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582412B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737041B2 (en) | 2007-04-04 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3207592B2 (ja) * | 1993-03-19 | 2001-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH07147095A (ja) * | 1993-03-31 | 1995-06-06 | Sony Corp | 半導体不揮発性記憶装置およびデコーダ回路 |
| JP3238576B2 (ja) * | 1994-08-19 | 2001-12-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2004134702A (ja) | 2002-10-15 | 2004-04-30 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| US8866123B2 (en) | 2010-11-22 | 2014-10-21 | Hitachi, Ltd. | Non-volatile memory device and production method thereof |
| JP5674579B2 (ja) | 2011-07-15 | 2015-02-25 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
1988
- 1988-09-09 JP JP22691988A patent/JP2582412B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737041B2 (en) | 2007-04-04 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0274069A (ja) | 1990-03-14 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |