JP2005167262A

JP2005167262A - 半導体装置

Info

Publication number: JP2005167262A
Application number: JP2004365729A
Authority: JP
Inventors: Yoshikazu Kojima; 芳和小島; Masaaki Kamiya; 昌明神谷; Kazutoshi Ishii; 和敏石井; Yasuhiro Omoya; 靖弘母家
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1995-07-14
Filing date: 2004-12-17
Publication date: 2005-06-23

Abstract

【課題】高耐圧絶縁ゲート電界効果型半導体装置において、高耐圧、かつ、高電流駆動能力を有し、製造しやすく小型にする。
【解決手段】第２ドレイン領域３を第１ドレイン領域５に対して深い拡散長の低濃度で形成するとともに、チャネル形成領域にドレイン領域３より浅い拡散長の低濃度のパンチスルー防止領域２を設けた。パンチスルー防止領域により、高耐圧用のドレイン領域の横方向の拡散の伸びを深さ方向に比べ効果的に小さくした。
【選択図】図１

Description

この発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置に関し、特に液晶駆動用、感熱紙抗抵駆動用等のドライバーＩＣに用いる半導体装置に関する。

例えば、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣには図２に示すような構造の高耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコン単結晶基板１の表面にＮ+ 型ソース領域４とドレイン領域５が設けられている。高耐圧特性を得るために、ドレイン領域５に接続した低濃度ドレイン領域２１をフィールド絶縁膜７の下に設けている。チャネル形成領域はソース領域４とドレイン領域２１との間の基板１の表面になる。チャネル形成領域のインピーダンスがゲート絶縁膜６を介して設けられたゲート電極によって制御される。

発熱抵抗駆動ＩＣの場合、ドレイン耐圧が３０〜５０Ｖである。従って、ゲート絶縁膜６の膜厚は５００〜１５００Ａのシリコン酸化膜である。ゲート絶縁膜を薄膜化したＩＣについては、従来我々が開発し、特許に出願している（特開平７−２２６５０５号公報参照）。
特開平７−２２６５０５号公報

しかし、従来の高耐圧ＭＯＳトランジスタにおいては、高耐圧特性を得るための低濃度ドレイン領域の拡散深さが浅いために、そこでの抵抗増により大きな電流を流すためには大きな面積のトランジスタが必要であった。また、ドレイン領域２１の抵抗を減らすために濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなってしまった。さらに、別の方法として、低濃度のまま拡散の深さを深くするとドレイン領域２１が横方向にも大きくなり大きなトランジスタになってしまう。

そこで、この発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができる半導体装置を得ることにある。さらに、この発明の目的は、簡単な製造方法で安く製造できる半導体装置を得ることにある。

上記課題を解決するために、この発明は、以下の構成とした。

（１）第１導電型の半導体基板の表面に設けられた第２導電型のソース領域と、ソース領域からチャネル形成領域を介して離れて半導体基板の表面に設けられた第２導電型の第１のドレイン領域と、第１のドレイン領域と接続して半導体基板表面に設けられた第２導電型の第２のドレイン領域と、チャネル形成領域の上にゲート絶縁膜を介して設けられたゲート電極とから成る半導体装置において、第１のドレイン領域の拡散深さと表面濃度を前記第２のドレイン領域に対して深く低濃度に形成するとともに、チャネル形成領域と第１のドレイン領域との接続する半導体基板表面に拡散深さが第２のドレイン領域より深い第１導電型のパンチスルー防止領域を設けたことを特徴とする半導体装置とした。

（２）ゲート電極の端部と第１のドレイン領域との間にゲート絶縁膜より厚膜のフィールド絶縁膜が設けられている（１）の半導体装置とした。

（３）パンチスルー防止領域及び第２のドレイン領域がフィールド絶縁膜に対して自己整合的に設けられている（２）の半導体装置とした。

（４）ソース領域とチャネル形成領域の間に第１のドレイン領域と同じ不純物分布の第２のソース領域が設けられている（１）の半導体装置とした。

高耐圧特性を得るために１０¹⁶ａｔｏｍｓ／ｃｍ³〜１０¹⁸ａｔｏｍｓ／ｃｍ³の低濃度のドレイン領域を深さ方向に１μｍ以上の拡散深さで構成するとともに、ドレイン領域と逆導電型のパンチスルー防止領域をドレイン領域に接して設けることにより横方向への拡散の伸びを防止して平面的にサイズを小さくできるようにした。横方向の拡散の伸びに対して深さ方向への拡散の伸びが大きいためドレイン領域の濃度が低く高耐圧にでき、かつ、低抵抗にできるので大きな電流を流すことができる。本発明の高耐圧ＭＯＳトランジスタの半導体装置は、製造しやすく、高耐圧で、かつ、高電流を小さなトランジスタで流すことができる。

以下に、この発明の実施例を図面に基づいて説明する。
図１は、本発明の半導体装置の第１実施例の断面図である。１０¹⁵ａｔｏｍｓ／ｃｍ³以下の低濃度のＰ型単結晶シリコン基板１の表面に５×１０¹⁹ａｔｏｍｓ／ｃｍ³以上の表面濃度のＮ型ソース領域４が設けられている。ソース領域４から離れて基板１の表面に第１のドレイン領域３が設けられている。ソース領域４と第１のドレイン領域、即ちＮ- ドレイン領域３との間の基板１の表面がチャネル形成領域となる。さらに、表面濃度が５×１０¹⁹ａｔｏｍｓ／ｃｍ³以上のＮ型ドレイン領域５がＮ- ドレイン領域３と接続して基板１の表面に設けられている。Ｎ- ドレイン領域３の表面濃度は、ドレイン耐圧を２０〜５０Ｖの高耐圧にするために１０¹⁶〜１０¹⁸ａｔｏｍｓ／ｃｍ³の中濃度に設定されている。

また、Ｎ- ドレイン領域の縦方向深さは、低抵抗にするために基板１の表面から１．５μｍ以上の深さになっている。さらに、ドレイン領域３の表面電位がゲート電圧によって影響されにくくするために、ゲート電極８の端部において、ゲート電極８とドレイン領域３との間の絶縁膜を選択酸化によって形成した３０００〜１５０００Ａの厚膜のフィールド酸化膜７とした。フィールド酸化膜７の下の基板表面は全てＮ- ドレイン領域３で構成されている。チャネル形成領域の上にはゲート絶縁膜６を介してゲート電極が設けられている。チャネル形成領域の上の絶縁膜は全てゲート絶縁膜６で構成されている。ゲート絶縁膜６は１００〜２５０Ａの薄いシリコン酸化膜またはチッ化酸化膜で形成されている。Ｎ+ ドレイン領域５はフィールド酸化膜７をマスクとして自己整合的に設けられている。Ｎ+ ドレイン領域５の拡散深さはフィールド酸化膜７の基板１の深への酸化量とほぼ同じであり約０．１５〜０．７μｍ程度の浅い拡散領域である。

図１から明らかなように、Ｎ- ドレイン領域３の深さは、フィールド酸化膜７より深く形成されている。同じ深さでは実効的Ｎ- ドレイン領域３の縦方向の厚さはほとんどない。即ち、非常に高抵抗になってしまう。従って、Ｎ- ドレイン領域３の深さ方向の拡散深さｘ_jNはフィールド酸化膜７の膜厚より大きく形成する必要がある。Ｎ+ ソース領域４はゲート電極８に対して自己整合的に設けられており、Ｎ+ ドレイン領域５と同じ工程で形成されるので同じ不純物分布で形成されている。

ソース領域４とドレイン領域５との間のチャネル電流は、ゲート電極８に基板１に対して正の電圧を印加することにより、チャネル形成領域をＰ型からＮ型への反転されることにより流れる。ドレイン領域５に３０Ｖの高電圧が印加されてもＮ- ドレイン領域３が空乏化されるためにゲート絶縁膜６へ直接ドレイン電圧が印加されないので高耐圧特性となる。

本発明においては、Ｎ- ドレイン領域３の横方向への拡散を防ぐためにパンチスルー防止領域としてＰ型領域２をチャネル形成領域にドレイン領域３に接して設けた。Ｐ型領域２の表面濃度は基板とドレイン領域３の表面濃度の間に設定されている。具体的には５×１０¹⁵〜５×１０¹⁷ａｔｏｍｓ／ｃｍ³の濃度である。また、Ｐ型領域２の拡散の深さは、Ｎ- ドレイン領域３と同程度のレベルで深く形成することがパンチスルー防止のために効果的である。

具体的には、Ｎ+ ソース領域４、ドレイン領域５とＮ- ドレイン領域３との間の拡散深さである。一般的には、図１のように、フィールド酸化膜７の底部とＮ- ドレイン領域の深さとの間に位置する。図１のようにソース領域４とドレイン領域５を含む全面にＰ型領域２を形成すれば、製造工程においてフォトリソ工程なしで形成できる。Ｐ型領域２をチャネル形成領域に設けたことにより、Ｎ- ドレイン領域３の横方向の拡散長さを深さ方向に対して伸びない構造とした。従って、Ｎ- ドレイン領域３の深さを大きくして低抵抗にするとともに、Ｎ- ドレイン領域３の横方向の広がりを防止して小さいトランジスタを可能にした。

図３は、本発明の半導体装置の第２の実施例の断面図である。パンチスルー防止領域２Ａを、フィールド酸化膜７をマスクとして自己整合的に設けた。従って、Ｎ- ドレイン領域３とパンチスルー防止領域２Ａとの重なりが小さくなり、その結果、Ｎ- ドレイン領域３の抵抗を第１の実施例に比べ低抵抗にできる。パンチスルー防止領域２Ａは、ほぼチャネル形成領域にのみ形成され、フィールド酸化膜７の下には形成されない。図３の実施例においては、フィールド酸化膜７をマスクにして高エネルギー加速にてイオン注入する。従って、パンチスルー防止領域の不純物分布は、ピーク濃度位置が基板１の表面より深く形成される。この場合には、ピーク濃度位置において、Ｎ- ドレイン領域３がＮ型を維持しなければならない。従って、ピーク濃度は、その場所でのＮ- ドレイン領域３の濃度に比べ低濃度に形成する必要がある。

図４は、本発明の半導体装置の第３の実施例の断面図である。Ｎ+ ソース領域４の周囲にＮ- ソース領域３Ａが設けられている。Ｎ- ソース領域３ＡはＮ- ドレイン領域３と同時に形成するので同じ不純物分布である。図４の構造にすることにより、ソース領域３Ａとドレイン領域３との間のチャネル形成領域の長さのバラツキを小さくできる。図４においても、パンチスルー防止領域２をＮ- ソース領域３ＡからＮ- ドレイン領域３にまたがって形成することにより、各々のＮ- 領域の横方向拡散を防止してチャネル形成領域の長さを短く形成できる。Ｎ- ソース領域３ＡとＮ- ドレイン領域３とは、低耐圧ＰＭＯＳトランジスタの基板であるＮウェルと同時に形成できる。即ち、製造工程を簡単にできる。また、Ｎウェル間の分離間隔も短くできる効果がある。

本発明の半導体装置の第１の実施例の断面図である。従来の半導体装置の断面図である。本発明の半導体装置の第２の実施例の断面図である。本発明の半導体装置の第３の実施例の断面図である。

符号の説明

１Ｐ- 型シリコン基板
２Ｐ型パンチスルー防止領域
３Ｎ- 型ドレイン領域
４Ｎ+ 型ソース領域
５Ｎ+ 型ドレイン領域
６ゲート絶縁膜
７フィールド絶縁膜
８ゲート電極

Claims

第１導電型の半導体基板の表面に設けられた第２導電型のソース領域と、前記ソース領域からチャネル形成領域を介して離れて前記半導体基板の表面に設けられた第２導電型の第１のドレイン領域と、前記第１のドレイン領域と接続して前記半導体基板表面に設けられた第２導電型の第２のドレイン領域と、前記チャネル形成領域の上にゲート絶縁膜を介して設けられたゲート電極とから成る半導体装置において、前記第１のドレイン領域の拡散深さと表面濃度を前記第２のドレイン領域に対して深く低濃度に形成するとともに、前記チャネル形成領域と前記第１のドレイン領域との接続する前記半導体基板表面に拡散深さが前記第２のドレイン領域より深い第１導電型のパンチスルー防止領域を設けたことを特徴とする半導体装置。
前記ゲート電極の端部と前記第１のドレイン領域との間に前記ゲート絶縁膜より厚膜のフィールド絶縁膜が設けられている請求項１記載の半導体装置。
前記パンチスルー防止領域及び前記第２のドレイン領域が前記フィールド絶縁膜に対して自己整合的に設けられている請求項２記載の半導体装置。
前記ソース領域と前記チャネル形成領域の間に前記第１のドレイン領域と同じ不純物分布の第２のソース領域が設けられている請求項１記載の半導体装置。