JPS63254769A - 縦型絶縁ゲ−ト電界効果トランジスタ - Google Patents

縦型絶縁ゲ−ト電界効果トランジスタ

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JPS63254769A
JPS63254769A JP62088838A JP8883887A JPS63254769A JP S63254769 A JPS63254769 A JP S63254769A JP 62088838 A JP62088838 A JP 62088838A JP 8883887 A JP8883887 A JP 8883887A JP S63254769 A JPS63254769 A JP S63254769A
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JP
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groove
drift region
region
resistance
semiconductor substrate
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Yoshiaki Yazawa
義昭 矢澤
Takahiro Nagano
隆洋 長野
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート電界効果トランジスタに係り、特に
高耐圧化、低オン抵抗化、かつ高集積化に好適な絶縁ゲ
ート電界効果トランジスタに関する。
〔従来の技術〕
従来電力用のＮ０５ＦＥＴについては、第２図に示す様
な縦型２重拡散ＭＯ５ＦＥＴ　（以下ＶＤＭＯ３と呼ぶ
）の構造がとられる場合が多かった。この構造はチャネ
ル導電型がｎの場合、素子が形成される半導体基板の表
面にＰ型不純物がドープされたウェルがあり、ウェル内
には高濃度のｎ型不純物でドープされたソースが形成さ
れている。ｎ型不純物が高濃度にドープされたドレイン
領域は素子の耐圧に応じて一定の深さに形成される。ウ
ェルと高濃度のドレイン領域にはさまれた部分は比較的
低濃度のｎ型不純物が導入されておりドリフト領域と呼
ばれる。この素子のソース、ドレイン間耐圧はドリフト
領域の厚さおよび濃度によって決まり、所期の耐圧に見
合う様な厚さと濃度に設定される。
ウェルの上部に配置されたゲートに電圧が印加されると
ウェル内の半導体基板表面にはｎ型反転層が形成されソ
ースとドレインの間に電流が流れる。
実際のＶＤＭＯＳでは第２図中にＡで示した部分（セル
）が繰り返し配置されひとつのＶＤＭＯＳを構成してい
る。Ａの寸法ａは製造プロセス上あるいは素子特性上許
容される限り小さく設計される。こうすることにより単
位面積当りに含まれる電流通路の数を最大にすることが
できる。
電力用ＭＯ５ＦＥＴにおける重要な特性のひとつとして
素子面積をオン抵抗の積（以下Ｒｏｎｓと呼ぶ）がある
。一定の素子面積で比較した場合この値が小さい程電流
を流したときのソース、ドレイン間の電圧降下が小さく
、素子で消費される電力を小さくすることができる。Ｒ
ｏｎｓを下げるには素子自身の抵抗を下げるか、素子面
積を縮小する必要がある。
第３図に示した斜線部はドリフト領域内の電流の通路を
示している。基板表面から深さ方向に見るとウェル１３
にはさまれた領域がせまくなってネックとなった後ドレ
ン１２に向かって広がっていることがわかる。ネックが
形成されるのは半導体基板の縦方向に寄生的にできる接
合型電界効果トランジスタ（以後Ｊ　ＦＥＴと呼ぶ）の
効果によるものである。つまりドリフト領域に電流が流
れるとドリフト領域の抵抗成分により電流通路にそって
電位差が生じ、接地電位に固定されたソース１２および
ウェル１３とドリフト領域１１の間の電位差によりウェ
ルとドリフト領域の間の接合が逆バイアスされ、比較的
不純物濃度の低いドリフト領域側に空乏層が拡がって電
流通路がせばめられるものである。このＪ　ＦＥＴの効
果はドレイン印加電圧が高い程、またドレイン電流が大
きい程顕著になる。このＪＦＥＴの効果が作用する領域
の抵抗をＲＪＦとする。ＶＤＭＯＳにおけるソース端子
Ｓとドレイン端子り間の抵抗はＲＪＦの他にソース領域
の抵抗Ｒｓ　、チャネル抵抗Ｒｃ　、ドリフト領域の抵
抗Ｒｏによって表わすことができる。
〔発明が解決しようとする問題点〕
上記従来技術はソース、ドレイン間の耐圧を維持した上
でオン抵抗の増加を招かずに素子面積を減少させること
は困難であった。
第３図に示した隣接するゲートの間の距離Ｓはソース１
４およびウェル１３の電位を与えるためのｐ型窩濃度層
１５と配線の接触をとるためのスペースである。Ｓは素
子を形成するプロセスの加工精度に依存するもので製造
装置やプロセスを特定すれば決まってしまい、減らすこ
とはできない。
次にウェル間隔Ｑを変化させた場合を考える。Ｑに対す
る素子面積とオン抵抗の褌の関係を第７図に示す。Ωの
小さい範囲では第４図に示す様にＪ　ＦＥＴの効果によ
る電流通路のネックがさらに細くなりＲＪＦが増大して
Ｒｏｎｓは増加する。Ｑを大きくするとＪ　ＦＥＴの効
果が弱くなるかわりに面積が不必要に増えてしまいＲｏ
ｎｓはやはり増加する。結果として第５図の様にＱの設
計値として最適値が存在し、この点に対するＲｏｎｓを
下げるには耐圧の仕様を下げるか、より微細なパターン
を加工できるプロセスを採用する必要があった。
本発明の目的は素子の耐圧を損なわずまた特に進んだ加
工精度を要求することなくＶＤＭＯＳのＲｏｎｓを低減
できる構造を提供することにある。
〔問題点を解決するための手段〕
上記目的は第１図に示す様にウェル１３ではさまれた領
域に溝２０を掘り、この溝周辺の不純物濃度を高くして
この部分の抵抗を下げることにより達成される。
〔作用〕
第１図においてドリフト領域１１の溝２０に接する部分
は他のドリフト領域に比較して高濃度の不純物が導入さ
れている。従ってウェル−ドリフト領域境界の部分から
ドリフト領域に向かって空乏層が拡がってきても溝周辺
の高濃度不純物層２１は空乏化されず低抵抗の状態を保
つことができる。この様に第１図の構造はＪＦＥＴ効果
によるオン抵抗の増大を抑えることができる。よってウ
ェルの間隔Ｑを短くすることができ、Ｒｏｎｓの低い高
集積可能なＶＤＭＯ５を実現することができる。
〔実施例〕
以下、本発明の一実施例を第１図により説明する。
半導体基板の第１の表面側から形成された第１導電型の
ドリフト領域１１上に第２の導電型不純物を導入してウ
ェル１３を形成し、ウェル１３内に第１導電型不純物を
高濃度に導入してソース１４を形成する。ウェル端部と
ウェル内に形成されたソースの余裕部分は表面反転チャ
ネルが形成される部分である。ウェル１３から基板深さ
方向に一定深さ離れたところに第１導電型不純物を高濃
度に導入したドレイン１２を形成する。このときウェル
１３とドレイン１２にはさまれたドリフト領域の厚さと
濃度は所期の耐圧を満足する値に設定されねばならない
。チャネルを形成すべきウェル領域にはゲート酸化膜１
６を介してゲート電極１７を形成する。ゲートにしきい
値電圧を越える電圧を印加すると、ウェル表面には反転
チャネルが形成され、このチャネルによってソースとド
リフト領域は電気的に導通状態となる。ウェル１３は内
部に高濃度の第２導電型層１５を形成しこの層を介して
配線１９に接続される。隣接するウェルの間に溝を形成
し、この溝周辺のドリフト領域にドリフト領域と同じ導
電型の不純物を高濃度に導入する。これにより素子がオ
ン状態にあって電流が流れても高濃度２１は空乏化せず
寄生Ｊ　ＦＥＴ効果を低減できる。
本発明の第２の実施例を第６図に示す。ウェル間の溝の
断面は矩形あるいはＵ型である必要はない。アルカリエ
ッチャントによるエツチング速度の面方位依存性を用い
てＶ型溝としてもよい。
本発明の第３の実施例を第６図および第７図に示す。溝
周辺への不純物導入法としてゲート電極からの拡散を利
用することができる。ゲート電極として高濃度に不純物
をドープした多結晶シリコンを用いたとき、溝内に酸化
膜等を介さず直接半導体基板に接する様に多結晶シリコ
ン膜を形成すれば、ゲート電極に不純物を導入して低抵
抗化する際に同時に溝周囲に高濃度層を形成することが
できる。
〔発明の効果〕
本発明によればＶＤＭＯ８のオン抵抗を増大させること
なくウェル間のスペースを縮小できるためＲｏｓｎを低
減する効果がある。
【図面の簡単な説明】 第１図は本発明を実施したＶＤＭＯ３の断面図、第２図
は従来のＶＤＭＯ８の断面図、第３図、第４図は従来の
ＶＤＭＯ８における電流通路と抵抗成分を示す図、第５
図はウェル間隔ＱとＲｏｓｎの関係を示す図、第６図、
第７図、第８図は本発明の他の実施例にもとづ＜ＶＤＭ
Ｏ８の断面図である。 １１・・・ドリフト領域、１２　・・・ドレイン、１３
・・・ウェル、１４・・・ソース、１５・・・ウェル電
位引き上げ用高濃度層、１６・・・ゲート酸化膜、１７
・・・ゲート、１８・・・層間絶縁膜、１９・・・配線
、２０・・・溝、２１第１図 沼吐？嗜 １２図 輩３６ 第４０ 第６凹 竿′７凹

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に第１導電型のソース領域と第２導電
    型からなる基体領域、半導体基板内に第１導電型のドレ
    イン領域、基体領域とドレイン領域の間にドレイン領域
    あるいは基体領域に比較して低い不純物濃度の第１導電
    型のドリフト領域を備えた縦型絶縁ゲート電界効果トラ
    ンジスタにおいて隣接する基体領域の間の半導体基板に
    溝を形成し、この溝の周囲の半導体基板中の第１導電型
    不純物の濃度をドリフト領域のそれに比較して高くした
    ことを特徴とする縦型絶縁ゲート電界効果トランジスタ
    。 ２、特許請求の範囲第１項記載の縦型絶縁ゲート電界効
    果トランジスタにおいて、半導体基板に形成する溝の深
    さを基体領域の深さ以上にすることを特徴とする縦型絶
    縁ゲート電界効果トランジスタ。 ３、特許請求の範囲第１項記載の縦型絶縁ゲート電界効
    果トランジスタにおいて、溝周囲の不純物を溝内に形成
    した多結晶シリコンから拡散させたことを特徴とする縦
    型絶縁ゲート電界効果トランジスタ。
JP62088838A 1987-04-13 1987-04-13 縦型絶縁ゲ−ト電界効果トランジスタ Pending JPS63254769A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5460985A (en) * 1991-07-26 1995-10-24 Ipics Corporation Production method of a verticle type MOSFET
US5504360A (en) * 1990-09-24 1996-04-02 Nippondenso Co., Ltd. Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
JPWO2016067374A1 (ja) * 2014-10-29 2017-08-17 株式会社日立製作所 半導体装置、パワーモジュール、および電力変換装置

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