JPH06338561A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06338561A JPH06338561A JP12887293A JP12887293A JPH06338561A JP H06338561 A JPH06338561 A JP H06338561A JP 12887293 A JP12887293 A JP 12887293A JP 12887293 A JP12887293 A JP 12887293A JP H06338561 A JPH06338561 A JP H06338561A
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- semiconductor region
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Abstract
(57)【要約】
【目的】 ＬＯＣＯＳ法を用いずに非常に簡便な手段で
サブミクロンの微細な素子間分離を行い、素子の特性向
上を図る。 【構成】 ＭＯＳトランジスタおよび分離酸化膜領域３
の全体にチャネルストッパおよびパンチスルーストッパ
となるＰ型半導体領域２を形成する。さらに、ＬＤＤ構
造トランジスタのゲート電極５の側面にサイドウォール
絶縁膜８ａを形成すると同時に分離酸化膜３の側面にも
サイドウォール絶縁膜８ｂを形成し、分離領域もトラン
ジスタと同じ構造にする。したがって、非常に簡便な手
段でサブミクロンの分離が実現でき、高密度高速で素子
特性の優れた半導体装置を提供できる。
サブミクロンの微細な素子間分離を行い、素子の特性向
上を図る。 【構成】 ＭＯＳトランジスタおよび分離酸化膜領域３
の全体にチャネルストッパおよびパンチスルーストッパ
となるＰ型半導体領域２を形成する。さらに、ＬＤＤ構
造トランジスタのゲート電極５の側面にサイドウォール
絶縁膜８ａを形成すると同時に分離酸化膜３の側面にも
サイドウォール絶縁膜８ｂを形成し、分離領域もトラン
ジスタと同じ構造にする。したがって、非常に簡便な手
段でサブミクロンの分離が実現でき、高密度高速で素子
特性の優れた半導体装置を提供できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳおよびＤＲ
ＡＭ等の半導体装置およびその製造方法に関するもので
ある。
ＡＭ等の半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体装置はますます高密度化が
進み、ＣＭＯＳおよびＤＲＡＭにおいてもトランジスタ
の大きさは年々小さくなってきている。高密度化が進む
に従って、トランジスタ間の分離をどのようにして小さ
くするかが非常に重要な問題となってきている。
進み、ＣＭＯＳおよびＤＲＡＭにおいてもトランジスタ
の大きさは年々小さくなってきている。高密度化が進む
に従って、トランジスタ間の分離をどのようにして小さ
くするかが非常に重要な問題となってきている。
【０００３】図３に従来のＣＭＯＳ構造のトランジスタ
の一例を示す（例えば、 DALE M. BROWN et al. " Tren
ds in Advanced Process Technology Submicrometer C
MOSDevice Design and Process Requirements ”,PROC
EEDINGS OF THE IEEE,VOL.74,NO.12,DECEMBER 1986)。
図３において、４１は例えばＰ型（１００）半導体基板
であり、４２はＰ型半導体領域でチャネルストッパを形
成している。４３はＬＯＣＯＳ酸化により形成された分
離酸化膜である。４４はゲート酸化膜、４５はＰｏｌｙ
−Ｓｉゲート電極、４６はＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｓｉｏｎ）法によって形成さ
れた酸化膜である。４７は低濃度のＮ型半導体領域でＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形
成している。４８はサイドウォール膜として形成された
酸化膜であり、４９は高濃度のＮ型半導体領域でソー
ス、ドレインを形成している。５０はＣＶＤ酸化膜であ
り、５１はソース、ドレイン上に開口された開口部であ
り、５２はＡｌ電極配線である。
の一例を示す（例えば、 DALE M. BROWN et al. " Tren
ds in Advanced Process Technology Submicrometer C
MOSDevice Design and Process Requirements ”,PROC
EEDINGS OF THE IEEE,VOL.74,NO.12,DECEMBER 1986)。
図３において、４１は例えばＰ型（１００）半導体基板
であり、４２はＰ型半導体領域でチャネルストッパを形
成している。４３はＬＯＣＯＳ酸化により形成された分
離酸化膜である。４４はゲート酸化膜、４５はＰｏｌｙ
−Ｓｉゲート電極、４６はＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｓｉｏｎ）法によって形成さ
れた酸化膜である。４７は低濃度のＮ型半導体領域でＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形
成している。４８はサイドウォール膜として形成された
酸化膜であり、４９は高濃度のＮ型半導体領域でソー
ス、ドレインを形成している。５０はＣＶＤ酸化膜であ
り、５１はソース、ドレイン上に開口された開口部であ
り、５２はＡｌ電極配線である。
【０００４】
【発明が解決しようとする課題】図３に示すように従来
のＣＭＯＳトランジスタにおいては、ＬＯＣＯＳ法によ
って分離酸化膜を形成している。ＬＯＣＯＳ法では、Ｓ
ｉ3 Ｎ4 膜をマスクとして選択酸化しているので、必ず
バーズビークと呼ばれる横方向の酸化が生じる。このバ
ーズビークは微細化が進むに従いますます高密度化の障
害となってきている。例えば、５００ｎｍのＬＯＣＯＳ
酸化をすると、バーズビークは片側で0.４μｍ程度生じ
る。
のＣＭＯＳトランジスタにおいては、ＬＯＣＯＳ法によ
って分離酸化膜を形成している。ＬＯＣＯＳ法では、Ｓ
ｉ3 Ｎ4 膜をマスクとして選択酸化しているので、必ず
バーズビークと呼ばれる横方向の酸化が生じる。このバ
ーズビークは微細化が進むに従いますます高密度化の障
害となってきている。例えば、５００ｎｍのＬＯＣＯＳ
酸化をすると、バーズビークは片側で0.４μｍ程度生じ
る。
【０００５】特に、４Ｍ〜６４ＭビットのＤＲＡＭにお
いては分離領域、セル領域ともサブミクロンの加工が必
要なので、バーズビークの発生しない分離方法が不可欠
である。また、微細化したデバイスではＬＯＣＯＳ酸化
によるストレスが電気特性の劣化を起こす原因にもな
り、ストレスの小さい素子特性に影響を及ぼさない分離
方法が望まれる。
いては分離領域、セル領域ともサブミクロンの加工が必
要なので、バーズビークの発生しない分離方法が不可欠
である。また、微細化したデバイスではＬＯＣＯＳ酸化
によるストレスが電気特性の劣化を起こす原因にもな
り、ストレスの小さい素子特性に影響を及ぼさない分離
方法が望まれる。
【０００６】この発明はこのような課題を解決するもの
で、ＬＯＣＯＳ法を用いずに非常に簡便な方法でサブミ
クロンの微細な素子間分離を行い、素子の特性向上を図
ることを可能とした半導体装置およびその製造方法を提
供することを目的とするものである。
で、ＬＯＣＯＳ法を用いずに非常に簡便な方法でサブミ
クロンの微細な素子間分離を行い、素子の特性向上を図
ることを可能とした半導体装置およびその製造方法を提
供することを目的とするものである。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、一方導電型半導体基板上に一方導電型半導体領域を
形成し、この一方導電型半導体領域上に分離絶縁膜をパ
ターン形成し、この分離絶縁膜で分離された一方導電型
半導体領域の島領域上にゲート絶縁膜およびゲート電極
からなる多層膜を形成している。さらに、この多層膜お
よび分離絶縁膜の両側面にサイドウォール絶縁膜を形成
し、このサイドウォール絶縁膜で囲まれた一方導電型半
導体領域の島領域にＬＤＤ構造ソース・ドレイン領域を
形成している。
は、一方導電型半導体基板上に一方導電型半導体領域を
形成し、この一方導電型半導体領域上に分離絶縁膜をパ
ターン形成し、この分離絶縁膜で分離された一方導電型
半導体領域の島領域上にゲート絶縁膜およびゲート電極
からなる多層膜を形成している。さらに、この多層膜お
よび分離絶縁膜の両側面にサイドウォール絶縁膜を形成
し、このサイドウォール絶縁膜で囲まれた一方導電型半
導体領域の島領域にＬＤＤ構造ソース・ドレイン領域を
形成している。
【０００８】すなわち、一方導電型半導体基板上におい
て、トランジスタおよび分離酸化膜領域全体にチャネル
ストッパおよびパンチスルーストッパとなる一方導電型
半導体領域を形成し、ゲート電極および分離酸化膜の各
側面にサイドウォール絶縁膜を形成して、トランジスタ
および分離領域ともにＬＤＤ構造にしている。また、こ
の発明の半導体装置の製造方法は、一方導電型半導体基
板上に一方導電型半導体領域を形成し、一方導電型半導
体領域上に分離絶縁膜をパターン形成し、分離絶縁膜で
分離された島領域上にゲート絶縁膜およびゲート電極
（ゲート電極の上に絶縁膜を設ける場合もある）からな
る多層膜を形成し、分離絶縁膜および多層膜で囲まれた
一方導電型半導体領域の島領域に低濃度の他方導電型半
導体領域を形成し、分離絶縁膜および多層膜の側面にサ
イドウォール絶縁膜を形成し、サイドウォール絶縁膜で
囲まれた島領域に高濃度の他方導電型半導体領域を形成
する。
て、トランジスタおよび分離酸化膜領域全体にチャネル
ストッパおよびパンチスルーストッパとなる一方導電型
半導体領域を形成し、ゲート電極および分離酸化膜の各
側面にサイドウォール絶縁膜を形成して、トランジスタ
および分離領域ともにＬＤＤ構造にしている。また、こ
の発明の半導体装置の製造方法は、一方導電型半導体基
板上に一方導電型半導体領域を形成し、一方導電型半導
体領域上に分離絶縁膜をパターン形成し、分離絶縁膜で
分離された島領域上にゲート絶縁膜およびゲート電極
（ゲート電極の上に絶縁膜を設ける場合もある）からな
る多層膜を形成し、分離絶縁膜および多層膜で囲まれた
一方導電型半導体領域の島領域に低濃度の他方導電型半
導体領域を形成し、分離絶縁膜および多層膜の側面にサ
イドウォール絶縁膜を形成し、サイドウォール絶縁膜で
囲まれた島領域に高濃度の他方導電型半導体領域を形成
する。
【０００９】
【作用】この発明によれば、ＬＯＣＯＳ法を用いること
なく、非常に簡便な手段でサブミクロンの素子間の分離
が可能となる。ＬＤＤ構造のトランジスタとしてゲート
電極の側面にサイドウォール絶縁膜を形成するととも
に、分離酸化膜の側面にもサイドウォール絶縁膜を形成
することによって、ＬＤＤ構造のトランジスタを形成す
る工程と同一工程で自己整合的に、素子間分離領域にも
ＬＤＤ構造を形成することができる。したがって、非常
に簡便な手段でトランジスタの微細化を図ることが可能
となり、素子の特性を向上することができる。
なく、非常に簡便な手段でサブミクロンの素子間の分離
が可能となる。ＬＤＤ構造のトランジスタとしてゲート
電極の側面にサイドウォール絶縁膜を形成するととも
に、分離酸化膜の側面にもサイドウォール絶縁膜を形成
することによって、ＬＤＤ構造のトランジスタを形成す
る工程と同一工程で自己整合的に、素子間分離領域にも
ＬＤＤ構造を形成することができる。したがって、非常
に簡便な手段でトランジスタの微細化を図ることが可能
となり、素子の特性を向上することができる。
【００１０】
【実施例】この発明をＣＭＯＳｎチャネルトランジスタ
に適用した半導体装置の要部断面構造を図１に示す。図
１において、１は例えばＰ型（１００）半導体基板であ
り、２はこの発明の特徴であるＰ型半導体領域で、チャ
ネルストッパとパンチスルーストッパの両方を兼ねてお
り、不純物濃度を最適化し、トランジスタ領域および分
離酸化膜領域全体に形成されている。３はＣＶＤ法によ
り形成された分離酸化膜である。この分離酸化膜３の下
部には表面準位をよくするため薄く熱酸化膜を形成して
いる（図では特に示していない）。この分離酸化膜３
は、後の工程における加工をしやすくするため、ややテ
ーパー状にエッチングしておくほうが望ましい。
に適用した半導体装置の要部断面構造を図１に示す。図
１において、１は例えばＰ型（１００）半導体基板であ
り、２はこの発明の特徴であるＰ型半導体領域で、チャ
ネルストッパとパンチスルーストッパの両方を兼ねてお
り、不純物濃度を最適化し、トランジスタ領域および分
離酸化膜領域全体に形成されている。３はＣＶＤ法によ
り形成された分離酸化膜である。この分離酸化膜３の下
部には表面準位をよくするため薄く熱酸化膜を形成して
いる（図では特に示していない）。この分離酸化膜３
は、後の工程における加工をしやすくするため、ややテ
ーパー状にエッチングしておくほうが望ましい。
【００１１】４はゲート酸化膜、５はＰｏｌｙ−Ｓｉゲ
ート電極である。６はＰｏｌｙ−Ｓｉゲート電極５の上
に形成されたＣＶＤ酸化膜である。ここでは、Ｐｏｌｙ
−Ｓｉゲート電極５上にＣＶＤ酸化膜６を形成した場合
について示しているが、このＣＶＤ酸化膜６は特に形成
しなくてもよい。７は低濃度のＮ型半導体領域でＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成し
ている。８ａ，８ｂはサイドウォール絶縁膜として形成
されたＣＶＤ酸化膜であり、Ｐｏｌｙ−Ｓｉゲート電極
５および分離酸化膜３の側面に同一工程で形成されてい
る。分離酸化膜３の側面にもこのサイドウォール絶縁膜
８ｂを形成していることがこの発明の特徴になる。
ート電極である。６はＰｏｌｙ−Ｓｉゲート電極５の上
に形成されたＣＶＤ酸化膜である。ここでは、Ｐｏｌｙ
−Ｓｉゲート電極５上にＣＶＤ酸化膜６を形成した場合
について示しているが、このＣＶＤ酸化膜６は特に形成
しなくてもよい。７は低濃度のＮ型半導体領域でＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成し
ている。８ａ，８ｂはサイドウォール絶縁膜として形成
されたＣＶＤ酸化膜であり、Ｐｏｌｙ−Ｓｉゲート電極
５および分離酸化膜３の側面に同一工程で形成されてい
る。分離酸化膜３の側面にもこのサイドウォール絶縁膜
８ｂを形成していることがこの発明の特徴になる。
【００１２】９は高濃度のＮ型半導体領域でソース、ド
レインを形成している。この発明はトランジスタをＬＤ
Ｄ構造にするだけでなく、分離酸化膜にも同一工程でサ
イドウォール絶縁膜を形成することにより、分離領域も
ＬＤＤと同じ構造にして非常に簡単にサブミクロンの分
離をすることを可能としたものである。１０はＣＶＤ酸
化膜であり、１１はＡ１電極配線である。
レインを形成している。この発明はトランジスタをＬＤ
Ｄ構造にするだけでなく、分離酸化膜にも同一工程でサ
イドウォール絶縁膜を形成することにより、分離領域も
ＬＤＤと同じ構造にして非常に簡単にサブミクロンの分
離をすることを可能としたものである。１０はＣＶＤ酸
化膜であり、１１はＡ１電極配線である。
【００１３】このように、この実施例の半導体装置は、
プロセス的にはＬＯＣＯＳ分離をすることなく、トラン
ジスタのＬＤＤ形成と同一工程で分離も形成することが
でき、非常に簡便な方法でプロセスの短縮化を図ること
ができる。このため、トランジスタとしてサブミクロン
の微細な分離を実現でき、素子の大きさも小さくするこ
とができる。また、ＬＯＣＯＳ酸化におけるストレスの
発生を抑制することができる。その結果、非常に高密
度、高速で素子の特性向上を図った半導体装置の実現が
可能となる。
プロセス的にはＬＯＣＯＳ分離をすることなく、トラン
ジスタのＬＤＤ形成と同一工程で分離も形成することが
でき、非常に簡便な方法でプロセスの短縮化を図ること
ができる。このため、トランジスタとしてサブミクロン
の微細な分離を実現でき、素子の大きさも小さくするこ
とができる。また、ＬＯＣＯＳ酸化におけるストレスの
発生を抑制することができる。その結果、非常に高密
度、高速で素子の特性向上を図った半導体装置の実現が
可能となる。
【００１４】つぎに、この発明の半導体装置の製造方法
の一実施例をＣＭＯＳｎチャネルトランジスタに適用し
た場合について説明する。図２（ａ）において、１は例
えばＰ型（１００）半導体基板であり、１２は熱酸化膜
で３０ｎｍ厚に形成している。２はトランジスタおよび
分離酸化膜領域全体にイオン注入法で形成したＰ型半導
体領域で、チャネルストッパおよびパンチスルーストッ
パ両方を兼ねている。このＰ型半導体領域２はトランジ
スタのソース、ドレインの濃度、接合深さに応じて最適
な注入条件を選ぶことが重要である。例えば、６０ｋｅ
Ｖ，２〜６×１０13／cm2 の条件でＢ+ （ボロン）をイ
オン注入することにより形成している。不純物濃度を最
適化するためにはＢ+ を低加速エネルギーで注入してチ
ャネルストッパ領域および高速エネルギーでＢ+ を注入
してパンチスルーストッパ領域を別々に形成してもよ
い。
の一実施例をＣＭＯＳｎチャネルトランジスタに適用し
た場合について説明する。図２（ａ）において、１は例
えばＰ型（１００）半導体基板であり、１２は熱酸化膜
で３０ｎｍ厚に形成している。２はトランジスタおよび
分離酸化膜領域全体にイオン注入法で形成したＰ型半導
体領域で、チャネルストッパおよびパンチスルーストッ
パ両方を兼ねている。このＰ型半導体領域２はトランジ
スタのソース、ドレインの濃度、接合深さに応じて最適
な注入条件を選ぶことが重要である。例えば、６０ｋｅ
Ｖ，２〜６×１０13／cm2 の条件でＢ+ （ボロン）をイ
オン注入することにより形成している。不純物濃度を最
適化するためにはＢ+ を低加速エネルギーで注入してチ
ャネルストッパ領域および高速エネルギーでＢ+ を注入
してパンチスルーストッパ領域を別々に形成してもよ
い。
【００１５】その後、熱酸化膜１２を除去してから、新
たに全面に２０ｎｍ厚と薄く熱酸化してからＣＶＤ法に
よる酸化膜３を３００〜３５０ｎｍ厚に形成している。
ここでは、熱酸化膜１２を除去してから再度熱酸化をし
ているが、熱酸化膜１２を除去せず直接ＣＶＤ酸化膜３
を形成してもよい。そして、ドライエッチングにより分
離領域となる部分にのみ酸化膜３をほぼ垂直にパターニ
ングしている（図２（ｂ））。この分離酸化膜３は０．
５〜１．０μｍの幅で形成しており、後の工程における
加工をしやすくするためには、ややテーパー状にエッチ
ングしておくほうが望ましい。
たに全面に２０ｎｍ厚と薄く熱酸化してからＣＶＤ法に
よる酸化膜３を３００〜３５０ｎｍ厚に形成している。
ここでは、熱酸化膜１２を除去してから再度熱酸化をし
ているが、熱酸化膜１２を除去せず直接ＣＶＤ酸化膜３
を形成してもよい。そして、ドライエッチングにより分
離領域となる部分にのみ酸化膜３をほぼ垂直にパターニ
ングしている（図２（ｂ））。この分離酸化膜３は０．
５〜１．０μｍの幅で形成しており、後の工程における
加工をしやすくするためには、ややテーパー状にエッチ
ングしておくほうが望ましい。
【００１６】図２（ｃ）において、通常のＣＭＯＳプロ
セスでゲート酸化膜４を１５ｎｍ厚に、Ｐｏｌｙ−Ｓｉ
ゲート電極５を１５０ｎｍ厚に、ＣＶＤ酸化膜６を１５
０ｎｍ厚に形成している。ゲート酸化膜４を形成する前
にトランジスタのしきい値電圧Ｖｔを制御するために、
Ｐ+ （リン）をイオン注入してシリコン表面の不純物濃
度を最適化しておいてもよい。ＣＶＤ酸化膜６は特に形
成しなくてもよい。ただし、ゲート電極５と分離酸化膜
３の高さは同程度にしておくことが望ましい。そして、
イオン注入法によりＰ+ （リン）を注入して低濃度のＮ
型半導体領域７を形成している。
セスでゲート酸化膜４を１５ｎｍ厚に、Ｐｏｌｙ−Ｓｉ
ゲート電極５を１５０ｎｍ厚に、ＣＶＤ酸化膜６を１５
０ｎｍ厚に形成している。ゲート酸化膜４を形成する前
にトランジスタのしきい値電圧Ｖｔを制御するために、
Ｐ+ （リン）をイオン注入してシリコン表面の不純物濃
度を最適化しておいてもよい。ＣＶＤ酸化膜６は特に形
成しなくてもよい。ただし、ゲート電極５と分離酸化膜
３の高さは同程度にしておくことが望ましい。そして、
イオン注入法によりＰ+ （リン）を注入して低濃度のＮ
型半導体領域７を形成している。
【００１７】その後、ゲート電極５の側面にＬＤＤ構造
となるサイドウォール絶縁膜８ａを１００〜３００ｎｍ
厚に形成している。この時、この発明の特徴となる分離
酸化膜３の側面にも同時にサイドウォール絶縁膜８ｂが
形成される。ゲート電極５の側面にサイドウォール絶縁
膜８ａを形成する工程で同時に分離酸化膜３の側面にも
サイドウォール絶縁膜８ｂを形成し、トランジスタおよ
び分離領域ともにＬＤＤ構造にすることにより、非常に
簡便な方法でサブミクロンの微細な分離を形成すること
が可能となる。そして、イオン注入法によりＡｓ（砒
素）を２０ｋｅＶ，５×１０15／cm2 の条件で注入し
て、ソース、ドレインとなる高濃度のＮ型半導体領域９
を形成している。（図２（ｄ））。
となるサイドウォール絶縁膜８ａを１００〜３００ｎｍ
厚に形成している。この時、この発明の特徴となる分離
酸化膜３の側面にも同時にサイドウォール絶縁膜８ｂが
形成される。ゲート電極５の側面にサイドウォール絶縁
膜８ａを形成する工程で同時に分離酸化膜３の側面にも
サイドウォール絶縁膜８ｂを形成し、トランジスタおよ
び分離領域ともにＬＤＤ構造にすることにより、非常に
簡便な方法でサブミクロンの微細な分離を形成すること
が可能となる。そして、イオン注入法によりＡｓ（砒
素）を２０ｋｅＶ，５×１０15／cm2 の条件で注入し
て、ソース、ドレインとなる高濃度のＮ型半導体領域９
を形成している。（図２（ｄ））。
【００１８】図２（ｅ）においては、ＣＶＤ法による酸
化膜１０を形成し、コンタクト領域を開口し、Ａｌ電極
配線１１を形成してトランジスタが完成する。
化膜１０を形成し、コンタクト領域を開口し、Ａｌ電極
配線１１を形成してトランジスタが完成する。
【００１９】
【発明の効果】この発明の半導体装置およびその製造方
法によれば、トランジスタおよび分離酸化膜領域全体に
チャネルストッパおよびパンチスルーストッパとなるＰ
型半導体領域を形成し、トランジスタのＬＤＤ構造のサ
イドウォール絶縁膜を素子間分離にも形成することによ
り、非常に簡便な手段でサブミクロンの分離が可能とな
る。すなわち、ＬＤＤ構造のトランジスタ耐圧を素子間
分離にも適用することができ、サブミクロンの分離でも
素子間耐圧を維持することができる。その結果、高密
度、高速で特性の優れた素子の製造を可能にし、ＣＭＯ
Ｓ，ＤＲＡＭ等のＭＯＳ半導体装置全般およびその製造
方法に大きく寄与し、また工業的にも非常に価値の高い
ものである。
法によれば、トランジスタおよび分離酸化膜領域全体に
チャネルストッパおよびパンチスルーストッパとなるＰ
型半導体領域を形成し、トランジスタのＬＤＤ構造のサ
イドウォール絶縁膜を素子間分離にも形成することによ
り、非常に簡便な手段でサブミクロンの分離が可能とな
る。すなわち、ＬＤＤ構造のトランジスタ耐圧を素子間
分離にも適用することができ、サブミクロンの分離でも
素子間耐圧を維持することができる。その結果、高密
度、高速で特性の優れた素子の製造を可能にし、ＣＭＯ
Ｓ，ＤＲＡＭ等のＭＯＳ半導体装置全般およびその製造
方法に大きく寄与し、また工業的にも非常に価値の高い
ものである。
【図１】この発明の半導体装置の一実施例の要部断面構
造図である。
造図である。
【図２】（ａ）〜（ｅ）は、図１に示す半導体装置の製
造工程を示す要部工程断面図である。
造工程を示す要部工程断面図である。
【図３】従来のＭＯＳトランジスタの要部断面構造図で
ある。
ある。
１ Ｐ型半導体基板 ２ Ｐ型半導体領域（チャネルストッパおよびパンチ
スルーストッパ） ３ 分離酸化膜（分離絶縁膜） ４ ゲート酸化膜（ゲート絶縁膜） ５ ゲート電極 ６ ＣＶＤ酸化膜 ７ 低濃度Ｎ型半導体領域 ８ ＣＶＤ酸化膜（サイドウォール絶縁膜） ９ 高濃度Ｎ型半導体領域
スルーストッパ） ３ 分離酸化膜（分離絶縁膜） ４ ゲート酸化膜（ゲート絶縁膜） ５ ゲート電極 ６ ＣＶＤ酸化膜 ７ 低濃度Ｎ型半導体領域 ８ ＣＶＤ酸化膜（サイドウォール絶縁膜） ９ 高濃度Ｎ型半導体領域
Claims (3)
- 【請求項１】 一方導電型半導体基板上に形成された一
方導電型半導体領域と、この一方導電型半導体領域上に
パターン形成された分離絶縁膜と、この分離絶縁膜で分
離された前記一方導電型半導体領域の島領域上に形成さ
れたゲート絶縁膜およびゲート電極からなる多層膜と、
この多層膜および前記分離絶縁膜の両側面に形成された
サイドウォール絶縁膜と、このサイドウォール絶縁膜で
囲まれた前記一方導電型半導体領域の島領域に形成され
たＬＤＤ構造ソース・ドレイン領域とを備えた半導体装
置。 - 【請求項２】 一方導電型半導体基板上に一方導電型半
導体領域を形成する工程と、前記一方導電型半導体領域
上に分離絶縁膜をパターン形成する工程と、前記分離絶
縁膜で分離された島領域上にゲート絶縁膜およびゲート
電極からなる多層膜を形成する工程と、前記分離絶縁膜
および前記多層膜で囲まれた前記一方導電型半導体領域
の島領域に低濃度の他方導電型半導体領域を形成する工
程と、前記分離絶縁膜および前記多層膜の側面にサイド
ウォール絶縁膜を形成する工程と、前記サイドウォール
絶縁膜で囲まれた島領域に高濃度の他方導電型半導体領
域を形成する工程とを含む半導体装置の製造方法。 - 【請求項３】 一方導電型半導体基板上に一方導電型半
導体領域を形成する工程と、前記一方導電型半導体領域
上に分離絶縁膜をパターン形成する工程と、前記分離絶
縁膜で分離された島領域上にゲート絶縁膜とゲート電極
と絶縁膜とからなる多層膜を形成する工程と、前記分離
絶縁膜および前記多層膜で囲まれた前記一方導電型半導
体領域の島領域に低濃度の他方導電型半導体領域を形成
する工程と、前記分離絶縁膜および前記多層膜の側面に
サイドウォール絶縁膜を形成する工程と、前記サイドウ
ォール絶縁膜で囲まれた島領域に高濃度の他方導電型半
導体領域を形成する工程とを含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12887293A JPH06338561A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12887293A JPH06338561A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338561A true JPH06338561A (ja) | 1994-12-06 |
Family
ID=14995453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12887293A Pending JPH06338561A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
-
1993
- 1993-05-31 JP JP12887293A patent/JPH06338561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
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