JPH05304166A - 高耐圧ｍｏｓ型ｆｅｔの製造方法 - Google Patents
高耐圧ｍｏｓ型ｆｅｔの製造方法Info
- Publication number
- JPH05304166A JPH05304166A JP3166150A JP16615091A JPH05304166A JP H05304166 A JPH05304166 A JP H05304166A JP 3166150 A JP3166150 A JP 3166150A JP 16615091 A JP16615091 A JP 16615091A JP H05304166 A JPH05304166 A JP H05304166A
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- JP
- Japan
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- oxide film
- low
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- gate
- field oxide
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- Pending
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- Chemical Vapour Deposition (AREA)
- ing And Chemical Polishing (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 工数を増やすことなく、かつ、低濃度ドレイ
ンの分布に影響を与えることなく、低濃度ドレインの上
にゲート端での電界集中を緩和する酸化膜を形成するこ
とを目的とする。 【構成】 ＣＶＤ酸化膜でフィールド酸化膜を形成し、
素子形成領域のフィールド酸化膜をエッチング除去する
プロセスにおいて、所定の場所にテーパーエッチングさ
れたフィールド酸化を残すことによる方法である。
ンの分布に影響を与えることなく、低濃度ドレインの上
にゲート端での電界集中を緩和する酸化膜を形成するこ
とを目的とする。 【構成】 ＣＶＤ酸化膜でフィールド酸化膜を形成し、
素子形成領域のフィールド酸化膜をエッチング除去する
プロセスにおいて、所定の場所にテーパーエッチングさ
れたフィールド酸化を残すことによる方法である。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、高耐圧を必要
とするオペアンプ、コンパレータ、電源等のＩＣのＭＯ
Ｓ型ＦＥＴの製造方法に関する。
とするオペアンプ、コンパレータ、電源等のＩＣのＭＯ
Ｓ型ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型ＦＥＴにおいて高耐圧化
を計る場合には、一つの手段にドレイン側の酸化膜を厚
くする構造が採られてきた。そして、ドレイン側に厚い
酸化膜をつくるのに、Ｌｏｃｏｓのロング酸化でつくる
方法と、マスクを一板追加してゲート酸化を２度行う等
の方法が採られてきた。
を計る場合には、一つの手段にドレイン側の酸化膜を厚
くする構造が採られてきた。そして、ドレイン側に厚い
酸化膜をつくるのに、Ｌｏｃｏｓのロング酸化でつくる
方法と、マスクを一板追加してゲート酸化を２度行う等
の方法が採られてきた。
【０００３】図３はドレイン側にＬｏｃｏｓのロング酸
化で厚い酸化膜をつくったＭＯＳ型ＦＥＴの構造を模式
的に示し、図４はドレイン側にゲート酸化を２度行うこ
とで厚い酸化膜をつくったＭＯＳ型ＦＥＴの構造を模式
的に示す。図において１はシリコン基板、２ａは低濃度
ドレイン領域、３ａは高濃度ドレイン領域、３ｂは高濃
度ソース領域、４はフィールド酸化膜、５はゲート酸化
膜、６はポリシリコンゲートである。図３に示すものは
低濃度ドレイン領域２ａのゲート側の部分にＬｏｃｏｓ
の酸化によってフィールド酸化膜４をつくる際同時に厚
い酸化膜をつくり、ポリシリコンゲート６の一部が上記
厚い酸化膜の上に重なる構造とした例で、図４に示すも
のは通常のゲート酸化膜を形成した後、再びゲート酸化
を行い、低濃度ドレイン領域２ａのゲート側の部分の表
面の酸化膜を厚くした例である。
化で厚い酸化膜をつくったＭＯＳ型ＦＥＴの構造を模式
的に示し、図４はドレイン側にゲート酸化を２度行うこ
とで厚い酸化膜をつくったＭＯＳ型ＦＥＴの構造を模式
的に示す。図において１はシリコン基板、２ａは低濃度
ドレイン領域、３ａは高濃度ドレイン領域、３ｂは高濃
度ソース領域、４はフィールド酸化膜、５はゲート酸化
膜、６はポリシリコンゲートである。図３に示すものは
低濃度ドレイン領域２ａのゲート側の部分にＬｏｃｏｓ
の酸化によってフィールド酸化膜４をつくる際同時に厚
い酸化膜をつくり、ポリシリコンゲート６の一部が上記
厚い酸化膜の上に重なる構造とした例で、図４に示すも
のは通常のゲート酸化膜を形成した後、再びゲート酸化
を行い、低濃度ドレイン領域２ａのゲート側の部分の表
面の酸化膜を厚くした例である。
【０００４】
【発明が解決しようとする課題】上記のように、高耐圧
のために、Ｌｏｃｏｓのロング酸化によってドレイン側
に厚い酸化膜をつくる方法は、Ｌｏｃｏｓの下の低濃度
ドレイン層がロング酸化によって不純物が再分布して状
態が変化してしまうという問題があった。また、２度ゲ
ート酸化を行う方法は、工数が増えコスト高になるとい
う問題があった。本発明は上記の問題を解消するために
なされたもので、低濃度ドレイン層の状態が変わること
なく、かつ、工数を増やさないで、ドレイン側にドレイ
ンの近傍の電界強度を緩和して高耐圧化を図るための厚
い酸化膜をつくる方法を提供することを目的とする。
のために、Ｌｏｃｏｓのロング酸化によってドレイン側
に厚い酸化膜をつくる方法は、Ｌｏｃｏｓの下の低濃度
ドレイン層がロング酸化によって不純物が再分布して状
態が変化してしまうという問題があった。また、２度ゲ
ート酸化を行う方法は、工数が増えコスト高になるとい
う問題があった。本発明は上記の問題を解消するために
なされたもので、低濃度ドレイン層の状態が変わること
なく、かつ、工数を増やさないで、ドレイン側にドレイ
ンの近傍の電界強度を緩和して高耐圧化を図るための厚
い酸化膜をつくる方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の製造方法は、Ｃ
ＶＤ酸化膜でフィールド酸化膜を形成し、素子形成領域
のフィールド酸化膜をエッチング除去しゲート酸化膜を
形成するプロセスにおいて、ドレイン側の低濃度ドレイ
ン領域とポリシリコンゲートに挾まれる位置にテーパエ
ッチングされたフィールド酸化膜を残す方法である。
ＶＤ酸化膜でフィールド酸化膜を形成し、素子形成領域
のフィールド酸化膜をエッチング除去しゲート酸化膜を
形成するプロセスにおいて、ドレイン側の低濃度ドレイ
ン領域とポリシリコンゲートに挾まれる位置にテーパエ
ッチングされたフィールド酸化膜を残す方法である。
【０００６】
【作用】上記方法によると、ドレイン側に残ったフィー
ルド酸化膜は、なめらかなテーパ角をもつ形状になり電
界強度が緩和する。また、フィールド酸化膜はＣＶＤ法
で形成するため、フィールド酸化膜の下の低濃度ドレイ
ン層の不純物は何ら影響を受けない。この低濃度ドレイ
ン層においては空乏層が拡がりやすいため電界強度、パ
ンチスルーへの耐圧が向上する。また、フィールド酸化
膜のエッチング除去工程で形成できるので、工程数を増
やす必要がない。
ルド酸化膜は、なめらかなテーパ角をもつ形状になり電
界強度が緩和する。また、フィールド酸化膜はＣＶＤ法
で形成するため、フィールド酸化膜の下の低濃度ドレイ
ン層の不純物は何ら影響を受けない。この低濃度ドレイ
ン層においては空乏層が拡がりやすいため電界強度、パ
ンチスルーへの耐圧が向上する。また、フィールド酸化
膜のエッチング除去工程で形成できるので、工程数を増
やす必要がない。
【０００７】
【実施例】図１は本発明の製造方法によるＭＯＳ型ＦＥ
Ｔの構造の一例を模式的に示す。図において各符号は図
３、図４の同一符号と同一又は相当するものを示す。た
だし、フィールド酸化膜４はＣＶＤ酸化膜で形成したも
のである。
Ｔの構造の一例を模式的に示す。図において各符号は図
３、図４の同一符号と同一又は相当するものを示す。た
だし、フィールド酸化膜４はＣＶＤ酸化膜で形成したも
のである。
【０００８】以下、製造方法について説明する。シリコ
ン基板１表面を酸化し、チャネルストップ拡散用と低濃
度ドレイン拡散用開口部を形成し、拡散またはイオン打
込みを行いチャネルストップ領域（図には示してない）
と低濃度ドレイン領域２ａを形成する。次にＣＶＤ酸化
膜でフィールド酸化膜４を形成し、テーパエッチングに
より、低濃度ドレイン領域２ａのゲート側の部分の上に
なめらかなテーパ角をもつ形状の酸化膜を残して素子形
成領域の酸化膜４を除去し、ゲート酸化膜５を形成し、
その上にポリシリコンを堆積し、パターニングしてポリ
シリコンゲート６を形成する。これ以後の工程は通常の
ものと全く同一である。
ン基板１表面を酸化し、チャネルストップ拡散用と低濃
度ドレイン拡散用開口部を形成し、拡散またはイオン打
込みを行いチャネルストップ領域（図には示してない）
と低濃度ドレイン領域２ａを形成する。次にＣＶＤ酸化
膜でフィールド酸化膜４を形成し、テーパエッチングに
より、低濃度ドレイン領域２ａのゲート側の部分の上に
なめらかなテーパ角をもつ形状の酸化膜を残して素子形
成領域の酸化膜４を除去し、ゲート酸化膜５を形成し、
その上にポリシリコンを堆積し、パターニングしてポリ
シリコンゲート６を形成する。これ以後の工程は通常の
ものと全く同一である。
【０００９】図２は本発明の他の製造方法（請求項２）
によるＭＯＳ型ＦＥＴの構造の一例を模式的に示す。図
において図１と同一の符号は同一または相当するものを
示し、２ｂは低濃度ソース領域である。ソース側にもド
レイン側と同様になめらかなテーパ角をもつ形状の酸化
膜４を残せば、より高耐圧化が期待され、アナログスイ
ッチの高耐圧化等には効果が顕著である。
によるＭＯＳ型ＦＥＴの構造の一例を模式的に示す。図
において図１と同一の符号は同一または相当するものを
示し、２ｂは低濃度ソース領域である。ソース側にもド
レイン側と同様になめらかなテーパ角をもつ形状の酸化
膜４を残せば、より高耐圧化が期待され、アナログスイ
ッチの高耐圧化等には効果が顕著である。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
従来のように、工数を増やしたり、低濃度ドレイン層の
状態に影響を与えたりすることなく、高耐圧化を実現で
きるという効果がある。
従来のように、工数を増やしたり、低濃度ドレイン層の
状態に影響を与えたりすることなく、高耐圧化を実現で
きるという効果がある。
【図１】本発明の製造方法によるＭＯＳ型ＦＥＴの構造
の一例を模式的に示す断面図である。
の一例を模式的に示す断面図である。
【図２】本発明の他の製造方法によるＭＯＳ型ＦＥＴの
構造の一例を模式的に示す断面図である。
構造の一例を模式的に示す断面図である。
【図３】ドレイン側にＬｏｃｏｓのロング酸化で厚い酸
化膜をつくった従来のＭＯＳ型ＦＥＴの構造を模式的に
示す断面図である。
化膜をつくった従来のＭＯＳ型ＦＥＴの構造を模式的に
示す断面図である。
【図４】ドレイン側にゲート酸化を２度行うことで厚い
酸化膜をつくった従来のＭＯＳ型ＦＥＴの構造を模式的
に示す断面図である。
酸化膜をつくった従来のＭＯＳ型ＦＥＴの構造を模式的
に示す断面図である。
１ シリコン基板 ２ａ 低濃度ドレイン領域 ２ｂ 低濃度ソース領域 ３ａ 高濃度ドレイン領域 ３ｂ 高濃度ソース領域 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ポリシリコンゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｃ２３Ｆ 4/00 Ａ 8414−4Ｋ
Claims (2)
- 【請求項１】 シリコン基板にチャネルストップ領域と
同時に低濃度ドレイン領域を形成し、ＣＶＤ酸化膜でフ
ィールド酸化膜を形成し、素子形成領域のフィールド酸
化膜をエッチング除去しゲート酸化膜を形成するプロセ
スにおいて、ドレイン側の上記低濃度ドレイン領域とポ
リシリコンゲートに挾まれる位置にテーパエッチングさ
れたフィールド酸化膜を残すことを特徴とする高耐圧Ｍ
ＯＳ型ＦＥＴの製造方法。 - 【請求項２】 シリコン基板にチャネルストップ領域と
同時に低濃度ドレイン領域と低濃度ソース領域を形成
し、ＣＶＤ酸化膜でフィールド酸化膜を形成し、素子形
成領域のフィールド酸化膜をエッチング除去しゲート酸
化膜を形成するプロセスにおいて、ドレイン側の上記低
濃度ドレイン領域とポリシリコンゲートに挾まれる位置
とソース側の上記低濃度ソース領域とポリシリコンゲー
トに挾まれる位置にテーパエッチングされたフィールド
酸化膜を残すことを特徴とする高耐圧ＭＯＳ型ＦＥＴの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166150A JPH05304166A (ja) | 1991-06-12 | 1991-06-12 | 高耐圧ｍｏｓ型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166150A JPH05304166A (ja) | 1991-06-12 | 1991-06-12 | 高耐圧ｍｏｓ型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304166A true JPH05304166A (ja) | 1993-11-16 |
Family
ID=15825991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166150A Pending JPH05304166A (ja) | 1991-06-12 | 1991-06-12 | 高耐圧ｍｏｓ型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304166A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
-
1991
- 1991-06-12 JP JP3166150A patent/JPH05304166A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
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