JP2005158223A - 半導体メモリ - Google Patents
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Abstract
【解決手段】 昇圧電圧生成回路は、昇圧電圧をワード線の高レベル電圧として生成する。第1ワードデコーダは、アクティブ期間に、第1アドレス信号に応じて低レベル電圧または高レベル電圧を出力するとともに、スタンバイ期間に高レベル電圧を出力する。スイッチ回路は、第1ワードデコーダに高レベル電圧を供給するための高レベル電圧線を、アクティブ期間を含む第1期間に昇圧電圧線に接続し、第1期間を除く期間に内部電圧線に接続する。ワードドライバは、第1ワードデコーダからの低レベル電圧をトランジスタのゲートに受けたときにワード線に昇圧電圧を供給し、第1ワードデコーダからの高レベル電圧をゲート受けたときにワード線に低レベル電圧を出力する。
【選択図】 図1
Description
の昇圧電圧生成回路では、昇圧電圧の生成効率は、40〜50%程度である。2つのカップリングキャパシタで昇圧電圧を生成する2段構成の昇圧電圧生成回路では、昇圧電圧の生成効率は、20〜25%程度である。近時、トランジスタの微細化に伴い、外部電源電圧が低くなる傾向にあり、2段構成の昇圧電圧生成回路を搭載する半導体メモリが増えている。2段構成の昇圧電圧生成回路の生成効率を20%とするとき、10μAのGIDLを補うために、その5倍の50μAが消費される。一般的なDRAMのスタンバイ電流の規格は、100〜200μAであるため、GIDLがスタンバイ電流に与える影響は無視できない。
のワードドライバのpMOSトランジスタのソースに共通に接続されている。
、半導体メモリを搭載するシステムが、メモリセルを高い頻度でアクセスし、スタンバイ電流があまり重要でない場合、半導体メモリは、第2仕様に設定される。メモリセルのアクセス頻度が低く、スタンバイ電流を重視するシステムの場合、半導体メモリは、第1仕様に設定される。このように、システムの仕様に応じて半導体メモリの製品仕様(動作仕様)を最適に切り替えることができる。
ンド信号CMD(読み出しコマンドおよび書き込みコマンド=アクセス要求)を解読し、メモリコア28を動作させるための内部コマンド信号ICMDを出力する。
UT(RDOUT0、RDOUT1、...)を負電圧VNNに設定する。選択されないワードデコーダWDECは、ロウ出力信号RDOUTを昇圧電圧VPPに設定する。
が実行される例を示している。図中のスタンバイ期間STBは、外部コマンド(読み出しアクセス要求または書き込みアクセス要求)が供給されず、擬似SRAM内部でのリフレッシュ要求が発生せず、図3に示したワードデコーダWDECのデコーダ部32aが非活性化されている期間を示している。アクティブ期間ACTは、外部コマンドが供給されまたはリフレッシュコマンドが発生し、ワードデコーダWDECのデコーダ部32aのいずれかが活性化される期間を示している。
リフレッシュ制御回路12は、リフレッシュ要求信号RREQに同期してリフレッシュアドレス信号RFAをカウントアップする(図4(k))。アドレス切替回路26は、リフレッシュアドレス信号RFA(RF2)を内部ロウアドレス信号IRAとして出力する(図4(l))。
CMOSインバータ34aを構成するnMOSトランジスタは一時的に強くオンする。このため、ワード線WLのリセット動作はより迅速になる。この後、動作終了信号OPTEZが低レベルに変化することで(図4(z7))、ロウ駆動信号RDDRVは、昇圧電圧VPPから内部電源電圧VIIに変化する(図4(z8))ロウ出力信号RDOUTは、ロウ駆動信号RDDRVの変化に応答して昇圧電圧VPPから内部電源電圧VIIに変化する(図4(z9、z10))。そして、アクティブ期間ACTが終了し、再びスタンバイ期間STBになる。このように、アクティブ期間ACTの終了時に、ワードデコーダWDECの出力ノードDECOUTZを低レベルに変化させ、ロウ出力信号RDOUTを低レベルから高レベルに変化させた後に、ロウ駆動信号RDDRVを昇圧電圧VPPから内部電源電圧VIIに変化することで、ワードドライバWDRVのCMOSインバータ34aを構成するnMOSトランジスタを、一時的に強くオンできる。したがって、アクティブ期間ACTの終了時に、ワード線WLの電圧を迅速かつ確実に非選択レベルに下げることができる。この結果、ワード線WLのリセット動作期間を短縮でき、アクセス時間を短縮できる。また、アクティブ期間ACTが連続して発生する場合(アクセス要求が連続して供給される場合)に、ワード線WLのリセット不足によりワード線が多重選択されることを防止できる。すなわち、擬似SRAMの誤動作を防止できる。
号TIMZ(WLZ)および図示しないラッチイネーブル信号LEXおよびビット線リセット信号BRSXを出力する(図6(c、d、e))。その後の動作は、図4と同じである。このように、擬似SRAMがアクセスコマンドRD、WRに応答してメモリアクセスを実行するときにも、メモリアクセス以外のスタンバイ期間STBにおいて、図4と同様に、GIDL電流が削減される。
制御回路24の代わりに、コマンド入力回路10A、リフレッシュ制御回路12A、VPP生成回路14A、VII生成回路16A、VNN生成回路28Aおよび動作制御回路24Aを有している。その他の構成は、第1の実施形態とほぼ同じである。
に第1仕様で動作する。
費電力の増加の方が増える場合がある。このようなシステムでは、通常動作モード中に、高レベル電圧線RDDRVの電圧の切り替えを行わず、高レベル電圧線RDDRVを昇圧電圧VPPに保持した方が、消費電力を削減できる。
能を有している。コマンド入力回路10Cのその他の機能は、図7に示したコマンド入力回路10Aと同じである。
しない。このため、特に、本発明を、通常動作モード中にメモリセルに頻繁にアクセスし、かつパワーダウンモードを必要とするシステムに搭載されるDRAMに適用することで、高い効果を得られる。
尾の数字は、ヒューズ信号FS1、FS0の論理を示している。例えば、ヒューズ信号FS1、FS0の論理が2進数で”10”のとき、設定信号SET10が低レベルを維持し、他の設定信号SET11、SET01、SET00は高レベルを維持する。
号SET00が低レベルに活性化されるようにプログラム回路32を予めプログラムしておくことで、第4の実施形態(図14)と同様に、高レベル電圧線RDDRVが、パワーダウンモード中のみ、内部電源電圧VIIに切り替えられるDRAMを製造できる。このように、この実施形態では、プログラム回路32の設定値に応じて、1つのDRAMチップから動作仕様(製品仕様)の異なる4つのDRAMを製造できる。
(付記1)
複数のワード線にそれぞれ接続された複数のダイナミックメモリセルを有するメモリアレイと、
外部電源電圧を用いてこの外部電源電圧より高い一定の昇圧電圧を、前記ワード線の高レベル電圧として生成する昇圧電圧生成回路と、
アクセス要求およびリフレッシュ要求に応答して前記メモリセルをアクセスするアクティブ期間に第1アドレス信号をデコードし、前記第1アドレス信号が選択を示すときに低レベル電圧を出力し、前記第1アドレス信号が非選択を示すときに高レベル電圧を出力するとともに、前記アクティブ期間を除く期間であるスタンバイ期間に高レベル電圧を出力する複数の第1ワードデコーダと、
第1仕様で動作中に、前記第1ワードデコーダに前記高レベル電圧を供給するための高レベル電圧線を、少なくとも前記アクティブ期間を含む第1期間に前記昇圧電圧生成回路の出力ノードである昇圧電圧線に接続し、前記第1期間を除く期間に前記昇圧電圧より低い電圧が供給される内部電圧線に接続するスイッチ回路と、
前記ワード線にそれぞれ対応して形成され、トランジスタを有し、前記第1ワードデコーダからの低レベル電圧を前記トランジスタのゲートに受けたときに前記ワード線に前記昇圧電圧を供給し、前記第1ワードデコーダからの高レベル電圧を前記ゲートで受けたときに前記ワード線に低レベル電圧を出力する複数のワードドライバとを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記各ワードドライバは、前記第1ワードデコーダの出力レベルを反転して前記各ワード線に出力するCMOSインバータを備え、
前記各ワードドライバの前記トランジスタは、前記CMOSインバータを構成するpMOSトランジスタであることを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
前記アクティブ期間に第2アドレス信号をデコードし、前記第2アドレス信号が選択を示すときに前記pMOSトランジスタのソースに前記昇圧電圧を出力し、前記第2アドレス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第2ワードデコーダを備え、
前記第1期間は、前記アクティブ期間であり、
前記第1期間を除く期間は、前記スタンバイ期間であり、
前記アクティブ期間の開始時に、前記第2ワードデコーダは、前記スイッチ回路が前記高レベル電圧線に接続する電圧線を前記内部電圧線から前記昇圧電圧線に切り替えた後、前記昇圧電圧を出力することを特徴とする半導体メモリ。
(付記4)
付記3記載の半導体メモリにおいて、
前記第2ワードデコーダの出力は、複数の前記ワードドライバのpMOSトランジスタのソースに共通に接続されていることを特徴とする半導体メモリ。
(付記5)
付記3記載の半導体メモリにおいて、
前記第1アドレス信号は、前記ワード線の選択に用いられるロウアドレス信号の上位ビットで構成され、前記第2アドレス信号は、前記ロウアドレス信号の下位ビットで構成されることを特徴とする半導体メモリ。
(付記6)
付記2記載の半導体メモリにおいて、
前記アクティブ期間に第2アドレス信号をデコードし、前記第2アドレス信号が選択を示すときに前記pMOSトランジスタのソースに前記昇圧電圧を出力し、前記第2アドレ
ス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第2ワードデコーダを備え、
前記第1期間は、前記アクティブ期間であり、
前記第1期間を除く期間は、前記スタンバイ期間であり、
前記アクティブ期間の終了時に、前記スイッチ回路は、前記第2ワードデコーダが低レベル電圧を出力した後、前記高レベル電圧線に接続する電圧線を前記昇圧電圧線から前記内部電圧線に切り替えることを特徴とする半導体メモリ。
(付記7)
付記6記載の半導体メモリにおいて、
前記アクティブ期間の終了時に、前記スイッチ回路は、前記第1ワードデコーダが出力電圧を低レベル電圧から高レベル電圧に変化させた後、前記高レベル電圧線に接続する電圧線を前記昇圧電圧線から前記内部電圧線に切り替えることを特徴とする半導体メモリ。(付記8)
付記6記載の半導体メモリにおいて、
前記第1アドレス信号は、前記ワード線の選択に用いられるロウアドレス信号の上位ビットで構成され、前記第2アドレス信号は、前記ロウアドレス信号の下位ビットで構成されることを特徴とする半導体メモリ。
(付記9)
付記2記載の半導体メモリにおいて、
前記外部電源電圧を用いて一定の負電圧を生成する負電圧生成回路を備え、
前記CMOSインバータのnMOSトランジスタは、ソースで前記負電圧を受けていることを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
前記外部電源電圧を用いて前記外部電源電圧より低い一定の内部電源電圧を、前記昇圧電圧より低い電圧として生成する内部電源電圧生成回路を備えていることを特徴とする半導体メモリ。
(付記11)
付記1記載の半導体メモリにおいて、
前記各ワードドライバは、前記第1ワードデコーダの出力レベルを反転して前記各ワード線に出力するCMOSインバータを備え、
前記各ワードドライバの前記トランジスタは、前記CMOSインバータを構成し、基板で前記昇圧電圧を受けるpMOSトランジスタであり、
前記昇圧電圧生成回路は、前記昇圧電圧と基準電圧とを比較し、前記昇圧電圧が前記基準電圧より低い期間に昇圧動作を実行する比較制御回路を備え、
前記比較制御回路は、前記アクティブ期間中および前記スタンバイ期間中に比較動作を続けることを特徴とする半導体メモリ。
(付記12)
付記1記載の半導体メモリにおいて、
外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備え、
前記動作制御回路は、前記読み出しコマンドおよび前記書き込みコマンドと前記リフレッシュコマンドとが競合するときに、前記アクセス動作と前記リフレッシュ動作とのどちらを優先させるかを決める裁定回路を備えていることを特徴とする半導体メモリ。
(付記13)
付記1記載の半導体メモリにおいて、
通常動作モード中に、外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記アクセス要求を受け付けないセルフリフレッシュモード中に、前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備えていることを特徴とする半導体メモリ。
(付記14)
付記1記載の半導体メモリにおいて、
動作モードとして、前記アクセス要求を受け付ける通常動作モードと、前記アクセス要求を受け付けず、半導体メモリの内部で発生する前記リフレッシュ要求に応答するリフレッシュ動作のみを実行するセルフリフレッシュモードとを備え、
前記第1期間は、前記セルフリフレッシュモード中の前記アクティブ期間および前記通常動作モードの期間であり、
前記第1期間を除く期間は、前記セルフリフレッシュモード中の前記スタンバイ期間であることを特徴とする半導体メモリ。
(付記15)
付記1記載の半導体メモリにおいて、
動作モードとして、前記アクセス要求および前記リフレッシュ要求を受け付ける通常動作モードと、前記アクセス要求および前記リフレッシュ要求を受け付けないパワーダウンモードとを備え、
前記第1期間は、前記通常動作モードの期間であり、
前記第1期間を除く期間は、前記パワーダウンモードの期間であることを特徴とする半導体メモリ。
(付記16)
付記1記載の半導体メモリにおいて、
半導体メモリの動作仕様を、前記第1仕様または第2仕様に設定するためのプログラム回路を備え、
前記スイッチ回路は、前記プログラム回路の設定値が前記第2仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。
(付記17)
付記1記載の半導体メモリにおいて、
半導体メモリの動作仕様を、前記第1仕様または第2仕様に設定するためのモードレジスタを備え、
前記スイッチ回路は、前記モードレジスタの設定値が前記第2仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。
(付記18)
付記1記載の半導体メモリにおいて、
半導体メモリの動作仕様は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜の接続先の電圧に応じて、前記第1仕様または第2仕様に設定され、
前記スイッチ回路は、前記導電膜の接続先の電圧が前記第2仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。
12、12A、12B リフレッシュ制御回路
14、14A VPP生成回路
15 比較制御回路
16、16a VII生成回路
18、18A VNN生成回路
20 アドレス入力回路
22 データ入出力回路
24、24A、24B、24C、24D 動作制御回路
25 裁定回路
26 アドレス切替回路
28 メモリコア
30、30B、30D、30G ゲート制御回路
32、32G プログラム回路
34 モード選択回路
36 モードレジスタ
38 配線接続部
ACT アクティブ期間
ADD アドレス信号
ARY メモリアレイ
BLZ、BLX ビット線
BRSX ビット線リセット信号
CA コラムアドレス信号
CL 導電膜
CDB コモンデータバス
CDEC コラムデコーダ
DECOUTZ 出力ノード
CMD コマンド信号
DQ データ端子
ICMD 内部コマンド信号
IRA 内部ロウアドレス信号
LEX ラッチイネーブル信号
MC ダイナミックメモリセル
OPTEZ 動作終了信号
OPTSZ 動作開始信号
OPTX 動作信号
PRE プリチャージ回路
QDEC 1/4デコーダ
RA ロウアドレス信号
RDDRV ロウ駆動信号
RDOUT ロウ出力信号
REFZ リフレッシュ信号
RFA リフレッシュアドレス信号
RREQ リフレッシュ要求信号
SA センスアンプ
SB センスバッファ
STB スタンバイ期間
TIMZ タイミング信号
VDD 電源電圧
VII 内部電源電圧
VNN 負電圧
VPP 昇圧電圧
WA ライトアンプ
WDEC ワードデコーダ
WDRV ワードドライバ
WL ワード線
WLDV デコード信号
WLRST ワードリセット信号
WLZ ワード線制御信号
Claims (10)
- 複数のワード線にそれぞれ接続された複数のダイナミックメモリセルを有するメモリアレイと、
外部電源電圧を用いてこの外部電源電圧より高い一定の昇圧電圧を、前記ワード線の高レベル電圧として生成する昇圧電圧生成回路と、
アクセス要求およびリフレッシュ要求に応答して前記メモリセルをアクセスするアクティブ期間に第1アドレス信号をデコードし、前記第1アドレス信号が選択を示すときに低レベル電圧を出力し、前記第1アドレス信号が非選択を示すときに高レベル電圧を出力するとともに、前記アクティブ期間を除く期間であるスタンバイ期間に高レベル電圧を出力する複数の第1ワードデコーダと、
第1仕様で動作中に、前記第1ワードデコーダに前記高レベル電圧を供給するための高レベル電圧線を、少なくとも前記アクティブ期間を含む第1期間に前記昇圧電圧生成回路の出力ノードである昇圧電圧線に接続し、前記第1期間を除く期間に前記昇圧電圧より低い電圧が供給される内部電圧線に接続するスイッチ回路と、
前記ワード線にそれぞれ対応して形成され、トランジスタを有し、前記第1ワードデコーダからの低レベル電圧を前記トランジスタのゲートに受けたときに前記ワード線に前記昇圧電圧を供給し、前記第1ワードデコーダからの高レベル電圧を前記ゲートで受けたときに前記ワード線に低レベル電圧を出力する複数のワードドライバとを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記各ワードドライバは、前記第1ワードデコーダの出力レベルを反転して前記各ワード線に出力するCMOSインバータを備え、
前記各ワードドライバの前記トランジスタは、前記CMOSインバータを構成するpMOSトランジスタであることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記アクティブ期間に第2アドレス信号をデコードし、前記第2アドレス信号が選択を示すときに前記pMOSトランジスタのソースに前記昇圧電圧を出力し、前記第2アドレス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第2ワードデコーダを備え、
前記第1期間は、前記アクティブ期間であり、
前記第1期間を除く期間は、前記スタンバイ期間であり、
前記アクティブ期間の開始時に、前記第2ワードデコーダは、前記スイッチ回路が前記高レベル電圧線に接続する電圧線を前記内部電圧線から前記昇圧電圧線に切り替えた後、前記昇圧電圧を出力することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記アクティブ期間に第2アドレス信号をデコードし、前記第2アドレス信号が選択を示すときに前記pMOSトランジスタのソースに前記昇圧電圧を出力し、前記第2アドレス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第2ワードデコーダを備え、
前記第1期間は、前記アクティブ期間であり、
前記第1期間を除く期間は、前記スタンバイ期間であり、
前記アクティブ期間の終了時に、前記スイッチ回路は、前記第2ワードデコーダが低レベル電圧を出力した後、前記高レベル電圧線に接続する電圧線を前記昇圧電圧線から前記内部電圧線に切り替えることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記各ワードドライバは、前記第1ワードデコーダの出力レベルを反転して前記各ワード線に出力するCMOSインバータを備え、
前記各ワードドライバの前記トランジスタは、前記CMOSインバータを構成し、基板で前記昇圧電圧を受けるpMOSトランジスタであり、
前記昇圧電圧生成回路は、前記昇圧電圧と基準電圧とを比較し、前記昇圧電圧が前記基準電圧より低い期間に昇圧動作を実行する比較制御回路を備え、
前記比較制御回路は、前記アクティブ期間中および前記スタンバイ期間中に比較動作を続けることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備え、
前記動作制御回路は、前記読み出しコマンドおよび前記書き込みコマンドと前記リフレッシュコマンドとが競合するときに、前記アクセス動作と前記リフレッシュ動作とのどちらを優先させるかを決める裁定回路を備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
通常動作モード中に、外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記アクセス要求を受け付けないセルフリフレッシュモード中に、前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
動作モードとして、前記アクセス要求を受け付ける通常動作モードと、前記アクセス要求を受け付けず、半導体メモリの内部で発生する前記リフレッシュ要求に応答するリフレッシュ動作のみを実行するセルフリフレッシュモードとを備え、
前記第1期間は、前記セルフリフレッシュモード中の前記アクティブ期間および前記通常動作モードの期間であり、
前記第1期間を除く期間は、前記セルフリフレッシュモード中の前記スタンバイ期間であることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
動作モードとして、前記アクセス要求および前記リフレッシュ要求を受け付ける通常動作モードと、前記アクセス要求および前記リフレッシュ要求を受け付けないパワーダウンモードとを備え、
前記第1期間は、前記通常動作モードの期間であり、
前記第1期間を除く期間は、前記パワーダウンモードの期間であることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
半導体メモリの動作仕様を、前記第1仕様または第2仕様に設定するためのプログラム
回路を備え、
前記スイッチ回路は、前記プログラム回路の設定値が前記第2仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。
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