KR100992470B1 - 반도체 메모리 및 시스템 - Google Patents

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Abstract

본 발명은 GIDL 전류를 삭감하기 위한 회로 동작에 의해 충방전 전류를 적게 하는 것을 과제로 한다.
워드 디코더, 워드 드라이버 및 전압 제어 회로는 메모리 블록에 대응하여 각각 형성된다. 워드 디코더는 워드 드라이버의 트랜지스터 게이트에 공급되는 워드 제어 신호를 생성한다. 전압 제어 회로는 워드 디코더에 공급하는 워드 제어 신호용의 고레벨 전압을, 대응하는 메모리 블록의 액세스 기간에 제1 고전압으로 설정하고, 대응하는 메모리 블록의 비액세스 기간에 제1 고전압보다 낮은 제2 고전압으로 설정한다. 고레벨 전압은 액세스 상태가 변화하는 메모리 블록에 대응하는 워드 제어 회로에서만 제1 또는 제2 고전압으로 전환된다. 따라서, 액세스 상태가 변화하지 않는 메모리 블록에 대응하는 고레벨 전압선에 불필요한 충방전 전류가 발생하는 것을 방지할 수 있고, 소비 전류를 삭감할 수 있다.

Description

반도체 메모리 및 시스템{SEMICONDUCTOR MEMORY AND SYSTEM}
본 발명은 메모리 셀 및 이 메모리 셀에 접속된 워드선을 갖는 반도체 메모리에 관한 것이다.
최근, DRAM 또는 의사 SRAM 등의 반도체 메모리는 휴대 전화 등의 휴대 기기에 탑재되는 워크 메모리에 채용되고 있다. DRAM의 메모리 셀(다이내믹 메모리 셀)은 SRAM의 메모리 셀에 비해 작으므로, DRAM의 채용에 의해, 제품 비용은 삭감된다. 한편, 다이내믹 메모리 셀을 갖는 반도체 메모리는 메모리 셀에 유지된 데이터의 전하량을 크게 하고 판독 마진을 향상시키기 위해 워드선의 선택 전압을 전원 전압보다 높은 전압으로 설정하고 있다.
게이트에 고전압이 공급되는 트랜지스터에서는, 게이트 유도 드레인 누설(GIDL; Gated Induced Drain Leakage) 전류가 발생하기 쉽다. GIDL 전류는 게이트 전압에 의존하여 트랜지스터의 드레인·기판 사이에 흐르므로, 게이트 전압이 높을수록 커진다. 이 때문에, 이 종류의 반도체 메모리에서는, 워드 드라이버에 있어서, 게이트에서 고전압을 받는 트랜지스터의 GIDL에 의한 스탠바이 전류의 증가가 심각한 문제로 되어 있다. 특히, 게이트에서 고전압을 받는 pM0S 트랜지스터에 서는 기판(웰)에 고전압이 공급되므로, 드레인·기판 사이의 전압차가 커져, GIDL 전류는 커지기 쉽다. GIDL 전류를 삭감하여 스탠바이 전류를 삭감하기 위해, 메모리 셀이 액세스되지 않는 스탠바이 기간에, 워드 드라이버의 트랜지스터의 게이트에 공급되는 고전압의 레벨을 낮게 하는 수법이 제안되고 있다(예컨대, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 제2005-158223호 공보
전술한 수법에서는, 고전압을 공급하는 전압선은 모든 워드 디코더에 접속되어 있다. 이 때문에, 고전압의 레벨이 전환할 때마다, 전압선의 전하가 충방전되어 소비 전류가 증가한다고 하는 문제가 있었다. 특히, 반도체 메모리의 내부에서 자동적으로 리프레시 동작을 반복하는 셀프 리프레시 모드(스탠바이 모드)에서는, 고전압 레벨의 전환에 의한 충방전 전류에 의해 스탠바이 전류가 증가해 버린다. 다시 말해, GIDL 전류를 삭감하기 위한 회로 동작에 의한 충방전 전류량이 GIDL 전류의 삭감량보다 커질 우려가 있다.
본 발명의 목적은 고전압 레벨의 전환을 반도체 메모리의 액세스 상황에 따라 최적으로 제어하고, GIDL 전류를 삭감하기 위한 회로 동작에 의한 충방전 전류를 적게 하여, 소비 전류를 삭감하는 것이다.
본 발명의 반도체 메모리의 일 형태에 있어서, 워드 제어 회로는 메모리 블 록의 워드선의 레벨을 활성화/비활성화하기 위해, 메모리 블록에 대응하여 각각 형성된다. 각 메모리 블록은 메모리 셀 및 그 메모리 셀에 접속된 워드선을 갖는다. 각 워드 제어 회로는 워드 디코더, 워드 드라이버 및 전압 제어 회로를 갖는다. 워드 디코더는 대응하는 메모리 블록의 액세스 기간에 워드 제어 신호를 저레벨 전압으로 활성화하고, 대응하는 메모리 블록의 비액세스 기간에 워드 제어 신호를 고레벨 전압으로 비활성화한다. 워드 드라이버는 워드 제어 신호를 게이트에서 수신하고 출력이 워드선에 각각 접속되는 트랜지스터를 갖는다. 워드 드라이버는 트랜지스터를 사용함으로써, 액세스 기간에 어드레스에 의해 선택되는 워드선을 활성화하여, 비액세스 기간에 워드선을 비활성화한다.
전압 제어 회로는 워드 제어 신호용의 고레벨 전압을 워드 디코더에 공급하기 위한 고레벨 전압선을, 대응하는 메모리 블록의 액세스 기간에 제1 고전압이 공급되는 제1 고전압선에 접속한다. 전압 제어 회로는 대응하는 메모리 블록의 비액세스 기간에 제1 고전압보다 낮은 제2 고전압이 공급되는 제2 고전압선에 접속하는 제1 동작을 실시한다. 워드 드라이버의 트랜지스터의 게이트에 인가되는 전압은 메모리 블록의 액세스 상태에 따라 메모리 블록마다 설정된다. 다시 말해, 고레벨 전압선의 전압은 액세스 상태가 변화하는 메모리 블록에 대응하는 워드 제어 회로에서만 제1 또는 제2 고전압로 전환된다. 따라서, 액세스 상태가 변화하지 않는 메모리 블록에 대응하는 고레벨 전압선에 불필요한 충방전 전류가 발생하는 것을 방지할 수 있다. 즉, GIDL 전류를 삭감하기 위한 회로 동작에 의한 충방전 전류를 적게 할 수 있어 반도체 메모리의 소비 전류를 삭감할 수 있다.
본 발명의 반도체 메모리에서는, GIDL 전류를 삭감하기 위한 회로 동작에 의한 충방전 전류를 적게 할 수 있어 반도체 메모리의 소비 전류를 삭감할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면에서 ◎는 외부 단자를 도시하고 있다. 도면 중, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있다. 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는, 단자명과 동일한 부호를 사용한다. 신호가 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다. 말미에 "Z"가 붙는 신호는 정논리를 나타내고 있다. 말미에 "X"가 붙는 신호 및 선두에 "/"가 붙는 신호는 부논리를 나타내고 있다.
도 1은 본 발명의 제1 실시형태를 도시하고 있다. 이 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 DRAM의 메모리 코어를 가지며, SRAM의 인터페이스를 갖는다. 의사 SRAM은 외부로부터 리프레시 커맨드를 수신하지 않고, 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 의사 SRAM은, 예컨대 휴대 전화에 탑재되는 워크 메모리에 사용된다. 판독 동작 및 기록 동작은 외부 단자를 통해 공급되는 커맨드 신호(CMD)[판독 커맨드(RD) 및 기록 커맨드(WR)]에 따라 실행된다.
의사 SRAM은, 커맨드 입력 회로(10), 리프레시 제어 회로(12), VPP 생성 회 로(14), VII 생성 회로(16), VNN 생성 회로(18), 어드레스 입력 회로(20), 데이터 입출력 회로(22), 동작 제어 회로(24), 어드레스 전환 회로(26) 및 메모리 코어(28)를 갖고 있다. 또한, 도 1에서는, 본 발명의 설명에 필요한 주요한 신호만을 도시하고 있다.
커맨드 입력 회로(10)(커맨드 디코더)는 커맨드 단자를 통해 공급되는 커맨드 신호(CMD)[예컨대, 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE), 출력 인에이블 신호(/OE) 등]를 수신한다. 커맨드 입력 회로(10)는 수신한 커맨드 신호 CMD(액세스 요구)를 해독하여, 메모리 코어(28)를 동작시키기 위한 내부 커맨드 신호(ICMD)[판독 커맨드(RD) 및 기록 커맨드(WR)]를 출력한다.
리프레시 제어 회로(12)는 도시하지 않은 리프레시 타이머 및 리프레시 어드레스 카운터를 갖고 있다. 리프레시 타이머는 소정의 주기로 내부 리프레시 요구 신호(RREQ)(리프레시 커맨드)를 생성한다. 리프레시 어드레스 카운터는 리프레시 요구 신호(RREQ)에 따라 카운트 동작하고, 복수 비트로 이루어지는 리프레시 어드레스 신호(RFA)를 순차 생성한다. 리프레시 어드레스 신호(RFA)는 후술하는 워드선(WL)을 선택하기 위한 로우 어드레스 신호이다. 보다 상세하게는, 리프레시 어드레스 신호(RFA)는 리프레시하는 메모리 셀(MC)과, 그 리프레시하는 메모리 셀(MC)이 속하는 메모리 블록(BLK)(BLK0-3 중 어느 하나)인 리프레시 블록(REFBLK)(도 10)을 도시한다.
VPP 생성 회로(14)는 외부 단자를 통해 공급되는 전원 전압(외부 전원 전압)으로부터 전원 전압보다 높은 일정한 승압 전압(VPP)을 생성한다. 승압 전압(VPP) 은 워드선(WL)의 고레벨 전압 등에 사용된다. VII 생성 회로(16)(내부 전원 전압 생성 회로)는 전원 전압을 강압하여 일정한 내부 전원 전압(VII)을 생성한다. 내부 전원 전압(VII)은 메모리 블록(BLK0-3)과, 외부 단자에 접속된 입력 회로(10, 20) 및 데이터 입력 회로(22)와, 전압 생성 회로(14, 16, 18)를 제외하고 대부분의 회로에 공급된다.
VNN 생성 회로(18)(부전압 생성 회로)는 전원 전압 및 접지 전압을 이용하여 일정한 부전압(VNN)을 생성한다. 부전압(VNN)은 워드선(WL)의 저레벨 전압 등에 사용된다. VPP 생성 회로(14), VII 생성 회로(16) 및 VNN 생성 회로(18)는 전원 전압의 변화에 관계없이, 일정 전압(VPP, VII 및 VNN)을 생성한다.
어드레스 입력 회로(20)는 어드레스 단자로부터 공급되는 어드레스 신호(ADD)를 수신하고, 수신한 신호를 로우 어드레스 신호(RA) 및 칼럼 어드레스 신호(CA)로서 출력한다. 로우 어드레스 신호(RA)는 워드선(WL)을 선택하기 위해 사용된다. 칼럼 어드레스 신호(CA)는 비트선(BL)(또는 /BL)을 선택하기 위해 사용된다.
데이터 입출력 회로(22)는 판독 동작시에, 메모리 코어(28)로부터 공통 데이터 버스(CDB)를 통해 전송되는 판독 데이터를 데이터 단자(DQ)에 출력한다. 데이터 입출력 회로(18)는 기록 동작시에, 데이터 단자(DQ)를 통해 공급되는 기록 데이터를 수신하고, 수신한 데이터를 공통 데이터 버스(CDB)를 통해 메모리 코어(28)에 전송한다.
동작 제어 회로(24)는 비동기로 입력되는 내부 커맨드 신호(ICMD) 및 리프레시 요구 신호(RREQ)가 경합할 때에, 그 어느 쪽을 우선시키는가를 결정하는 아비 터(arbiter) 회로(25)를 갖고 있다. 동작 제어 회로(24)는 리프레시 커맨드에 응답하여 리프레시 동작을 실행할 때에, 리프레시 신호(REFZ)를 출력한다. 재정 회로(25)에 의해, 리프레시 동작은 의사 SRAM의 외부로부터 공급되는 판독 커맨드에 응답하는 판독 동작 또는 기록 커맨드에 응답하는 기록 동작 사이에 실행된다. 즉, 리프레시 동작은 의사 SRAM의 내부에서 자동적으로 실행된다.
동작 제어 회로(24)는 아비터 회로(25)에 의해 우선 판정된 내부 커맨드 신호(ICMD)[판독 커맨드(RD) 및 기록 커맨드(WR)] 또는 리프레시 요구 신호(RREQ)(리프레시 커맨드)에 응답하여, 워드 제어 신호(WLZ), 래치 인에이블 신호(LEZ), 비트선 리셋 신호(BRS), 칼럼 제어 신호(CLZ), 스위치 제어 신호(BT) 등의 메모리 코어(28)를 동작하기 위한 타이밍 신호를 출력한다. 또한, 동작 제어 회로(24)는 내부 커맨드 신호(ICMD) 또는 리프레시 요구 신호(RREQ)에 응답하여, 메모리 코어(28)에 액세스 동작(판독 동작, 기록 동작 및 리프레시 동작)을 실행시키기 위한 기본 타이밍 신호(RASZ)를 출력한다.
워드 제어 신호(WLZ)는 워드선(WL)을 선택하기 위한 타이밍 신호이다. 래치 인에이블 신호(LEZ)는 메모리 코어(28) 내의 센스 앰프(SA)를 동작하기 위한 타이밍 신호이다. 비트선 리셋 신호(BRS)는 메모리 코어(28) 내의 프리차지 회로(PRE)를 동작하기 위한 타이밍 신호이다. 칼럼 제어 신호(CLZ)는 메모리 코어(28) 내의 칼럼 스위치를 선택하기 위한 타이밍 신호이며, 내부 커맨드 신호(ICMD)에만 응답하여 출력된다.
어드레스 전환 회로(26)는 저레벨의 리프레시 신호(REFZ)를 수신하고 있을 때에(판독 동작중, 기록 동작중 또는 스탠바이 기간중), 로우 어드레스 신호(RA)를 내부 로우 어드레스 신호(IRA)로서 출력한다. 어드레스 전환 회로(26)는 고레벨의 리프레시 신호(REFZ)를 수신하고 있을 때에(리프레시 동작중), 리프레시 어드레스 신호(RFA)를 내부 로우 어드레스 신호(IRA)로서 출력한다. 즉, 판독 동작, 기록 동작 및 스탠바이 기간에서는, 외부로부터 공급되는 로우 어드레스 신호(RA)가 선택되고, 리프레시 동작에서는, 내부에서 생성되는 리프레시 어드레스 신호(RFA)가 선택된다.
메모리 코어(28)는 복수의 메모리 블록(BLK)(BLK0-3), 메모리 블록(BLK0-3)에 각각 대응하는 워드 제어 회로(WCNT), 센스 앰프(SA), 프리차지 회로(PRE), 칼럼 디코더(CDEC), 센스 버퍼(SB) 및 라이트 앰프(WA) 등을 갖고 있다.
각 워드 제어 회로(WCNT)는 전압 제어 회로(VCNT), 워드 디코더(WDEC), 1/4디코더(QDEC) 및 워드 드라이버(WDRV)를 갖고 있다. 전압 제어 회로(VCNT)는 워드선(WL)의 고레벨(활성화 레벨)에 사용되는 워드 제어 신호(RDOUT)용의 로우 구동 전압 RDDRV(고레벨 전압)을 워드 디코더(WDEC)에 출력한다. 전압 제어 회로(VCNT)의 상세한 것은 도 4 및 도 5에서 설명한다.
워드 디코더(WDEC)는 내부 로우 어드레스 신호(IRA)의 상위 비트[단, 메모리 블록(BLK0-3)의 선택에 사용되는 최상위 2비트를 제외함]로 구성되는 제1 어드레스 신호 및 동작 제어 회로(24)로부터의 타이밍 신호(예컨대, WLZ 신호)에 따라, 워드 제어 신호(RDOUT)(워드선 제어 신호)를 선택 레벨 또는 비선택 레벨로 설정한다. 선택 레벨은 부전압(VNN)이다. 비선택 레벨은 로우 구동 신호(RDDRV)의 전압에 따 라, 제1 고전압[예컨대, 승압 전압(VPP)] 또는 제2 고전압[예컨대, 내부 전원 전압(VII)]으로 설정된다.
1/4 디코더(QDEC)(제2 워드 디코더)는 내부 로우 어드레스 신호(IRA)의 하위 2비트로 구성되는 제2 어드레스 신호를 디코드하고, 동작 제어 회로(24)로부터의 타이밍 신호(예컨대, WLZ 신호)에 동기하여, 제2 어드레스 신호가 선택을 나타낼 때에 디코드 신호(WLDV)를 선택 레벨(VPP)로 설정하고, 제2 어드레스 신호가 비선택을 나타낼 때에 디코드 신호(WLDV)를 비선택 레벨(VNN)로 설정한다.
워드 드라이버(WDRV)는 워드 제어 신호(RDOUT) 및 디코드 신호(WLDV)에 따라, 워드선(WL)을 선택 레벨(VPP) 또는 비선택 레벨(VNN)로 설정한다.
각 메모리 블록(BLK0-3)은 상호 동일한 회로 구성을 갖고 있고, 매트릭스형으로 배치된 복수의 다이내믹 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선쌍(BL, /BL)을 갖고 있다. 메모리 셀(MC)은 일반적으로 DRAM의 메모리 셀과 동일하고, 데이터를 전하로서 유지하기 위한 커패시터(기억 노드)와, 이 커패시터와 비트선(BL)(또는 /BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
센스 앰프(SA)는 래치 인에이블 신호(LEZ)에 동기하여 동작하고, 래치 인에이블 신호(LEZ)의 활성화중(고레벨 기간 동안)에 비트선(BL, /BL)의 전압차를 증폭한다. 프리차지 회로(PRE)는 비트선 리셋 신호(BRS)에 동기하여 동작하고, 메모리 코어(24)의 비동작중에 비트선(BL, /BL)을 소정의 전압으로 설정한다.
칼럼 디코더(CDEC)는 칼럼 어드레스 신호(CA)에 따라, 비트선(BL, /BL)과 데 이터선(DT)을 각각 접속하는 칼럼 스위치를 선택하고, 선택한 칼럼 스위치를 칼럼 제어 신호(CLZ)에 동기하여 온시킨다. 센스 버퍼(SB)는 판독 동작시에 데이터선(DT) 상의 판독 데이터의 신호량을 증폭하여 공통 데이터 버스(CDB)에 출력한다. 라이트 앰프(WA)는 기록 동작시에 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여 데이터선(DT)에 출력한다.
도 2는 도 1에 도시한 메모리 블록(BLK0-3)을 상세하게 도시하고 있다. 프리차지 회로(PRE), 접속 스위치(BT), 칼럼 스위치(CSW) 및 센스 앰프(SA)는 각 메모리 블록(BLK0-3)의 양측에 배치되어 있다. 즉, 상호 인접하는 한쌍의 메모리 블록(BLK)(예컨대, BLK0-1) 사이에 배치되는 센스 앰프(SA)는 한쌍의 메모리 블록(BLK)에 공유된다(공유 센스 앰프 방식). 또한, 본 발명은 센스 앰프(SA)가 메모리 블록(BLK0-3)마다 형성되는 방식의 반도체 메모리에도 적용 가능하다.
각 센스 앰프(SA)는 센스 앰프 활성화 신호(PSA, NSA)(PSA0-4, NSA0-4)에 동기하여 동작한다. 센스 앰프 활성화 신호(PSA, NSA)는 도 1에 도시한 동작 제어 회로(24)로부터 출력되는 래치 인에이블 신호(LEZ)에 동기하는 신호이다. 센스 앰프 활성화 신호(PSA, NSA)의 신호선은 센스 앰프(SA)의 블록마다 배선된다. 각 칼럼 스위치(CSW)는 칼럼 스위치 신호(CL)(CL0-CL4)에 동기하여 센스 앰프(SA)의 상보의 출력을 데이터선(DT, /DT)에 접속한다. 칼럼 스위치 신호(CL)의 신호선은 데이터 단자(DQ)의 비트수에 대응하는 칼럼 스위치(CSW)의 그룹마다 배선된다.
각 접속 스위치(BT)는 스위치 제어 신호(BT)(BT0L-BT3L, BT0R-BT3R)에 동기하여 동작한다. 스위치 제어 신호(BT)의 신호선은 접속 스위치(BT)의 블록마다 배 선되어 있다. 각 프리차지 회로(PRE)는 프리차지 제어 신호(BRS)(BRSOL-BRS3L, BRS0R-BRS3R)에 동기하여 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속한다. 프리차지 제어 신호(BRS)의 신호선은 프리차지 회로(PRE)의 블록마다 배선되어 있다.
도 3은 도 2에 파선 프레임으로 도시한 영역을 상세하게 도시하고 있다. 또한 편의상, 도 3에서는 접속 스위치(BT)를 통해 비트선(BL, /BL)에 접속된 데이터선도 비트선(BL, /BL)이라 칭한다. 워드선(WL)에 접속된 메모리 셀(MC)은 비트선(BL, /BL)의 한쪽에 접속되어 있다. 이에 따라, 예컨대 비트선(BL)에 접속된 메모리 셀(MC)을 액세스할 때에, 비트선(/BL)은 참조 전압선(프리차지 전압)으로서 기능한다.
접속 스위치(BT)는 nM0S 트랜지스터에 의해 구성되어 있다. nM0S 트랜지스터의 소스/드레인의 한쪽은 비트선(BL)(또는 /BL)에 접속되고, nMOS 트랜지스터의 소스/드레인의 다른 한쪽은 센스 앰프(SA)에 접속되어 있다. nMOS 트랜지스터의 게이트는 스위치 제어 신호(BT)(BT1R, BT2L)를 수신하고 있다. 접속 스위치(BT)는 고논리 레벨의 스위치 제어 신호(BT)를 수신하는 동안, 메모리 블록(BLK)(BLK1-2)의 비트선(BL, /BL)을 센스 앰프(SA)에 접속한다.
각 프리차지 회로(PRE)는 상보의 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속하기 위한 한쌍의 nMOS 트랜지스터와, 비트선(BL, /BL)을 상호 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRE)의 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRS)(BRSlR, BRS2L)를 수신하고 있다. 프리차지 회로(PRE)는 고논리 레벨의 프리차지 제어 신호(BRS)를 수신하는 동안, 비트선(BL, /BL)에 프리차지 전압(VPR)을 공급하는 동시에 비트선(BL, /BL)의 전압을 등화시킨다.
센스 앰프(SA)는 입력과 출력이 상호 접속된 한쌍의 CMOS 인버터로 구성되어 있다. 각 CM0S 인버터의 입력(트랜지스터의 게이트)은 비트선(BL)(또는 /BL)에 접속되어 있다. 각 CM0S 인버터는 도면의 가로 방향으로 배열되는 nM0S 트랜지스터와 pMOS 트랜지스터로 구성된다. 각 CMOS 인버터의 pMOS 트랜지스터의 소스는 센스 앰프 활성화 신호(PSA)(PSA2)를 수신하고 있다. 각 CMOS 인버터의 nMOS 트랜지스터의 소스는 센스 앰프 활성화 신호(NSA)(NSA2)를 수신하고 있다. 센스 앰프 활성화 신호(PSA)는 센스 앰프(SA)가 동작할 때에 고레벨 전압으로 설정되고, 센스 앰프(SA)가 동작하지 않을 때에, 프리차지 전압(VPR)으로 설정된다. 센스 앰프 활성화 신호(NSA)는 센스 앰프(SA)가 동작할 때에 저레벨 전압(예컨대, 접지 전압)으로 설정되고, 센스 앰프(SA)가 동작하지 않을 때에, 프리차지 전압(VPR)으로 설정된다.
칼럼 스위치(CSW)는 비트선(BL)을 데이터선(DT)에 접속하는 nMOS 트랜지스터와, 비트선(/BL)을 데이터선(/DT)에 접속하는 nMOS 트랜지스터로 구성되어 있다. 각 nM0S 트랜지스터의 게이트는 칼럼 스위치 신호(CL)(CL2)를 수신하고 있다. 판독 동작시에, 센스 앰프(SA)에서 증폭된 비트선(BL, /BL) 상의 판독 데이터 신호는 칼럼 스위치(CSW)를 통해 데이터선(DT, /DT)에 전달된다. 기록 동작시에, 데이터선(DT, /DT)을 통해 공급되는 기록 데이터 신호는 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다. 데이터선(DT, /DT)은 리드 앰프(RA) 및 라이트 앰프(WA)에 접속되어 있다.
도 4는 도 1에 도시한 워드 제어 회로(WCNT)의 개요를 도시하고 있다. 전압 제어 회로(VCNT)는 타이밍 제어 회로(29) 및 게이트 제어 회로(30)를 갖고 있다. 게이트 제어 회로(30), 워드 디코더(WDEC) 및 워드 드라이버(WDRV)의 상세한 것은 도 5에서 설명한다.
타이밍 제어 회로(29)는 대응하는 메모리 블록(BLK)이 액세스되는 것을 로우 어드레스 신호(IRA)에 따라 검출했을 때에, 기본 타이밍 신호(RASZ)에 동기하여 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)를 출력한다. 다른 메모리 블록(BLK)이 액세스될 때, 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)는 출력되지 않는다.
게이트 제어 회로(30)는 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)에 따라, 로우 구동 신호(RDDRV)(RDDRV0-3)의 전압을 승압 전압(VPP)으로 설정한다. 로우 구동 신호(RDDRV0-3)의 숫자는 메모리 블록(BLK0-3)의 번호에 대응하고 있다. 또한, 게이트 제어 회로(30)는 대응하는 메모리 블록(BLK)이 리프레시 동작을 실행하는 리프레시 블록(REFBLK)인 것을 리프레시 어드레스 신호(RFA)에 따라 검출했을 때에, 로우 구동 신호(RDDRV)의 전압을 승압 전압(VPP)으로 설정한다. 게이트 제어 회로(30)는 상기 이외의 상태에서는, 로우 구동 신호(RDDRV)의 전압을, 예컨대 내부 전원 전압(VII)으로 설정한다.
각 워드 제어 회로(WCNT)는, 예컨대 64개의 워드 디코더(WDEC)와, 256개의 워드 드라이버(WDRV)를 갖고 있다. 즉, 4개의 워드 드라이버(WDRV)가 각 워드 디코더(WDEC)에 대응하여 형성된다. 워드 드라이버(WDRV)는 256개의 워드선(WL)(WL0, WL1, …, WL255)에 각각 대응하여 형성되고 있다. 판독 동작, 기록 동작 및 리프레시 동작에 있어서, 데이터 단자(DQ)마다 워드 디코더(WDEC) 중 어느 하나가 로우 어드레스 신호(IRA)에 따라 선택된다. 선택된 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 부전압(VNN)으로 설정한다. 선택되지 않은 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 승압 전압(VPP)으로 설정한다.
1/4 디코더(QDEC)는 로우 어드레스 신호(RA)의 하위 2비트(제2 어드레스 신호)에 따라, 디코드 신호(WLDV)(WLDV0-3) 중 어느 하나를 부전압(VNN)으로부터 승압 전압(VPP)으로 변화시킨다. 4개의 디코드 신호(WLDV)는 워드 제어 회로(WCNT) 내의 복수의 워드 드라이버(WDRV)에 공통으로 출력된다. 부전압(VNN)의 워드 제어 신호(RDOUT)를 수신하는 4개의 워드 드라이버(WDRV) 중, 승압 레벨(VPP)로 설정된 디코드 신호(WLDV)를 수신하는 워드 드라이버(WDRV)는 워드선(WL)을 승압 전압(VPP)으로 설정한다. 즉, 로우 어드레스 신호(RA)에 따라, 데이터 단자(DQ)마다 하나의 워드 드라이버(WDRV)가 활성화하여 하나의 워드선(WL)이 선택된다. 그리고, 메모리 셀(MC)의 커패시터와 비트선(BL)(또는 /BL)이 접속되어, 판독 동작, 기록 동작 또는 리프레시 동작이 실행된다.
도 5는 도 4에 도시한 게이트 제어 회로(30), 워드 디코더(WDEC) 및 워드 드라이버(WDRV)를 상세하게 도시하고 있다. 도면에서 트랜지스터에 부가한 화살표의 접속선은 웰 전압을 도시하고 있다. 상호 역방향의 2개의 화살표가 있는 nMOS 트랜지스터는, 트리플웰 구조를 갖고 있다. 화살표가 없는 nM0S 트랜지스터의 기판 전압(웰 전압)은 접지 전압(VSS)으로 설정된다.
게이트 제어 회로(30)는 NOR 회로(30a), nMOS 트랜지스터(30b) 및 pMOS 트랜지스터(30c)를 갖고 있다. NOR 회로(30a)는 동작 개시 신호(OPTSZ), 동작 종료 신호(OPTEZ) 또는 리프레시 블록 신호(REFBLKZ) 중 어느 하나가 고레벨(VII)일 때에 저레벨(VSS)의 동작 신호(OPTX)를 출력한다. 또한, NOR 회로(30a)는 동작 개시 신호(OPTSZ), 동작 종료 신호(OPTEZ) 및 리프레시 블록 신호(REFBLKZ)가 함께 저레벨(VSS)일 때에 고레벨(VPP)의 동작 신호(OPTX)를 출력한다.
리프레시 블록 신호(REFBLKZ)는 도시하지 않은 어드레스 디코더에 의해, 리프레시 어드레스 신호(RFA)를 디코드함으로써 생성된다. 리프레시 블록 신호(REFBLKZ)는 대응하는 메모리 블록(BLK)이 리프레시 동작을 실행하는 리프레시 블록(REFBLK)일 때에 활성화된다.
nMOS 트랜지스터(30b)는 동작 신호(OPTX)가 고레벨(VPP)일 때에 고레벨(VII)의 로우 구동 신호(RDDRV)를 출력한다. pMOS 트랜지스터(30c)는 동작 신호(OPTX)가 저레벨(VSS)일 때에 고레벨(VPP)의 로우 구동 신호(RDDRV)를 출력한다. 워드선(WL)의 고레벨 전압은 로우 구동 신호(RDDRV)의 전압에 의해 설정된다.
이와 같이, 게이트 제어 회로(30)[전압 제어 회로(VCNT)]는 워드 제어 신호(RDOUT)용의 고레벨 전압을 워드 디코더(WDEC)에 공급하기 위한 고레벨 전압선(RDDRV)을, 대응하는 메모리 블록(BLK)의 액세스 기간에 승압 전압(VPP)(제1 고전압)이 공급되는 승압 전압선(VPP)(제1 고전압선)에 접속한다. 또한, 게이트 제어 회로(30)는 고레벨 전압선(RDDRV)을, 다른 메모리 블록(BLK)의 액세스 기간에 승압 전압(VPP)보다 낮은, 예컨대 내부 전원 전압(VII)(제2 고전압)이 공급되는 내부 전 원선(VII)(제2 고전압선)에 접속한다(제1 동작).
또한, pMOS 트랜지스터(30c)의 게이트에 승압 전압(VPP)이 공급될 때, pMOS 트랜지스터(30c)의 드레인 및 기판은 내부 전원 전압(VII) 및 승압 전압(VPP)에 각각 설정되고, 기판·드레인 사이의 전압차는 작다. 이 때문에, 게이트 유도 드레인 전류(GIDL)는 거의 흐르지 않는다. 따라서, pMOS 트랜지스터(30c)에 대해 GIDL의 대책은 불필요하다.
워드 디코더(WDEC)는 승압 전압선(VPP)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터가 직렬로 접속되어 로우 어드레스 신호(RA)를 디코드하는 디코드부(32a)와, 디코드부(32a)의 출력에 접속된 래치(32b)와, 래치(32b)의 출력 노드(DECOUTZ)가 게이트에 접속된 pMOS 트랜지스터(32c)와, 출력 노드(DECOUTZ) 및 pMOS 트랜지스터(32c)의 드레인에 접속된 레벨 변환부(32d)를 갖고 있다. 래치(32b)는 입력 신호의 레벨을 반전하는 기능을 갖고 있다. pMOS 트랜지스터(32c)는 출력 노드(DECOUTZ)가 저레벨일 때에 워드 제어 신호(RDOUT)의 레벨을 내부 전원 전압(VII) 또는 승압 전압(VPP)으로 설정한다. 레벨 변환부(32d)는 출력 노드(DECOUTZ)가 고레벨(VPP)일 때에 워드 제어 신호(RDOUT)의 레벨을 부전압(VNN)으로 설정한다.
디코드부(32a)는 액세스 기간중에, 로우 어드레스 신호(RA)(제1 어드레스 신호)의 프리 디코드 신호(RDEC)(RDEC0-1) 및 타이밍 신호(TIMZ)에 따라 워드 제어 신호(RDOUTZ)를 출력한다. 여기서, 액세스 기간은 판독 동작, 기록 동작 또는 리프레시 동작이 실행되는 기간이다. 구체적으로는, 디코드부(32a)는 프리 디코드 신 호(RDEC)가 전부 고레벨일 때에, 즉 로우 어드레스 신호(RA)가 선택을 나타낼 때, 타이밍 신호(TIMZ)의 고레벨 기간에 동기하여 활성화되고, 출력 노드 (DECOUTZ)를 고레벨(VPP)로 한다. 이 때, 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 부전압(VNN)(저레벨 전압)으로 설정한다. 타이밍 신호(TIMZ)는, 예컨대 워드 제어 신호(WLZ)에 동기하는 신호이다.
또한, 디코드부(32a)는 액세스 기간중에, 프리 디코드 신호(RDEC) 중 어느 하나가 저레벨일 때에, 즉 로우 어드레스 신호(RA)가 비선택을 나타낼 때, 출력 노드(DECOUTZ)를 저레벨(VSS)로 유지한다. 이 때, 리프레시 블록(REFBLK)으로서 동작하는 하나의 메모리 블록(BLK)을 제외한 3개의 메모리 블록(BLK)의 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 내부 전원 전압(VII)(고레벨 전압)으로 설정한다. 리프레시 블록(REFBLK)의 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 승압 전압(VPP)(고레벨 전압)으로 설정한다.
한편, 액세스 기간을 제외한 기간에, 모든 디코드부(32a)의 출력 노드(DECOUTZ)는 저레벨(VSS)로 유지된다. 이 때, 리프레시 블록(REFBLK)을 제외한 3개의 메모리 블록(BLK)의 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 로우 구동 신호(RDDRV)의 전압과 동일한 내부 전원 전압(VII)(고레벨 전압)으로 설정한다. 리프레시 블록(REFBLK)의 워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 로우 구동 신호(RDDRV)의 전압과 동일한 승압 전압(VPP)(고레벨 전압)으로 설정한다. 스탠바이 기간중에, pMOS 트랜지스터(32c)의 게이트는 접지 전압(VSS)을 받는다. 따라서, pMOS 트랜지스터(32c)에 대해 GIDL의 대책은 불필요하다.
워드 드라이버(WDRV)는 고레벨[디코드 신호(WLDV)의 VPP 레벨 또는 VII 레벨] 또는 저레벨(VNN)을 워드선(WL)(WL0-3)에 출력하는 CMOS 인버터(34a)와, 워드선(WL)을 워드 리셋 신호(WLRST)(WLRST0-3)에 따라 부전압선(VNN)에 접속하는 nMOS 트랜지스터(34b)를 갖고 있다. 워드 드라이버(WDRV)는 pMOS 트랜지스터(34c)의 게이트에서 부전압(VNN)(저레벨 전압)의 워드 제어 신호(RDOUT)를 수신할 때에, pMOS 트랜지스터(34c)의 드레인(출력)에 접속된 워드선(WL)의 레벨을 승압 전압(VPP)(고레벨 전압)으로 활성화하고, 승압 전압(VPP) 또는 내부 전원 전압(VII)의 워드 제어 신호(RDOUT)를 게이트로 수신할 때에 워드선(WL)의 레벨을 부전압(VNN)(저레벨 전압)으로 비활성화한다.
워드선(WL)의 레벨은 워드 리셋 신호(WLRST)가 고레벨(VII)인 기간에 비선택 레벨(VNN)로 유지된다. 워드 리셋 신호(WLRST)는 디코드 신호(WLDV)의 역상의 신호 이며, 워드 드라이버(WDRV) 내에서 각각 생성된다.
도 6은 제1 실시형태의 시스템(SYS)을 도시하고 있다. 또한, 후술하는 실시형태에 있어서도, 도 6과 동일한 시스템이 구성된다. 시스템(SYS)은, 예컨대 실리콘 기판 상에 집적된 시스템 인 패키지(SIP)(System In Package)로서 형성되어 있다. SIP는 도 1에 도시한 의사 SRAM과, 플래시 메모리(FLASH), 플래시 메모리(FLASH)에 액세스하는 메모리 컨트롤러(MCNT) 및 시스템 전체를 제어하는 CPU(컨트롤러)를 갖고 있다. CPU, 의사 SRAM 및 메모리 컨트롤러(MCNT)는 시스템 버스(SBUS)에 의해 상호 접속되어 있다. SIP는 외부 버스를 통해 상위 시스템에 접속되더라도 좋다. CPU는 의사 SRAM에 액세스하기 위해, 커맨드 신호(CMD), 어드레스 신호(AD) 및 기록 데이터 신호(DQ)를 출력하고, 의사 SRAM로부터 판독 데이터 신호(DQ)를 수신한다.
도 7은 판독 동작 또는 기록 동작이 실행되는 메모리 블록(BLK)(선택 블록)에 대응하는 워드 제어 회로(WCNT)의 동작을 도시하고 있다. 이 메모리 블록(BLK)은 리프레시 블록(REFBLK)이 아니므로, 리프레시 동작은 실행되지 않는다.
우선, 도 4에 도시한 타이밍 제어 회로(29)는 기본 타이밍 신호(RASZ)에 동기하여 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)를 각각 출력한다[도 7의 (a)와 (b)]. 동작 개시 신호(OPTSZ)의 상승 엣지는 액세스 기간(ACS)의 개시를 나타내고, 동작 종료 신호(OPTEZ)의 하강 엣지는 액세스 기간(ACS)의 종료를 나타낸다. 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)는 고레벨 기간이 상호 중복하는 신호이다. 액세스 기간(ACS)은 판독 동작(RD), 기록 동작(WR)이 또는 리프레시 동작(REF)(도 9)이 실행되는 기간이다.
리프레시 블록(REFBLK)을 제외한 메모리 블록(BLK)에서는, 동작 신호(OPTX)는 동작 개시 신호(OPTSZ) 또는 동작 종료 신호(OPTEZ)의 고레벨 기간에 저레벨로 활성화된다[도 7의 (c)]. 로우 구동 신호(RDDRV)는 동작 신호(OPTX)의 비활성화중에 내부 전원 전압(VII)으로 설정되고, 동작 신호(OPTX)의 활성화중에 승압 전압(VPP)으로 설정된다[도 7의 (d)].
액세스되는 워드선(WL)에 대응하는 워드 디코더(WDEC)는 타이밍 신호(TIMZ)에 동기하여 워드 제어 신호(RDOUT)를 저레벨(VNN)로 설정한다[도 7의 (e)]. 이 때문에, 액세스되는 워드선(WL)에 대응하는 워드 제어 신호(RDOUT)는 액세스 기 간(ACS)의 시작과 끝에 승압 전압(VPP)으로 변화하고, 액세스 기간(ACS)중에 부전압(VNN)에 유지된다.
1/4 디코더(QDEC)는 내부 로우 어드레스 신호(IRA)의 하위 2비트에 대응하는 디코드 신호(WLDV)의 하나(예컨대 WLDV0)를 저레벨(VNN)로부터 고레벨(VPP)로 변화시킨다[도 7의 (f)]. 고레벨의 디코드 신호(WLDV)를 수신하는 워드 드라이버(WDRV)는 워드 리셋 신호(WLRST)를 디코드 신호(WLDV)에 동기하고 비활성화한다[도 7의 (g)]. 저레벨의 워드 제어 신호(RDOUT)를 수신하는 4개의 워드 드라이버(WDRV) 중, 고레벨(VPP)의 디코드 신호(WLDV)를 수신하는 워드 드라이버(WDRV)는 디코드 신호(WLDV)에 동기하여, 도면에 굵은 파선으로 도시한 바와 같이, 워드선(WL)(예컨대, WL0)이 승압 전압(VPP)으로 변화한다[도 7의 (h)]. 이에 따라, 액세스 동작(판독 동작 또는 기록 동작)이 실행된다. 또한, 특별히 도시하지 않았으나, 저레벨의 워드 제어 신호(RDOUT)를 수신하는 4개의 워드 드라이버(WDRV) 중, 저레벨의 디코드 신호(WLDV)를 수신하는 3개의 워드 드라이버(WDRV)는 워드 리셋 신호(WLRST)를 고레벨로 유지하고, 워드선(WL)을 부전압(VNN)으로 유지한다. 이 때문에, 액세스 동작은 실행되지 않는다.
판독 동작 또는 기록 동작을 실행하기 위해 워드 드라이버(WDRV)가 동작할 때에, pMOS 트랜지스터(34c)(도 5)의 게이트가 승압 전압(VPP)을 받는 기간은 짧다. 이 때문에, 선택 블록의 pMOS 트랜지스터(34c)에 흐르는 GIDL 전류는 극히 적다.
도 8은 판독 동작 또는 기록 동작이 실행되지 않는 메모리 블록(BLK)(비선택 블록)에 대응하는 워드 제어 회로(WCNT)의 동작을 도시하고 있다. 이 메모리 블록(BLK)은 리프레시 블록(REFBLK)이 아니므로, 리프레시 동작은 실행되지 않는다. 도 7과 동일한 동작에 대해서는 상세한 설명을 생략한다. 파선으로 도시한 액세스 기간(ACS)은 다른 메모리 블록의 액세스 동작을 도시하고 있다.
비선택 블록에 대응하는 워드 제어 회로(WCNT)에서는, 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)는 저레벨로 유지된다[도 8의 (a)와 (b)]. 이 때문에, 동작 신호(OPTX)는 고레벨로 유지되고[도 8의 (c)], 로우 구동 신호(RDDRV)는 내부 전원 전압(VII)으로 설정된다[도 8의 (d)].
워드 디코더(WDEC)는 워드 제어 신호(RDOUT)를 로우 구동 신호(RDDRV)와 동일한 고레벨(VII)로 유지한다[도 8의 (e)]. 워드 드라이버(WDRV)는 워드선(WL)을 저레벨(VNN)로 유지하고[도 8의 (f)], 워드 리셋 신호(WLRST)를 고레벨로 유지한다[도 8의 (g)]. 이와 같이, 비선택 블록에 있어서, pMOS 트랜지스터(34c)(도 5)의 게이트는 항상 내부 전원 전압(VII)을 받는다. 이 때문에, 비선택 블록의 pMOS 트랜지스터(34c)에는 GIDL 전류가 거의 흐르지 않는다. 또한, 비선택 블록에서는, 동작 신호(OPTX)의 레벨이 변화하지 않으므로, 로우 구동 신호(RDDRV)를 전달하는 고레벨 전압선(RDDRV)의 전압은 변화하지 않는다. 즉, 액세스되지 않은 메모리 블록(BLK)에서는 전하가 고레벨 전압선(RDDRV)에 충방전되는 것을 방지할 수 있다. GIDL 전류가 삭감되고, 고레벨 전압선(RDDRV)의 충방전 전류가 삭감되므로, 의사 SRAM의 소비 전류를 삭감할 수 있다.
도 9는 리프레시 동작이 실행되는 메모리 블록(BLK)[리프레시 블록(REFBLK)] 에 대응하는 워드 제어 회로(WCNT)의 동작을 도시하고 있다. 도 7과 동일한 동작에 대해서는 상세한 설명을 생략한다. 또한, 리프레시 블록(REFBLK)을 제외한 메모리 블록(BLK)(비선택 블록)의 동작은 도 8과 동일하다.
리프레시 블록(REFBLK)에 대응하는 게이트 제어 회로(30)(도 5)에서는, 동작 개시 신호(OPTSZ) 및 동작 종료 신호(OPTEZ)의 레벨에 관계 없이, 동작 신호(OPTX)는 고레벨의 리프레시 블록 신호(REFBLKZ)에 따라 저레벨로 유지된다[도 9의 (a)]. 이 때문에, 로우 구동 신호(RDDRV)는 항상 승압 전압(VPP)으로 설정된다[도 9의 (b)]. 즉, 이 실시형태에서는, 로우 구동 신호(RDDRV)가 리프레시 동작(REF)의 개시에 동기하여 내부 전원 전압(VII)으로부터 승압 전압(VPP)으로 변화하는 것이 방지된다. 또한, 로우 구동 신호(RDDRV)가 리프레시 동작(REF)의 종료에 동기하여 승압 전압(VPP)으로부터 내부 전원 전압(VII)으로 변화하는 것이 방지된다.
이에 따라, 리프레시 동작(REF)에 따른, 로우 구동 신호선(RDDRV)이 충방전되는 것을 방지할 수 있다. 이에 대해, 종래, 로우 구동 신호선(RDDRV)은 모든 메모리 블록에 공통으로 배선되어 있었다. 이 때문에, 리프레시 동작(REF)마다 로우 구동 신호선(RDDRV)에 발생하는 충방전 전류는 상대적으로 컸다.
리프레시 동작을 위해 액세스되는 워드선(WL)에 대응하는 워드 디코더(WDEC)는 타이밍 신호(TIMZ)에 동기하여 워드 제어 신호(RDOUT)를 저레벨(VNN)로 설정한다[도 9의 (c)]. 이 때문에, 액세스되는 워드선(WL)에 대응하는 워드 제어 신호(RDOUT)는 액세스 기간(ACS)중에 저레벨(VNN)로 유지된다. 디코드 신호(WLDV), 워드선(WL) 및 워드 리셋 신호(WLRST)의 파형은 도 7과 동일하다.
리프레시 동작(REF)을 실행하는 리프레시 블록(REFBLK)에 있어서 pMOS 트랜지스터(34c)(도 5)의 게이트는 리프레시 동작(REF)의 비실행 기간에 승압 전압(VPP)을 받는다. 이 때문에, 리프레시 블록(REFBLK)의 pMOS 트랜지스터(34c)에는, 종래와 동일한 정도의 GIDL 전류가 흐른다. 그러나, 리프레시 블록(REFBLK)을 제외한 3개의 메모리 블록(BLK)에서는, 도 8에 도시한 바와 동일하게, 로우 구동 신호선(RDDRV)은 내부 전원 전압(VII)으로 설정된다. 이 때문에, pMOS 트랜지스터(34c)에는 GIDL 전류가 거의 흐르지 않는다. 또한, 로우 구동 신호선(RDDRV)의 전압은 리프레시 블록(REFBLK)만으로 전환하므로, 로우 구동 신호선(RDDRV)에 흐르는 충방전 전류는 감소한다. 이 결과, 특히, 리프레시 동작(REF)만이 주기적으로 실행되는 셀프 리프레시 기간(SREF)[스탠바이 기간(STBY)]의 소비 전류(스탠바이 전류)를 삭감할 수 있다.
도 10은 제1 실시형태의 동작의 개요를 도시하고 있다. 이 예에서는, 동작 모드는 셀프 리프레시 모드(SREF)[스탠바이 모드(STBY)]로부터 액티브 모드(ACTV)로 전환되고, 다시 셀프 리프레시 모드(SREF)로 전환된다. 동작 모드는, 칩 인에이블 신호(/CE1)에 의해 전환된다. 이후의 설명에서는, 칩 인에이블 신호(/CE1)가 고레벨인 기간을 셀프 리프레시 기간(SREF)이라고도 칭하고, 칩 인에이블 신호(/CE1)가 저레벨인 기간을 액티브 기간(ACTV)이라고도 칭한다. 도면에 있어서, 어드레스 신호(ADD)의 우측에 도시한 BLK0-3의 사각 프레임은 액세스 동작(REF, RD 또는 WR)이 실행되는 메모리 블록(BLK)을 나타내고 있다.
셀프 리프레시 기간(SREF)에서는, 리프레시 동작(REF)만이 자동적으로 실행 된다. 액티브 기간(ACTV)에서는, 판독 커맨드(RD) 및 기록 커맨드(WR)에 응답하여 판독 동작 및 기록 동작이 각각 실행된다. 또한, 액티브 기간(ACTV)에서는, 리프레시 동작(REF)도 실행된다.
메모리 블록(BLK0-3)은 리프레시 동작(REF)을 실행하는 리프레시 블록(REFBLK)으로 순차 전환된다. 리프레시 블록(REFBLK)은 리프레시 동작(REF)마다 전환되더라도 좋고(도 11), 소정수의 리프레시 동작(REF)을 실행할 때마다 전환되더라도 좋다(도 12).
각 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 리프레시 블록(REFBLK)이 아닌 동안, 액세스 기간(RD, WR, REF)을 제외하고 내부 전원 전압(VII)으로 설정된다. 즉, 리프레시 블록(REFBLK)이 아닌 메모리 블록(BLK)에 대응하는 전압 제어 회로(VNCT)의 게이트 제어 회로(30)는 대응하는 메모리 블록(BLK)의 액세스 기간에 로우 구동 신호선(RDDRV)을 승압 전압선(VPP)에 접속하고, 대응하는 메모리 블록(BLK)의 비액세스 기간에 내부 전원 전압선(VII)에 접속하는 제1 동작을 실시한다.
또한, 각 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 리프레시 블록(REFBLK)의 동안, 승압 전압(VPP)으로 설정된다. 즉, 리프레시 블록(REFBLK)에 대응하는 전압 제어 회로(VNCT)의 게이트 제어 회로(30)는 로우 구동 신호선(RDDRV)을 승압 전원선(VPP)에 계속 접속하는 제2 동작을 실시한다. 도면에서는, 메모리 블록(BLK0-2)에 대응하는 전압 제어 회로(VNCT)가 제1 동작을 실시하고, 메모리 블록(BLK3)에 대응하는 전압 제어 회로(VNCT)가 제2 동작을 실시한다.
셀프 리프레시 기간(SREF)에서는, 로우 구동 신호선(RDDRV)의 레벨이 전환하는 타이밍은 리프레시 블록(REFBLK)으로 설정될 때와, 리프레시 블록(REFBLK)에서 해제될 때만이다. 이 때문에, 로우 구동 신호선(RDDRV)에 충방전 전류가 발생하는 빈도는 낮다.
액티브 기간(ACTV)중, 판독 동작(RD) 및 기록 동작(WR)이 실행될 때에, 대응하는 메모리 블록(BLK)의 로우 구동 신호선(RDDRV)은 액세스 기간 중에만 내부 전원 전압(VII)으로부터 승압 전압(VPP)으로 변화한다. 단, 리프레시 블록(REFBLK)에서는 로우 구동 신호선(RDDRV)은 승압 전압(VPP)에 고정되어 있다.
도 11은 제1 실시형태에 있어서의 셀프 리프레시 기간(SREF)중의 동작의 일례를 도시하고 있다. 이 예에서, 리프레시 어드레스(RFA)를 생성하는 리프레시 어드레스 카운터는 하위 2비트(RFA0-1)로 메모리 블록(BLK)을 나타내고, 상위 8비트(RFA2-9)로 워드선(WL)을 나타낸다. 이 때문에, 리프레시 블록(REFBLK)은 리프레시 동작(REF)마다 메모리 블록(BLK0-3)에 순차 전환된다.
도 12는 제1 실시형태에 있어서의 셀프 리프레시 기간(SREF)중의 동작의 다른 예를 도시하고 있다. 이 예에서는, 리프레시 어드레스 카운터는 하위 8비트(RFA0-7)로 워드선(WL)을 나타내고, 상위 2비트(RFA8-9)로 메모리 블록(BLK)을 나타낸다. 이 때문에, 리프레시 블록(REFBLK)은 각 메모리 블록(BLK0-3)의 워드선(WL)이 리프레시 동작(REF)에 의해 모두 선택될 때마다 순차 전환된다. 또한, 도 15에서는, 워드선(WL)을 나타내는 리프레시 어드레스(RFA)를 하위 2비트 RFA0-1만으로 하여 설명한다. 즉, 각 메모리 블록(BLK0-3)은 4개의 워드선(WL)을 갖는다.
도 12에 도시한 바와 같이, 메모리 블록(BLK0-3)을 선택하기 위한 비트를 리프레시 어드레스(RFA)의 상위에 할당함으로써, 로우 구동 신호선(RDDRV)의 레벨이 VPP 또는 VII로 전환하는 빈도를 낮출 수 있다. 이에 따라, 셀프 리프레시 기간(SREF)중의 스탠바이 전류를 더욱 삭감할 수 있다.
도 13은 본 발명이 이루어지기 전의 동작을 도시하고 있다. 도 13의 동작은 도 10의 동작에 대응하고 있다. 본 발명전, 로우 구동 신호선(RDDRV)은 메모리 블록(BLK0-3)에 공통으로 배선되어 있었다. 이 때문에, 메모리 블록(BLK0-3) 중 어느 하나가 액세스될 때(RD, WD 또는 REF), 모든 메모리 블록(BLK0-3)의 로우 구동 신호(RDDRV)가 내부 전원 전압(VII)으로부터 승압 전압(VPP)으로 전환하고 있었다. 이 때문에, 로우 구동 신호선(RDDRV)에 발생하는 충방전 전류는 도 10에 비해 많다. 도 10 및 도 13에 있어서, VPP의 사각 프레임의 수를 충방전의 횟수라고 하면, 본 발명의 적용에 의해, 충방전의 횟수를 4분의 1로 감할 수 있다.
도 14는 제1 실시형태의 동작의 일례를 도시하고 있다. 이 예에서는, 판독 커맨드(RD)가 순차 공급되고, 메모리 블록(BLK2, BLK1, BLK3, BLK3)의 판독 동작이 순차 실행된다. 이 때, 리프레시 동작을 실행하는 리프레시 블록(REFBLK)은 메모리 블록(BLK1)이다. 이 때문에, 최초의 판독 커맨드(RD) 후에 발생하는 리프레시 요구 신호(RREQ)에 응답하는 리프레시 동작(REF)은 메모리 블록(BLK1)에서 실행된다. 로우 구동 신호(RDDRV) 및 워드 제어 신호(RDOUT)의 마지막 숫자는 메모리 블록(BLK0-3)의 번호에 대응하고 있다.
리프레시 블록(REFBLK)인 메모리 블록(BLK1)에 대응하는 로우 구동 신호 선(RDDRV1)은 승압 전압(VPP)으로 설정된다. 이 때문에, 메모리 블록(BLK1)의 판독 동작(RD) 및 리프레시 동작(REF)에 있어서, 선택된 워드 디코더(WDEC)에서 출력되는 워드 제어 신호(RDOUT1)는 승압 전압(VPP)에서 부전압(VNN)으로 변화한다[도 14의 (a)와 (b)]. 선택되지 않은 워드 디코더(WDEC)에서 출력되는 워드 제어 신호(RDOUT1)는 승압 전압(VPP)으로 유지된다[도 14의 (c)].
리프레시 블록(REFBLK)을 제외한 메모리 블록(BLK0, 2, 3)에서는, 로우 구동 신호선(RDDRV)(RDDRV2, 3 등)이 비액세스 기간에 내부 전원 전압(VII)으로 설정되고[도 14의 (d)와 (e)], 액세스 기간(ACS)에 승압 전압(VPP)으로 설정된다[도 14의 (f)와 (g)]. 또한, 액세스 기간(ACS)에는, 선택된 워드 디코더(WDEC)에서 출력되는 워드 제어 신호(RDOUT)(RDOUT2, 3 등)가 전압(VII, VPP, VNN, VPP, VII)으로 순차 변화한다[도 14의 (h)와 (i)]. 선택되지 않은 워드 디코더(WDEC)에서 출력되는 워드 제어 신호(RDOUT)(RDOUT2, 3 등)는 전압(VII, VPP, VII)으로 순차 변화한다[도 14의 (j)와 (k)].
판독 동작(RD)이 실행되는 경우, 도 7에 도시한 워드선(WL)의 활성화에 의해 메모리 셀(MC)에서 비트선(BL)(또는, /BL)으로 데이터가 판독된다[도 14의 (1)]. 이 후, 센스 앰프(SA)가 동작하여 비트선쌍(BL, /BL)의 전압차가 증폭되고, 데이터 단자(DQ)로부터 데이터가 출력된다[도 14의 (m)]. 리프레시 동작(REF)은 데이터 단자(DQ)로부터 데이터가 출력되지 않는 것을 제외하고, 판독 동작(RD)과 동일하다. 또한, 판독 커맨드(RD) 대신에 기록 커맨드(WR)가 공급되는 경우, 기록 데이터가 데이터 단자(DQ)를 통해 비트선(BL, /BL)에 입력되고, 메모리 셀(MC)에 기록된다. 기록 동작(WR)은 데이터 신호(DQ)의 입출력 동작을 제외하고, 판독 동작(RD)과 동일하다.
도 15는 제1 실시형태의 동작의 다른 예를 도시하고 있다. 도 14와 동일한 동작에 대해서는, 상세한 설명을 생략한다. 이 예에서는, 판독 커맨드(RD)가 순차공급되고, 메모리 블록(BLK1, BLK2, BLK1, BLK2)의 판독 동작이 순차 실행된다. 리프레시 블록(REFBLK)은 2번째 판독 커맨드(RD) 후에 발생하는 리프레시 요구 신호(RREQ)에 응답하여, 메모리 블록(BLK1)으로부터 메모리 블록(BLK2)으로 전환된다.
리프레시 블록(REFBLK)에서는, 로우 구동 신호선(RDDRV)(RDDRV1 또는 RDDRV2)은 승압 전압(VPP)으로 설정된다[도 15의 (a)와 (b)]. 도 14와 동일하게, 리프레시 블록(REFBLK)의 판독 동작(RD) 및 리프레시 동작(REF)에서는, 선택된 워드 디코더(WDEC)로부터 출력되는 워드 제어 신호(RDOUT)(RDOUT1 또는 RDOUT2)는 승압 전압(VPP)으로부터 부전압(VNN)으로 변화한다[도 15의 (c)와 (d)].
리프레시 블록(REFBLK)이 메모리 블록(BLK1)으로부터 메모리 블록(BLK2)으로 전환할 때, 메모리 블록(BLK1)에 대응하는 게이트 제어 회로(30)에서는, 도시하지않은 리프레시 블록 신호(REFBLKZ)가 고레벨에서 저레벨로 변화된다. 이에 따라, 로우 구동 신호선(RDDRV1)은 승압 전압(VPP)으로부터 내부 전원 전압(VII)으로 변화한다[도 15의 (e)]. 메모리 블록(BLK2)에 대응하는 게이트 제어 회로(30)에서는, 도시하지 않은 리프레시 블록 신호(REFBLKZ)가 저레벨에서 고레벨로 변화한다. 이에 따라, 로우 구동 신호선(RDDRV2)은 내부 전원 전압(VII)으로부터 승압 전 압(VPP)으로 변화한다[도 15의 (f)].
이 예에서는, 리프레시 블록(REFBLK)은 리프레시 요구 신호(RREQ)에 동기하여 전환된다. 그러나, 리프레시 블록(REFBLK)은 리프레시 동작(REF)의 완료에 동기하여 전환되더라도 좋다. 이 경우, 리프레시 블록(REFBLK)을 전환하는 리프레시 요구 신호(RREQ)에 응답하는 리프레시 동작(REF)은 메모리 블록(BLK1)에서 실행된다. 또한, 도 14와 동일하게, 판독 커맨드(RD) 대신에 기록 커맨드(WR)가 공급되더라도 좋다.
도 16은 제1 실시형태에 있어서의 셀프 리프레시 기간(SREF)의 동작을 도시하고 있다. 도 14 및 도 15와 동일한 동작에 대해서는 상세한 설명을 생략한다. 셀프 리프레시 기간(SREF)은 칩 인에이블 신호(/CE1)가 고레벨(H)로 비활성화되고, 액세스 커맨드[판독 커맨드(RD) 및 기록 커맨드(WR)]의 접수가 금지되는 기간이다.
셀프 리프레시 기간(SREF)에는, 리프레시 요구 신호(RREQ)에 응답하는 리프레시 동작(REF)만이 실행된다. 로우 구동 신호선(RDDRV)(RDDRV1 또는 RDDRV2)의 전압의 전환 동작은 도 15와 동일하다. 리프레시 동작(REF)은 도 9, 도 14 및 도 15와 동일하다.
이상, 제1 실시형태에 있어서, 전압 제어 회로(VNCT)는 메모리 블록(BLK0-3)에 대응하여 각각 형성되고, 워드 드라이버(WDRV)의 pMOS 트랜지스터(34c)의 게이트에 인가되는 전압은 각 메모리 블록(BLK0-3)의 액세스 상태에 따라 메모리 블록(BLK0-3)마다 설정된다. 다시 말해, 리프레시 블록(REFBLK)을 제외한 비선택 블록에서는 pMOS 트랜지스터(34c)의 게이트가 항상 내부 전원 전압(VII)을 받는다. 이 때문에, 비선택 블록의 pMOS 트랜지스터(34c)에 GIDL 전류가 흐르는 것을 방지할 수 있다. 또한, 비선택 블록에서는, 고레벨 전압선(RDDRV)의 전압이 변화하지 않으므로, 전하가 고레벨 전압선(RDDRV)에 충방전되는 것을 방지할 수 있다. 이와 같이, GIDL 전류가 삭감되고, 고레벨 전압선(RDDRV)의 충방전 전류가 삭감되므로, 의사 SRAM의 소비 전류를 삭감할 수 있다.
또한, 리프레시 블록(REFBLK)에서는, 로우 구동 신호선(RDDRV)이 승압 전압(VPP)에 고정된다. 이 때문에, 로우 구동 신호선(RDDRV)이 리프레시 동작(REF) 마다 충방전되는 것을 방지할 수 있다. 이 결과, 특히, 셀프 리프레시 기간(SREF)에 의사 SRAM의 소비 전류(스탠바이 전류)를 삭감할 수 있다.
도 17은 본 발명의 제2 실시형태에 있어서의 워드 제어 회로(WCNT)를 상세하게 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 이 실시형태에서는, 제1 실시형태의 게이트 제어 회로(30) 대신에 게이트 제어 회로(30a)가 형성되어 있다. 그 외의 구성은 제1 실시형태와 동일하다.
게이트 제어 회로(30a)는 NOR 회로(30d), nMOS 트랜지스터(30b) 및 pMOS 트랜지스터(30c)를 갖고 있다. NOR 회로(30d)는 동작 개시 신호(OPTSZ) 또는 동작 종료 신호(OPTEZ) 중 어느 하나가 고레벨(VII)일 때에 저레벨(VSS)의 동작 신호(OPTX)를 출력한다. 이 실시형태에서는, NOR 회로(30d)에 리프레시 블록 신호(REFBLKZ)의 논리가 포함되지 않는다. 이 때문에, 로우 구동 신호선(RDDRV)은 판 독 동작(RD), 기록 동작(WR) 및 리프레시 동작(REF)이 실행되는 액세스 기간에만 승압 전압(VPP)으로 설정된다. 액세스 기간을 제외한 비액세스 기간중에, 로우 구동 신호선(RDDRV)은 내부 전원 전압(VII)으로 설정된다. 즉, 이 실시형태의 전압 제어 회로(VCNT)[게이트 제어 회로(30a)]는 제1 실시형태의 제1 동작만 실시한다.
도 18은 제2 실시형태의 동작의 개요를 도시하고 있다. 이 예에서는, 칩 인에이블 신호(/CE1)의 공급 타이밍, 액세스 요구(RD, WR)의 공급 타이밍, 리프레시 요구 신호(REF)의 발생 타이밍 및 리프레시 블록(REFBLK)의 천이는 제1 실시형태(도 10)와 동일하다.
이 실시형태에 있어서, 셀프 리프레시 기간(SREF)중, 각 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 리프레시 동작(REF)이 실행되는 기간만 승압 전압(VPP)으로 설정된다. 이 때문에, 리프레시 블록(REFBLK)에 있어서, 리프레시 동작(REF)이 실행되지 않는 기간에 로우 구동 신호선(RDDRV)은 내부 전원 전압(VII)으로 설정된다.
이상, 제2 실시형태에 있어서도 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 워드 드라이버(WDRV)의 pMOS 트랜지스터(34c)에 흐르는 GIDL 전류가 상대적으로 큰 경우에, 트랜지스터(34c)의 게이트에 승압 전압(VPP)이 인가되는 기간을 짧게 함으로써, 셀프 리프레시 기간(SREF)의 소비 전류인 스탠바이 전류를 최소한으로 할 수 있게 된다.
도 19는 본 발명의 제3 실시형태에 있어서의 워드 제어 회로(WCNT)를 상세하게 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서 는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 이 실시형태에서는, 게이트 제어 회로(30)의 NOR 게이트(30a)는 리프레시 블록 신호(REFBLKZ)가 아닌, 칩 인에이블 신호(/CE1)의 논리 레벨을 반전한 신호를 수신하고 있다. 이 때문에, 로우 구동 신호선(RDDRV)은 칩 인에이블 신호(/CE1)가 활성화되는 액티브 기간(ACTV)중에, 그리고 리프레시 동작(REF)이 실행되는 액세스 기간에서만 승압 전압(VPP)으로 설정된다. 셀프 리프레시 기간(SREF)중에, 로우 구동 신호선(RDDRV)은 액세스 기간을 제외한 비액세스 기간에 내부 전원 전압(VII)으로 설정된다. 그 외의 구성은 제1 실시형태와 동일하다.
도 20은 제3 실시형태의 동작의 개요를 도시하고 있다. 이 예에서는, 칩 인에이블 신호(/CE1)의 공급 타이밍, 액세스 요구(RD, WR)의 공급 타이밍, 리프레시 요구 신호(REF)의 발생 타이밍, 및 리프레시 블록(REFBLK)의 천이는 전술한 도 10및 도 18과 동일하다. 또한, 로우 구동 신호선(RDDRV)의 레벨은 액티브 기간(ACTV)중에 모든 메모리 블록(BLK0-3)에서 승압 전압(VPP)으로 설정된다는 것을 제외하고, 제2 실시형태(도 18)와 동일하다.
다시 말해, 전압 제어 회로(VNCT)의 게이트 제어 회로(30)는 셀프 리프레시 기간(SREF)중에, 대응하는 메모리 블록(BLK)의 액세스 기간에 로우 구동 신호선(RDDRV)을 승압 전압선(VPP)에 접속하고, 대응하는 메모리 블록(BLK)의 비액세스 기간에 내부 전원 전압선(VII)에 접속하는 제1 동작을 실시한다. 또한, 전압 제어 회로(VNCT)의 게이트 제어 회로(30)는 액티브 기간(ACTV)중에, 로우 구동 신호 선(RDDRV)을 승압 전원선(VPP)에 접속하는 제3 동작을 실시한다.
이상, 제3 실시형태에 있어서도 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 액티브 기간(ACTV)중에 로우 구동 신호선(RDDRV)의 전압이 전환하는 것을 방지함으로써, 액티브 기간(ACTV)중의 소비 전류를 삭감할 수 있다.
또한, 액티브 기간(ACTV)에서는, 액세스 동작(RD, WR, REF)에 의해 다수의 회로가 동작하므로, 소비 전류가 크고, 노이즈도 발생하기 쉽다. 액티브 기간(ACTV)중에 로우 구동 신호선(RDDRV)에 충방전 전류가 발생하는 것을 방지함으로써, 피크 전류를 삭감할 수 있다. 이 결과, 노이즈의 발생을 억제할 수 있다. 또한, 피크 전류가 삭감할 수 있으므로, 전원선의 배선폭을 작게 할 수 있게 되고, 칩 사이즈를 삭감할 수 있다.
도 21은 본 발명의 제4 실시형태에 있어서의 워드 제어 회로(WCNT)를 상세하게 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 이 실시형태에서는 게이트 제어 회로(30)의 NOR 게이트(30a)는 리프레시 블록 신호(REFBLKZ)가 아닌, 액티브 신호(ACTZ)를 수신하고 있다. 그 외의 구성은 제1 실시형태와 동일하다.
판독 신호(RDZ)는 판독 커맨드(RD)에 응답하여 판독 동작이 실행되는 동안에 활성화된다. 기록 신호(WRZ)는 기록 커맨드(WR)에 응답하여 기록 동작이 실행되는 동안에 활성화된다. 리프레시 신호(REFZ)는 도 1에 도시한 바와 같이, 리프레시 동 작이 실행되는 동안에 활성화된다. 따라서, 액티브 신호(ACTZ)는 칩 인에이블 신호(/CE1)가 활성화되는 액티브 기간(ACTV)에, 메모리 블록(BLK0-3) 중 어느 하나에서 판독 동작(RD), 기록 동작(WR) 또는 리프레시 동작(REF)이 실행될 때에, 고레벨로 활성화된다. 이 때문에, 로우 구동 신호선(RDDRV)은 액티브 기간(ACTV)중에, 판독 동작(RD), 기록 동작(WR) 또는 리프레시 동작(REF)이 실행될 때에, 모든 메모리 블록(BLK0-3)에서 승압 전압(VPP)으로 설정된다.
도 22는 제4 실시형태의 동작의 개요를 도시하고 있다. 이 예에서는 칩 인에이블 신호(/CE1)의 공급 타이밍, 액세스 요구(RD, WR)의 공급 타이밍, 리프레시 요구 신호(REF)의 발생 타이밍 및 리프레시 블록(REFBLK)의 천이는 전술한 도 10 및 도 18과 동일하다. 또한, 로우 구동 신호선(RDDRV)의 레벨은 액티브 기간(ACTV)의 액세스 동작(RD, WR 또는 REF)중에 모든 메모리 블록(BLK0-3)에서 승압 전압(VPP)으로 설정된다는 것을 제외하고, 제2 실시형태(도 18)와 동일하다.
다시 말해, 전압 제어 회로(VNCT)의 게이트 제어 회로(30)는 셀프 리프레시 기간(SREF)중에, 대응하는 메모리 블록(BLK)의 액세스 기간에 로우 구동 신호선(RDDRV)을 승압 전압선(VPP)에 접속하고, 대응하는 메모리 블록(BLK)의 비액세스 기간에 내부 전원 전압선(VII)에 접속하는 제1 동작을 실시한다. 또한, 전압 제어 회로(VNCT)의 게이트 제어 회로(30)는 액티브 기간(ACTV)중에 메모리 블록(BLK0-3)의 어느 하나가 액세스될 때에, 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)을 승압 전원선(VPP)에 접속하고, 메모리 블록(BLK0-3)의 어느 것도 액세스되지 않을 때에, 로우 구동 신호선(RDDRV)을 내부 전원 전압선(VII)에 접속하는 제4 동작을 실시한다.
이상, 제4 실시형태에 있어서도 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 특히, 액티브 기간(ACTV)에 있어서, 판독 커맨드(RD) 및 기록 커맨드(WR)의 공급 빈도가 비교적 적은 시스템에서는, 워드 드라이버(WDRV)의 pMOS 트랜지스터(34c)(도 5)의 게이트에 승압 전압(VPP)이 공급되어 있는 시간을 단축 할 수 있다. 이 결과, GIDL 전류를 삭감할 수 있다.
도 23은 본 발명의 제5 실시형태를 도시하고 있다. 제1 실시형태로 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 이 실시형태에서는, 제1 실시형태의 동작 제어 회로(24) 및 메모리 코어(28) 대신에 동작 제어 회로(24B) 및 메모리 코어(28B)가 형성되어 있다. 그 외의 구성은 제1 실시형태와 동일하다. 메모리 코어(28B)는 전압 제어 회로(VCNT)의 구성이 제1 실시형태와 상이하다.
동작 제어 회로(24B)는 제1 실시형태의 동작 제어 회로(24)의 기능에 추가하여, 판독 신호(RDZ), 기록 신호(WRZ) 및 리프레시 종료 신호(RENDZ)를 출력하는 기능을 갖고 있다. 판독 신호(RDZ)는 판독 커맨드(RD)에 응답하여 판독 동작이 실행되는 동안에 활성화된다. 기록 신호(WRZ)는 기록 커맨드(WR)에 응답하여 기록 동작이 실행되는 동안에 활성화된다. 리프레시 종료 신호(RENDZ)는 리프레시 동작의 완료에 응답하여 활성화된다.
도 24는 도 23에 도시한 전압 제어 회로(VCNT)(VCNT0-3)를 상세하게 도시하 고 있다. 전압 제어 회로(VCNT0-3)는 메모리 블록(BLK0-3)에 대응하고 있다. 전압 제어 회로(VCNT0-3)는 상호 동일한 회로이므로, 전압 제어 회로(VCNT0)에 대해 설명한다. 도면에서 신호명에 붙인 숫자는 메모리 블록(BLK0-3)의 번호에 대응한다.
전압 제어 회로(VCNT0)는 래치 회로(LT), 래치 회로(LT)의 세트 단자(SET)에 접속된 AND 회로, 래치 회로(LT)의 리셋 단자(RES)에 접속된 OR 회로, 래치 회로(LT)의 출력 단자 Q(정논리)로부터 출력되는 동작 신호(OPT0X)를 게이트에 접속한 nMOS 트랜지스터(30b) 및 pMOS 트랜지스터(30c)를 갖고 있다.
AND 회로는 리프레시 종료 신호(REND0Z) 및 칩 인에이블 신호(/CE1)를 수신하고 있다. 리프레시 종료 신호(REND0Z)는 메모리 블록(BLK0)의 리프레시 동작이 완료할 때에, 리프레시 신호(RENDZ)의 활성화에 동기하여 활성화된다. OR 회로는 판독 신호(RD0Z), 기록 신호(WR0Z) 및 리프레시 신호(REF0Z)를 수신하고 있다. 판독 신호(RD0Z)는 메모리 블록(BLK0)의 판독 동작이 실행될 때에, 판독 신호(RDZ)의 활성화중에 활성화된다. 기록 신호(WR0Z)는 메모리 블록(BLK0)의 기록 동작이 실행될 때에, 기록 신호(WRZ)의 활성화중에 활성화된다. 리프레시 신호(REF0Z)는 메모리 블록(BLK0)의 리프레시 동작이 실행될 때에, 리프레시 신호(REFZ)의 활성화중에 활성화된다.
래치 회로(LT)는 셀프 리프레시 기간(SREF)에 리프레시 종료 신호(REND0Z)의 활성화를 세트 단자(SET)에서 수신할 때에 세트되고, 동작 신호(OPT0X)를 고논리 레벨로 설정한다. 이 때, 로우 구동 신호선(RDDRV)은 내부 전원 전압(VII)으로 설정된다. 또한, 래치 회로(LT)는 판독 신호(RD0Z), 기록 신호(WR0Z) 또는 리프레시 신호(REF0Z)의 활성화를 리셋 단자(RES)에서 수신할 때에 리셋되고, 동작 신호(OPT0X)를 저논리 레벨로 설정한다. 이 때, 로우 구동 신호선(RDDRV)은 승압 전압(VPP)으로 설정된다.
도 25는 제5 실시형태의 동작의 개요를 도시하고 있다. 이 예에서는, 칩 인에이블 신호(/CE1)의 공급 타이밍, 액세스 요구(RD, WR)의 공급 타이밍, 리프레시 요구 신호(REF)의 발생 타이밍 및 리프레시 블록(REFBLK)의 천이는 전술한 도 10 및 도 18과 동일하다.
이 실시형태에서는, 도 24에 나타내는 바와 같이, 로우 구동 신호선(RDDRV)의 레벨은 판독 동작(RD), 기록 동작(WR) 및 리프레시 동작(REF)의 개시에 동기하여 승압 전압(VPP)으로 설정된다[래치 회로(LT)의 리셋]. 또한, 로우 구동 신호선(RDDRV)의 레벨은 리프레시 동작(REF)의 완료에 동기하여 내부 전원 전압(VII)으로 설정된다[래치 회로(LT)의 세트]. 다시 말해, 로우 구동 신호선(RDDRV)의 레벨은 액티브 기간(ACTV)의 액세스 요구(RD, WR, REF)에 응답하여 승압 전압(VPP)으로 설정되고, 셀프 리프레시 기간(SREF)의 리프레시 요구 신호(REF)에 대응하는 리프레시 동작(REF)의 완료에 응답하여 내부 전원 전압(VII)으로 설정된다.
도면에서, 액티브 기간(ACTV) 및 이 액티브 기간(ACTV)에 계속되는 셀프 리프레시 기간(SREF)에 있어서, 로우 구동 신호선(RDDRV)의 레벨이 승압 전압(VPP) 으로 설정되어 있는 기간이 제5 동작을 실시하고 있는 기간이다. 셀프 리프레시 기간(SREF)에 있어서, 제5 동작이 실시되고 있지 않은 기간이 제1 동작을 실시하고 있는 기간이다.
이상, 제5 실시형태에 있어서도 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 로우 구동 신호선(RDDRV)의 전압의 전환 빈도를 감할 수 있고, 로우 구동 신호선(RDDRV)에 발생하는 충방전 전류를 더욱 삭감할 수 있다.
도 26은 본 발명의 제6 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 이 실시형태에서는, 제1 실시형태의 커맨드 입력 회로(10) 및 메모리 코어(28) 대신에 커맨드 입력 회로(10C) 및 메모리 코어(28C)가 형성되어 있다. 또한, 모드 레지스터(40)가 새롭게 형성되어 있다. 그 외의 구성은 제1 실시형태와 동일하다. 메모리 코어(28C)는 전압 제어 회로(VCNT)의 구성이 제1 실시형태와 상이하다.
커맨드 입력 회로(10C)는 제1 실시형태의 커맨드 입력 회로(10)의 기능에 추가하여, 커맨드 신호(CMD)를 디코드하고, 모드 레지스터 설정 커맨드(MRS)를 인식하는 기능을 갖고 있다. 모드 레지스터 설정 커맨드(MRS)는 모드 레지스터(40)를 설정하기 위한 커맨드이다. 모드 레지스터(40)는, 예컨대 모드 레지스터 설정 커맨드(MRS)와 동시에 공급되는 어드레스 신호(RA, CA)에 따라 설정된다. 모드 레지스터(40)는 설정된 값에 따라 사양 신호(SPEC)를 출력한다. 또한, 모드 레지스터(40)는 메모리(MEM)의 동작 사양을 변경하기 위해, 도시하지 않은 다른 모드 신호를 출력한다. 모드 레지스터(40)는, 예컨대 도 6에 도시한 시스템(SYS)의 파워온 시에, CPU에 의해 설정된다.
전압 제어 회로(VCNT)는 사양 신호(SPEC)가 제1 사양을 나타낼 때에, 제1 실시형태와 동일한 동작(제1 동작 및 제2 동작)을 실시한다. 전압 제어 회로(VCNT)는 사양 신호(SPEC)가 제2 사양을 나타낼 때에, 제1 및 제2 동작을 금지하고 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)을 승압 전압선(VPP)에 접속을 계속한다. 예컨대 전압 제어 회로(VCNT)의 게이트 제어 회로(30)(도 4, 도 5)는 사양 신호(SPEC)가 제2 사양을 나타낼 때에, 리프레시 어드레스 신호(RFA)에 상관없이, 모든 메모리 블록(BLK0-3)에 있어서, 리프레시 블록 신호(REFBLKZ)를 활성화한다. 이에 따라, 제2 사양의 동작이 실현된다.
이상, 제6 실시형태에 있어서도 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 모드 레지스터(40)의 설정치에 따라, 의사 SRAM의 동작 사양을, 로우 구동 신호선(RDDRV)의 전압을 전압(VPP, VII)으로 전환하는 제1 사양, 또는 로우 구동 신호선(RDDRV)을 전압(VPP)에 고정하는 제2 사양 중 어느 하나로 설정할 수 있다. 즉, 하나의 설계 데이터로 복수종의 의사 SRAM을 실현할 수 있다.
도 27은 본 발명의 제7 실시형태를 도시하고 있다. 제1 및 제6 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CM0S 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 이 실시형태에서는 제1 실시형태의 메모리 코어(28) 대신에 제6 실시형태의 메모리 코어(28C)가 형성되어 있다. 또한, 프로그램 회로(42)가 새롭게 형성되어 있다. 그 외의 구성은 제1 실시형태와 동일하다. 메모리 코어(28C)는 전압 제어 회로(VCNT)의 구성이 제1 실시형태와 상 이하다.
프로그램 회로(42)는, 예컨대 의사 SRAM의 외부에서 프로그램 가능하고, 사양 신호(SPEC)의 논리에 대응하는 퓨즈를 갖고 있다. 퓨즈는 프로그램 가능한 비휘발성의 기억부로서 기능한다. 프로그램 회로(42)는 퓨즈가 프로그램되어 있지 않을 때에 제1 사양을 나타내는 사양 신호(SPEC)를 출력한다. 프로그램 회로(42)는 퓨즈가 프로그램되어 있을 때에 제2 사양을 나타내는 사양 신호(SPEC)를 출력한다. 예컨대 퓨즈는 레이저광의 조사에 의해 프로그램되는 퓨즈이다. 혹은, 퓨즈는 과전압 또는 과전류에 의해 프로그램되는 퓨즈라도 좋고, 전기적으로 프로그램 가능한 비휘발성의 메모리 셀을 이용하여 구성되더라도 좋다.
이상, 제7 실시형태에 있어서도 전술한 제1 및 제6 실시형태와 동일한 효과를 얻을 수 있다. 또한, 프로그램 회로(42)에 의해, 의사 SRAM의 제조 공정에서 의사 SRAM의 제품 사양을 프로그램할 수 있게 된다.
도 28은 본 발명의 반도체 메모리의 제8 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리는 실리콘 기판 상에 CM0S 프로세스를 사용하여 셀프 리프레시 기능을 갖는 DRAM으로서 형성되어 있다. DRAM은 통상 동작 모드중에, 외부 커맨드(CMD)에 응답하여 판독 동작, 기록 동작 또는 리프레시 동작(오토 리프레시)을 실행한다. DRAM은 셀프 리프레시 기간(SREF)중에, 리프레시 제어 회로(12D)가 정기적으로 출력하는 리프레시 요구 신호(RREQ)에 응답하여 리프레시 동작을 실행한다. 제8 실시형태의 시스템(SYS)은 도 6의 의사 SRAM을 DRAM로 대체하는 것으로 형성된다.
이 실시형태에서는, 제1 실시형태의 커맨드 입력 회로(10), 리프레시 제어 회로(12) 및 동작 제어 회로(24) 대신에 커맨드 입력 회로(10D), 리프레시 제어 회로(12D) 및 동작 제어 회로(24D)가 형성되어 있다. 그 외의 구성은 제1 실시형태와 동일하다. DRAM의 동작은 액티브 기간(ACTV)중의 리프레시 동작(REF)이 오토 리프레시 커맨드(AREF)에 응답하여 실행되는 것을 제외하고, 제1 실시형태(도 7-12, 도 16)와 동일하다. 즉, DRAM은 고레벨 전압선(RDDRV)을 대응하는 메모리 블록(BLK)의 액세스 기간에 승압 전압(VPP)으로 설정하고, 다른 메모리 블록(BLK)의 액세스 기간에 내부 전원 전압(VII)으로 설정하는 제1 동작을 실시한다.
또한, 액티브 기간(ACTV)중에, 리프레시 블록(REFBLK)은 리프레시 요구 신호(RREQ)가 아닌 오토 리프레시 커맨드(AREF)에 응답하여 전환된다. 이 때문에, 전술한 도 14 및 도 15의 리프레시 요구 신호(RREQ)는 오토 리프레시 커맨드(AREF)로 대체됨으로써, 이 실시형태의 동작을 도시한 도면이 된다.
커맨드 입력 회로(10D)(커맨드 디코더)는 통상 동작 모드중에, 커맨드 단자를 통해 공급되는 커맨드 신호(CMD)[예컨대, 칩 셀렉트 신호(/CS), 로우 어드레스스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE) 등]를 수신한다. 커맨드 입력 회로(10D)는 수신한 커맨드 신호(CMD)를 해독하여, 메모리 코어(28)를 동작시키기 위한 내부 커맨드 신호(ICMD)[판독 커맨드(RD), 기록 커맨드(WR), 오토 리프레시 커맨드(AREF)]를 출력한다.
리프레시 제어 회로(12D)는 도 1의 리프레시 제어 회로(12)와 동일한 리프레 시 타이머 및 리프레시 어드레스 카운터를 갖고 있다. 단, 리프레시 제어 회로(12D)는 셀프 리프레시 모드 신호(SRMDZ)의 활성화중에만, 도시하지 않은 리프레시 타이머를 동작시키고, 리프레시 요구 신호(RREQ) 및 리프레시 어드레스(RFA)를 생성한다. 또한, 리프레시 제어 회로(12D)의 리프레시 어드레스 카운터는 리프레시 요구 신호(RREQ) 및 동작 제어 회로(24D)로부터의 리프레시 신호(REFZ)에 동기하여 동작한다.
셀프 리프레시 모드 신호(SRMDZ)는 DRAM의 셀프 리프레시 기간(SREF)에만 활성화된다. 셀프 리프레시 기간(SREF)은 커맨드 단자(CMD)로부터 셀프 리프레시 커맨드를 수신하고 나서, 셀프 리프레시 해제 커맨드를 수신하기까지의 기간이다.
동작 제어 회로(24D)는 도 1의 동작 제어 회로(24)의 기능에 추가하여 오토 리프레시 커맨드(AREF)에 응답하여 리프레시 동작(REF)을 실행하는 기능을 갖고 있다. 리프레시 요구 신호(RREQ)는 셀프 리프레시 기간(SREF)에만 생성된다. 셀프 리프레시 기간(SREF)중에, 외부 커맨드(CMD)(RD, WR, AREF)는 공급되지 않는다. 이 때문에, 동작 제어 회로(24D)는 도 1의 아비터 회로(25)를 갖고 있지 않다.
이상, 제8 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 셀프 리프레시 모드를 갖는 DRAM에서도, GIDL 전류가 삭감되고, 고레벨 전압선(RDDRV)의 충방전 전류가 삭감되므로, 소비 전류를 삭감할 수 있다. 특히, 셀프 리프레시 기간(SREF)의 소비 전류(스탠바이 전류)를 삭감할 수 있다.
또한, 전술한 실시형태에서는, 본 발명을 의사 SRAM 또는 DRAM에 적용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대 본 발명을 의사 SRAM 코어 또는 DRAM 코어가 탑재되는 시스템 LSI에 적용하더라도 좋다. 또한, 본 발명을 적용하는 의사 SRAM 또는 DRAM은 클록 비동기 타입이더라도 좋고, 클록 동기 타입이라도 좋다. 또한, 본 발명은 워드 드라이버를 구성하는 트랜지스터의 게이트에 내부 전원 전압보다 높은 고전압이 인가되는 다른 반도체 메모리(예컨대, SRAM, 강유전체 메모리)에 적용 가능하다.
전술한 제8 실시형태에서는, 제1 실시형태의 발명을 DRAM에 적용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대 제2, 제3, 제4 및 제5 실시형태의 발명을 DRAM에 적용하더라도 좋다. 이 경우, DRAM의 동작은 액티브 기간(ACTV)중의 리프레시 동작(REF)이 오토 리프레시 커맨드(AREF)에 응답하여 실행되는 것을 제외하고, 각 실시형태와 동일하다. 또한, 시스템(SYS)은 도 6의 의사 SRAM을 DRAM으로 대체하는 것으로 형성된다.
전술한 제6 및 제7 실시형태에서는, 제1 실시형태의 의사 SRAM에 동작 사양을 제1 또는 제2 사양으로 전환하는 설정부[모드 레지스터(40) 또는 프로그램 회로42]를 형성하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대 제2, 제3, 제4 및 제5 실시형태의 의사 SRAM, 혹은 제8 실시형태의 DRAM에 동작 사양을 제1 또는 제2 사양으로 전환하는 설정부[모드 레지스터(40) 또는 프로그램 회로(42)]를 형성하더라도 좋다.
제2 실시형태에서는, 동작 사양이 제1 사양으로 설정되어 있을 때, 제1 동작이 실시된다. 동작 사양이 제2 사양으로 설정되어 있을 때, 제1 동작은 금지되고, 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 승압 전압선(VPP)에 접속된다. 제3 실시형태에서는, 동작 사양이 제1 사양으로 설정되었을 때, 제1 또는 제3 동작이 실시된다. 동작 사양이 제2 사양으로 설정되어 있을 때, 제1 및 제3 동작이 금지되고, 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 승압 전압선(VPP)에 접속된다.
제4 실시형태에서는, 동작 사양이 제1 사양으로 설정되어 있을 때, 제1 또는 제4 동작이 실시된다. 동작 사양이 제2 사양으로 설정되어 있을 때, 제1 및 제4 동작이 금지되고, 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 승압 전압선(VPP)에 접속된다. 제5 실시형태에서는, 동작 사양이 제1 사양으로 설정되어 있을 때, 제1 또는 제5 동작이 실시된다. 동작 사양이 제2 사양으로 설정되어 있을 때, 제1 및 제5 동작이 금지되고, 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 승압 전압선(VPP)에 접속된다.
제8 실시형태에서는, 동작 사양이 제1 사양으로 설정되어 있을 때, 제1 또는 제2 동작이 실시된다. 동작 사양이 제2 사양으로 설정되어 있을 때, 제1 및 제2 동작이 금지되고, 모든 메모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 승압 전압선(VPP)에 접속된다.
또한, 설정부[모드 레지스터(40) 또는 프로그램 회로(42)]를 가지고, 도 10, 도 18, 도 20, 도 22 및 도 25의 적어도 2개의 동작을 실시 가능한 의사 SRAM 또는 DRAM을 형성하더라도 좋다. 이 경우, 설정부의 설정 상태에 따라, 도 10, 도 18, 도 20, 도 22 및 도 25의 동작이 전환되고, 혹은, 이들 동작이 금지되어, 모든 메 모리 블록(BLK0-3)의 로우 구동 신호선(RDDRV)은 승압 전압선(VPP)에 접속된다.
전술한 제8 실시형태에서는, 본 발명을, 오토 리프레시 커맨드(AREF)를 수신하는 기능을 갖는 DRAM에 적용한 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대 본 발명을 리프레시 어드레스와 함께 리프레시 커맨드를 수신하는 DRAM에 적용하더라도 좋다.
전술한 실시형태에서는, VPP 생성 회로(14), VII 생성 회로(16) 및 VNN 생성 회로(18)를 칩 내부에 형성하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대 이들 회로(14, 16, 18)의 적어도 어느 하나가 형성되지 않더라도 좋다. 이 경우, 전압 VPP, VII, VNN의 적어도 어느 하나는 칩의 외부로부터 공급된다.
이상의 실시형태에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
메모리 셀 및 그 메모리 셀에 접속된 워드선을 각각 갖는 복수의 메모리 블록과,
상기 메모리 블록에 대응하여 각각 형성되며 상기 워드선의 레벨을 활성화/비활성화하는 워드 제어 회로를 구비하고,
상기 각 워드 제어 회로는,
대응하는 메모리 블록의 액세스 기간에 워드 제어 신호를 저레벨 전압으로 활성화하고, 대응하는 메모리 블록의 비액세스 기간에 상기 워드 제어 신호를 고레벨 전압으로 비활성화하는 워드 디코더와,
상기 워드 제어 신호를 게이트에서 수신하고 출력이 상기 워드선에 각각 접속되는 트랜지스터를 갖고, 상기 트랜지스터를 사용함으로써, 액세스 기간에 어드레스에 의해 선택되는 워드선을 활성화하며, 비액세스 기간에 워드선을 비활성화하는 워드 드라이버와,
상기 워드 제어 신호용의 상기 고레벨 전압을 상기 워드 디코더에 공급하기 위한 고레벨 전압선을, 대응하는 메모리 블록의 액세스 기간에 제1 고전압이 공급되는 제1 고전압선에 접속하고, 대응하는 메모리 블록의 비액세스 기간에 제1 고전압보다 낮은 제2 고전압이 공급되는 제2 고전압선에 접속하는 제1 동작을 실시하는 전압 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기 2)
부기 1에 기재한 반도체 메모리에 있어서,
반도체 메모리의 동작 사양을, 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 구비하고,
상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에 제1 동작을 실시하고, 상기 설정부의 설정치가 제2 사양을 나타낼 때에, 제1 동작을 금지하며, 모든 메모리 블록의 상기 고레벨 전압선을 상기 고레벨 전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 1에 기재한 반도체 메모리에 있어서,
내부 리프레시 요구에 응답하여, 리프레시하는 메모리 셀과 그 리프레시하는 메모리 셀이 속하는 메모리 블록인 리프레시 블록을 나타내는 리프레시 어드레스를 순차 생성하는 리프레시 어드레스 카운터를 구비하고,
상기 액세스 기간은 액세스 요구에 응답하여 상기 메모리 셀이 액세스되는 액티브 기간과, 메모리의 외부로부터의 액세스 요구의 접수를 금지하며, 내부에서 발생하는 리프레시 요구에 응답하여 상기 메모리 셀이 리프레시되는 셀프 리프레시 기간을 갖고,
상기 리프레시 블록을 제외한 메모리 블록에 대응하는 전압 제어 회로는 상기 제1 동작을 실시하며,
상기 리프레시 블록에 대응하는 전압 제어 회로는 상기 고레벨 전압선을 상기 제1 고전압선에 계속 접속하는 제2 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 3에 기재한 반도체 메모리에 있어서,
반도체 메모리의 동작 사양을 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 구비하고,
상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에, 리프레시 어드레스에 따라 제1 동작 또는 제2 동작을 실시하고, 상기 설정부의 설정치가 제2 사양을 나타낼 때에, 제1 동작 및 제2 동작을 금지하며, 모든 메모리 블록의 상기 고레벨 전압선을 상기 고레벨 전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 1에 기재한 반도체 메모리에 있어서,
상기 액세스 기간은 액세스 요구에 응답하여 상기 메모리 셀이 액세스되는 액티브 기간과, 메모리의 외부로부터의 액세스 요구의 접수를 금지하고 내부에서 발생하는 리프레시 요구에 응답하여 상기 메모리 셀이 리프레시되는 셀프 리프레시 기간을 갖고,
상기 전압 제어 회로는 상기 셀프 리프레시 기간에 상기 제1 동작을 실시하고, 상기 액티브 기간에 고레벨 전압선을 제1 고전압선에 접속하는 제3 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 5에 기재한 반도체 메모리에 있어서,
반도체 메모리의 동작 사양을 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 구비하고,
상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에, 액세스 기간에 따라 제1 동작 또는 제3 동작을 실시하고, 상기 설정부의 설정치가 제2 사양을 나타낼 때에, 제1 동작 및 제3 동작을 금지하며, 모든 메모리 블록의 상기 고레벨 전압선을 상기 고레벨 전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 1에 기재한 반도체 메모리에 있어서,
상기 액세스 기간은 액세스 요구에 응답하여 상기 메모리 셀이 액세스되는 액티브 기간과, 메모리의 외부로부터의 액세스 요구의 접수를 금지하며, 내부에서 발생하는 리프레시 요구에 응답하여 상기 메모리 셀이 리프레시되는 셀프 리프레시 기간을 갖고,
상기 전압 제어 회로는 상기 셀프 리프레시 기간에 상기 제1 동작을 실시하고, 상기 액티브 기간에, 상기 메모리 블록 중 어느 하나가 액세스되는 때에, 상기 고레벨 전압선을 상기 제1 고전압선에 접속하고, 상기 메모리 블록 중 어느 것도 액세스되지 않을 때에 상기 고레벨 전압선을 상기 제2 고전압선에 접속하는 제4 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
(부기 8)
부기 7에 기재한 반도체 메모리에 있어서,
반도체 메모리의 동작 사양을 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 구비하고,
상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에, 액세스 기간에 따라 제1 동작 또는 제4 동작을 실시하고, 상기 설정부의 설정치가 제2 사양을 나타낼 때에, 제1 동작 및 제4 동작을 금지하고 모든 메모리 블록의 상기 고레벨 전압선을 상기 고레벨 전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
(부기 9)
부기 1에 기재한 반도체 메모리에 있어서,
상기 액세스 기간은 액세스 요구에 응답하여 상기 메모리 셀이 액세스되는 액티브 기간과, 메모리의 외부로부터의 액세스 요구의 접수를 금지하고 내부에서 발생하는 리프레시 요구에 응답하여 상기 메모리 셀이 리프레시되는 셀프 리프레시 기간을 갖고,
상기 전압 제어 회로는 상기 액티브 기간의 상기 액세스 요구에 응답하여 상기 고레벨 전압선을 상기 제1 고전압선에 접속하고, 상기 셀프 리프레시 기간의 리프레시 요구에 대응하는 리프레시 동작의 완료에 응답하여 상기 고레벨 전압선을 상기 제2 고전압선에 접속하는 제5 동작을 실시하며, 제5 동작이 실시되고 있지 않은 셀프 리프레시 기간에 제1 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
(부기 10)
부기 9에 기재한 반도체 메모리에 있어서,
반도체 메모리의 동작 사양을 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 구비하고,
상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에, 액세스 기간에 따라서 제1 동작 또는 제5 동작을 실시하고, 상기 설정부의 설정치가 제2 사양을 나타낼 때에, 제1 동작 및 제5 동작을 금지하며, 모든 메모리 블록의 상기 고레벨 전압선을 상기 고레벨 전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
(부기 11)
부기 1에 기재한 반도체 메모리에 있어서,
외부 단자를 통해 공급되는 상기 액세스 요구인 판독 커맨드 및 기록 커맨드를 해독하는 커맨드 디코더와,
상기 리프레시 요구인 리프레시 커맨드를 소정의 주기로 생성하는 리프레시 제어 회로와,
상기 판독 커맨드 및 상기 기록 커맨드에 응답하는 판독 동작 및 기록 동작과, 상기 리프레시 커맨드에 응답하는 리프레시 동작을 실행하기 위해, 상기 메모리 블록을 동작하기 위한 타이밍 신호를 출력하는 동작 제어 회로를 구비하고, 상기 동작 제어 회로는 상기 판독 커맨드 및 상기 기록 커맨드와 상기 리프레시 커맨드가 경합할 때에, 상기 판독 동작 및 상기 기록 동작과 상기 리프레시 동작 중 어느 쪽을 우선시키는가를 결정하는 아비터 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 12)
부기 1에 기재한 반도체 메모리에 있어서,
통상 동작 모드중에, 외부 단자를 통해 공급되는 상기 액세스 요구인 판독 커맨드 및 기록 커맨드를 해독하는 커맨드 디코더와,
상기 액세스 요구를 접수하지 않은 셀프 리프레시 모드중에, 상기 리프레시 요구인 리프레시 커맨드를 소정의 주기로 생성하는 리프레시 제어 회로와,
상기 판독 커맨드 및 상기 기록 커맨드에 응답하는 액세스 동작과, 상기 리프레시 커맨드에 응답하는 리프레시 동작을 실행하기 위해, 상기 메모리 블록을 동작하기 위한 타이밍 신호를 출력하는 동작 제어 회로를 구비하고 있는 것을 특징으 로 하는 반도체 메모리.
(부기 13)
부기 2, 부기 4, 부기 6, 부기 8 및 부기 10 중 어느 하나에 기재한 반도체 메모리에 있어서,
상기 설정부는 외부 커맨드에 따라 설정되는 모드 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기 14)
부기 2, 부기 4, 부기 6, 부기 8 및 부기 10 중 어느 하나에 기재한 반도체 메모리에 있어서,
상기 설정부는 프로그램 가능한 비휘발성의 기억부를 갖는 프로그램 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 15)
반도체 메모리와, 상기 반도체 메모리의 액세스를 제어하는 컨트롤러를 구비한 시스템으로서,
상기 반도체 메모리는,
메모리 셀 및 그 메모리 셀에 접속된 워드선을 각각 갖는 복수의 메모리 블록과,
상기 메모리 블록에 대응하여 각각 형성되며 상기 워드선의 레벨을 활성화/비활성화하는 워드 제어 회로를 구비하며,
상기 각 워드 제어 회로는,
대응하는 메모리 블록의 액세스 기간에 워드 제어 신호를 저레벨 전압으로 활성화하고, 대응하는 메모리 블록의 비액세스 기간에 상기 워드 제어 신호를 고레벨 전압으로 비활성화하는 워드 디코더와,
상기 워드 제어 신호를 게이트에서 수신하고 출력이 상기 워드선에 각각 접속되는 트랜지스터를 갖고, 액세스 기간에 상기 트랜지스터 중 어드레스에 의해 선택되는 워드선을 활성화하며, 비액세스 기간에 워드선을 비활성화하는 워드 드라이버와,
상기 워드 제어 신호용의 상기 고레벨 전압을 상기 워드 디코더에 공급하기 위한 고레벨 전압선을, 대응하는 메모리 블록의 액세스 기간에 제1 고전압이 공급되는 제1 고전압선에 접속하고, 대응하는 메모리 블록의 비액세스 기간에 제1 고전압보다 낮은 제2 고전압이 공급되는 제2 고전압선에 접속하는 제1 동작을 실시하는 전압 제어 회로를 구비하는 것을 특징으로 하는 시스템.
이상, 본 발명에 대해 상세하게 설명했지만, 상기 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
도 1은 본 발명의 제1 실시형태를 도시하는 블록도.
도 2는 도 1에 도시한 메모리 블록을 상세하게 도시하는 블록도.
도 3은 도 2에 파선 프레임으로 도시한 영역을 상세하게 도시하는 회로도.
도 4는 도 1에 도시한 워드 제어 회로(WCNT)의 개요를 도시하는 블록도.
도 5는 도 4에 도시한 게이트 제어 회로, 워드 디코더 및 워드 드라이버를 상세하게 도시하는 회로도.
도 6은 제1 실시형태의 시스템을 도시하는 블록도.
도 7은 판독 동작 또는 기록 동작이 실행되는 메모리 블록에 대응하는 워드 제어 회로의 동작을 도시하는 타이밍도.
도 8은 판독 동작 또는 기록 동작이 실행되지 않는 메모리 블록(BLK)에 대응하는 워드 제어 회로의 동작을 도시하는 타이밍도.
도 9는 리프레시 동작이 실행되는 리프레시 블록에 대응하는 워드 제어 회로의 동작을 도시하는 타이밍도.
도 10은 제1 실시형태의 동작의 개요를 도시하는 설명도.
도 11은 제1 실시형태에 있어서의 셀프 리프레시 기간중의 동작의 일례를 도시하는 설명도.
도 12는 제1 실시형태에 있어서의 셀프 리프레시에 기간 동안의 동작의 다른 예를 도시하는 설명도.
도 13은 본 발명이 이루어지기 전의 동작을 도시하는 설명도.
도 14는 제1 실시형태의 동작의 일례를 도시하는 타이밍도.
도 15는 제1 실시형태의 동작의 다른 예를 도시하는 타이밍도.
도 16은 제1 실시형태에 있어서의 셀프 리프레시 기간의 동작을 도시하는 타이밍도.
도 17은 본 발명의 제2 실시형태에 있어서의 워드 제어 회로를 상세하게 도시하는 회로도.
도 18은 제2 실시형태의 동작의 개요를 도시하는 설명도.
도 19는 본 발명의 제3 실시형태에 있어서의 워드 제어 회로를 상세하게 도시하는 회로도.
도 20은 제3 실시형태의 동작의 개요를 도시하는 설명도.
도 21은 본 발명의 제4 실시형태에 있어서의 워드 제어 회로를 상세하게 도시하는 회로도.
도 22는 제4 실시형태의 동작의 개요를 도시하는 설명도.
도 23은 본 발명의 제5 실시형태를 도시하는 블록도.
도 24는 도 23에 도시한 워드 제어 회로를 상세하게 도시하는 회로도.
도 25는 제5 실시형태의 동작의 개요를 도시하는 설명도.
도 26은 본 발명의 제6 실시형태를 도시하는 블록도.
도 27은 본 발명의 제7 실시형태를 도시하는 블록도.
도 28은 본 발명의 제8 실시형태를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10C, 10D: 커맨드 입력 회로
12, 12D: 리프레시 제어 회로
14: VPP 생성 회로
16: VII 생성 회로
18: VNN 생성 회로
20: 어드레스 입력 회로
22: 데이터 입출력 회로
24, 24B, 24D: 동작 제어 회로
25: 아비터 회로
26: 어드레스 전환 회로
28, 28B, 28C: 메모리 코어
30, 30B, 30D, 30G: 게이트 제어 회로
40: 모드 레지스터
ACT: 액티브 기간
ADD: 어드레스 신호
BLK0-3: 메모리 블록
BL, /BL: 비트선
RDDRV: 로우 구동 신호
RDOUT: 워드 제어 신호
REFBLK: 리프레시 블록
SREF: 셀프 리프레시 기간
VII: 내부 전원 전압
VPP: 승압 전압
WDEC: 워드 디코더
WDRV: 워드 드라이버
WL: 워드선

Claims (10)

  1. 메모리 셀 및 메모리 셀에 접속된 워드선을 각각 갖는 복수의 메모리 블록과,
    상기 메모리 블록에 대응하여 각각 형성되며 상기 워드선의 레벨을 활성화/비활성화하는 워드 제어 회로
    를 포함하고,
    상기 각 워드 제어 회로는,
    대응하는 메모리 블록의 액세스 기간에 워드 제어 신호를 저레벨 전압으로 활성화하고, 대응하는 메모리 블록의 비액세스 기간에 상기 워드 제어 신호를 고레벨 전압으로 비활성화하는 워드 디코더와,
    상기 워드 제어 신호를 게이트에서 수신하고 출력이 상기 워드선에 각각 접속된 트랜지스터를 갖고, 상기 트랜지스터를 사용함으로써, 액세스 기간에 어드레스에 의해 선택되는 워드선을 활성화하며, 비액세스 기간에 워드선을 비활성화하는 워드 드라이버와,
    상기 워드 제어 신호용의 상기 고레벨 전압을 상기 워드 디코더에 공급하기 위한 고레벨 전압선을, 대응하는 메모리 블록의 액세스 기간에 제1 고전압이 공급되는 제1 고전압선에 접속하고, 대응하는 메모리 블록의 비액세스 기간에 제1 고전압보다 낮은 제2 고전압이 공급되는 제2 고전압선에 접속하는 제1 동작을 실시하는 전압 제어 회로를 포함하며,
    상기 액세스 기간은, 액세스 요구에 응답하여 상기 메모리 셀이 액세스되는 액티브 기간과, 메모리의 외부로부터의 액세스 요구의 접수를 금지하고 내부에서 발생하는 리프레시 요구에 응답하여 상기 메모리 셀이 리프레시되는 셀프 리프레시 기간을 갖고,
    상기 전압 제어 회로는, 상기 액티브 기간에 상기 액세스 요구에 응답하여 상기 고레벨 전압선을 상기 제1 고전압선에 접속하고,
    상기 전압 제어 회로는, 상기 셀프 리프레시 기간에 상기 리프레시 요구에 대응하는 리프레시 동작의 완료에 응답하여 상기 고레벨 전압선을 상기 제2 고전압선에 접속하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 반도체 메모리의 동작 사양을 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 포함하고,
    상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에 제1 동작을 실시하며, 상기 설정부의 설정치가 제2 사양을 나타낼 때에 제1 동작을 금지하고 모든 메모리 블록의 상기 고레벨 전압선을 상기 제1 고전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 내부 리프레시 요구에 응답하여 리프레시하는 메모리 셀과 리프레시하는 메모리 셀이 속하는 메모리 블록인 리프레시 블록을 나타내는 리프레시 어드레스를 순차 생성하는 리프레시 어드레스 카운터를 포함하고,
    상기 리프레시 블록을 제외한 메모리 블록에 대응하는 전압 제어 회로는 상기 제1 동작을 실시하고,
    상기 리프레시 블록에 대응하는 전압 제어 회로는 상기 고레벨 전압선을 상기 제1 고전압선에 계속 접속하는 제2 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 반도체 메모리의 동작 사양을 외부 제어에 의해 제1 사양 또는 제2 사양으로 설정하기 위한 설정부를 포함하고,
    상기 전압 제어 회로는 상기 설정부의 설정치가 제1 사양을 나타낼 때에 리프레시 어드레스에 따라 제1 동작 또는 제2 동작을 실시하고, 상기 설정부의 설정치가 제2 사양을 나타낼 때에 제1 동작 및 제2 동작을 금지하며 모든 메모리 블록의 상기 고레벨 전압선을 상기 제1 고전압선에 계속 접속하는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서,
    상기 전압 제어 회로는 상기 셀프 리프레시 기간에 상기 제1 동작을 실시하고, 상기 액티브 기간에 고레벨 전압선을 제1 고전압선에 접속하는 제3 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서,
    상기 전압 제어 회로는 상기 셀프 리프레시 기간에 상기 제1 동작을 실시하고, 상기 액티브 기간에 상기 메모리 블록 중 어느 하나가 액세스될 때에, 상기 고레벨 전압선을 상기 제1 고전압선에 접속하고, 상기 메모리 블록 중 어느 것도 액세스되지 않을 때에 상기 고레벨 전압선을 상기 제2 고전압선에 접속하는 제4 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 전압 제어 회로는 상기 액티브 기간의 상기 액세스 요구에 응답하여 상기 고레벨 전압선을 상기 제1 고전압선에 접속하고, 상기 셀프 리프레시 기간의 리프레시 요구에 대응하는 리프레시 동작의 완료에 응답하여 상기 고레벨 전압선을 상기 제2 고전압선에 접속하는 제5 동작을 실시하며, 제5 동작이 실시되지 않는 셀프 리프레시 기간에 제1 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 외부 단자를 통해 공급되는 상기 액세스 요구인 판독 커맨드 및 기록 커맨드를 해독하는 커맨드 디코더와,
    리프레시 요구인 리프레시 커맨드를 소정의 주기로 생성하는 리프레시 제어 회로와,
    상기 판독 커맨드 및 상기 기록 커맨드에 응답하는 판독 동작 및 기록 동작과, 상기 리프레시 커맨드에 응답하는 리프레시 동작을 실행하기 위해, 상기 메모리 블록을 동작하기 위한 타이밍 신호를 출력하는 동작 제어 회로
    를 포함하고,
    상기 동작 제어 회로는 상기 판독 커맨드 및 상기 기록 커맨드와 상기 리프레시 커맨드가 경합할 때에 상기 판독 동작 또는 상기 기록 동작과 상기 리프레시 동작 중 어느 쪽을 우선시키는가를 결정하는 아비터 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서,
    통상 동작 모드중에, 외부 단자를 통해 공급되는 상기 액세스 요구인 판독 커맨드 및 기록 커맨드를 해독하는 커맨드 디코더와,
    상기 액세스 요구를 접수하지 않은 셀프 리프레시 모드중에, 상기 리프레시 요구인 리프레시 커맨드를 소정의 주기로 생성하는 리프레시 제어 회로와,
    상기 판독 커맨드 및 상기 기록 커맨드에 응답하는 액세스 동작과, 상기 리프레시 커맨드에 응답하는 리프레시 동작을 실행하기 위해, 상기 메모리 블록을 동작하기 위한 타이밍 신호를 출력하는 동작 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 청구항 제1항 내지 제9항 중 어느 한 항에 기재된 반도체 메모리와, 상기 반도체 메모리의 액세스를 제어하는 컨트롤러를 포함하는 시스템.
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