JP6190697B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特にデータストローブ信号受信回路を備える半導体装置に関する。
従来から、ＤＲＡＭの読出し時に、ＤＲＡＭから出力されるデータストローブ信号のハイインピーダンス（中間レベル）状態を取り込まないようにするための技術が知られている。
たとえば、特許文献１に記載のデータストローブ受信機では、メモリリード制御回路は、メモリのデータリードに係るリード要求信号とリード要求に係るバースト長情報信号とを入力し、リード要求信号がアクティブとなった場合にデータストローブ信号ＤＱＳをプルアップするようにプルアップ回路を制御する。メモリリード制御回路は、データストローブ信号ＤＱＳがＨレベルからＬレベルに遷移したことを捉えてマスク信号をマスク解除状態とする。メモリリード制御回路は、データストローブ信号ＤＱＳが所定の遷移を繰り返したことをバースト長情報信号を元に判断してマスク信号をマスク状態とする。この遷移を繰り返したことでデータストローブ信号ＤＱＳにおけるポストアンブルが開始される。メモリリード制御回路は、ポストアンブル期間が終了した後に、データストローブ信号ＤＱＳをＨレベルにプルアップする。
特開２００８−１０３０１３号公報
しかしながら、特許文献１に記載のデータストローブ受信機は、単一のデータストローブ信号ＤＱＳを受信するものであって、単一のデータストローブ信号に対するハイインピーダンス状態の取り込みを防止したものである。
一方、相補式のデータストローブ信号ＤＱＳおよびＤＱＳＢを受信するデータストローブ受信機は、受信した信号ＤＱＳとＤＱＳＢの差分をとることによって、ＤＱＳおよびＤＱＳＢに重畳されたノイズを削減することができる。しかしながら、このような相補式のデータストローブ信号ＤＱＳおよびＤＱＳＢを受信するデータストローブ受信機において、特許文献１に記載の方法は適用できないという問題がある。なぜなら、相補式のデータストローブ信号を受信するデータストローブ受信機においては、プルアップによって、ＤＱＳとＤＱＳＢの差分がハイインピーダンスとなるが、特許文献１に記載の方式では、このような差分をとることによって生成されるハイインピーダンス状態の取り込みを防止することができないからである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
本発明の一実施形態のデータストローブ受信回路は、入力端子が終端電位に接続した後プリアンブルの開始前のタイミングからデータストローブ信号と反転データストローブ信号との差分を出力する第１の比較回路と、データストローブ信号または反転データストローブ信号のレベルを基準電圧と比較し、比較結果を表わす信号を制御回路へ出力する第２の比較回路とを備える。データストローブ受信回路は、さらに、第１の比較回路の出力信号をマスク信号でマスクするゲート回路と、第２の比較回路から出力される信号に基づいて、プリアンブルの開始のタイミングを識別し、プリアンブルの開始前においてマスク信号をマスク状態に設定し、プリアンブルの開始のタイミングからマスク信号をマスク解除状態に設定する制御回路とを備える。
本発明の一実施形態によれば、ＤＱＳとＤＱＳＢの差分のハイインピーダンス状態の取り込みを防止することができる。
第１の実施形態の半導体装置の構成を表わす図である。 第１の実施形態におけるＤＤＲ−ＳＤＲＡＭからのデータの読出し時のタイミングチャートである。 第２の実施形態の半導体装置の構成を表わす図である。 第２の実施形態のＤＤＲ−ＰＨＹの構成を表わす図である。 第２の実施形態のＤＱＳ−ＩＯの構成を表わす図である。 第２の実施形態におけるＤＤＲ−ＳＤＲＡＭからのデータの読出し時のタイミングチャートである。 ＤＱＳ／ＤＱＳＢプリアンブルが開始した後、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥをハイレベルに活性化する場合の動作を説明する図である。 第３の実施形態のＤＤＲ−ＰＨＹ３０２の構成を表わす図である。 第３の実施形態のＤＱＳ−ＩＯ４０の構成を表わす図である。 第３の実施形態におけるＤＤＲ−ＳＤＲＡＭからのデータの読出し時のタイミングチャートである。
以下、本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置１０１の構成を表わす図である。
図１を参照して、この半導体装置１０１は、ＤＱＳ受信回路１０２を備える。
ＤＱＳ受信回路１０２は、入力端子８１と、入力端子８２と、終端回路１０３と、第１の比較回路１０４と、ゲート回路１０５と、制御回路１０６、第２の比較回路１０７とを備える。
入力端子８１は、メモリから出力されるデータストローブ信号ＤＱＳを受ける。
入力端子８２は、メモリから出力される反転データストローブ信号ＤＱＳＢを受ける。
終端回路１０３は、入力端子８１および入力端子８２を、ＤＱＳ／ＤＱＳＢのプリアンブルの開始前のタイミングから終端電位に接続する。
第１の比較回路１０４は、入力端子８１および入力端子８２が終端電位に接続された後、ＤＱＳ／ＤＱＳＢプリアンブルの開始前のタイミングで、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢとの差分を表わすＤＱＳ入力信号ＤＱＳＩＮを出力する。
第２の比較回路１０７は、データストローブ信号ＤＱＳまたは反転データストローブ信号ＤＱＳＢのレベルを基準電圧Ｖｒｅｆと比較し、比較結果を表わすＯＤＴ（On Die Termination））状態検出信号ＯＤＴ＿ＤＥＴを出力する。
ゲート回路１０５は、第１の比較回路１０５から出力されるＤＱＳ入力信号ＤＱＳＩＮをマスク状態のＤＱＳマスク信号ＥＷでマスクする。
制御回路１０６は、第２の比較回路１０７から出力されるＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴに基づいて、ＤＱＳ／ＤＱＳＢプリアンブルの開始のタイミングを識別し、ＤＱＳマスク信号ＥＷのレベル変化を制御する。制御回路１０６は、ＤＱＳ／ＤＱＳＢプリアンブルの開始前において、ＤＱＳマスク信号ＥＷをマスク状態に設定し、ＤＱＳ／ＤＱＳＢプリアンブルの開始のタイミングからＤＱＳマスク信号ＥＷをマスク解除状態に設定する。
図２は、第１の実施形態におけるＤＤＲ−ＳＤＲＡＭ６からのデータの読出し時のタイミングチャートである。
ＤＱＳ／ＤＱＳＢプリアンブルとは、相補のデータストローブ信号ＤＱＳ／ＤＱＳＢがトグルを開始する前にロウレベル／ハイレベルとなる部分である。ＤＱＳ／ＤＱＳＢポストアンブルとは、相補のデータストローブ信号ＤＱＳ／ＤＱＳＢがトグルを終了した後、ロウレベル／ハイレベルとなる部分である。
終端回路１０３によって入力端子８１，８２が終端電位に接続されて入力端子８１，８２がプルアップされるので、ＤＱＳ／ＤＱＳＢプリアンブルの開始前およびＤＱＳ／ＤＱＳＢポストアンブル終了後において、第１の比較回路１０４が出力するＤＱＳ入力信号ＤＱＳＩＮは不定値となる。
制御回路１０６は、ＤＱＳ／ＤＱＳＢプリアンブルの開始前において、ＤＱＳマスク信号ＥＷをロウレベルのマスク状態に設定する。これによって、ゲート回路１０５は、不定値となるＤＱＳ入力信号ＤＱＳＩＮをマスク状態のＤＱＳマスク信号ＥＷ（ロウレベル）でマスクする。
制御回路１０６は、ＤＱＳ／ＤＱＳＢプリアンブルの開始のタイミングでＤＱＳマスク信号ＥＷをハイレベルのマスク解除状態に設定する。これによって、ゲート回路１０５は、ＤＱＳ入力信号ＤＱＳＩＮをＤＱＳマスク信号ＥＷでマスクしない。
ＤＱＳ／ＤＱＳＢポストアンブルが終了すると、第１の比較回路１０４が出力するＤＱＳ入力信号ＤＱＳＩＮは再び不定値となる。制御回路１０６は、ＤＱＳ／ＤＱＳＢポストアンブルの終了のタイミングにおいて、ＤＱＳマスク信号ＥＷをロウレベルのマスク状態に設定する。これによって、ゲート回路１０５は、不定値となるＤＱＳ入力信号ＤＱＳＩＮをマスク状態のＤＱＳマスク信号ＥＷ（ロウレベル）でマスクする。
以上のように、本実施の形態によれば、相補式のデータストローブル信号を受信するデータストローブ受信機において、プリアンブル前のＤＱＳとＤＱＳＢの差分のハイインピーダンス状態の取り込みを防止することができる。
［第２の実施形態］
図３は、第２の実施形態の半導体装置５００の構成を表わす図である。
この半導体装置５００は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）６と、ＤＤＲ−ＰＨＹ（DDR - PHYsical interface）２と、ＤＤＲメモリコントローラ３と、システムバス４と、ＣＰＵ（Central Processing Unit）１と、システムレジスタ５とを備える。
プリント基板７０上に、ＬＳＩ（Large Scale Integration）７とＤＤＲ−ＳＤＲＡＭ６とが配置される。ＬＳＩ７には、ＤＤＲ−ＰＨＹ２とＤＤＲメモリコントローラ３とが配置される。
ＤＤＲ−ＰＨＹ２と、ＤＤＲ−ＳＤＲＡＭ６との間のインタフェース信号としてクロックＣＬＫ、コマンド、アドレス、データ信号ＤＱ、相補のデータストローブ信号ＤＱＳ，ＤＱＳＢとが存在する。
ＤＤＲ−ＳＤＲＡＭ６は、同期クロックの立ち上がりと立ち下りの両方で、データを出力（読出し）、およびデータを入力する（書込み）。
ＤＤＲ−ＰＨＹ２は、ＤＤＲメモリコントローラ１０１からのパラレルデータをシリアルデータに変換して、ＤＤＲ−ＳＤＲＡＭ６に送信する。ＤＤＲ−ＰＨＹ２は、ＤＤＲ−ＳＤＲＡＭ６からのシリアルデータをパラレルデータに変換してＤＤＲメモリコントローラ１０１に送信する。
ＤＤＲメモリコントローラ３は、ＤＤＲ−ＳＤＲＡＭ６を制御する。
システムバス４は、ＣＰＵ１と、ＤＤＲメモリコントローラ３とを接続するバスである。
ＣＰＵ１は、コアクロックＣ＿ＣＬＫで動作する。ＣＰＵ１は、ＤＤＲ−ＳＤＲＡＭ６からのデータの読出しを指示し、ＤＤＲ−ＳＤＲＡＭ６へのデータの書込みを指示する。
システムレジスタ５は、ＤＤＲ−ＳＤＲＡＭ６とＤＤＲ−ＰＨＹ２との間のインピーダンスの大きさを表わすインピーダンス情報を保持する。
図４は、第２の実施形態のＤＤＲ−ＰＨＹ２の構成を表わす図である。
ＤＤＲ−ＰＨＹ２は、ＤＱ受信回路９２と、ＤＱＳ受信回路９１とを備える。
ＤＱ受信回路９２は、ＤＱ−ＩＯ１１と、遅延回路（Ｄｅｌａｙ）１６と、ライズ用第１キャプチャーＦ／Ｆ３４と、フォール用第１キャプチャーＦ／Ｆ３５と、ライズ用Ｒｅａｄ−ＦＩＦＯ３６と、フォール用Ｒｅａｄ−ＦＩＦＯ３７と、セレクタ３８と、Ｆ／Ｆ３９とを備える。ＤＱＳ受信回路９１は、入力端子８１と、入力端子８２と、ＤＱＳ−ＩＯ１２と、ＤＱＳゲート回路２３と、読出し制御ロジック１５と、基準電圧制御回路１４と、基準電圧発生回路１３と、ＥＷオープン制御回路２４と、インバータ１７と、ＤＬＬ（Delay-Locked Loop）回路１８と、ＤＬＬ回路１９とを備える。
ＤＱ−ＩＯ１１は、差動レシーバ回路２０を含む。差動レシーバ回路２０は、データ信号ＤＱと、基準電圧Ｖｒとを比較する。
遅延回路（Ｄｅｌａｙ）１６は、差動レシーバ回路２０の出力を遅延させる。
ライズ用第１キャプチャーＦ／Ｆ３４は、ＤＬＬ回路１８の出力である第１の補正データストローブ信号ｄｑｓ９０の立ち上りエッジで、遅延回路１６からの出力をラッチする。フォール用第１キャプチャーＦ／Ｆ３５は、 ＤＬＬ回路１９の出力である第２の補正データストローブ信号ｄｑｓ２７０の立ち上りエッジで、遅延回路１６からの出力をラッチする。
ライズ用Ｒｅａｄ−ＦＩＦＯ３６は、ライズ用第１キャプチャーＦ／Ｆ３４の出力をファーストインファーストアウト方式で保持する。フォール用Ｒｅａｄ−ＦＩＦＯ３７は、フォール用第１キャプチャーＦ／Ｆ３５の出力をファーストインファーストアウト方式で保持する。
セレクタ３８は、ライズ用Ｒｅａｄ−ＦＩＦＯ３６の出力と、フォール用Ｒｅａｄ−ＦＩＦＯ３７の出力とを交互に選択して出力する。
Ｆ／Ｆ３９は、セレクタ３８の出力をリードデータＲＤとして、ＤＤＲメモリコントローラ３へ出力する。
読出し制御ロジック１５は、ＣＰＵ１から送られるＤＤＲ−ＳＤＲＡＭ６からのデータの読出し指示に従って、ＤＤＲ−ＳＤＲＡＭ６からのデータの読出しを制御する。読出し制御ロジック１５は、クローズ信号（マスク設定許可信号）ＣｌｏｓｅをＤＱＳゲート回路２３へ出力し、オープン信号（マスク解除許可信号）ＯｐｅｎをＥＷオープン制御回路２４へ出力する。読出し制御ロジック１５は、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥをＤＱＳ−ＩＯ１２へ出力し、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥをＤＱＳ−ＩＯ１２およびＥＷオープン制御回路２４へ出力する。読出し制御ロジック１５は、ＣＰＵ１と同様にコアクロックＣ＿ＣＬＫで動作する。
基準電圧制御回路１４は、システムレジスタ５から送られるインピーダンス情報に基づいて、基準電圧Ｖｒｅｆの大きさを決定する。
基準電圧発生回路１３は、基準電圧制御回路１４によって決定された大きさの基準電圧Ｖｒｅｆを出力する。
入力端子８１は、ＤＤＲ−ＳＤＲＡＭ６から出力されるデータストローブ信号ＤＱＳを受ける。入力端子８２は、ＤＤＲ−ＳＤＲＡＭ６から出力される反転データストローブ信号ＤＱＳＢを受ける。
ＤＱＳ−ＩＯ１２は、ＤＤＲ−ＳＤＲＡＭ読出し時に、ＤＤＲ−ＳＤＲＡＭ６から出力される相補のデータストローブ信号ＤＱＳ，ＤＱＳＢと、基準電圧Ｖｒｅｆと、読出し制御ロジック１５から出力されるＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥおよびＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥに基づいて、ＤＱＳ入力信号ＤＱＳＩＮと、ＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴを出力する。
図５は、第２の実施形態のＤＱＳ−ＩＯ１２の構成を表わす図である。
ＤＱＳ−ＩＯ１２は、差動レシーバ回路２１と、シングルレシーバ回路２２と、終端回路５３とを備える。終端回路５３は、信号反射を抑えるためのものであって、電源電圧ＶＣＣＱ（たとえば、１．５Ｖ）を有するＶＣＣＱ終端と接続するスイッチＳＷ１，ＳＷ２と抵抗Ｒ１，Ｒ２とを備える。
スイッチＳＷ１および抵抗Ｒ１は、ＶＣＣＱ終端と入力端子８２との間に設けられる。スイッチＳＷ２および抵抗Ｒ２は、ＶＣＣＱ終端と入力端子８１との間に設けられる。スイッチＳＷ１およびスイッチＳＷ２は、読出し制御ロジック１５から送られるＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥによって制御される。ＯＤＴ有効期間において、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥがハイレベルに活性化されると、スイッチＳＷ１およびスイッチＳＷ２がオンとなる。スイッチＳＷ１およびスイッチＳＷ２がオンとなると、入力端子８１および入力端子８２の電圧をＶＣＣＱにプルアップする。
したがって、読出し時には、ＤＤＲ−ＳＤＲＡＭ６が、データストローブ信号ＤＱＳをロウレベルに駆動しても、ＤＤＲ−ＰＨＹ２側では、ＶＣＣＱ終端が有効であるため、データストローブ信号ＤＱＳが０Ｖまで低下しない。これにより、ＡＮＤ回路のようなＣＭＯＳ論理ゲートによって、データストローブ信号ＤＱＳのレベルを検出することができない。本実施の形態では、シングルレシーバ回路２２を用いて、データストローブ信号ＤＱＳと、基準電圧Ｖｒｅｆの大きさを比較することによって、データストローブ信号ＤＱＳのレベルを検出する。
差動レシーバ回路２１は、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥがハイレベルのときに、入力端子８１の電圧と入力端子８２の電圧の差分であるＤＱＳ入力信号ＤＱＳＩＮを生成する。差動レシーバ回路２１は、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥがロウレベルのときに、ロウレベルを出力する。
シングルレシーバ回路２２は、入力端子８１の電圧と基準電圧Ｖｒｅｆの差を比較して、ＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴを出力する。
ＤＱＳゲート回路２３は、ＤＱＳ−ＩＯ１２から出力されるＤＱＳ入力信号ＤＱＳＩＮと、ＥＷオープン制御回路２４から出力されるＥＷオープン信号（マスク解除指示信号）ＥＷ＿ｏｐｅｎと、読出し制御ロジック１５から出力されるクローズ信号（マスク設定許可信号）Ｃｌｏｓｅとに基づいて、ＤＱＳマスク信号ＥＷ（Enable Window）を生成する。ＤＱＳゲート回路２３は、生成したＤＱＳマスク信号ＥＷと、ＤＱＳ入力信号ＤＱＳＩＮから、マスク済みのＤＱＳ信号であるゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢを出力する。
ＤＱＳゲート回路２３は、ＮＡＮＤ回路２５と、マスク信号生成部６９を備える。
ＮＡＮＤ回路２５は、ＤＱＳ入力信号ＤＱＳＩＮと、ＤＱＳマスク信号ＥＷとの否定論理積であるゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢを出力する。ゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢは、ＤＱＳマスク信号ＥＷがハイレベルのときには（マスク解除状態）、データストローブ信号ＤＱＳを反転した信号となる。ゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢは、ＤＱＳマスク信号ＥＷがロウレベルのときには（マスク設定状態）、データストローブ信号ＤＱＳに係らずハイレベルの信号となる。
マスク信号生成部６９は、ＥＷオープン制御回路２４からの活性化されたＥＷオープン信号ＥＷ＿ｏｐｅｎ（マスク解除指示信号）に基づいて、ＤＱＳマスク信号ＥＷをマスク解除状態に設定する。マスク信号生成部６９は、読出し制御ロジック１５からの活性化されたクローズ信号Ｃｌｏｓｅ（マスク設定許可信号）に基づいて、ＤＱＳマスク信号ＥＷをマスク状態に設定する。
マスク信号生成部６９は、制御ロジック２６と、セットバー端子付きＤ型フリップフロップ２７とを含む。制御ロジック２６は、１個または複数個の論理回路で構成され、必要に応じて設けられる。
セットバー端子付きＤ型フリップフロップ２７のセットバー端子ＳＢが、ＥＷオープン信号ＥＷ＿ｏｐｅｎを受ける。フリップフロップ２７のデータ入力端子は、クローズ信号Ｃｌｏｓｅを受ける制御ロジック２６の出力を受ける。フリップフロップ２７のクロック端子は、ＮＡＮＤ回路２５の出力であるゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢを受ける。フリップフロップ２７の出力端子は、ＤＱＳマスク信号ＥＷを出力する。
ＥＷオープン制御回路２４は、ＤＱＳ−ＩＯ１２から出力されるＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴと、読出し制御ロジック１５から出力されるＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥと、読出し制御ロジック１５から出力される活性化されたオープン信号Ｏｐｅｎ（マスク解除許可信号）とに基づいて、ＤＱＳマスク信号ＥＷを活性化するためのＥＷオープン信号ＥＷ＿ｏｐｅｎを出力する。
ＥＷオープン制御回路２４は、ＤＱＳ−ＩＯ１２から出力されるＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴが最初にハイレベルからロウレベルに変化するタイミングをＤＱＳ／ＤＱＳＢプリアンブルの開始タイミングであると識別して、そのタイミングでＥＷオープン信号ＥＷ＿ｏｐｅｎをロウレベルに設定する。
ＥＷオープン制御回路２４は、セレクタ２８、２９と、セットバー端子付きＤ型フリップフロップ３１と、制御ロジック３０とを備える。制御ロジック３０は、１個または複数個の論理回路で構成され、必要に応じて設けられる。
１段目のセレクタ２８は、セレクト信号として読出し制御ロジック１５からＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥを受ける。セレクタ２８は、ＤＱＳ＿ＩＯ１２から出力されるＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴと、ハイ固定（１’ｂ１）、つまり２進１桁の“１” とを受ける。セレクタ２８は、ＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴを出力する。
セットバー端子付きＤ型フリップフロップ３１のセットバー端子ＳＢは、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥを受ける。フリップフロップ３１のデータ入力端子は、オープン信号Ｏｐｅｎを受ける制御ロジック３０の出力を受ける。フリップフロップ３１のクロック端子は、セレクタ２８から出力されるＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴを受ける。フリップフロップ３１の出力端子は、ゲーティング信号ＥＷ＿ｏｐｅｎ＿ｇａｔｅを出力する。
２段目のセレクタ２９は、セレクト信号として、フリップフロップ３１から出力されるゲーティング信号ＥＷ＿ｏｐｅｎ＿ｇａｔｅを受ける。２段目のセレクタ２９は、ハイ固定（１’ｂ１）と、セレクタ２８から出力されるＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴを受ける。セレクタ２９は、ＥＷオープン信号ＥＷ＿ｏｐｅｎを出力する。
インバータ１７は、ゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢを反転する。
ＤＬＬ１８は、インバータ１７の出力（ゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢを論理反転させた信号）をさらに９０度の位相遅延させた第１の補正データストローブ信号ｄｑｓ９０を出力する。第１の補正データストローブ信号ｄｑｓ９０は、データストローブ信号ＤＱＳに対して９０度だけ位相が遅延した信号である。
ＤＬＬ１９は、ゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢを９０度の位相遅延させた第２の補正データストローブ信号ｄｑｓ２７０を出力する。第２の補正データストローブ信号ｄｑｓ２７０は、データストローブ信号ＤＱＳに対して２７０度だけ位相が遅延した信号である。
（動作）
図６は、第２の実施形態におけるＤＤＲ−ＳＤＲＡＭ６からのデータの読出し時のタイミングチャートである。
まず、読出し当初の時点（１）において、ＤＤＲ−ＳＤＲＡＭ６から出力される相補のデータストローブ信号ＤＱＳ／ＤＱＳＢのレベルは不定である。また、読出し制御ロジック１５から出力されるＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥ、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥ、初期状態のロウレベルである。オープン信号Ｏｐｅｎ（マスク解除許可信号）およびクローズ信号Ｃｌｏｓｅ（マスク設定許可信号）は、初期状態のハイレベルである。
ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥがロウレベルのため、 ＥＷオープン制御回路２４内の１段目のセレクタ２８は、固定値（ハイレベル）を出力するとともに、フリップフロップ３１がセット状態となる。その結果、ＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴ、ゲーティング信号ＥＷ＿ｏｐｅｎ＿ｇａｔｅおよびＥＷオープン信号ＥＷ＿ｏｐｅｎがハイレベルとなる。
次に、ＤＱＳ／ＤＱＳＢプリアンブル期間の前の時点（２）において、読出し制御ロジック１５は、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥをハイレベルに活性化する。これによって、終端回路５３内のスイッチＳＷ１，ＳＷ２がオンとなり、入力端子８１，８２がプルアップされて、入力される相補のデータストローブ信号ＤＱＳ／ＤＱＳＢはハイレベル／ハイレベルとなる（（Ａ）に示す）。この時点では、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥがロウレベルのため、差動レシーバ回路２１が出力するＤＱＳ入力信号ＤＱＳＩＮは、ロウレベルのまま変化しない。また、ＤＱＳ−ＩＯ１２内のスイッチＳＷ１，ＳＷ１がオンとなるため、シングルレシーバ回路２２が出力するＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴは、ハイレベルに変化する。ＤＱＳ入力信号ＤＱＳＩＮがロウレベル、クローズ信号Ｃｌｏｓｅがハイレベル、ＥＷオープン信号ＥＷ＿ｏｐｅｎがハイレベルのため、ＤＱＳゲート回路２３内のゲートＤＱＳＢ信号ｇａｔｅｄ＿ＤＱＳＢはハイレベルとなり、ＤＱＳマスク信号ＥＷがロウレベルとなる。
次に、ＤＱＳ／ＤＱＳＢプリアンブル期間の前であって、時点（２）より後の時点（３）において、読出し制御ロジック１５は、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥをハイレベルに活性化する。ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥ がハイレベルに活性化されると、差動レシーバ回路２１が差分の出力を実行する。差動レシーバ回路２１へは、入力端子８１からのハイレベルにプルアップされたデータストローブ信号ＤＱＳと、入力端子８２からのハイレベルにプルアップされた反転データストローブ信号ＤＱＳＢが入力されるので、差動レシーバ回路２１が出力するＤＱＳ入力信号ＤＱＳＩＮは不定となる（（Ｃ）に示す）。この時点では、ＤＱＳマスク信号ＥＷがロウレベルを維持しているので、ＤＱＳゲート回路２３内でのＮＡＮＤ回路２５は、ＤＱＳ入力信号ＤＱＳＩＮが不定であっても、ハイレベルのゲートＤＱＳＢ信号ｇａｔｅｄ＿ＤＱＳＢを出力する。これによって、ＤＱＳ入力信号ＤＱＳＩＮの不定値がマスクされる。また、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥがハイレベルに変化すると、ＥＷオープン制御回路２４内の１段目のセレクタ２８は、ＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴ（ハイレベル）をＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴ（ハイレベル）として出力する。また、時点（３）において、読出し制御ロジック１５は、オープン信号Ｏｐｅｎをロウレベルに活性化する。すなわち、マスク解除許可信号（ロウレベルのオープン信号Ｏｐｅｎ）が出力される。
次に、時点（４）において、ＤＱＳ／ＤＱＳＢプリアンブル期間が開始される。すなわち、ＤＤＲ−ＳＤＲＡＭ６は、相補のデータストローブ信号ＤＱＳ／ＤＱＳＢをロウレベル／ハイレベルに駆動する。これによって、差動レシーバ回路２１が出力するＤＱＳ入力信号ＤＱＳＩＮはロウレベルに設定される。また、シングルレシーバ回路２２が出力するＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴは、ロウレベルに変化する。ＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴがロウレベルに変化すると、ＥＷオープン制御回路２４内の１段目のセレクタ２８が出力するＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴは、ＤＱＳ入力イネーブル信号ＤＱＳ＿ＩＥがハイレベルのため、ロウレベルに変化する。また、ＥＷオープン制御回路２４内のフリップフロップ３１が出力するゲーティング信号ＥＷ＿ｏｐｅｎ＿ｇａｔｅはハイレベルを維持し、第２段目のセレクタ２９が出力するＥＷオープン信号ＥＷ＿ｏｐｅｎは、ロウレベルに活性化される。すなわち、マスク解除指示信号（ロウレベルのＥＷオープン信号ＥＷ＿ｏｐｅｎ）が出力される。ＥＷオープン信号ＥＷ＿ｏｐｅｎがロウレベルに変化すると、ＤＱＳゲート回路２３内のフリップフロップ２７はセット状態となり、クローズ信号Ｃｌｏｓｅがハイレベルのため、フリップフロップ２７が出力するＤＱＳマスク信号ＥＷがハイレベルに変化する。ＤＱＳゲート回路２３内でのＮＡＮＤ回路２５は、 ＤＱＳマスク信号ＥＷがハイレベルとなると、ＤＱＳ入力信号ＤＱＳＩＮを反転させたゲートＤＱＳＢ信号ｇａｔｅｄ＿ＤＱＳＢを出力する。これによって、ＤＱＳ入力信号ＤＱＳＩＮのマスクが解除される。
次に、時点（５）において、ＤＱＳ／ＤＱＳＢプリアンブル期間が終了し、ＤＱＳトグル期間が開始される。すなわち、データストローブ信号ＤＱＳがハイレベルに変化し、反転データストローブ信号ＤＱＳＢがロウレベルに変化する。これによって、差動レシーバ回路２１が出力するＤＱＳ入力信号ＤＱＳＩＮはハイレベルに変化する。また、シングルレシーバ回路２２が出力するＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴも、ハイレベルに変化する。ＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴがハイレベルに変化すると、ＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴがハイレベルに変化する。また、オープン信号Ｏｐｅｎがロウレベルに設定されているので、フリップフロップ３１が出力するゲーティング信号ＥＷ＿ｏｐｅｎ＿ｇａｔｅがロウレベルに変化する。その結果、２段目のセレクタ２９は、固定値ハイレベルを選択するため、ＥＷオープン信号ＥＷ＿ｏｐｅｎがハイレベルに変化する。ＥＷオープン信号ＥＷ＿ｏｐｅｎがハイレベルに変化すると、ＤＱＳゲート回路２３内のフリップフロップ２７はセット状態が解除される。
読出し制御ロジック１５は、読出し要求に対してＤＤＲ−ＳＲＡＭ６から出力されるデータ信号ＤＱの個数、すなわちバースト長に基づいて、クローズ信号Ｃｌｏｓｅのレベルを制御する。すなわち、読出し制御ロジック１５は、読出し指示を受けてからゲートＤＱＳ信号ｇａｔｅｄ＿ＤＳＱＢの（バースト長−１）個目の立ち上りを検出すると、クローズ信号Ｃｌｏｓｅをロウレベルに活性化する（Ｅに示す）。すなわち、マスク設定許可信号が出力される。ロウレベルのクローズ信号Ｃｌｏｓｅ（マスク設定許可信号）は、ＤＱＳゲート回路２３内の制御ロジック２６へ送られる。
次に、時点（６）において、ＤＱＳポストアンプル期間が開始する。ＤＤＲ−ＳＤＲＡＭ６は、相補のデータストローブ信号ＤＱＳ／ＤＱＳＢをロウレベル／ハイレベルに駆動する。ゲートＤＱＳ信号ｇａｔｅd＿ＤＱＳＢ が立ち上ると、クローズ信号Ｃｌｏｓｅがロウレベルによって、ＤＱＳゲート回路２３内のフリップフロップ２７の出力であるＤＱＳマスク信号ＥＷはロウレべルに変化する。
次に、時点（７）において、ＤＱＳ／ＤＱＳＢポストアンブル期間が終了すると、終端回路５３による入力端子８１，８２のプルアップの効果によって、入力される相補のデータストローブ信号ＤＱＳ／ＤＱＳＢはハイレベル／ハイレベルとなる（（Ｂ）に示す）。差動レシーバ回路２１へは、入力端子８１からのハイレベルにプルアップされたデータストローブ信号ＤＱＳと、入力端子８２からのハイレベルにプルアップされた反転データストローブ信号ＤＱＳＢが入力されるので、差動レシーバ回路２１が出力するＤＱＳ入力信号ＤＱＳＩＮは不定となる（（Ｄ）に示す）。この時点では、ＤＱＳマスク信号ＥＷがロウレベに設定されているので、ＤＱＳゲート回路２３内でのＮＡＮＤ回路２５は、ＤＱＳ入力信号ＤＱＳＩＮが不定であっても、ハイレベルのゲートＤＱＳＢ信号ｇａｔｅｄ＿ＤＱＳＢを出力する。これによって、ＤＱＳ入力信号ＤＱＳＩＮの不定値がマスクされる。
上記説明した一連の動作によって、ＤＱＳ／ＤＱＳＢプリアンブル前とＤＱＳ／ＤＱＳＢポストアンブル後に発生するＤＱＳ入力信号ＤＱＳＩＮの不定値をマスクすることができる。
（参考）
本実施の形態では、ＤＱＳ／ＤＱＳＢプリアンブルが開始する前に、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥをハイレベルに活性化することによって入力端子８１，８２をプルアップして、入力される相補のデータストローブ信号ＤＱＳ／ＤＱＳＢをハイレベル／ハイレベルに設定した。これによって、ＤＱＳ／ＤＱＳＢプリアンブルの期間では、データストローブ信号ＤＱＳには、反射の影響によるノイズが混入されるのを防止することができた。
これに対して、図７に示すように、ＤＱＳ／ＤＱＳＢプリアンブルが開始した後、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥをハイレベルに活性化した場合には、スイッチＳＷ１，ＳＷ２が完全にオンするまでは、データストローブ信号ＤＱＳには反射の影響によるノイズが混入される可能性がある。データストローブ信号ＤＱＳにノイズが混入されると、差動レシーバ回路２１が出力するＤＱＳ入力信号ＤＱＳＩＮにグリッジＧが発生する可能性が生じる。ＤＱＳ／ＤＱＳＢプリアンブルのタイミングで、ＤＱＳマスク信号ＥＷがハイレベルに設定されるため、ゲートＤＱＳ信号ｇａｔｅｄ＿ＤＱＳＢにグリッジが混入する可能性がある。
［第３の実施形態］
図８は、第３の実施形態のＤＤＲ−ＰＨＹ３０２の構成を表わす図である。
図８のＤＤＲ＿ＰＨＹ３０２が、図４のＤＤＲ−ＰＨＹ２と相違する点は、以下である。図４のＤＱＳ−ＩＯ１２に代えて、図８のＤＤＲ＿ＰＨＹ３０２は、ＤＱＳ−ＩＯ４０を備える。
また、図８のＥＷオープン制御回路４３は、図４のＥＷオープン制御回路２４には含まれないインバータ４２を備える。
図９は、第３の実施形態のＤＱＳ−ＩＯ４０の構成を表わす図である。
ＤＱＳ−ＩＯ４０は、差動レシーバ回路２１と、シングルレシーバ回路４１と、終端回路５４とを備える。終端回路５４は、信号反射を抑えるためのものであって、グランドと接続するスイッチＳＷ１，ＳＷ２と抵抗Ｒ１，Ｒ２とを備える。
スイッチＳＷ１および抵抗Ｒ１は、グランドと入力端子８１との間に設けられる。スイッチＳＷ２および抵抗Ｒ２は、グランドと入力端子８２との間に設けられる。スイッチＳＷ１およびスイッチＳＷ２は、読出し制御ロジック１５から送られるＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥによって制御される。ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥがハイレベルに活性化されると、スイッチＳＷ１およびスイッチＳＷ２がオンとなる。スイッチＳＷ１およびスイッチＳＷ２がオンとなると、入力端子８１および入力端子８２の電圧をグランドにプルダウンする。
差動レシーバ回路２１は、図５のＤＱＳ−ＩＯ１２に含まれるものと同様であるので、説明を繰り返さない。
シングルレシーバ回路４１は、入力端子８２の電圧と基準電圧Ｖｒｅｆの差を比較して、ＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴを出力する。
図１０は、第３の実施形態におけるＤＤＲ−ＳＤＲＡＭ６からのデータの読出し時のタイミングチャートである。
図１０のタイミングチャートが、図６のタイミングチャート相違する点は以下である。
時点（２）において、読出し制御ロジック１５が、ＯＤＴイネーブル信号ＤＱＳ＿ＯＤＴＥをハイレベルに活性化すると、終端回路５４内のスイッチＳＷ１，ＳＷ２がオンとなる。
スイッチＳＷ１，ＳＷ２がオンなると、第２の実施形態では入力端子８１，８２がプルアップしたのに対して、本実施の形態では、入力端子８１，８２がプルダウンし、入力される相補のデータストローブ信号ＤＱＳ／ＤＱＳＢはロウレベル／ロウレベルとなる（（Ｊ）に示す）。
また、スイッチＳＷ１，ＳＷ１がオンとなると、第２の実施形態のシングルレシーバ回路２２が出力するＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴはハイレベルに変化したのに対して、本実施の形態のシングルレシーバ回路４１が出力するＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴはロウレベルに変化する。
第２の実施形態のシングルレシーバ回路２２は、データストローブ信号ＤＱＳが入力される入力端子８１と基準電圧Ｖｒｅｆを比較したのに対して、本実施の形態のシングルレシーバ回路４１は、反転データストローブ信号ＤＱＳＢが入力される入力端子８２と基準電圧Ｖｒｅｆを比較する。したがって、本実施の形態のＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴは、第２の実施形態のＯＤＴ状態検出信号ＯＤＴ＿ＤＥＴと逆相となる。
しかしながら、本実施の形態では、ＥＷオープン制御回路４３が、セレクタ２８の前段にインバータ４２を備えるので、ＥＷオープン制御回路４３で生成されるＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴのレベル遷移は、第２の実施形態のＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴのレベル遷移と同様となる。
その結果、ＯＤＴ状態検出信号Ｓｅｌ＿ＯＤＴ＿ＤＥＴに基づいて生成される他の信号のレベル遷移も、第２の実施形態と同様となる。
時点（７）において、ＤＱＳ／ＤＱＳＢポストアンブル期間が終了すると、終端回路５４による入力端子８１，８２のプルダウンの効果によって、入力される相補のデータストローブ信号ＤＱＳ／ＤＱＳＢはロウレベル／ロウレベルとなる（（Ｋ）に示す）。
以上のように、本実施の形態によれば、終端回路によって入力端子がプルダウンされる場合でも、第２の実施形態と同様に、ＤＱＳ／ＤＱＳＢプリアンブル前とＤＱＳ／ＤＱＳＢポストアンブル後に発生するＤＱＳ入力信号ＤＱＳＩＮの不定値をマスクすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ＣＰＵ、２，３０２ ＤＤＲ−ＰＨＹ ３ ＤＤＲメモリコントローラ、４ システムバス、５ システムレジスタ、６ ＤＤＲ−ＳＤＲＡＭ、７ ＬＳＩ、１１ ＤＱ−ＩＯ、１２，４０ ＤＱＳ−ＩＯ、１３ 基準電圧発生回路、１４ 基準電圧制御回路、１５ 読出し制御ロジック、１６ 遅延回路、１７ インバータ、１８，１９ ＤＬＬ、２０，２１ 差動レシーバ回路、２２，４１ シングルレシーバ回路、２３ ＤＱＳゲート回路、２４，４２ ＥＷオープン制御回路、２５ ＮＡＮＤ回路、２６，３０ 制御ロジック、２７，３１ セットバー端子付きＤ型フリップフロップ、２８，２９，３８ セレクタ、３４ ライズ用第１キャプチャーＦ／Ｆ、３５ フォール用第１キャプチャーＦ／Ｆ、３６ ライズ用Ｒｅａｄ−ＦＩＦＯ、３７ フォール用Ｒｅａｄ−ＦＩＦＯ、３９ フリップフロップ、５３，５４，１０３ 終端回路、６９ マスク信号生成部、７０ プリント基板、８１，８２，８９ 入力端子、９１，１９１ ＤＱＳ受信回路、９２ ＤＱ受信回路、１０１，５００ 半導体装置、１０２ ＤＱＳ受信回路、１０４ 第１の比較回路、１０５ ゲート回路、１０６ 制御回路、１０７ 第２の比較回路、Ｒ１，Ｒ２ 抵抗、ＳＷ１，ＳＷ２ スイッチ。

Claims (7)

  1. データストローブ受信回路を備える半導体装置であって、
    前記データストローブ受信回路は、
    メモリから出力されるデータストローブ信号および反転データストローブ信号を受ける入力端子を前記データストローブ信号および前記反転データストローブ信号のプリアンブルの開始前のタイミングから終端電位に接続する終端回路と、
    前記入力端子が前記終端電位に接続された後前記プリアンブルの開始前のタイミングから前記データストローブ信号と前記反転データストローブ信号との差分を出力する第１の比較回路と、
    前記データストローブ信号または前記反転データストローブ信号のレベルを基準電圧と比較し、比較結果を表わす信号を出力する第２の比較回路と、
    前記第１の比較回路の出力信号をマスク信号でマスクするゲート回路と、
    前記マスク信号のレベル変化を制御する制御回路とを含み、
    前記制御回路は、前記第２の比較回路から出力される信号に基づいて、前記プリアンブルの開始のタイミングを識別し、前記プリアンブルの開始前において前記マスク信号をマスク状態に設定し、前記プリアンブルの開始のタイミングから前記マスク信号をマスク解除状態に設定する、半導体装置。
  2. 前記制御回路は、前記データストローブ信号および前記反転データストローブ信号のポストアンブルの終了のタイミング以降において前記マスク信号をマスク状態に設定する、請求項１記載の半導体装置。
  3. 前記ポストアンブルの開始前のタイミングでマスク設定許可信号を前記ゲート回路へ出力する読出し制御ロジックを備え、
    前記制御回路は、前記プリアンブルの開始のタイミングでマスク解除指示信号を前記ゲート回路へ出力し、
    前記ゲート回路は、
    前記第１の比較回路の出力と、前記マスク信号との論理演算を実行する論理回路と、
    前記マスク解除指示信号に基づいて、前記プリアンブルの開始のタイミングから前記マスク信号をマスク解除状態に設定し、前記マスク設定許可信号に基づいて、前記ポストアンブルの終了のタイミング以降において前記マスク信号をマスク状態に設定するマスク信号生成部とを含む、請求項２記載の半導体装置。
  4. 前記制御回路は、前記第２の比較回路から出力される信号のレベルが最初に変化するタイミングを前記プリアンブルの開始のタイミングであると識別する、請求項１記載の半導体装置。
  5. 前記第２の比較回路は、前記データストローブ信号のレベルを前記基準電圧と比較し、前記終端電位は、電源電圧である、請求項１記載の半導体装置。
  6. 前記第２の比較回路は、前記反転データストローブ信号のレベルを前記基準電圧と比較し、前記終端電位は、接地電位である、請求項１記載の半導体装置。
  7. 前記読出し制御ロジックは、前記半導体装置に含まれるＣＰＵに供給されるクロックと同一のクロックで動作する、請求項３記載の半導体装置。
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