JP2000173263A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 セルフリフレッシュ時の消費電流を低減する
ことができる半導体記憶装置を提供する。 【解決手段】 ロジック部１００、ＤＲＡＭ部２００、
ＰＭＯＳトランジスタＰＴ１，ＰＴ２を備える。通常モ
ードでＰＭＯＳトランジスタＰＴ１がオフ、ＰＴ２がオ
ンになり、電源電圧Ｖｃｃ２が全ての回路に供給され
る。パワーダウンモードでＰＭＯＳトランジスタＰＴ１
がオン、ＰＴ２がオフになりセルフリフレッシュに必要
でない回路４００には電源が供給されない。セルフリフ
レッシュに必要な回路３００には、電源電圧Ｖｃｃ１が
供給されリフレッシュが行われる。
ことができる半導体記憶装置を提供する。 【解決手段】 ロジック部１００、ＤＲＡＭ部２００、
ＰＭＯＳトランジスタＰＴ１，ＰＴ２を備える。通常モ
ードでＰＭＯＳトランジスタＰＴ１がオフ、ＰＴ２がオ
ンになり、電源電圧Ｖｃｃ２が全ての回路に供給され
る。パワーダウンモードでＰＭＯＳトランジスタＰＴ１
がオン、ＰＴ２がオフになりセルフリフレッシュに必要
でない回路４００には電源が供給されない。セルフリフ
レッシュに必要な回路３００には、電源電圧Ｖｃｃ１が
供給されリフレッシュが行われる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、通常モードおよびパワーダウン
モードを有する半導体記憶装置に関する。
関し、さらに詳しくは、通常モードおよびパワーダウン
モードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）と呼ばれる半導体記憶装置では、メモリセル
に蓄積されたデータを保持するためリフレッシュ動作が
行われる。リフレッシュはワード線単位で行われ、選択
されたワード線にパルスを印加するとワード線上のすべ
てのメモリセルに対して、微小信号読出し・増幅・再書
込み動作が行われ、そのワード線上のすべてのメモリセ
ルが同時にリフレッシュされる。このようにしてワード
線を順次選択し続けることによって、すべてのメモリセ
ルがリフレッシュされる。リフレッシュ動作を実行する
手法には、一定期間のインターバル毎に１サイクル（１
ワード線）のリフレッシュを実施する手法と、一定時間
が経つとすべてのメモリセルをバースト的にリフレッシ
ュする手法がある。
スメモリ）と呼ばれる半導体記憶装置では、メモリセル
に蓄積されたデータを保持するためリフレッシュ動作が
行われる。リフレッシュはワード線単位で行われ、選択
されたワード線にパルスを印加するとワード線上のすべ
てのメモリセルに対して、微小信号読出し・増幅・再書
込み動作が行われ、そのワード線上のすべてのメモリセ
ルが同時にリフレッシュされる。このようにしてワード
線を順次選択し続けることによって、すべてのメモリセ
ルがリフレッシュされる。リフレッシュ動作を実行する
手法には、一定期間のインターバル毎に１サイクル（１
ワード線）のリフレッシュを実施する手法と、一定時間
が経つとすべてのメモリセルをバースト的にリフレッシ
ュする手法がある。
【０００３】
【発明が解決しようとする課題】上述のようなリフレッ
シュ動作を実施している期間には、リフレッシュ動作に
必要な回路だけでなくリフレッシュ動作には必要ない回
路も動作している。したがって、これら必要ない回路に
含まれるトランジスタの活性化に伴うリーク電流が発生
する。このリーク電流はトランジスタのしきい値を下げ
るほど大きくなる。トランジスタの微細化に伴ってその
しきい値も下げなければならないが、このようなトラン
ジスタを使用する回路では全体の消費電流が増大するこ
とになる。
シュ動作を実施している期間には、リフレッシュ動作に
必要な回路だけでなくリフレッシュ動作には必要ない回
路も動作している。したがって、これら必要ない回路に
含まれるトランジスタの活性化に伴うリーク電流が発生
する。このリーク電流はトランジスタのしきい値を下げ
るほど大きくなる。トランジスタの微細化に伴ってその
しきい値も下げなければならないが、このようなトラン
ジスタを使用する回路では全体の消費電流が増大するこ
とになる。
【０００４】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、セルフリフレ
ッシュ時の消費電流を低減することができる半導体記憶
装置を提供することである。
ためになされたものであり、その目的は、セルフリフレ
ッシュ時の消費電流を低減することができる半導体記憶
装置を提供することである。
【０００５】
【課題を解決するための手段】この発明の１つの局面に
したがった半導体記憶装置は、通常モードおよびパワー
ダウンモードを有し、複数のメモリセルと、複数の第１
のワード線と、複数のビット線対と、センスアンプと、
アドレスバッファと、セルフリフレッシュ制御手段と、
行デコーダと、複数の第１のワード線ドライバと、第１
の電源と、第２の電源とを備える。複数のメモリセル
は、行および列に配置される。複数の第１のワード線
は、行に配置される。複数のビット線対は、列に配置さ
れる。センスアンプは、複数のビット線対のデータ信号
を増幅する。アドレスバッファは、外部アドレス信号に
応答して内部アドレス信号を発生する。セルフリフレッ
シュ制御手段は、パワーダウンモードのときリフレッシ
ュアドレス信号を発生する。行デコーダは、通常モード
のとき内部アドレス信号に応答してデコード信号を発生
し、かつパワーダウンモードのときリフレッシュアドレ
ス信号に応答してデコード信号を発生する。複数の第１
のワード線ドライバは、複数の第１のワード線に対応し
て設けられ、デコード信号に応答して対応する第１のワ
ード線を活性化する。第１の電源は、通常モードのとき
センスアンプ、アドレスバッファ、セルフリフレッシュ
制御手段、行デコーダ、および複数の第１のワード線ド
ライバに電源電圧を供給し、かつパワーダウンモードの
ときセンスアンプ、アドレスバッファ、セルフリフレッ
シュ制御手段、行デコーダ、および複数の第１のワード
線ドライバに電源電圧を供給しない。第２の電源は、パ
ワーダウンモードのときセンスアンプ、セルフリフレッ
シュ制御手段、行デコーダ、および複数の第１のワード
線ドライバに電源電圧を供給し、かつ通常モードのとき
センスアンプ、セルフリフレッシュ制御手段、行デコー
ダ、および複数の第１のワード線ドライバに電源電圧を
供給しない。
したがった半導体記憶装置は、通常モードおよびパワー
ダウンモードを有し、複数のメモリセルと、複数の第１
のワード線と、複数のビット線対と、センスアンプと、
アドレスバッファと、セルフリフレッシュ制御手段と、
行デコーダと、複数の第１のワード線ドライバと、第１
の電源と、第２の電源とを備える。複数のメモリセル
は、行および列に配置される。複数の第１のワード線
は、行に配置される。複数のビット線対は、列に配置さ
れる。センスアンプは、複数のビット線対のデータ信号
を増幅する。アドレスバッファは、外部アドレス信号に
応答して内部アドレス信号を発生する。セルフリフレッ
シュ制御手段は、パワーダウンモードのときリフレッシ
ュアドレス信号を発生する。行デコーダは、通常モード
のとき内部アドレス信号に応答してデコード信号を発生
し、かつパワーダウンモードのときリフレッシュアドレ
ス信号に応答してデコード信号を発生する。複数の第１
のワード線ドライバは、複数の第１のワード線に対応し
て設けられ、デコード信号に応答して対応する第１のワ
ード線を活性化する。第１の電源は、通常モードのとき
センスアンプ、アドレスバッファ、セルフリフレッシュ
制御手段、行デコーダ、および複数の第１のワード線ド
ライバに電源電圧を供給し、かつパワーダウンモードの
ときセンスアンプ、アドレスバッファ、セルフリフレッ
シュ制御手段、行デコーダ、および複数の第１のワード
線ドライバに電源電圧を供給しない。第２の電源は、パ
ワーダウンモードのときセンスアンプ、セルフリフレッ
シュ制御手段、行デコーダ、および複数の第１のワード
線ドライバに電源電圧を供給し、かつ通常モードのとき
センスアンプ、セルフリフレッシュ制御手段、行デコー
ダ、および複数の第１のワード線ドライバに電源電圧を
供給しない。
【０００６】この発明のもう１つの局面に従った半導体
記憶装置は、通常モードおよびパワーダウンモードを有
し、メイン電源線と、メイン接地線と、第１および第２
のサブ電源線と、第１および第２のサブ接地線と、複数
のメモリセルと、複数の第１のワード線と、複数のビッ
ト線対と、センスアンプと、アドレスバッファと、セル
フリフレッシュ制御手段と、行デコーダと、複数の第１
のワード線ドライバと、第１の接続手段と、第２の接続
手段と、第３の接続手段と、第４の接続手段とを備え
る。メイン電源線は、電源電圧を受ける。メイン接地線
は、接地電圧を受ける。複数のメモリセルは、行および
列に配置される。複数の第１のワード線は、行に配置さ
れる。複数のビット線対は、列に配置される。センスア
ンプは、複数のビット線対のデータ信号を増幅する。ア
ドレスバッファは、外部アドレス信号に応答して内部ア
ドレス信号を発生する。セルフリフレッシュ制御手段
は、パワーダウンモードのときリフレッシュアドレス信
号を発生する。行デコーダは、通常モードのとき内部ア
ドレス信号に応答してデコード信号を発生し、かつパワ
ーダウンモードのときリフレッシュアドレス信号に応答
してデコード信号を発生する。複数の第１のワード線ド
ライバは、複数の第１のワード線に対応して設けられ、
デコード信号に応答して対応する第１のワード線を活性
化する。第１の接続手段は、通常モードのときメイン電
源線と第１のサブ電源線とを接続し、かつパワーダウン
モードのときメイン電源線と第１のサブ電源線とを非接
続にする。第２の接続手段は、通常モードのときメイン
接地線と第１のサブ接地線とを接続し、かつパワーダウ
ンモードのときメイン接地線と第１のサブ接地線とを非
接続にする。第３の接続手段は、パワーダウンモードの
ときメイン電源線と第２のサブ電源線とを接続し、かつ
通常モードのときメイン電源線と第２のサブ電源線とを
非接続にする。第４の接続手段は、パワーダウンモード
のときメイン接地線と第２のサブ接地線とを接続し、か
つ通常モードのときメイン接地線と第２のサブ接地線と
を非接続にする。上記アドレスバッファは、複数の第１
の論理回路と、複数の第２の論理回路とを含む。複数の
第１の論理回路は、メイン電源線と第１のサブ接地線と
の間に接続され、パワーダウンモードで論理ハイレベル
の信号を出力する。複数の第２の論理回路は、第１のサ
ブ電源線とメイン接地線との間に接続され、パワーダウ
ンモードで論理ローレベルの信号を出力する。上記セル
フリフレッシュ制御手段は、複数の第３の論理回路と、
複数の第４の論理回路とを含む。複数の第３の論理回路
は、メイン電源線と第２のサブ接地線との間に接続さ
れ、通常モードで論理ハイレベルの信号を出力する。複
数の第４の論理回路は、第２のサブ電源線とメイン接地
線との間に接続され、通常モードで論理ローレベルの信
号を出力する。
記憶装置は、通常モードおよびパワーダウンモードを有
し、メイン電源線と、メイン接地線と、第１および第２
のサブ電源線と、第１および第２のサブ接地線と、複数
のメモリセルと、複数の第１のワード線と、複数のビッ
ト線対と、センスアンプと、アドレスバッファと、セル
フリフレッシュ制御手段と、行デコーダと、複数の第１
のワード線ドライバと、第１の接続手段と、第２の接続
手段と、第３の接続手段と、第４の接続手段とを備え
る。メイン電源線は、電源電圧を受ける。メイン接地線
は、接地電圧を受ける。複数のメモリセルは、行および
列に配置される。複数の第１のワード線は、行に配置さ
れる。複数のビット線対は、列に配置される。センスア
ンプは、複数のビット線対のデータ信号を増幅する。ア
ドレスバッファは、外部アドレス信号に応答して内部ア
ドレス信号を発生する。セルフリフレッシュ制御手段
は、パワーダウンモードのときリフレッシュアドレス信
号を発生する。行デコーダは、通常モードのとき内部ア
ドレス信号に応答してデコード信号を発生し、かつパワ
ーダウンモードのときリフレッシュアドレス信号に応答
してデコード信号を発生する。複数の第１のワード線ド
ライバは、複数の第１のワード線に対応して設けられ、
デコード信号に応答して対応する第１のワード線を活性
化する。第１の接続手段は、通常モードのときメイン電
源線と第１のサブ電源線とを接続し、かつパワーダウン
モードのときメイン電源線と第１のサブ電源線とを非接
続にする。第２の接続手段は、通常モードのときメイン
接地線と第１のサブ接地線とを接続し、かつパワーダウ
ンモードのときメイン接地線と第１のサブ接地線とを非
接続にする。第３の接続手段は、パワーダウンモードの
ときメイン電源線と第２のサブ電源線とを接続し、かつ
通常モードのときメイン電源線と第２のサブ電源線とを
非接続にする。第４の接続手段は、パワーダウンモード
のときメイン接地線と第２のサブ接地線とを接続し、か
つ通常モードのときメイン接地線と第２のサブ接地線と
を非接続にする。上記アドレスバッファは、複数の第１
の論理回路と、複数の第２の論理回路とを含む。複数の
第１の論理回路は、メイン電源線と第１のサブ接地線と
の間に接続され、パワーダウンモードで論理ハイレベル
の信号を出力する。複数の第２の論理回路は、第１のサ
ブ電源線とメイン接地線との間に接続され、パワーダウ
ンモードで論理ローレベルの信号を出力する。上記セル
フリフレッシュ制御手段は、複数の第３の論理回路と、
複数の第４の論理回路とを含む。複数の第３の論理回路
は、メイン電源線と第２のサブ接地線との間に接続さ
れ、通常モードで論理ハイレベルの信号を出力する。複
数の第４の論理回路は、第２のサブ電源線とメイン接地
線との間に接続され、通常モードで論理ローレベルの信
号を出力する。
【０００７】好ましくは、上記セルフリフレッシュ制御
手段は、所定時間ごとにバースト的に前記リフレッシュ
アドレス信号を発生する。
手段は、所定時間ごとにバースト的に前記リフレッシュ
アドレス信号を発生する。
【０００８】好ましくは、上記複数の第１のワード線ド
ライバの各々は、駆動信号発生手段と、第１の駆動回路
と、第２の駆動回路とを含む。駆動信号発生手段は、行
デコーダから対応するデコード信号を受けたとき駆動信
号を発生する。第１の駆動回路は、通常モードのとき駆
動信号に応答して対応する第１のワード線を活性化す
る。第２の駆動回路は、パワーダウンモードのとき駆動
信号に応答して対応する第１のワード線を活性化する。
ライバの各々は、駆動信号発生手段と、第１の駆動回路
と、第２の駆動回路とを含む。駆動信号発生手段は、行
デコーダから対応するデコード信号を受けたとき駆動信
号を発生する。第１の駆動回路は、通常モードのとき駆
動信号に応答して対応する第１のワード線を活性化す
る。第２の駆動回路は、パワーダウンモードのとき駆動
信号に応答して対応する第１のワード線を活性化する。
【０００９】好ましくは、上記第２の駆動回路は、トラ
ンスファゲートを含む。トランスファゲートは、駆動信
号発生手段と第１のワード線との間に接続され、セルフ
リフレッシュが行われているときオンになる。
ンスファゲートを含む。トランスファゲートは、駆動信
号発生手段と第１のワード線との間に接続され、セルフ
リフレッシュが行われているときオンになる。
【００１０】好ましくは、上記半導体記憶装置はさら
に、メイン昇圧線と、第１および第２のサブ昇圧線と、
メイン接地線と、第１および第２のサブ接地線と、第１
の接続手段と、第２の接続手段と、第３の接続手段と、
第４の接続手段とを備え、上記第１の駆動回路は、第１
のインバータと、第２のインバータとを含む。メイン昇
圧線は、電源電圧よりも高い電圧を受ける。メイン接地
線は、接地電圧を受ける。第１の接続手段は、通常モー
ドのときメイン昇圧線と第１のサブ昇圧線とを接続し、
かつパワーダウンモードのときメイン昇圧線と第１のサ
ブ昇圧線とを非接続にする。第２の接続手段は、通常モ
ードのときまたはパワーダウンモードであってセルフリ
フレッシュが行われていないときメイン接地線と第１の
サブ接地線とを接続し、かつパワーダウンモードであっ
てセルフリフレッシュが行われているときメイン接地線
と第１のサブ接地線とを非接続にする。第３の接続手段
は、通常モードのときまたはパワーダウンモードであっ
てセルフリフレッシュが行われていないときメイン昇圧
線と第２のサブ昇圧線とを接続し、かつパワーダウンモ
ードであってセルフリフレッシュが行われているときメ
イン昇圧線と第２のサブ昇圧線とを非接続にする。第４
の接続手段は、通常モードのときメイン接地線と第２の
サブ接地線とを接続し、かつパワーダウンモードのとき
メイン接地線と第２のサブ接地線とを非接続にする。第
１のインバータは、第１のサブ昇圧線と第１のサブ接地
線との間に接続され、駆動信号に応答してその反転信号
を出力する。第２のインバータは、第２のサブ昇圧線と
第２のサブ接地線との間に接続され、第１のインバータ
の出力を受けて対応する第１のワード線を活性化する。
に、メイン昇圧線と、第１および第２のサブ昇圧線と、
メイン接地線と、第１および第２のサブ接地線と、第１
の接続手段と、第２の接続手段と、第３の接続手段と、
第４の接続手段とを備え、上記第１の駆動回路は、第１
のインバータと、第２のインバータとを含む。メイン昇
圧線は、電源電圧よりも高い電圧を受ける。メイン接地
線は、接地電圧を受ける。第１の接続手段は、通常モー
ドのときメイン昇圧線と第１のサブ昇圧線とを接続し、
かつパワーダウンモードのときメイン昇圧線と第１のサ
ブ昇圧線とを非接続にする。第２の接続手段は、通常モ
ードのときまたはパワーダウンモードであってセルフリ
フレッシュが行われていないときメイン接地線と第１の
サブ接地線とを接続し、かつパワーダウンモードであっ
てセルフリフレッシュが行われているときメイン接地線
と第１のサブ接地線とを非接続にする。第３の接続手段
は、通常モードのときまたはパワーダウンモードであっ
てセルフリフレッシュが行われていないときメイン昇圧
線と第２のサブ昇圧線とを接続し、かつパワーダウンモ
ードであってセルフリフレッシュが行われているときメ
イン昇圧線と第２のサブ昇圧線とを非接続にする。第４
の接続手段は、通常モードのときメイン接地線と第２の
サブ接地線とを接続し、かつパワーダウンモードのとき
メイン接地線と第２のサブ接地線とを非接続にする。第
１のインバータは、第１のサブ昇圧線と第１のサブ接地
線との間に接続され、駆動信号に応答してその反転信号
を出力する。第２のインバータは、第２のサブ昇圧線と
第２のサブ接地線との間に接続され、第１のインバータ
の出力を受けて対応する第１のワード線を活性化する。
【００１１】好ましくは、上記行デコーダは、第１のデ
コード回路と、第２のデコード回路とを含む。第１のデ
コード回路は、通常モードのとき内部アドレス信号に応
答してデコード信号を発生する。第２のデコード回路
は、パワーダウンモードのときリフレッシュアドレス信
号に応答してデコード信号を発生する。
コード回路と、第２のデコード回路とを含む。第１のデ
コード回路は、通常モードのとき内部アドレス信号に応
答してデコード信号を発生する。第２のデコード回路
は、パワーダウンモードのときリフレッシュアドレス信
号に応答してデコード信号を発生する。
【００１２】好ましくは、上記半導体記憶装置はさら
に、複数のサブデコーダと、複数のブロックとを備え
る。複数のサブデコーダは、デコード信号に応答してサ
ブデコード信号を発生する。複数のブロックは、複数の
サブデコーダに対応して設けられる。複数のブロックの
各々は、複数の第２のワード線と、複数の第２のワード
線ドライバとを含む。複数の第２のワード線は、複数の
第１のワード線に対応して設けられる。複数の第２のワ
ード線ドライバは、複数の第２のワード線に対応して設
けられ、対応する第１のワード線の電圧および対応する
サブデコーダからのサブデコード信号に応答して対応す
る第２のワード線を活性化する。複数のサブデコーダの
各々は、駆動信号発生手段と、第１のサブデコード回路
と、第２のサブデコード回路とを含む。駆動信号発生手
段は、行デコーダから対応するデコード信号を受けたと
き駆動信号を発生する。第１のサブデコード回路は、通
常モードのとき駆動信号に応答してサブデコード信号を
発生する。第２のサブデコード回路は、パワーダウンモ
ードのとき駆動信号に応答してサブデコード信号を発生
する。
に、複数のサブデコーダと、複数のブロックとを備え
る。複数のサブデコーダは、デコード信号に応答してサ
ブデコード信号を発生する。複数のブロックは、複数の
サブデコーダに対応して設けられる。複数のブロックの
各々は、複数の第２のワード線と、複数の第２のワード
線ドライバとを含む。複数の第２のワード線は、複数の
第１のワード線に対応して設けられる。複数の第２のワ
ード線ドライバは、複数の第２のワード線に対応して設
けられ、対応する第１のワード線の電圧および対応する
サブデコーダからのサブデコード信号に応答して対応す
る第２のワード線を活性化する。複数のサブデコーダの
各々は、駆動信号発生手段と、第１のサブデコード回路
と、第２のサブデコード回路とを含む。駆動信号発生手
段は、行デコーダから対応するデコード信号を受けたと
き駆動信号を発生する。第１のサブデコード回路は、通
常モードのとき駆動信号に応答してサブデコード信号を
発生する。第２のサブデコード回路は、パワーダウンモ
ードのとき駆動信号に応答してサブデコード信号を発生
する。
【００１３】好ましくは、上記半導体記憶装置はさら
に、複数のトランジスタと、イコライズ線と、ドライバ
と、ラッチ回路とを備える。複数のトランジスタは、複
数のビット線対間に接続される。イコライズ線は、複数
のトランジスタのゲートに共通に接続される。ドライバ
は、通常モードのときイコライズ信号に応答してイコラ
イズ線を活性化する。ラッチ回路は、パワーダウンモー
ドのときイコライズ信号に応答してイコライズ線を活性
化する。
に、複数のトランジスタと、イコライズ線と、ドライバ
と、ラッチ回路とを備える。複数のトランジスタは、複
数のビット線対間に接続される。イコライズ線は、複数
のトランジスタのゲートに共通に接続される。ドライバ
は、通常モードのときイコライズ信号に応答してイコラ
イズ線を活性化する。ラッチ回路は、パワーダウンモー
ドのときイコライズ信号に応答してイコライズ線を活性
化する。
【００１４】この発明のもう１つの局面にしたがった半
導体記憶装置は、通常モードおよびパワーダウンモード
を有し、複数の論理回路群を含むロジック部と、ＤＲＡ
Ｍ部とを備える。ＤＲＡＭ部は、複数のメモリセルと、
複数の第１のワード線と、複数のビット線対と、センス
アンプと、アドレスバッファと、セルフリフレッシュ制
御手段と、行デコーダと、複数の第１のワード線ドライ
バとを含む。複数のメモリセルは、行および列に配置さ
れる。複数の第１のワード線は、行に配置される。複数
のビット線対は、列に配置される。センスアンプは、複
数のビット線対のデータ信号を増幅する。アドレスバッ
ファは、外部アドレス信号に応答して内部アドレス信号
を発生する。セルフリフレッシュ制御手段は、パワーダ
ウンモードのときリフレッシュアドレス信号を発生す
る。行デコーダは、通常モードのとき内部アドレス信号
に応答してデコード信号を発生し、かつパワーダウンモ
ードのときリフレッシュアドレス信号に応答してデコー
ド信号を発生する。複数の第１のワード線ドライバは、
複数の第１のワード線に対応して設けられ、デコード信
号に応答して対応する第１のワード線を活性化する。上
記半導体記憶装置はさらに、第１の電源と、第２の電源
と、一時待避手段とを備える。第１の電源は、通常モー
ドのときロジック部、センスアンプ、アドレスバッフ
ァ、セルフリフレッシュ制御手段、行デコーダ、および
複数の第１のワード線ドライバに電源電圧を供給し、か
つパワーダウンモードのときロジック部、センスアン
プ、アドレスバッファ、セルフリフレッシュ制御手段、
行デコーダ、および複数の第１のワード線ドライバに電
源電圧を供給しない。第２の電源は、パワーダウンモー
ドのときセンスアンプ、セルフリフレッシュ制御手段、
行デコーダ、および複数の第１のワード線ドライバに電
源電圧を供給し、かつ通常モードのときセンスアンプ、
セルフリフレッシュ制御手段、行デコーダ、および複数
の第１のワード線ドライバに電源電圧を供給しない。一
時退避手段は、パワーダウンモードになる前に複数の論
理回路群のデータを一時的にＤＲＡＭ部に退避させる。
導体記憶装置は、通常モードおよびパワーダウンモード
を有し、複数の論理回路群を含むロジック部と、ＤＲＡ
Ｍ部とを備える。ＤＲＡＭ部は、複数のメモリセルと、
複数の第１のワード線と、複数のビット線対と、センス
アンプと、アドレスバッファと、セルフリフレッシュ制
御手段と、行デコーダと、複数の第１のワード線ドライ
バとを含む。複数のメモリセルは、行および列に配置さ
れる。複数の第１のワード線は、行に配置される。複数
のビット線対は、列に配置される。センスアンプは、複
数のビット線対のデータ信号を増幅する。アドレスバッ
ファは、外部アドレス信号に応答して内部アドレス信号
を発生する。セルフリフレッシュ制御手段は、パワーダ
ウンモードのときリフレッシュアドレス信号を発生す
る。行デコーダは、通常モードのとき内部アドレス信号
に応答してデコード信号を発生し、かつパワーダウンモ
ードのときリフレッシュアドレス信号に応答してデコー
ド信号を発生する。複数の第１のワード線ドライバは、
複数の第１のワード線に対応して設けられ、デコード信
号に応答して対応する第１のワード線を活性化する。上
記半導体記憶装置はさらに、第１の電源と、第２の電源
と、一時待避手段とを備える。第１の電源は、通常モー
ドのときロジック部、センスアンプ、アドレスバッフ
ァ、セルフリフレッシュ制御手段、行デコーダ、および
複数の第１のワード線ドライバに電源電圧を供給し、か
つパワーダウンモードのときロジック部、センスアン
プ、アドレスバッファ、セルフリフレッシュ制御手段、
行デコーダ、および複数の第１のワード線ドライバに電
源電圧を供給しない。第２の電源は、パワーダウンモー
ドのときセンスアンプ、セルフリフレッシュ制御手段、
行デコーダ、および複数の第１のワード線ドライバに電
源電圧を供給し、かつ通常モードのときセンスアンプ、
セルフリフレッシュ制御手段、行デコーダ、および複数
の第１のワード線ドライバに電源電圧を供給しない。一
時退避手段は、パワーダウンモードになる前に複数の論
理回路群のデータを一時的にＤＲＡＭ部に退避させる。
【００１５】好ましくは、上記一時待避手段はさらに、
シリアルレジスタを含む。シリアルレジスタは、複数の
論理回路群のデータを同時に取り込みそれらをシリアル
に出力する。
シリアルレジスタを含む。シリアルレジスタは、複数の
論理回路群のデータを同時に取り込みそれらをシリアル
に出力する。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００１７】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の構成を示すブロック図
である。
の形態１による半導体記憶装置の構成を示すブロック図
である。
【００１８】図１を参照して、この半導体記憶装置は、
同一チップ１０００上に形成されたロジック部１００と
ＤＲＡＭ部２００と、ＰチャネルＭＯＳトランジスタＰ
Ｔ１，ＰＴ２とを備える。
同一チップ１０００上に形成されたロジック部１００と
ＤＲＡＭ部２００と、ＰチャネルＭＯＳトランジスタＰ
Ｔ１，ＰＴ２とを備える。
【００１９】ロジック部１００とＤＲＡＭ部２００との
間では、ＤＲＡＭ部２００全体の動作の基準となる相補
なクロック信号ＣＬＫ、／ＣＬＫ、ＤＲＡＭ部２００へ
の入力を可能とするクロックイネーブル信号ＣＫＥ、コ
マンドの入力を識別する信号／ＣＳ、ロウ系のコマンド
が入力されたことを示す信号／ＲＡＳ、コラム系のコマ
ンドが入力されたことを示す信号／ＣＡＳ、リード、ラ
イトの識別信号である信号／ＷＥ、入力信号のＨレベル
／Ｌレベルを判定する基準電位Ｖｒｅｆ、アドレス信号
Ａ０〜Ａ１２、内蔵する８個のメモリバンクのバンクア
ドレスＢＡ０〜ＢＡ２、および３２ビットのデータの入
出力信号ＤＱ０〜ＤＱ３１の転送が行われる。
間では、ＤＲＡＭ部２００全体の動作の基準となる相補
なクロック信号ＣＬＫ、／ＣＬＫ、ＤＲＡＭ部２００へ
の入力を可能とするクロックイネーブル信号ＣＫＥ、コ
マンドの入力を識別する信号／ＣＳ、ロウ系のコマンド
が入力されたことを示す信号／ＲＡＳ、コラム系のコマ
ンドが入力されたことを示す信号／ＣＡＳ、リード、ラ
イトの識別信号である信号／ＷＥ、入力信号のＨレベル
／Ｌレベルを判定する基準電位Ｖｒｅｆ、アドレス信号
Ａ０〜Ａ１２、内蔵する８個のメモリバンクのバンクア
ドレスＢＡ０〜ＢＡ２、および３２ビットのデータの入
出力信号ＤＱ０〜ＤＱ３１の転送が行われる。
【００２０】クロックイネーブル信号ＣＫＥが活性化さ
れていない間はＤＲＡＭ部２００は動作しない。この非
活性期間中は、ＤＲＡＭ部２００はパワーダウンモード
か、セルフリフレッシュモードとなる。
れていない間はＤＲＡＭ部２００は動作しない。この非
活性期間中は、ＤＲＡＭ部２００はパワーダウンモード
か、セルフリフレッシュモードとなる。
【００２１】信号／ＣＳが活性化されている間は、クロ
ックの立上がりエッジにてコマンドが認識される。
ックの立上がりエッジにてコマンドが認識される。
【００２２】アドレス信号Ａ０〜Ａ１２は、ロウアドレ
スの入力としては１３ビットすべてが使用され、コラム
アドレスの入力としては、１３ビットのうち１０ビット
が使用される。また、モードレジスタへの書込用として
もアドレス信号の一部が使用される。
スの入力としては１３ビットすべてが使用され、コラム
アドレスの入力としては、１３ビットのうち１０ビット
が使用される。また、モードレジスタへの書込用として
もアドレス信号の一部が使用される。
【００２３】ＤＲＡＭ部２００は、クロック信号ＣＬ
Ｋ、／ＣＬＫを受けて内部制御クロック信号を生成する
制御信号発生回路２６と、入力されるコマンドを認識す
るモードデコーダ２と、動作モードを保持するモードレ
ジスタ１６と、ロウアドレスを取込むロウアドレスラッ
チ８と、コラムアドレスを取込むコラムアドレスラッチ
１２と、バンクアドレスからバンクアドレス信号を取込
むバンクアドレスラッチ１８と、バンクアドレスラッチ
１８の出力するバンクアドレスをデコードして対応する
バンクを活性化するバンクデコーダ２０とを含む。
Ｋ、／ＣＬＫを受けて内部制御クロック信号を生成する
制御信号発生回路２６と、入力されるコマンドを認識す
るモードデコーダ２と、動作モードを保持するモードレ
ジスタ１６と、ロウアドレスを取込むロウアドレスラッ
チ８と、コラムアドレスを取込むコラムアドレスラッチ
１２と、バンクアドレスからバンクアドレス信号を取込
むバンクアドレスラッチ１８と、バンクアドレスラッチ
１８の出力するバンクアドレスをデコードして対応する
バンクを活性化するバンクデコーダ２０とを含む。
【００２４】ＤＲＡＭ部２００は、さらに、リフレッシ
ュ動作時にリフレッシュアドレスを発生するリフレッシ
ュ制御回路ＳＲＣと、セルフリフレッシュ制御回路ＳＲ
Ｃの出力するリフレッシュアドレスを受けて対応する信
号をロウデコーダＲＤに出力するプリデコーダＰＤとを
含む。
ュ動作時にリフレッシュアドレスを発生するリフレッシ
ュ制御回路ＳＲＣと、セルフリフレッシュ制御回路ＳＲ
Ｃの出力するリフレッシュアドレスを受けて対応する信
号をロウデコーダＲＤに出力するプリデコーダＰＤとを
含む。
【００２５】ＤＲＡＭ部２００は、さらに、ロウアドレ
スラッチ８の出力するアドレスを受けて対応する信号を
ロウデコーダＲＤに出力するロウプリデコーダ１０と、
バースト動作時に連続したコラムアドレスを発生するバ
ーストアドレスカウンタ２８と、バーストアドレスカウ
ンタ２８の出力するアドレスを受けて対応する信号をコ
ラムデコーダＣＤに出力するコラムプリデコーダ１４と
を含む。
スラッチ８の出力するアドレスを受けて対応する信号を
ロウデコーダＲＤに出力するロウプリデコーダ１０と、
バースト動作時に連続したコラムアドレスを発生するバ
ーストアドレスカウンタ２８と、バーストアドレスカウ
ンタ２８の出力するアドレスを受けて対応する信号をコ
ラムデコーダＣＤに出力するコラムプリデコーダ１４と
を含む。
【００２６】ＤＲＡＭ部２００は、さらに、ＤＲＡＭ部
２００の外部とグローバルデータバスＧ−Ｉ／Ｏとの間
でデータレートを変換しデータ授受を行なうデータ変換
部２２と、ロウプリデコーダ１０、コラムプリデコーダ
１４およびバンクデコーダの出力に応じてグローバルデ
ータバスＧ−Ｉ／Ｏとデータの授受を行なうメモリバン
クＢＡＮＫ０〜ＢＡＮＫ７とを含む。グローバルデータ
バスＧ−Ｉ／Ｏは８つのメモリバンクＢＡＮＫ０−ＢＡ
ＮＫ７とデータの授受を行う。
２００の外部とグローバルデータバスＧ−Ｉ／Ｏとの間
でデータレートを変換しデータ授受を行なうデータ変換
部２２と、ロウプリデコーダ１０、コラムプリデコーダ
１４およびバンクデコーダの出力に応じてグローバルデ
ータバスＧ−Ｉ／Ｏとデータの授受を行なうメモリバン
クＢＡＮＫ０〜ＢＡＮＫ７とを含む。グローバルデータ
バスＧ−Ｉ／Ｏは８つのメモリバンクＢＡＮＫ０−ＢＡ
ＮＫ７とデータの授受を行う。
【００２７】メモリバンクＢＡＮＫ０−ＢＡＮＫ７の各
々は、メモリセルアレイＭＡと、ロウデコーダＲＤと、
コラムデコーダＣＤと、センスアンプＳＡと、入出力回
路Ｉ／Ｏとを含む。メモリセルアレイＭＡは、行および
列に配置された複数のメモリセルＭＣと、行に配置され
た複数のワード線ＷＬと、列に配置された複数のビット
線対ＢＬとを含む。ロウデコーダＲＤは、ロウプリデコ
ーダ１０またはプリデコーダＰＤからの信号に応答して
デコード信号を発生する。コラムデコーダＣＤは、コラ
ムプリデコーダ１４からの信号に応答して対応するビッ
ト線対ＢＬを選択する。センスアンプＳＡは、ビット線
対ＢＬ上に読み出されたメモリセルＭＣデータ信号を増
幅する。入出力回路Ｉ／Ｏは、コラムデコーダＣＤによ
って選択されたビット線対ＢＬとグローバル入出力線対
Ｇ−Ｉ／Ｏとの間でデータ信号の転送をする。
々は、メモリセルアレイＭＡと、ロウデコーダＲＤと、
コラムデコーダＣＤと、センスアンプＳＡと、入出力回
路Ｉ／Ｏとを含む。メモリセルアレイＭＡは、行および
列に配置された複数のメモリセルＭＣと、行に配置され
た複数のワード線ＷＬと、列に配置された複数のビット
線対ＢＬとを含む。ロウデコーダＲＤは、ロウプリデコ
ーダ１０またはプリデコーダＰＤからの信号に応答して
デコード信号を発生する。コラムデコーダＣＤは、コラ
ムプリデコーダ１４からの信号に応答して対応するビッ
ト線対ＢＬを選択する。センスアンプＳＡは、ビット線
対ＢＬ上に読み出されたメモリセルＭＣデータ信号を増
幅する。入出力回路Ｉ／Ｏは、コラムデコーダＣＤによ
って選択されたビット線対ＢＬとグローバル入出力線対
Ｇ−Ｉ／Ｏとの間でデータ信号の転送をする。
【００２８】ＰチャネルＭＯＳトランジスタＰＴ１は、
外部電源電圧Ｖｃｃを受けるピンＰ１と電源ノードＶｃ
ｃ１との間に接続され、クロックイネーブル信号ＣＫＥ
の反転信号／ＣＫＥに応答してオン／オフする。Ｐチャ
ネルＭＯＳトランジスタＰＴ２は、外部電源電圧Ｖｃｃ
を受けるピンＰ２と電源ノードＶｃｃ２との間に接続さ
れ、クロックイネーブル信号ＣＫＥに応答してオン／オ
フする。
外部電源電圧Ｖｃｃを受けるピンＰ１と電源ノードＶｃ
ｃ１との間に接続され、クロックイネーブル信号ＣＫＥ
の反転信号／ＣＫＥに応答してオン／オフする。Ｐチャ
ネルＭＯＳトランジスタＰＴ２は、外部電源電圧Ｖｃｃ
を受けるピンＰ２と電源ノードＶｃｃ２との間に接続さ
れ、クロックイネーブル信号ＣＫＥに応答してオン／オ
フする。
【００２９】図２は、図１に示された半導体記憶装置の
電源供給系統を示すブロック図である。図２を参照し
て、この半導体記憶装置を構成する回路は、大きくセル
フリフレッシュに必要な回路３００とセルフリフレッシ
ュに必要でない回路４００とに分けられる。図１に示さ
れた半導体記憶装置のうち、セルフリフレッシュに必要
な回路３００には、セルフリフレッシュ制御回路ＳＲ
Ｃ、プリデコーダＰＤ、メモリバンクＢＡＮＫ０〜ＢＡ
ＮＫ７が含まれる。セルフリフレッシュに必要でない回
路４００には、ロジック部１００、制御信号発生回路２
６、モードデコーダ２、モードレジスタ１６、ロウアド
レスラッチ８、コラムアドレスラッチ１２、バンクアド
レスラッチ１８、データ変換部２２、バーストアドレス
カウンタ２８、バンクデコーダ２０、ロウプリデコーダ
１０、コラムプリデコーダ１４が含まれる。
電源供給系統を示すブロック図である。図２を参照し
て、この半導体記憶装置を構成する回路は、大きくセル
フリフレッシュに必要な回路３００とセルフリフレッシ
ュに必要でない回路４００とに分けられる。図１に示さ
れた半導体記憶装置のうち、セルフリフレッシュに必要
な回路３００には、セルフリフレッシュ制御回路ＳＲ
Ｃ、プリデコーダＰＤ、メモリバンクＢＡＮＫ０〜ＢＡ
ＮＫ７が含まれる。セルフリフレッシュに必要でない回
路４００には、ロジック部１００、制御信号発生回路２
６、モードデコーダ２、モードレジスタ１６、ロウアド
レスラッチ８、コラムアドレスラッチ１２、バンクアド
レスラッチ１８、データ変換部２２、バーストアドレス
カウンタ２８、バンクデコーダ２０、ロウプリデコーダ
１０、コラムプリデコーダ１４が含まれる。
【００３０】この半導体記憶装置は、クロックイネーブ
ル信号ＣＫＥがＨレベルのとき通常モードとなる。この
とき、ＰチャネルＭＯＳトランジスタＰＴ１がオフにな
り、ＰチャネルＭＯＳトランジスタＰＴ２がオンにな
る。この結果、ピンＰ２からの電源電圧Ｖｃｃ２がセル
フリフレッシュに必要な回路３００およびセルフリフレ
ッシュに必要でない回路４００の両方、すなわち半導体
記憶装置の全ての回路に供給される。これにより、この
半導体記憶装置は通常の動作を行う。
ル信号ＣＫＥがＨレベルのとき通常モードとなる。この
とき、ＰチャネルＭＯＳトランジスタＰＴ１がオフにな
り、ＰチャネルＭＯＳトランジスタＰＴ２がオンにな
る。この結果、ピンＰ２からの電源電圧Ｖｃｃ２がセル
フリフレッシュに必要な回路３００およびセルフリフレ
ッシュに必要でない回路４００の両方、すなわち半導体
記憶装置の全ての回路に供給される。これにより、この
半導体記憶装置は通常の動作を行う。
【００３１】また、この半導体記憶装置は、クロックイ
ネーブル信号ＣＫＥがＬレベルのときパワーダウンモー
ドになる。このとき、ＰチャネルＭＯＳトランジスタＰ
Ｔ１がオンになり、ＰチャネルＭＯＳトランジスタＰＴ
２はオフになる。これによりセルフリフレッシュに必要
でない回路４００には電源が供給されないため、これら
の回路に含まれるトランジスタにおいてリーク電流が発
生することがない。この結果、パワーダウンモードでの
消費電流が低減される。一方、セルフリフレッシュに必
要な回路３００には、ピンＰ１からの電源電圧Ｖｃｃ１
が供給され、この電源電圧Ｖｃｃ１によりパワーダウン
モード中もリフレッシュが行われ、メモリセルＭＣのデ
ータは保持される。
ネーブル信号ＣＫＥがＬレベルのときパワーダウンモー
ドになる。このとき、ＰチャネルＭＯＳトランジスタＰ
Ｔ１がオンになり、ＰチャネルＭＯＳトランジスタＰＴ
２はオフになる。これによりセルフリフレッシュに必要
でない回路４００には電源が供給されないため、これら
の回路に含まれるトランジスタにおいてリーク電流が発
生することがない。この結果、パワーダウンモードでの
消費電流が低減される。一方、セルフリフレッシュに必
要な回路３００には、ピンＰ１からの電源電圧Ｖｃｃ１
が供給され、この電源電圧Ｖｃｃ１によりパワーダウン
モード中もリフレッシュが行われ、メモリセルＭＣのデ
ータは保持される。
【００３２】図３は、図１に示されたセルフリフレッシ
ュ制御回路ＳＲＣの構成を示すブロック図である。図３
を参照して、セルフリフレッシュ制御回路ＳＲＣは、タ
イマ回路３１０と、トリガパルス発生回路３２０と、サ
イクル時間計測タイマ回路３３０と、ＲＡＳクロック発
生回路３４０と、アドレスカウンタ３５０と、制御用遅
延回路３６０とを含む。タイマ回路３１０は、クロック
イネーブル信号ＣＫＥの反転信号／ＣＫＥ、図１に示さ
れるモードデコーダ２からのせるふリフレッシュセット
信号ＳＲ、およびアドレスカウンタ３５０からのタイマ
リセット信号ＴＲに応答して一定時間の計測を行う。ま
た、タイマ回路３１０は、しきい値の高いトランジスタ
で構成されるため、動作中のリーク電流は小さい。トリ
ガパルス発生回路３２０は、タイマ回路３１０による一
定時間の計測が終了するとトリガパルス信号を発生す
る。サイクル時間計測タイマ回路３３０は、トリガパル
ス発生回路３２０からのトリガパルス信号に応答して所
定時間ごとにサイクリックパルス信号を発生する。ＲＡ
Ｓクロック発生回路３４０は、サイクリックパルス信号
に応答してＲＡＳクロック信号を発生する。アドレスカ
ウンタ３５０は、ＲＡＳクロック信号に応答してアドレ
スを順次インクリメントしてリフレッシュアドレス信号
として出力し、アドレスが一周するとタイマリセット信
号ＴＲを発生する。アドレスは電源投入時のパワーオン
リセット信号ＰＯＲまたはクロックイネーブル信号の反
転信号／ＣＫＥによってリセットされる。制御用遅延回
路３６０は、ＲＡＳクロック信号を遅延させてワード線
活性化信号ＸＤ、イコライズ信号ＥＳ、およびセンスア
ンプ活性化信号ＳＥＮを発生する。
ュ制御回路ＳＲＣの構成を示すブロック図である。図３
を参照して、セルフリフレッシュ制御回路ＳＲＣは、タ
イマ回路３１０と、トリガパルス発生回路３２０と、サ
イクル時間計測タイマ回路３３０と、ＲＡＳクロック発
生回路３４０と、アドレスカウンタ３５０と、制御用遅
延回路３６０とを含む。タイマ回路３１０は、クロック
イネーブル信号ＣＫＥの反転信号／ＣＫＥ、図１に示さ
れるモードデコーダ２からのせるふリフレッシュセット
信号ＳＲ、およびアドレスカウンタ３５０からのタイマ
リセット信号ＴＲに応答して一定時間の計測を行う。ま
た、タイマ回路３１０は、しきい値の高いトランジスタ
で構成されるため、動作中のリーク電流は小さい。トリ
ガパルス発生回路３２０は、タイマ回路３１０による一
定時間の計測が終了するとトリガパルス信号を発生す
る。サイクル時間計測タイマ回路３３０は、トリガパル
ス発生回路３２０からのトリガパルス信号に応答して所
定時間ごとにサイクリックパルス信号を発生する。ＲＡ
Ｓクロック発生回路３４０は、サイクリックパルス信号
に応答してＲＡＳクロック信号を発生する。アドレスカ
ウンタ３５０は、ＲＡＳクロック信号に応答してアドレ
スを順次インクリメントしてリフレッシュアドレス信号
として出力し、アドレスが一周するとタイマリセット信
号ＴＲを発生する。アドレスは電源投入時のパワーオン
リセット信号ＰＯＲまたはクロックイネーブル信号の反
転信号／ＣＫＥによってリセットされる。制御用遅延回
路３６０は、ＲＡＳクロック信号を遅延させてワード線
活性化信号ＸＤ、イコライズ信号ＥＳ、およびセンスア
ンプ活性化信号ＳＥＮを発生する。
【００３３】図４は、図１に示されたプリデコーダＰＤ
の構成を示すブロック図である。図４を参照して、プリ
デコーダＰＤは、インバータＩＶと、パストランジスタ
ロジックとによって構成される。なお、図４では、一例
として８ビット入力２５６ビット出力の場合を示す。図
５は、図４に示されたパストランジスタロジックのうち
２つの入力Ａ、Ｂを受けて信号Ｏｕｔ１、／Ｏｕｔ１を
出力するパストランジスタロジック回路を示す図であ
る。図６は、図５に示されたパストランジスタロジック
回路の回路構成を示す回路図である。図６を参照して、
このパストランジスタロジック回路では、入力ＢがＨレ
ベルのときは入力Ａ、／Ａがそれぞれ信号Ｏｕｔ１、／
Ｏｕｔ１として出力され、入力ＢがＬレベルのときは入
力Ｂ、／Ｂがそれぞれ信号Ｏｕｔ１、／Ｏｕｔ１として
出力される。このようにパストランジスタロジック回路
では、ＮチャネルＭＯＳトランジスタＮＴのシリアル接
続とパラレル接続の複合形で論理が構成され、電源とグ
ランドがパストランジスタロジック回路内に存在しない
という特徴を有する。したがって、パストランジスタロ
ジック回路への入力Ａ、ＢがＬレベルに固定されていれ
ばリーク電流が発生することがない。したがって、パス
トランジスタロジック回路を構成するＮチャネルＭＯＳ
トランジスタＮＴのしきい値を極端に低下させることが
可能であり、高速化が図れる。
の構成を示すブロック図である。図４を参照して、プリ
デコーダＰＤは、インバータＩＶと、パストランジスタ
ロジックとによって構成される。なお、図４では、一例
として８ビット入力２５６ビット出力の場合を示す。図
５は、図４に示されたパストランジスタロジックのうち
２つの入力Ａ、Ｂを受けて信号Ｏｕｔ１、／Ｏｕｔ１を
出力するパストランジスタロジック回路を示す図であ
る。図６は、図５に示されたパストランジスタロジック
回路の回路構成を示す回路図である。図６を参照して、
このパストランジスタロジック回路では、入力ＢがＨレ
ベルのときは入力Ａ、／Ａがそれぞれ信号Ｏｕｔ１、／
Ｏｕｔ１として出力され、入力ＢがＬレベルのときは入
力Ｂ、／Ｂがそれぞれ信号Ｏｕｔ１、／Ｏｕｔ１として
出力される。このようにパストランジスタロジック回路
では、ＮチャネルＭＯＳトランジスタＮＴのシリアル接
続とパラレル接続の複合形で論理が構成され、電源とグ
ランドがパストランジスタロジック回路内に存在しない
という特徴を有する。したがって、パストランジスタロ
ジック回路への入力Ａ、ＢがＬレベルに固定されていれ
ばリーク電流が発生することがない。したがって、パス
トランジスタロジック回路を構成するＮチャネルＭＯＳ
トランジスタＮＴのしきい値を極端に低下させることが
可能であり、高速化が図れる。
【００３４】次に、以上のように構成された半導体記憶
装置のセルフリフレッシュ動作について図７を参照しつ
つ説明する。
装置のセルフリフレッシュ動作について図７を参照しつ
つ説明する。
【００３５】クロックイネーブル信号ＣＫＥがＬレベル
になるとパワーダウンモードとなる。クロックイネーブ
ル信号ＣＫＥがＬレベルになるのに応答してアドレスカ
ウンタ３５０がリセットされる。アドレスカウンタ３５
０からは初期値のセルフリフレッシュアドレス信号が出
力され、プリデコーダＰＤは、このセルフリフレッシュ
アドレス信号に対応したワード線ＷＬを選択する。
になるとパワーダウンモードとなる。クロックイネーブ
ル信号ＣＫＥがＬレベルになるのに応答してアドレスカ
ウンタ３５０がリセットされる。アドレスカウンタ３５
０からは初期値のセルフリフレッシュアドレス信号が出
力され、プリデコーダＰＤは、このセルフリフレッシュ
アドレス信号に対応したワード線ＷＬを選択する。
【００３６】さらに、コマンドの入力を識別する信号／
ＣＳ、およびロウ系のコマンドが入力されたことを示す
信号／ＲＡＳが同時にＬレベルになるとセルフリフレッ
シュモードとなり、モードデコーダ２から活性のセルフ
リフレッシュセット信号ＳＲがタイマ回路３１０に供給
される。
ＣＳ、およびロウ系のコマンドが入力されたことを示す
信号／ＲＡＳが同時にＬレベルになるとセルフリフレッ
シュモードとなり、モードデコーダ２から活性のセルフ
リフレッシュセット信号ＳＲがタイマ回路３１０に供給
される。
【００３７】このセルフリフレッシュセット信号ＳＲに
応答してタイマ回路３１０は一定時間Ｔ１の計測を開始
する。タイマ回路３１０による一定時間の計測が終了す
るとトリガパルス発生回路３２０はトリガパルス信号を
発生する。
応答してタイマ回路３１０は一定時間Ｔ１の計測を開始
する。タイマ回路３１０による一定時間の計測が終了す
るとトリガパルス発生回路３２０はトリガパルス信号を
発生する。
【００３８】トリガパルス信号に応答して、サイクル時
間計測タイマ回路３３０は、所定時間Ｔ２後にサイクリ
ックパルス信号を発生する。このサイクリックパルス信
号のエッジに応答して制御用遅延回路３６０はイコライ
ズ信号ＥＳを発生する。このイコライズ信号ＥＳに応答
してメモリセルアレイＭＡのビット線対ＢＬ間の電圧が
イコライズされる。
間計測タイマ回路３３０は、所定時間Ｔ２後にサイクリ
ックパルス信号を発生する。このサイクリックパルス信
号のエッジに応答して制御用遅延回路３６０はイコライ
ズ信号ＥＳを発生する。このイコライズ信号ＥＳに応答
してメモリセルアレイＭＡのビット線対ＢＬ間の電圧が
イコライズされる。
【００３９】制御用遅延回路３６０は、続いてワード線
活性化信号ＸＤを発生し、これに応答してプリデコーダ
ＰＤによって選択されたリフレッシュアドレス信号の初
期値に対応するワード線ＷＬが活性化される。これによ
り、活性化されたワード線ＷＬ上のメモリセルＭＣのデ
ータがビット線対ＢＬ上に読み出される。
活性化信号ＸＤを発生し、これに応答してプリデコーダ
ＰＤによって選択されたリフレッシュアドレス信号の初
期値に対応するワード線ＷＬが活性化される。これによ
り、活性化されたワード線ＷＬ上のメモリセルＭＣのデ
ータがビット線対ＢＬ上に読み出される。
【００４０】制御用遅延回路３６０は、続いてセンスア
ンプ活性化信号ＳＥＮを発生し、これに応答してセンス
アンプＳＡは、ビット線対ＢＬ上に読み出されたデータ
信号を増幅する。なお、通常モード時のセンスアンプに
よる増幅時間を短縮するため、センスアンプには低しき
い値のトランジスタを用いているが、セルフリフレッシ
ュの際には、基板電位をトランジスタのソース電位に対
して低くし、基板電圧をトランジスタに印加すること
で、リーク電流を削減することができる。また、センス
アンプのコモンソース線に流す電流も小さくする。
ンプ活性化信号ＳＥＮを発生し、これに応答してセンス
アンプＳＡは、ビット線対ＢＬ上に読み出されたデータ
信号を増幅する。なお、通常モード時のセンスアンプに
よる増幅時間を短縮するため、センスアンプには低しき
い値のトランジスタを用いているが、セルフリフレッシ
ュの際には、基板電位をトランジスタのソース電位に対
して低くし、基板電圧をトランジスタに印加すること
で、リーク電流を削減することができる。また、センス
アンプのコモンソース線に流す電流も小さくする。
【００４１】増幅されたデータ信号はふたたびメモリセ
ルＭＣに書き込まれる。以上の動作により、アドレスカ
ウンタ３５０の初期値に対応するワード線ＷＬ上のメモ
リセルＭＣのリフレッシュが終了する。
ルＭＣに書き込まれる。以上の動作により、アドレスカ
ウンタ３５０の初期値に対応するワード線ＷＬ上のメモ
リセルＭＣのリフレッシュが終了する。
【００４２】続いて、アドレスカウンタ３５０によりア
ドレスの値がインクリメントされ、このアドレスに対応
したワード線ＷＬのリフレッシュが上記と同様にして行
われる。このリフレッシュは、アドレスカウンタ３５０
が一周するまで、すなわち、すべてのワード線ＷＬにつ
いてのリフレッシュが終了するまで繰返される。アドレ
スカウンタ３５０が一周すると、アドレスカウンタ３５
０はタイマリセット信号ＴＲを発生しリフレッシュ動作
が終了する。その後再びタイマ回路３１０は、次のセル
フリフレッシュが開始されるまでの時間Ｔ１を計測す
る。もしくは、その途中で、セルフリフレッシュ動作か
ら抜ける場合には、アドレスカウンタ３５０やタイマ回
路３１０がリセットされる。
ドレスの値がインクリメントされ、このアドレスに対応
したワード線ＷＬのリフレッシュが上記と同様にして行
われる。このリフレッシュは、アドレスカウンタ３５０
が一周するまで、すなわち、すべてのワード線ＷＬにつ
いてのリフレッシュが終了するまで繰返される。アドレ
スカウンタ３５０が一周すると、アドレスカウンタ３５
０はタイマリセット信号ＴＲを発生しリフレッシュ動作
が終了する。その後再びタイマ回路３１０は、次のセル
フリフレッシュが開始されるまでの時間Ｔ１を計測す
る。もしくは、その途中で、セルフリフレッシュ動作か
ら抜ける場合には、アドレスカウンタ３５０やタイマ回
路３１０がリセットされる。
【００４３】以上のように、この実施の形態１による半
導体記憶装置は、電源電圧を受けるピンＰ１、Ｐ２と、
ＰチャネルＭＯＳトランジスタＰＴ１、ＰＴ２と、セル
フリフレッシュ制御回路ＳＲＣと、プリデコーダＰＤと
を設けたため、パワーダウンモードのときセルフリフレ
ッシュに必要でない回路４００には電源が供給されず、
消費電流が低減される。一方、セルフリフレッシュに必
要な回路３００には、ピンＰ１からの電源電圧Ｖｃｃ１
が供給され、この電源電圧Ｖｃｃ１によりパワーダウン
モード中もリフレッシュが行われ、メモリセルＭＣのデ
ータは保持される。
導体記憶装置は、電源電圧を受けるピンＰ１、Ｐ２と、
ＰチャネルＭＯＳトランジスタＰＴ１、ＰＴ２と、セル
フリフレッシュ制御回路ＳＲＣと、プリデコーダＰＤと
を設けたため、パワーダウンモードのときセルフリフレ
ッシュに必要でない回路４００には電源が供給されず、
消費電流が低減される。一方、セルフリフレッシュに必
要な回路３００には、ピンＰ１からの電源電圧Ｖｃｃ１
が供給され、この電源電圧Ｖｃｃ１によりパワーダウン
モード中もリフレッシュが行われ、メモリセルＭＣのデ
ータは保持される。
【００４４】［実施の形態２］図８は、この発明の実施
の形態２による半導体記憶装置の電源供給系統を示すブ
ロック図である。図８を参照して、この半導体記憶装置
は、メイン電源線ＭＶｃｃと、メイン接地線ＭＶｓｓ
と、サブ電源線ＳＶｃｃ１、ＳＶｃｃ２と、サブ接地線
ＳＶｓｓ１、ＳＶｓｓ２と、ＰチャネルＭＯＳトランジ
スタＰＴ１１、ＰＴ２１と、ＮチャネルＭＯＳトランジ
スタＮＴ１１、ＮＴ２１と、ＡＮＤ回路ＡＤ２１と、Ｏ
Ｒ回路ＯＲ２１と、セルフリフレッシュに必要な回路３
００と、セルフリフレッシュに必要でない回路４００と
を備える。メイン電源線ＭＶｃｃは、電源電圧Ｖｃｃを
受ける。メイン接地線ＭＶｓｓは、接地電圧Ｖｓｓを受
ける。ＰチャネルＭＯＳトランジスタＰＴ１１は、メイ
ン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ1 との間に接続
され、クロックイネーブル信号ＣＫＥの反転信号／ＣＫ
Ｅに応答してオン／オフする。ＮチャネルＭＯＳトラン
ジスタＮＴ１１は、メイン接地線ＭＶｓｓとサブ接地線
ＳＶｓｓ１との間に接続され、クロックイネーブル信号
ＣＫＥに応答してオン／オフする。ＡＮＤ回路ＡＤ２１
は、クロックイネーブル信号の反転信号／ＣＫＥとセル
フリフレッシュセット信号の反転信号／ＳＲとの論理積
を出力する。ＰチャネルＭＯＳトランジスタＰＴ２１
は、メイン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ２との
間に接続され、ＡＮＤ回路ＡＤ２１の出力に応答してオ
ン／オフする。ＯＲ回路ＯＲ２１は、クロックイネーブ
ル信号ＣＫＥとセルフリフレッシュセット信号ＳＲとの
論理和を出力する。ＮチャネルＭＯＳトランジスタＮＴ
２１は、メイン接地線ＭＶｓｓとサブ接地線ＳＶｓｓ２
との間に接続され、ＯＲ回路ＯＲ２１の出力に応答して
オン／オフする。
の形態２による半導体記憶装置の電源供給系統を示すブ
ロック図である。図８を参照して、この半導体記憶装置
は、メイン電源線ＭＶｃｃと、メイン接地線ＭＶｓｓ
と、サブ電源線ＳＶｃｃ１、ＳＶｃｃ２と、サブ接地線
ＳＶｓｓ１、ＳＶｓｓ２と、ＰチャネルＭＯＳトランジ
スタＰＴ１１、ＰＴ２１と、ＮチャネルＭＯＳトランジ
スタＮＴ１１、ＮＴ２１と、ＡＮＤ回路ＡＤ２１と、Ｏ
Ｒ回路ＯＲ２１と、セルフリフレッシュに必要な回路３
００と、セルフリフレッシュに必要でない回路４００と
を備える。メイン電源線ＭＶｃｃは、電源電圧Ｖｃｃを
受ける。メイン接地線ＭＶｓｓは、接地電圧Ｖｓｓを受
ける。ＰチャネルＭＯＳトランジスタＰＴ１１は、メイ
ン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ1 との間に接続
され、クロックイネーブル信号ＣＫＥの反転信号／ＣＫ
Ｅに応答してオン／オフする。ＮチャネルＭＯＳトラン
ジスタＮＴ１１は、メイン接地線ＭＶｓｓとサブ接地線
ＳＶｓｓ１との間に接続され、クロックイネーブル信号
ＣＫＥに応答してオン／オフする。ＡＮＤ回路ＡＤ２１
は、クロックイネーブル信号の反転信号／ＣＫＥとセル
フリフレッシュセット信号の反転信号／ＳＲとの論理積
を出力する。ＰチャネルＭＯＳトランジスタＰＴ２１
は、メイン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ２との
間に接続され、ＡＮＤ回路ＡＤ２１の出力に応答してオ
ン／オフする。ＯＲ回路ＯＲ２１は、クロックイネーブ
ル信号ＣＫＥとセルフリフレッシュセット信号ＳＲとの
論理和を出力する。ＮチャネルＭＯＳトランジスタＮＴ
２１は、メイン接地線ＭＶｓｓとサブ接地線ＳＶｓｓ２
との間に接続され、ＯＲ回路ＯＲ２１の出力に応答して
オン／オフする。
【００４５】実施の形態１と同様に、セルフリフレッシ
ュに必要な回路３００には、セルフリフレッシュ制御回
路ＳＲＣ、プリデコーダＰＤ、メモリバンクＢＡＮＫ０
〜ＢＡＮＫ７が含まれる。また、セルフリフレッシュに
必要でない回路４００には、ロジック部１００、制御信
号発生回路２６、モードデコーダ２、モードレジスタ１
６、ロウアドレスラッチ８、コラムアドレスラッチ１
２、バンクアドレスラッチ１８、データ変換部２２、バ
ーストアドレスカウンタ２８、バンクデコーダ２０、ロ
ウプリデコーダ１０、コラムプリデコーダ１４が含まれ
る。
ュに必要な回路３００には、セルフリフレッシュ制御回
路ＳＲＣ、プリデコーダＰＤ、メモリバンクＢＡＮＫ０
〜ＢＡＮＫ７が含まれる。また、セルフリフレッシュに
必要でない回路４００には、ロジック部１００、制御信
号発生回路２６、モードデコーダ２、モードレジスタ１
６、ロウアドレスラッチ８、コラムアドレスラッチ１
２、バンクアドレスラッチ１８、データ変換部２２、バ
ーストアドレスカウンタ２８、バンクデコーダ２０、ロ
ウプリデコーダ１０、コラムプリデコーダ１４が含まれ
る。
【００４６】セルフリフレッシュに必要でない回路４０
０には、パワーダウンモードのときその出力がＬレベル
またはＨレベルに固定されている論理回路が含まれる。
パワーダウンモードのときＬレベルの信号を出力する論
理回路については、その電源ノードをサブ電源線ＳＶｃ
ｃ１に接続し、接地ノードがメイン接地線ＭＶｓｓに接
続する。パワーダウンモードのときＨレベルの信号を出
力する論理回路については、その電源ノードをメイン電
源線ＭＶｃｃに接続し、接地ノードをサブ接地線ＳＶｓ
ｓ１に接続する。
０には、パワーダウンモードのときその出力がＬレベル
またはＨレベルに固定されている論理回路が含まれる。
パワーダウンモードのときＬレベルの信号を出力する論
理回路については、その電源ノードをサブ電源線ＳＶｃ
ｃ１に接続し、接地ノードがメイン接地線ＭＶｓｓに接
続する。パワーダウンモードのときＨレベルの信号を出
力する論理回路については、その電源ノードをメイン電
源線ＭＶｃｃに接続し、接地ノードをサブ接地線ＳＶｓ
ｓ１に接続する。
【００４７】セルフリフレッシュに必要な回路３００に
ついても、パワーダウンモードであってセルフリフレッ
シュが行われていない期間の出力がＬレベルまたはＨレ
ベルに固定されている論理回路が含まれる。パワーダウ
ンモードであってセルフリフレッシュが行われていない
期間Ｌレベルの信号を出力する論理回路については、そ
の電源ノードをサブ電源線ＳＶｃｃ２に接続し、接地ノ
ードをメイン接地線ＭＶｓｓに接続する。パワーダウン
モードであってセルフリフレッシュが行われていない期
間Ｈレベルの信号を出力する論理回路については、その
電源ノードをメイン電源線ＭＶｃｃに接続し、接地ノー
ドをサブ接地線ＳＶｓｓ２に接続する。
ついても、パワーダウンモードであってセルフリフレッ
シュが行われていない期間の出力がＬレベルまたはＨレ
ベルに固定されている論理回路が含まれる。パワーダウ
ンモードであってセルフリフレッシュが行われていない
期間Ｌレベルの信号を出力する論理回路については、そ
の電源ノードをサブ電源線ＳＶｃｃ２に接続し、接地ノ
ードをメイン接地線ＭＶｓｓに接続する。パワーダウン
モードであってセルフリフレッシュが行われていない期
間Ｈレベルの信号を出力する論理回路については、その
電源ノードをメイン電源線ＭＶｃｃに接続し、接地ノー
ドをサブ接地線ＳＶｓｓ２に接続する。
【００４８】例えば、図３に示されるアドレスカウンタ
３５０は、タイマ回路３１０が時間を検出する前、すな
わちパワーダウンモードであってセルフリフレッシュが
行われていない期間はクロックイネーブル信号の反転信
号／ＣＫＥまたはパワーオンリセット信号ＰＯＲにより
その状態が決められている。したがってパワーダウンモ
ードであってセルフリフレッシュが行われていない期間
Ｌレベルの信号を出力する論理回路については、その電
源ノードをサブ電源線ＳＶｃｃ２に接続しかつ接地ノー
ドをメイン接地線ＭＶｓｓに接続する。また、パワーダ
ウンモードであってセルフリフレッシュが行われていな
い期間Ｈレベルの信号を出力する論理回路については、
その電源ノードをメイン電源線ＭＶｃｃに接続しかつ接
地ノードをサブ接地線ＳＶｓｓ２に接続する。このよう
な階層電源構成により、低しきい値のトランジスタで構
成されている場合のリーク電流を削減することができ
る。
３５０は、タイマ回路３１０が時間を検出する前、すな
わちパワーダウンモードであってセルフリフレッシュが
行われていない期間はクロックイネーブル信号の反転信
号／ＣＫＥまたはパワーオンリセット信号ＰＯＲにより
その状態が決められている。したがってパワーダウンモ
ードであってセルフリフレッシュが行われていない期間
Ｌレベルの信号を出力する論理回路については、その電
源ノードをサブ電源線ＳＶｃｃ２に接続しかつ接地ノー
ドをメイン接地線ＭＶｓｓに接続する。また、パワーダ
ウンモードであってセルフリフレッシュが行われていな
い期間Ｈレベルの信号を出力する論理回路については、
その電源ノードをメイン電源線ＭＶｃｃに接続しかつ接
地ノードをサブ接地線ＳＶｓｓ２に接続する。このよう
な階層電源構成により、低しきい値のトランジスタで構
成されている場合のリーク電流を削減することができ
る。
【００４９】次に、以上のように構成された半導体記憶
装置の動作について説明する。クロックイネーブル信号
ＣＫＥがＨレベルのとき通常モードとなる。このとき、
ＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネ
ルＭＯＳトランジスタＮＴ１１はオンになる。これによ
り、メイン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ１、メ
イン接地線ＭＶｓｓとサブ接地線ＳＶｓｓ１が接続さ
れ、セルフリフレッシュに必要でない回路４００にはサ
ブ電源線ＳＶｃｃ１およびサブ接地線ＳＶｓｓ１を通じ
て電源電圧および接地電圧が供給される。また、Ｐチャ
ネルＭＯＳトランジスタＰＴ２１およびＮチャネルＭＯ
ＳトランジスタＮＴ２１はオンになる。これにより、メ
イン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ２、メイン接
地線ＭＶｓｓとサブ接地線ＳＶｓｓ２が接続され、セル
フリフレッシュに必要な回路３００にはサブ電源線ＳＶ
ｃｃ２およびサブ接地線ＳＶｓｓ２を通じて電源電圧お
よび接地電圧が供給される。この結果、半導体記憶装置
は通常と同様の動作を行う。
装置の動作について説明する。クロックイネーブル信号
ＣＫＥがＨレベルのとき通常モードとなる。このとき、
ＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネ
ルＭＯＳトランジスタＮＴ１１はオンになる。これによ
り、メイン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ１、メ
イン接地線ＭＶｓｓとサブ接地線ＳＶｓｓ１が接続さ
れ、セルフリフレッシュに必要でない回路４００にはサ
ブ電源線ＳＶｃｃ１およびサブ接地線ＳＶｓｓ１を通じ
て電源電圧および接地電圧が供給される。また、Ｐチャ
ネルＭＯＳトランジスタＰＴ２１およびＮチャネルＭＯ
ＳトランジスタＮＴ２１はオンになる。これにより、メ
イン電源線ＭＶｃｃとサブ電源線ＳＶｃｃ２、メイン接
地線ＭＶｓｓとサブ接地線ＳＶｓｓ２が接続され、セル
フリフレッシュに必要な回路３００にはサブ電源線ＳＶ
ｃｃ２およびサブ接地線ＳＶｓｓ２を通じて電源電圧お
よび接地電圧が供給される。この結果、半導体記憶装置
は通常と同様の動作を行う。
【００５０】クロックイネーブル信号ＣＫＥがＬレベル
のときパワーダウンモードとなる。このとき、Ｐチャネ
ルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳ
トランジスタＮＴ１１はオフになる。これにより、セル
フリフレッシュに必要でない回路４００に流れるリーク
電流が低減される。
のときパワーダウンモードとなる。このとき、Ｐチャネ
ルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳ
トランジスタＮＴ１１はオフになる。これにより、セル
フリフレッシュに必要でない回路４００に流れるリーク
電流が低減される。
【００５１】パワーダウンモードであってセルフリフレ
ッシュが行われていないとき、クロックイネーブル信号
ＣＫＥがＬレベルとなりかつセルフリフレッシュセット
信号ＳＲがＬレベルとなる。このとき、ＰチャネルＭＯ
ＳトランジスタＰＴ２１およびＮチャネルＭＯＳトラン
ジスタＮＴ２１はオフになる。これにより、セルフリフ
レッシュに必要な回路３００に流れるリーク電流が低減
される。
ッシュが行われていないとき、クロックイネーブル信号
ＣＫＥがＬレベルとなりかつセルフリフレッシュセット
信号ＳＲがＬレベルとなる。このとき、ＰチャネルＭＯ
ＳトランジスタＰＴ２１およびＮチャネルＭＯＳトラン
ジスタＮＴ２１はオフになる。これにより、セルフリフ
レッシュに必要な回路３００に流れるリーク電流が低減
される。
【００５２】セルフリフレッシュが行われているとき、
クロックイネーブル信号ＣＫＥがＬレベルとなりかつセ
ルフリフレッシュセット信号ＳＲがＨレベルとなる。こ
のとき、ＰチャネルＭＯＳトランジスタＰＴ２１および
ＮチャネルＭＯＳトランジスタＮＴ２１はオンになる。
これにより、セルフリフレッシュに必要な回路３００に
はサブ電源線ＳＶｃｃ２およびサブ接地線ＳＶｓｓ２を
通じて電源電圧および接地電圧が供給され、セルフリフ
レッシュが行われる。
クロックイネーブル信号ＣＫＥがＬレベルとなりかつセ
ルフリフレッシュセット信号ＳＲがＨレベルとなる。こ
のとき、ＰチャネルＭＯＳトランジスタＰＴ２１および
ＮチャネルＭＯＳトランジスタＮＴ２１はオンになる。
これにより、セルフリフレッシュに必要な回路３００に
はサブ電源線ＳＶｃｃ２およびサブ接地線ＳＶｓｓ２を
通じて電源電圧および接地電圧が供給され、セルフリフ
レッシュが行われる。
【００５３】以上のように、この実施の形態２では、メ
イン電源線ＭＶｃｃと、サブ電源線ＳＶｃｃ１、ＳＶｃ
ｃ２と、メイン接地線ＭＶｓｓと、サブ接地線ＳＶｓｓ
１、ＳＶｓｓ２と、ＰチャネルＭＯＳトランジスタＰＴ
１１、ＰＴ２１と、ＮチャネルＭＯＳトランジスタＮＴ
１１、ＮＴ２１とを設けて、階層電源構成をとることに
より、パワーダウン時にセルフリフレッシュに必要でな
い回路４００に流れるリーク電流を低減することができ
る。さらに、パワーダウンモードであってセルフリフレ
ッシュが行われていないときにセルフリフレッシュに必
要な回路３００に流れるリーク電流を低減することもで
きる。
イン電源線ＭＶｃｃと、サブ電源線ＳＶｃｃ１、ＳＶｃ
ｃ２と、メイン接地線ＭＶｓｓと、サブ接地線ＳＶｓｓ
１、ＳＶｓｓ２と、ＰチャネルＭＯＳトランジスタＰＴ
１１、ＰＴ２１と、ＮチャネルＭＯＳトランジスタＮＴ
１１、ＮＴ２１とを設けて、階層電源構成をとることに
より、パワーダウン時にセルフリフレッシュに必要でな
い回路４００に流れるリーク電流を低減することができ
る。さらに、パワーダウンモードであってセルフリフレ
ッシュが行われていないときにセルフリフレッシュに必
要な回路３００に流れるリーク電流を低減することもで
きる。
【００５４】［実施の形態３］セルフリフレッシュ時に
は、通常モードでの動作のような高速なセンシングを必
要としない。この実施の形態３は、この点に着目してパ
ワーダウンモードでの消費電流を低減することを目的と
するものである。
は、通常モードでの動作のような高速なセンシングを必
要としない。この実施の形態３は、この点に着目してパ
ワーダウンモードでの消費電流を低減することを目的と
するものである。
【００５５】この実施の形態３による半導体記憶装置
は、メモリセルアレイＭＡ以外の基本構成を図１に示さ
れた半導体記憶装置と同じくする。
は、メモリセルアレイＭＡ以外の基本構成を図１に示さ
れた半導体記憶装置と同じくする。
【００５６】図９は、実施の形態３による半導体記憶装
置において、メモリバンクＢＡＮＫ０−ＢＡＮＫ７の各
々に対応して設けられたメモリセルアレイ部の構成を示
すブロック図である。図９を参照して、メモリセルアレ
イ部は、行に配置された複数のメインワード線ＭＷＬ
と、複数のメインワード線ＭＷＬに対応して設けられた
複数のメインワードドライバＭＷＤと、ｎ個のサブデコ
ード回路ＳＤＲ１−ＳＤＲｎと、ｎ個のブロックとを含
む。複数のメインワード線ＭＷＬは、行に配置される。
メインワードドライバＭＷＬは、ロウデコーダＲＤから
の対応するデコード信号に応答してメインワード線ＭＷ
Ｌを選択する。サブデコード回路ＳＲＤ１−ＳＲＤｎの
各々は、ロウデコーダＲＤからの対応するデコード信号
に応答してサブデコード信号ＳＤ、／ＳＤを発生する。
ｎ個のブロックＢＫ１−ＢＫｎの各々は、行および列に
配置された複数のメモリセルＭＣと、複数のメインワー
ド線ＭＷＬに対応して設けられた複数のサブワード線Ｓ
ＷＬと、列に配置された複数のビット線対ＢＬ，／ＢＬ
と、複数のサブワード線ＳＷＬに対応して設けられ、サ
ブデコード信号ＳＤ、／ＳＤおよび対応するメインワー
ド線ＭＷＬの電圧に応答してサブワード線ＳＷＬを活性
化する複数のサブワード線ドライバとを含む。
置において、メモリバンクＢＡＮＫ０−ＢＡＮＫ７の各
々に対応して設けられたメモリセルアレイ部の構成を示
すブロック図である。図９を参照して、メモリセルアレ
イ部は、行に配置された複数のメインワード線ＭＷＬ
と、複数のメインワード線ＭＷＬに対応して設けられた
複数のメインワードドライバＭＷＤと、ｎ個のサブデコ
ード回路ＳＤＲ１−ＳＤＲｎと、ｎ個のブロックとを含
む。複数のメインワード線ＭＷＬは、行に配置される。
メインワードドライバＭＷＬは、ロウデコーダＲＤから
の対応するデコード信号に応答してメインワード線ＭＷ
Ｌを選択する。サブデコード回路ＳＲＤ１−ＳＲＤｎの
各々は、ロウデコーダＲＤからの対応するデコード信号
に応答してサブデコード信号ＳＤ、／ＳＤを発生する。
ｎ個のブロックＢＫ１−ＢＫｎの各々は、行および列に
配置された複数のメモリセルＭＣと、複数のメインワー
ド線ＭＷＬに対応して設けられた複数のサブワード線Ｓ
ＷＬと、列に配置された複数のビット線対ＢＬ，／ＢＬ
と、複数のサブワード線ＳＷＬに対応して設けられ、サ
ブデコード信号ＳＤ、／ＳＤおよび対応するメインワー
ド線ＭＷＬの電圧に応答してサブワード線ＳＷＬを活性
化する複数のサブワード線ドライバとを含む。
【００５７】図１０は、図９に示された複数のメインワ
ードドライバＭＷＤのうちの１つの構成を詳しく示す図
である。
ードドライバＭＷＤのうちの１つの構成を詳しく示す図
である。
【００５８】図９には示されていないが、この半導体記
憶装置はさらに、電源電圧よりも高い電圧を受けるメイ
ン昇圧線Ｖｐｐと、サブ昇圧線Ｖｐ１−Ｖｐ３と、サブ
接地線Ｖｓ１，Ｖｓ２と、ＰチャネルＭＯＳトランジス
タＰＴ３１−ＰＴ３３と、ＮチャネルＭＯＳトランジス
タＮＴ３１、ＮＴ３２と、ＳＲ信号発生回路ＳＧとを備
える。ＳＲ信号発生回路ＳＧは、セルフリフレッシュセ
ット信号ＳＲに応答してＳＲ信号ＳＲ１、ＳＲ２を発生
する。ＰチャネルＭＯＳトランジスタＰＴ３１は、メイ
ン昇圧線Ｖｐｐとサブ昇圧線Ｖｐ１との間に接続され、
ＳＲ信号ＳＲ２に応答してオン／オフする。Ｐチャネル
ＭＯＳトランジスタＰＴ３２は、メイン昇圧線Ｖｐｐと
サブ昇圧線Ｖｐ２との間に接続され、ＳＲ信号ＳＲ１に
応答してオン／オフする。ＰチャネルＭＯＳトランジス
タＰＴ３３は、メイン昇圧線Ｖｐｐとサブ昇圧線Ｖｐ３
との間に接続され、ＳＲ信号ＳＲ１に応答してオン／オ
フする。ＮチャネルＭＯＳトランジスタＮＴ３１は、接
地線Ｖｓｓとサブ接地線Ｖｓ１との間に接続され、信号
／ＳＲ１に応答してオン／オフする。ＮチャネルＭＯＳ
トランジスタＮＴ３２は、接地線Ｖｓｓとサブ接地線Ｖ
ｓ２との間に接続され、信号／ＳＲ２に応答してオン／
オフする。
憶装置はさらに、電源電圧よりも高い電圧を受けるメイ
ン昇圧線Ｖｐｐと、サブ昇圧線Ｖｐ１−Ｖｐ３と、サブ
接地線Ｖｓ１，Ｖｓ２と、ＰチャネルＭＯＳトランジス
タＰＴ３１−ＰＴ３３と、ＮチャネルＭＯＳトランジス
タＮＴ３１、ＮＴ３２と、ＳＲ信号発生回路ＳＧとを備
える。ＳＲ信号発生回路ＳＧは、セルフリフレッシュセ
ット信号ＳＲに応答してＳＲ信号ＳＲ１、ＳＲ２を発生
する。ＰチャネルＭＯＳトランジスタＰＴ３１は、メイ
ン昇圧線Ｖｐｐとサブ昇圧線Ｖｐ１との間に接続され、
ＳＲ信号ＳＲ２に応答してオン／オフする。Ｐチャネル
ＭＯＳトランジスタＰＴ３２は、メイン昇圧線Ｖｐｐと
サブ昇圧線Ｖｐ２との間に接続され、ＳＲ信号ＳＲ１に
応答してオン／オフする。ＰチャネルＭＯＳトランジス
タＰＴ３３は、メイン昇圧線Ｖｐｐとサブ昇圧線Ｖｐ３
との間に接続され、ＳＲ信号ＳＲ１に応答してオン／オ
フする。ＮチャネルＭＯＳトランジスタＮＴ３１は、接
地線Ｖｓｓとサブ接地線Ｖｓ１との間に接続され、信号
／ＳＲ１に応答してオン／オフする。ＮチャネルＭＯＳ
トランジスタＮＴ３２は、接地線Ｖｓｓとサブ接地線Ｖ
ｓ２との間に接続され、信号／ＳＲ２に応答してオン／
オフする。
【００５９】メインワードドライバＭＷＤは、駆動信号
発生回路ＤＳＧ４１と、ＰチャネルＭＯＳトランジスタ
ＰＴ４１，ＰＴ４２と、ＮチャネルＭＯＳトランジスタ
ＮＴ４４と、ドライバＤＶ５１，ＤＶ５２と、トランス
ファゲートＴＧ５３とを含む。駆動信号発生回路ＤＳＧ
４１は、ノードＮ４１と接地ノードＶｓｓとの間に直列
に接続されたＮチャネルＭＯＳトランジスタＮＴ４１−
ＮＴ４３を含む。ＮチャネルＭＯＳトランジスタＮＴ４
１−ＮＴ４３は、ロウデコーダＲＤからのデコード信号
をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ
４４は、ノードＮ４１とノードＮ４２との間に接続さ
れ、図３に示される制御用遅延回路３６０からのワード
線活性化信号ＸＤに応答してオン／オフする。Ｐチャネ
ルＭＯＳトランジスタＰＴ４１は、メイン昇圧線Ｖｐｐ
とノードＮ４２との間に接続され、プリチャージ信号Ｐ
Ｒに応答してオン／オフする。ＰチャネルＭＯＳトラン
ジスタＰＴ４２は、サブ昇圧線Ｖｐ３とノードＮ４２と
の間に接続され、ドライバＤＶ５１の出力をゲートに受
ける。ドライバＤＶ５１とドライバＤＶ５２は、ノード
Ｎ４２とメインワード線ＭＷＬとの間に直列に接続され
る。ドライバＤＶ５１は、サブ昇圧線Ｖｐ１とサブ接地
線Ｖｓ１との間に直列に接続され、ノードＮ４２の電圧
をゲートに受けるＰチャネルＭＯＳトランジスタＰＴ５
１およびＮチャネルＭＯＳトランジスタＮＴ５１を含
む。ドライバＤＶ５２は、サブ昇圧線Ｖｐ２とサブ接地
線Ｖｓ２との間に直列に接続され、ドライバＤＶ５１の
出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ
Ｔ５２およびＮチャネルＭＯＳトランジスタＮＴ５２を
含む。トランスファゲートＴＧ５３は、ノードＮ４２と
メインワード線ＭＷＬとの間に、ドライバＤＶ５１，Ｄ
Ｖ５２と並列に接続される。トランスファゲートＴＧ５
３は、ＰチャネルＭＯＳトランジスタＰＴ５３とＮチャ
ネルＭＯＳトランジスタＮＴ５３とを含む。Ｐチャネル
ＭＯＳトランジスタＰＴ５３は、ＰチャネルＭＯＳトラ
ンジスタＰＴ５１，ＰＴ５２よりも高いしきい値を有
し、セルフリフレッシュセット信号の反転信号／ＳＲを
ゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ５
３は、ＮチャネルＭＯＳトランジスタＮＴ５１，ＮＴ５
２よりも高いしきい値を有し、セルフリフレッシュセッ
ト信号ＳＲをゲートに受ける。
発生回路ＤＳＧ４１と、ＰチャネルＭＯＳトランジスタ
ＰＴ４１，ＰＴ４２と、ＮチャネルＭＯＳトランジスタ
ＮＴ４４と、ドライバＤＶ５１，ＤＶ５２と、トランス
ファゲートＴＧ５３とを含む。駆動信号発生回路ＤＳＧ
４１は、ノードＮ４１と接地ノードＶｓｓとの間に直列
に接続されたＮチャネルＭＯＳトランジスタＮＴ４１−
ＮＴ４３を含む。ＮチャネルＭＯＳトランジスタＮＴ４
１−ＮＴ４３は、ロウデコーダＲＤからのデコード信号
をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ
４４は、ノードＮ４１とノードＮ４２との間に接続さ
れ、図３に示される制御用遅延回路３６０からのワード
線活性化信号ＸＤに応答してオン／オフする。Ｐチャネ
ルＭＯＳトランジスタＰＴ４１は、メイン昇圧線Ｖｐｐ
とノードＮ４２との間に接続され、プリチャージ信号Ｐ
Ｒに応答してオン／オフする。ＰチャネルＭＯＳトラン
ジスタＰＴ４２は、サブ昇圧線Ｖｐ３とノードＮ４２と
の間に接続され、ドライバＤＶ５１の出力をゲートに受
ける。ドライバＤＶ５１とドライバＤＶ５２は、ノード
Ｎ４２とメインワード線ＭＷＬとの間に直列に接続され
る。ドライバＤＶ５１は、サブ昇圧線Ｖｐ１とサブ接地
線Ｖｓ１との間に直列に接続され、ノードＮ４２の電圧
をゲートに受けるＰチャネルＭＯＳトランジスタＰＴ５
１およびＮチャネルＭＯＳトランジスタＮＴ５１を含
む。ドライバＤＶ５２は、サブ昇圧線Ｖｐ２とサブ接地
線Ｖｓ２との間に直列に接続され、ドライバＤＶ５１の
出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ
Ｔ５２およびＮチャネルＭＯＳトランジスタＮＴ５２を
含む。トランスファゲートＴＧ５３は、ノードＮ４２と
メインワード線ＭＷＬとの間に、ドライバＤＶ５１，Ｄ
Ｖ５２と並列に接続される。トランスファゲートＴＧ５
３は、ＰチャネルＭＯＳトランジスタＰＴ５３とＮチャ
ネルＭＯＳトランジスタＮＴ５３とを含む。Ｐチャネル
ＭＯＳトランジスタＰＴ５３は、ＰチャネルＭＯＳトラ
ンジスタＰＴ５１，ＰＴ５２よりも高いしきい値を有
し、セルフリフレッシュセット信号の反転信号／ＳＲを
ゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ５
３は、ＮチャネルＭＯＳトランジスタＮＴ５１，ＮＴ５
２よりも高いしきい値を有し、セルフリフレッシュセッ
ト信号ＳＲをゲートに受ける。
【００６０】次に、以上のように構成されたメインワー
ドドライバＭＷＬの動作について、図１１を参照しつつ
説明する。
ドドライバＭＷＬの動作について、図１１を参照しつつ
説明する。
【００６１】（１）通常モードのとき 信号ＳＲ１、ＳＲ２ともにＬレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ３１−ＰＴ３
３、ＮチャネルＭＯＳトランジスタＮＴ３１，ＮＴ３２
は全てオンになる。一方、セルフリフレッシュセット信
号ＳＲはＬレベルであるため、ＰチャネルＭＯＳトラン
ジスタＰＴ５３およびＮチャネルＭＯＳトランジスタＮ
Ｔ５３はオフになる。
て、ＰチャネルＭＯＳトランジスタＰＴ３１−ＰＴ３
３、ＮチャネルＭＯＳトランジスタＮＴ３１，ＮＴ３２
は全てオンになる。一方、セルフリフレッシュセット信
号ＳＲはＬレベルであるため、ＰチャネルＭＯＳトラン
ジスタＰＴ５３およびＮチャネルＭＯＳトランジスタＮ
Ｔ５３はオフになる。
【００６２】予め、所定期間プリチャージ信号をＬレベ
ルとすることによりノードＮ４２をＨレベルにプリチャ
ージしておく。これによりメインワード線ＭＷＬはＨレ
ベルとなる。
ルとすることによりノードＮ４２をＨレベルにプリチャ
ージしておく。これによりメインワード線ＭＷＬはＨレ
ベルとなる。
【００６３】続いて、図９に示された複数のメインワー
ド線ドライバＷＭＬのうち、ロウデコーダＲＤからのデ
コード信号に対応したメインワード線ドライバにおいて
のみＮチャネルＭＯＳトランジスタＮＴ４１−ＮＴ４３
が全てオンになり、ノードＮ４２の電圧がＬレベルとな
る。さらに、メインワード線活性化信号ＸＤに応答して
ＮチャネルＭＯＳトランジスタＮＴ４４がオンになり、
ノードＮ４２の電圧がＨレベルからＬレベルとなる。こ
れに応答してメインワード線ＭＷＬはＨレベルからＬレ
ベルとなる。このように、ドライバＤＶ５１、ＤＶ５２
によりロウデコーダＲＤからのデコード信号に対応した
メインワード線ＭＷＬの電圧がＨレベルからＬレベルに
される。
ド線ドライバＷＭＬのうち、ロウデコーダＲＤからのデ
コード信号に対応したメインワード線ドライバにおいて
のみＮチャネルＭＯＳトランジスタＮＴ４１−ＮＴ４３
が全てオンになり、ノードＮ４２の電圧がＬレベルとな
る。さらに、メインワード線活性化信号ＸＤに応答して
ＮチャネルＭＯＳトランジスタＮＴ４４がオンになり、
ノードＮ４２の電圧がＨレベルからＬレベルとなる。こ
れに応答してメインワード線ＭＷＬはＨレベルからＬレ
ベルとなる。このように、ドライバＤＶ５１、ＤＶ５２
によりロウデコーダＲＤからのデコード信号に対応した
メインワード線ＭＷＬの電圧がＨレベルからＬレベルに
される。
【００６４】（２）パワーダウンモードのとき （ａ）セルフリフレッシュを行っていないとき 信号ＳＲ１はＬレベル、ＳＲ２はＨレベルとなる。した
がって、ＰチャネルＭＯＳトランジスタＰＴ３２、ＰＴ
３３、ＮチャネルＭＯＳトランジスタＮＴ３１はオンに
なり、ＰチャネルＭＯＳトランジスタＰＴ３１、Ｎチャ
ネルＭＯＳトランジスタＮＴ３２はオフになる。一方、
セルフリフレッシュセット信号ＳＲはＬレベルであるた
め、ＰチャネルＭＯＳトランジスタＰＴ５３およびＮチ
ャネルＭＯＳトランジスタＮＴ５３はオフになる。
がって、ＰチャネルＭＯＳトランジスタＰＴ３２、ＰＴ
３３、ＮチャネルＭＯＳトランジスタＮＴ３１はオンに
なり、ＰチャネルＭＯＳトランジスタＰＴ３１、Ｎチャ
ネルＭＯＳトランジスタＮＴ３２はオフになる。一方、
セルフリフレッシュセット信号ＳＲはＬレベルであるた
め、ＰチャネルＭＯＳトランジスタＰＴ５３およびＮチ
ャネルＭＯＳトランジスタＮＴ５３はオフになる。
【００６５】予め、所定期間プリチャージ信号をＬレベ
ルとすることによりノードＮ４２をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりドライバＤ
Ｖ５１の出力はＬレベル、ドライバＤＶ５２の出力、す
なわちメインワード線ＭＷＬはＨレベル（Ｖｐｐレベ
ル）となり、これらの出力はセルフリフレッシュを行っ
ていないときは固定される。
ルとすることによりノードＮ４２をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりドライバＤ
Ｖ５１の出力はＬレベル、ドライバＤＶ５２の出力、す
なわちメインワード線ＭＷＬはＨレベル（Ｖｐｐレベ
ル）となり、これらの出力はセルフリフレッシュを行っ
ていないときは固定される。
【００６６】ここで、ドライバＤＶ５１についてみる
と、ＰチャネルＭＯＳトランジスタＰＴ３１がオフであ
るため、ＰチャネルＭＯＳトランジスタＰＴ５１に流れ
るリーク電流が低減される。同様に、ドライバＤＶ５２
については、ＮチャネルＭＯＳトランジスタＮＴ３２が
オフであるため、ＮチャネルＭＯＳトランジスタＮＴ５
２に流れるリーク電流が低減される。
と、ＰチャネルＭＯＳトランジスタＰＴ３１がオフであ
るため、ＰチャネルＭＯＳトランジスタＰＴ５１に流れ
るリーク電流が低減される。同様に、ドライバＤＶ５２
については、ＮチャネルＭＯＳトランジスタＮＴ３２が
オフであるため、ＮチャネルＭＯＳトランジスタＮＴ５
２に流れるリーク電流が低減される。
【００６７】（ｂ）セルフリフレッシュを行っていると
き 信号ＳＲ１、ＳＲ２ともにＨレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ３１−ＰＴ３
３、ＮチャネルＭＯＳトランジスタＮＴ３１，ＮＴ３２
は全てオフになり、ドライバＤＶ５１，ＤＶ５２へは電
圧が供給されなくなる。すなわち、ドライバＤＶ５１，
ＤＶ５２での電流の消費がなくなる。一方、セルフリフ
レッシュセット信号ＳＲはＨレベルであるため、Ｐチャ
ネルＭＯＳトランジスタＰＴ５３およびＮチャネルＭＯ
ＳトランジスタＮＴ５３はオンになる。
き 信号ＳＲ１、ＳＲ２ともにＨレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ３１−ＰＴ３
３、ＮチャネルＭＯＳトランジスタＮＴ３１，ＮＴ３２
は全てオフになり、ドライバＤＶ５１，ＤＶ５２へは電
圧が供給されなくなる。すなわち、ドライバＤＶ５１，
ＤＶ５２での電流の消費がなくなる。一方、セルフリフ
レッシュセット信号ＳＲはＨレベルであるため、Ｐチャ
ネルＭＯＳトランジスタＰＴ５３およびＮチャネルＭＯ
ＳトランジスタＮＴ５３はオンになる。
【００６８】予め、所定期間プリチャージ信号をＬレベ
ルとすることによりノードＮ４２をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりメインワー
ド線ＭＷＬはＨレベル（Ｖｐｐレベル）となる。
ルとすることによりノードＮ４２をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりメインワー
ド線ＭＷＬはＨレベル（Ｖｐｐレベル）となる。
【００６９】続いて、図９に示された複数のメインワー
ド線ドライバＷＭＬのうち、ロウデコーダＲＤからのデ
コード信号に対応したメインワード線ドライバにおいて
のみＮチャネルＭＯＳトランジスタＮＴ４１−ＮＴ４３
が全てオンになり、ノードＮ４２の電圧がＬレベルとな
る。さらに、メインワード線活性化信号ＸＤに応答して
ＮチャネルＭＯＳトランジスタＮＴ４４がオンになり、
ノードＮ４２の電圧がＨレベル（Ｖｐｐレベル）からＬ
レベルとなる。さらにトランスファゲートＴＧ５３を介
してメインワード線ＭＷＬはＨレベル（Ｖｐｐレベル）
からＬレベルとなる。このように、トランスファゲート
ＴＧ５３によりロウデコーダＲＤからのデコード信号に
対応したメインワード線ＭＷＬの電圧がＨレベル（Ｖｐ
ｐレベル）からＬレベルにされる。
ド線ドライバＷＭＬのうち、ロウデコーダＲＤからのデ
コード信号に対応したメインワード線ドライバにおいて
のみＮチャネルＭＯＳトランジスタＮＴ４１−ＮＴ４３
が全てオンになり、ノードＮ４２の電圧がＬレベルとな
る。さらに、メインワード線活性化信号ＸＤに応答して
ＮチャネルＭＯＳトランジスタＮＴ４４がオンになり、
ノードＮ４２の電圧がＨレベル（Ｖｐｐレベル）からＬ
レベルとなる。さらにトランスファゲートＴＧ５３を介
してメインワード線ＭＷＬはＨレベル（Ｖｐｐレベル）
からＬレベルとなる。このように、トランスファゲート
ＴＧ５３によりロウデコーダＲＤからのデコード信号に
対応したメインワード線ＭＷＬの電圧がＨレベル（Ｖｐ
ｐレベル）からＬレベルにされる。
【００７０】以上のように、このメインワード線ドライ
バＷＭＤでは、通常モードとパワーダウンモードで共通
の駆動信号発生回路ＤＳＧを設けたため、回路規模を削
減することができる。
バＷＭＤでは、通常モードとパワーダウンモードで共通
の駆動信号発生回路ＤＳＧを設けたため、回路規模を削
減することができる。
【００７１】また、通常モードではドライバＤＶ５１，
ＤＶ５２によってメインワード線ＭＷＬを駆動するが、
パワーダウンモード中のリフレッシュ時には、ドライバ
ＤＶ５１，ＤＶ５２は昇圧線Ｖｐｐおよび接地線Ｖｓと
切り離された状態になり、トランスゲートＴＧ５３によ
りメインワード線ＭＷＬが駆動される。これにより、ド
ライバＤＶ５１，ＤＶ５２での消費電流がなくなるた
め、パワーダウンモード時の消費電流が低減される。
ＤＶ５２によってメインワード線ＭＷＬを駆動するが、
パワーダウンモード中のリフレッシュ時には、ドライバ
ＤＶ５１，ＤＶ５２は昇圧線Ｖｐｐおよび接地線Ｖｓと
切り離された状態になり、トランスゲートＴＧ５３によ
りメインワード線ＭＷＬが駆動される。これにより、ド
ライバＤＶ５１，ＤＶ５２での消費電流がなくなるた
め、パワーダウンモード時の消費電流が低減される。
【００７２】また、ＰチャネルＭＯＳトランジスタＰＴ
５３、ＮチャネルＭＯＳトランジスタＮＴ５３は高いし
きい値を有するため、動作中のリーク電流は少ない。
５３、ＮチャネルＭＯＳトランジスタＮＴ５３は高いし
きい値を有するため、動作中のリーク電流は少ない。
【００７３】また、電流駆動能力が小さく、ワード線活
性化の遅延時間を大きくし、活性化のトランジスタを小
さくすることでノイズを削減、センス時の、マージンを
大きくする効果もある。
性化の遅延時間を大きくし、活性化のトランジスタを小
さくすることでノイズを削減、センス時の、マージンを
大きくする効果もある。
【００７４】図１２は、図９に示されたサブワードドラ
イバＳＷＤの構成を示す回路図である。図１２を参照し
て、サブワードドライバＳＷＤは、サブデコード信号Ｓ
Ｄを受けるサブデコード信号線と接地ノードＶｓｓとの
間に直列に接続され、メインワード線ＭＷＬの電圧をゲ
ートに受けるＰチャネルＭＯＳトランジスタＰＴ６１お
よびＮチャネルＭＯＳトランジスタＮＴ６１と、サブワ
ード線ＳＷＬと接地ノードＶｓｓとの間に接続され、サ
ブデコード信号線／ＳＤをゲートに受けるＮチャネルＭ
ＯＳトランジスタＮＴ６２とを含む。
イバＳＷＤの構成を示す回路図である。図１２を参照し
て、サブワードドライバＳＷＤは、サブデコード信号Ｓ
Ｄを受けるサブデコード信号線と接地ノードＶｓｓとの
間に直列に接続され、メインワード線ＭＷＬの電圧をゲ
ートに受けるＰチャネルＭＯＳトランジスタＰＴ６１お
よびＮチャネルＭＯＳトランジスタＮＴ６１と、サブワ
ード線ＳＷＬと接地ノードＶｓｓとの間に接続され、サ
ブデコード信号線／ＳＤをゲートに受けるＮチャネルＭ
ＯＳトランジスタＮＴ６２とを含む。
【００７５】このサブワードドライバＳＷＤの回路構成
は、通常モードのときとパワーダウンモードのときとで
変わらないが、セルフリフレッシュ時には、サブデコー
ド信号ＳＤのレベルがＶＰＰレベルよりも低くなるよう
に設定する。これにより、非選択サブワードドライバＳ
ＷＤのＰチャネルＭＯＳトランジスタＰＴ６２のリーク
電流を削減することができる。
は、通常モードのときとパワーダウンモードのときとで
変わらないが、セルフリフレッシュ時には、サブデコー
ド信号ＳＤのレベルがＶＰＰレベルよりも低くなるよう
に設定する。これにより、非選択サブワードドライバＳ
ＷＤのＰチャネルＭＯＳトランジスタＰＴ６２のリーク
電流を削減することができる。
【００７６】図１３は、図９に示されたサブデコードド
ライバＳＤＲｉ（ｉ＝１−ｎ）の構成を詳しく示す図で
ある。
ライバＳＤＲｉ（ｉ＝１−ｎ）の構成を詳しく示す図で
ある。
【００７７】図９には示されていないが、この半導体記
憶装置はさらに、サブ昇圧線Ｖｐ１０−Ｖｐ１３と、サ
ブ接地線Ｖｓ１０−Ｖｓ１２と、ＰチャネルＭＯＳトラ
ンジスタＰＴ１４１−ＰＴ１４４と、ＮチャネルＭＯＳ
トランジスタＮＴ１４１−ＮＴ１４３とを備える。Ｐチ
ャネルＭＯＳトランジスタＰＴ１４１は、メイン昇圧線
Ｖｐｐとサブ昇圧線Ｖｐ１０との間に接続され、信号Ｓ
Ｒ２に応答してオン／オフする。ＰチャネルＭＯＳトラ
ンジスタＰＴ１４２は、メイン昇圧線Ｖｐｐとサブ昇圧
線Ｖｐ１１との間に接続され、信号ＳＲ１に応答してオ
ン／オフする。ＰチャネルＭＯＳトランジスタＰＴ１４
３は、メイン昇圧線Ｖｐｐとサブ昇圧線Ｖｐ１２との間
に接続され、信号ＳＲ２に応答してオン／オフする。Ｐ
チャネルＭＯＳトランジスタＰＴ１４４は、メイン昇圧
線Ｖｐｐとサブ昇圧線Ｖｐ１３との間に接続され、信号
ＳＲ１に応答してオン／オフする。ＮチャネルＭＯＳト
ランジスタＮＴ１４１は、接地線Ｖｓｓとサブ接地線Ｖ
ｓ１０との間に接続され、信号／ＳＲ１に応答してオン
／オフする。ＮチャネルＭＯＳトランジスタＮＴ１４２
は、接地線Ｖｓｓとサブ接地線Ｖｓ１１との間に接続さ
れ、信号／ＳＲ２に応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタＮＴ１４３は、接地線Ｖｓｓとサ
ブ接地線Ｖｓ１２との間に接続され、信号／ＳＲ１に応
答してオン／オフする。
憶装置はさらに、サブ昇圧線Ｖｐ１０−Ｖｐ１３と、サ
ブ接地線Ｖｓ１０−Ｖｓ１２と、ＰチャネルＭＯＳトラ
ンジスタＰＴ１４１−ＰＴ１４４と、ＮチャネルＭＯＳ
トランジスタＮＴ１４１−ＮＴ１４３とを備える。Ｐチ
ャネルＭＯＳトランジスタＰＴ１４１は、メイン昇圧線
Ｖｐｐとサブ昇圧線Ｖｐ１０との間に接続され、信号Ｓ
Ｒ２に応答してオン／オフする。ＰチャネルＭＯＳトラ
ンジスタＰＴ１４２は、メイン昇圧線Ｖｐｐとサブ昇圧
線Ｖｐ１１との間に接続され、信号ＳＲ１に応答してオ
ン／オフする。ＰチャネルＭＯＳトランジスタＰＴ１４
３は、メイン昇圧線Ｖｐｐとサブ昇圧線Ｖｐ１２との間
に接続され、信号ＳＲ２に応答してオン／オフする。Ｐ
チャネルＭＯＳトランジスタＰＴ１４４は、メイン昇圧
線Ｖｐｐとサブ昇圧線Ｖｐ１３との間に接続され、信号
ＳＲ１に応答してオン／オフする。ＮチャネルＭＯＳト
ランジスタＮＴ１４１は、接地線Ｖｓｓとサブ接地線Ｖ
ｓ１０との間に接続され、信号／ＳＲ１に応答してオン
／オフする。ＮチャネルＭＯＳトランジスタＮＴ１４２
は、接地線Ｖｓｓとサブ接地線Ｖｓ１１との間に接続さ
れ、信号／ＳＲ２に応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタＮＴ１４３は、接地線Ｖｓｓとサ
ブ接地線Ｖｓ１２との間に接続され、信号／ＳＲ１に応
答してオン／オフする。
【００７８】サブデコードドライバＳＤＲｉは、駆動信
号発生回路ＤＳＧ７１と、ＰチャネルＭＯＳトランジス
タＰＴ７１，ＰＴ７２と、ドライバＤＶ８１，ＤＶ９
１，ＤＶ１０１，ＤＶ１３１と、トランスファゲートＴ
Ｇ１１１，ＴＧ１２１とを含む。駆動信号発生回路ＤＳ
Ｇ７１は、ノードＮ７１と接地ノードＶｓｓとの間に直
列に接続されたＮチャネルＭＯＳトランジスタＮＴ７
１，ＮＴ７２を含む。ＮチャネルＭＯＳトランジスタＮ
Ｔ７１，ＮＴ７２は、ロウデコーダＲＤからのデコード
信号をゲートに受ける。ＰチャネルＭＯＳトランジスタ
ＰＴ７１は、メイン昇圧線ＶｐｐとノードＮ７１との間
に接続され、プリチャージ信号ＰＲに応答してオン／オ
フする。ＰチャネルＭＯＳトランジスタＰＴ７２は、サ
ブ昇圧線Ｖｐ１３とノードＮ７１との間に接続され、ド
ライバＤＶ８１の出力をゲートに受ける。ドライバＤＶ
８１、ＤＶ９１，ＤＶ１０１は、ノードＮ７１とノード
Ｎ１０１との間に直列に接続される。ドライバＤＶ８１
は、サブ昇圧線Ｖｐ１０とサブ接地線Ｖｓ１０との間に
直列に接続され、ノードＮ７１の電圧をゲートに受ける
ＰチャネルＭＯＳトランジスタＰＴ８１およびＮチャネ
ルＭＯＳトランジスタＮＴ８１を含む。ドライバＤＶ９
１は、サブ昇圧線Ｖｐ１１とサブ接地線Ｖｓ１１との間
に直列に接続され、ドライバＤＶ８１の出力をゲートに
受けるＰチャネルＭＯＳトランジスタＰＴ９１およびＮ
チャネルＭＯＳトランジスタＮＴ９１を含む。ドライバ
ＤＶ１０１は、サブ昇圧線Ｖｐ１２とサブ接地線Ｖｓ１
２との間に直列に接続され、ドライバＤＶ９１の出力を
ゲートに受けるＰチャネルＭＯＳトランジスタＰＴ１０
１およびＮチャネルＭＯＳトランジスタＮＴ１０１を含
む。ドライバＤＶ１３１は、メイン昇圧線Ｖｐｐと接地
線Ｖｓｓとの間に直列に接続され、ノードＮ７１の電圧
をゲートに受けるＰチャネルＭＯＳトランジスタＰＴ１
３２およびＮチャネルＭＯＳトランジスタＮＴ１３１
と、メイン昇圧線ＶｐｐとＰチャネルＭＯＳトランジス
タＰＴ１３２との間に接続され、そのゲートとドレイン
が接続されたＰチャネルＭＯＳトランジスタＰＴ１３１
とを含む。トランスファゲートＴＧ１１１は、ノードＮ
７１とノードＮ９１との間に、ドライバＤＶ８１，ＤＶ
９１と並列に接続される。トランスファゲートＴＧ１１
１は、ＰチャネルＭＯＳトランジスタＰＴ１１１とＮチ
ャネルＭＯＳトランジスタＮＴ１１１とを含む。Ｐチャ
ネルＭＯＳトランジスタＰＴ１１１は、ＰチャネルＭＯ
ＳトランジスタＰＴ８１，ＰＴ９１，ＰＴ１０１よりも
高いしきい値および小さいサイズを有し、セルフリフレ
ッシュセット信号の反転信号／ＳＲをゲートに受ける。
ＮチャネルＭＯＳトランジスタＮＴ１１１は、Ｎチャネ
ルＭＯＳトランジスタＮＴ８１，ＮＴ９１，ＮＴ１０１
よりも高いしきい値および小さいサイズを有し、セルフ
リフレッシュセット信号ＳＲをゲートに受ける。トラン
スファゲートＴＧ１２１は、ノードＮ７１とノードＮ１
０１との間に、ドライバＤＶ８１，ＤＶ９１，ＤＶ１０
１と並列に接続される。トランスファゲートＴＧ１２１
は、ＰチャネルＭＯＳトランジスタＰＴ１２１とＮチャ
ネルＭＯＳトランジスタＮＴ１２１とを含む。Ｐチャネ
ルＭＯＳトランジスタＰＴ１２１は、ＰチャネルＭＯＳ
トランジスタＰＴ８１，ＰＴ９１，ＰＴ１０１よりも高
いしきい値および小さいサイズを有し、セルフリフレッ
シュセット信号の反転信号／ＳＲをゲートに受ける。Ｎ
チャネルＭＯＳトランジスタＮＴ１２１は、Ｎチャネル
ＭＯＳトランジスタＮＴ８１，ＮＴ９１，ＮＴ１０１よ
りも高いしきい値および小さいサイズを有し、セルフリ
フレッシュセット信号ＳＲをゲートに受ける。
号発生回路ＤＳＧ７１と、ＰチャネルＭＯＳトランジス
タＰＴ７１，ＰＴ７２と、ドライバＤＶ８１，ＤＶ９
１，ＤＶ１０１，ＤＶ１３１と、トランスファゲートＴ
Ｇ１１１，ＴＧ１２１とを含む。駆動信号発生回路ＤＳ
Ｇ７１は、ノードＮ７１と接地ノードＶｓｓとの間に直
列に接続されたＮチャネルＭＯＳトランジスタＮＴ７
１，ＮＴ７２を含む。ＮチャネルＭＯＳトランジスタＮ
Ｔ７１，ＮＴ７２は、ロウデコーダＲＤからのデコード
信号をゲートに受ける。ＰチャネルＭＯＳトランジスタ
ＰＴ７１は、メイン昇圧線ＶｐｐとノードＮ７１との間
に接続され、プリチャージ信号ＰＲに応答してオン／オ
フする。ＰチャネルＭＯＳトランジスタＰＴ７２は、サ
ブ昇圧線Ｖｐ１３とノードＮ７１との間に接続され、ド
ライバＤＶ８１の出力をゲートに受ける。ドライバＤＶ
８１、ＤＶ９１，ＤＶ１０１は、ノードＮ７１とノード
Ｎ１０１との間に直列に接続される。ドライバＤＶ８１
は、サブ昇圧線Ｖｐ１０とサブ接地線Ｖｓ１０との間に
直列に接続され、ノードＮ７１の電圧をゲートに受ける
ＰチャネルＭＯＳトランジスタＰＴ８１およびＮチャネ
ルＭＯＳトランジスタＮＴ８１を含む。ドライバＤＶ９
１は、サブ昇圧線Ｖｐ１１とサブ接地線Ｖｓ１１との間
に直列に接続され、ドライバＤＶ８１の出力をゲートに
受けるＰチャネルＭＯＳトランジスタＰＴ９１およびＮ
チャネルＭＯＳトランジスタＮＴ９１を含む。ドライバ
ＤＶ１０１は、サブ昇圧線Ｖｐ１２とサブ接地線Ｖｓ１
２との間に直列に接続され、ドライバＤＶ９１の出力を
ゲートに受けるＰチャネルＭＯＳトランジスタＰＴ１０
１およびＮチャネルＭＯＳトランジスタＮＴ１０１を含
む。ドライバＤＶ１３１は、メイン昇圧線Ｖｐｐと接地
線Ｖｓｓとの間に直列に接続され、ノードＮ７１の電圧
をゲートに受けるＰチャネルＭＯＳトランジスタＰＴ１
３２およびＮチャネルＭＯＳトランジスタＮＴ１３１
と、メイン昇圧線ＶｐｐとＰチャネルＭＯＳトランジス
タＰＴ１３２との間に接続され、そのゲートとドレイン
が接続されたＰチャネルＭＯＳトランジスタＰＴ１３１
とを含む。トランスファゲートＴＧ１１１は、ノードＮ
７１とノードＮ９１との間に、ドライバＤＶ８１，ＤＶ
９１と並列に接続される。トランスファゲートＴＧ１１
１は、ＰチャネルＭＯＳトランジスタＰＴ１１１とＮチ
ャネルＭＯＳトランジスタＮＴ１１１とを含む。Ｐチャ
ネルＭＯＳトランジスタＰＴ１１１は、ＰチャネルＭＯ
ＳトランジスタＰＴ８１，ＰＴ９１，ＰＴ１０１よりも
高いしきい値および小さいサイズを有し、セルフリフレ
ッシュセット信号の反転信号／ＳＲをゲートに受ける。
ＮチャネルＭＯＳトランジスタＮＴ１１１は、Ｎチャネ
ルＭＯＳトランジスタＮＴ８１，ＮＴ９１，ＮＴ１０１
よりも高いしきい値および小さいサイズを有し、セルフ
リフレッシュセット信号ＳＲをゲートに受ける。トラン
スファゲートＴＧ１２１は、ノードＮ７１とノードＮ１
０１との間に、ドライバＤＶ８１，ＤＶ９１，ＤＶ１０
１と並列に接続される。トランスファゲートＴＧ１２１
は、ＰチャネルＭＯＳトランジスタＰＴ１２１とＮチャ
ネルＭＯＳトランジスタＮＴ１２１とを含む。Ｐチャネ
ルＭＯＳトランジスタＰＴ１２１は、ＰチャネルＭＯＳ
トランジスタＰＴ８１，ＰＴ９１，ＰＴ１０１よりも高
いしきい値および小さいサイズを有し、セルフリフレッ
シュセット信号の反転信号／ＳＲをゲートに受ける。Ｎ
チャネルＭＯＳトランジスタＮＴ１２１は、Ｎチャネル
ＭＯＳトランジスタＮＴ８１，ＮＴ９１，ＮＴ１０１よ
りも高いしきい値および小さいサイズを有し、セルフリ
フレッシュセット信号ＳＲをゲートに受ける。
【００７９】次に、以上のように構成されたサブデコー
ドドライバＳＤＲｉの動作について、ふたたび図１１を
参照しつつ説明する。
ドドライバＳＤＲｉの動作について、ふたたび図１１を
参照しつつ説明する。
【００８０】（１）通常モードのとき 信号ＳＲ１、ＳＲ２ともにＬレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ１４１−ＰＴ１
４４、ＮチャネルＭＯＳトランジスタＮＴ１４１，ＮＴ
１４３は全てオンになる。一方、セルフリフレッシュセ
ット信号ＳＲはＬレベルであるため、ＰチャネルＭＯＳ
トランジスタＰＴ１１１，ＰＴ１２１およびＮチャネル
ＭＯＳトランジスタＮＴ１１１，ＮＴ１２１はオフにな
る。
て、ＰチャネルＭＯＳトランジスタＰＴ１４１−ＰＴ１
４４、ＮチャネルＭＯＳトランジスタＮＴ１４１，ＮＴ
１４３は全てオンになる。一方、セルフリフレッシュセ
ット信号ＳＲはＬレベルであるため、ＰチャネルＭＯＳ
トランジスタＰＴ１１１，ＰＴ１２１およびＮチャネル
ＭＯＳトランジスタＮＴ１１１，ＮＴ１２１はオフにな
る。
【００８１】予め、所定期間プリチャージ信号をＬレベ
ルとすることによりノードＮ７１をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりノードＮ９
１はＨレベル（Ｖｐｐレベル）となる。ノードＮ９１の
電圧がサブデコード信号／ＳＤとなる。また、ノードＮ
１０１はＬレベルとなる。ノードＮ１０１の電圧がサブ
デコード信号ＳＤとなる。
ルとすることによりノードＮ７１をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりノードＮ９
１はＨレベル（Ｖｐｐレベル）となる。ノードＮ９１の
電圧がサブデコード信号／ＳＤとなる。また、ノードＮ
１０１はＬレベルとなる。ノードＮ１０１の電圧がサブ
デコード信号ＳＤとなる。
【００８２】続いて、図９に示されたサブデコードドラ
イバＳＤＲｉ（ｉ＝１−ｎ）のうち、ロウデコーダＲＤ
からのデコード信号に対応したサブデコードドライバＳ
ＤＲｉにおいてのみＮチャネルＭＯＳトランジスタＮＴ
７１，ＮＴ７２がともにオンになり、ノードＮ７１の電
圧がＬレベルとなる。これに応答してサブデコード信号
／ＳＤはＨレベルからＬレベルとなり、サブデコード信
号ＳＤはＬレベルからＨレベルとなる。このように、ド
ライバＤＶ８１，ＤＶ９１，ＤＶ１０１によりロウデコ
ーダＲＤからのデコード信号に対応したサブデコード信
号／ＳＤがＨレベルからＬレベルに、サブデコード信号
ＳＤがＬレベルからＨレベルとなる。
イバＳＤＲｉ（ｉ＝１−ｎ）のうち、ロウデコーダＲＤ
からのデコード信号に対応したサブデコードドライバＳ
ＤＲｉにおいてのみＮチャネルＭＯＳトランジスタＮＴ
７１，ＮＴ７２がともにオンになり、ノードＮ７１の電
圧がＬレベルとなる。これに応答してサブデコード信号
／ＳＤはＨレベルからＬレベルとなり、サブデコード信
号ＳＤはＬレベルからＨレベルとなる。このように、ド
ライバＤＶ８１，ＤＶ９１，ＤＶ１０１によりロウデコ
ーダＲＤからのデコード信号に対応したサブデコード信
号／ＳＤがＨレベルからＬレベルに、サブデコード信号
ＳＤがＬレベルからＨレベルとなる。
【００８３】（２）パワーダウンモードのとき （ａ）セルフリフレッシュを行っていないとき 信号ＳＲ１はＬレベル、ＳＲ２はＨレベルとなる。した
がって、ＰチャネルＭＯＳトランジスタＰＴ１４２、Ｐ
Ｔ１４４、ＮチャネルＭＯＳトランジスタＮＴ１４１、
ＮＴ１４３はオンになり、ＰチャネルＭＯＳトランジス
タＰＴ１４１、ＰＴ１４３、ＮチャネルＭＯＳトランジ
スタＮＴ１４２はオフになる。一方、セルフリフレッシ
ュセット信号ＳＲはＬレベルであるため、ＰチャネルＭ
ＯＳトランジスタＰＴ１１１，ＰＴ１２１およびＮチャ
ネルＭＯＳトランジスタＮＴ１１１，ＮＴ１２１はオフ
になる。
がって、ＰチャネルＭＯＳトランジスタＰＴ１４２、Ｐ
Ｔ１４４、ＮチャネルＭＯＳトランジスタＮＴ１４１、
ＮＴ１４３はオンになり、ＰチャネルＭＯＳトランジス
タＰＴ１４１、ＰＴ１４３、ＮチャネルＭＯＳトランジ
スタＮＴ１４２はオフになる。一方、セルフリフレッシ
ュセット信号ＳＲはＬレベルであるため、ＰチャネルＭ
ＯＳトランジスタＰＴ１１１，ＰＴ１２１およびＮチャ
ネルＭＯＳトランジスタＮＴ１１１，ＮＴ１２１はオフ
になる。
【００８４】予め、所定期間プリチャージ信号をＬレベ
ルとすることによりノードＮ７１をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりドライバＤ
Ｖ８１の出力はＬレベル、ドライバＤＶ９１の出力はＨ
レベル、ドライバＤＶ１０１の出力はＬレベルとなり、
これらの出力はセルフリフレッシュを行っていないとき
は固定される。
ルとすることによりノードＮ７１をＨレベル（Ｖｐｐレ
ベル）にプリチャージしておく。これによりドライバＤ
Ｖ８１の出力はＬレベル、ドライバＤＶ９１の出力はＨ
レベル、ドライバＤＶ１０１の出力はＬレベルとなり、
これらの出力はセルフリフレッシュを行っていないとき
は固定される。
【００８５】ここで、ドライバＤＶ８１についてみる
と、ＰチャネルＭＯＳトランジスタＰＴ１４４がオフで
あるため、ＰチャネルＭＯＳトランジスタＰＴ８１に流
れるリーク電流が低減される。同様に、ドライバＤＶ５
２については、ＮチャネルＭＯＳトランジスタＮＴ３２
がオフであるため、ＮチャネルＭＯＳトランジスタＮＴ
５２に流れるリーク電流が低減される。
と、ＰチャネルＭＯＳトランジスタＰＴ１４４がオフで
あるため、ＰチャネルＭＯＳトランジスタＰＴ８１に流
れるリーク電流が低減される。同様に、ドライバＤＶ５
２については、ＮチャネルＭＯＳトランジスタＮＴ３２
がオフであるため、ＮチャネルＭＯＳトランジスタＮＴ
５２に流れるリーク電流が低減される。
【００８６】（ｂ）セルフリフレッシュを行っていると
き 信号ＳＲ１、ＳＲ２ともにＨレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ１４１−ＰＴ１
４４、ＮチャネルＭＯＳトランジスタＮＴ１４１−ＮＴ
１４３は全てオフになり、ドライバＤＶ８１，ＤＶ９
１，ＤＶ１０１へは電圧が供給されなくなる。すなわ
ち、ドライバＤＶ８１，ＤＶ９１，ＤＶ１０１での電流
の消費がなくなる。一方、セルフリフレッシュセット信
号ＳＲはＨレベルであるため、ＰチャネルＭＯＳトラン
ジスタＰＴ１１１，ＰＴ１２１およびＮチャネルＭＯＳ
トランジスタＮＴ１１１，ＮＴ１２１はオンになる。
き 信号ＳＲ１、ＳＲ２ともにＨレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ１４１−ＰＴ１
４４、ＮチャネルＭＯＳトランジスタＮＴ１４１−ＮＴ
１４３は全てオフになり、ドライバＤＶ８１，ＤＶ９
１，ＤＶ１０１へは電圧が供給されなくなる。すなわ
ち、ドライバＤＶ８１，ＤＶ９１，ＤＶ１０１での電流
の消費がなくなる。一方、セルフリフレッシュセット信
号ＳＲはＨレベルであるため、ＰチャネルＭＯＳトラン
ジスタＰＴ１１１，ＰＴ１２１およびＮチャネルＭＯＳ
トランジスタＮＴ１１１，ＮＴ１２１はオンになる。
【００８７】予め、所定期間プリチャージ信号をＬレベ
ルとすることによりノードＮ７１をＨレベルにプリチャ
ージしておく。トランスファゲートＴＧ１１１を介して
ノードＮ９１もＨレベルとなる。また、ノードＮ７１の
電圧がドライバＤＶ１３１によって反転され、さらにト
ランスファゲートＴＧ１２１を介して伝わり、ノードＮ
１０１はＬレベルとなる。
ルとすることによりノードＮ７１をＨレベルにプリチャ
ージしておく。トランスファゲートＴＧ１１１を介して
ノードＮ９１もＨレベルとなる。また、ノードＮ７１の
電圧がドライバＤＶ１３１によって反転され、さらにト
ランスファゲートＴＧ１２１を介して伝わり、ノードＮ
１０１はＬレベルとなる。
【００８８】続いて、図９に示されたサブデコードドラ
イバＳＤＲｉ（ｉ＝１−ｎ）のうち、ロウデコーダＲＤ
からのデコード信号に対応したサブデコードドライバＳ
ＤＲｉにおいてのみＮチャネルＭＯＳトランジスタＮＴ
７１，ＮＴ７２がともにオンになり、ノードＮ７１がＨ
レベルからＬレベルとなる。さらにトランスファゲート
ＴＧ１１１を介してノードＮ９１はＨレベルからＬレベ
ルとなる。また、ドライバＤＶ１３１、トランスファゲ
ートＴＧ１２１を介してノードＮ１０１はＬレベルから
Ｈレベルとなる。このように、トランスファゲートＴＧ
１１１によりロウデコーダＲＤからのデコード信号に対
応したサブデコーダＳＤＲｉからのサブデコード信号／
ＳＤはＨレベルからＬレベルとなり、また、ドライバＤ
Ｖ１３１およびトランスファゲートＴＧ１２１によりサ
ブデコード信号ＳＤはＬレベルからＨレベルとなる。
イバＳＤＲｉ（ｉ＝１−ｎ）のうち、ロウデコーダＲＤ
からのデコード信号に対応したサブデコードドライバＳ
ＤＲｉにおいてのみＮチャネルＭＯＳトランジスタＮＴ
７１，ＮＴ７２がともにオンになり、ノードＮ７１がＨ
レベルからＬレベルとなる。さらにトランスファゲート
ＴＧ１１１を介してノードＮ９１はＨレベルからＬレベ
ルとなる。また、ドライバＤＶ１３１、トランスファゲ
ートＴＧ１２１を介してノードＮ１０１はＬレベルから
Ｈレベルとなる。このように、トランスファゲートＴＧ
１１１によりロウデコーダＲＤからのデコード信号に対
応したサブデコーダＳＤＲｉからのサブデコード信号／
ＳＤはＨレベルからＬレベルとなり、また、ドライバＤ
Ｖ１３１およびトランスファゲートＴＧ１２１によりサ
ブデコード信号ＳＤはＬレベルからＨレベルとなる。
【００８９】以上のように、このサブデコード回路ＳＤ
Ｒｉでは、通常モードとパワーダウンモードで共通の駆
動信号発生回路ＤＳＧ７１を設けたため、別個に設けた
場合に比べて回路規模を削減することができる。
Ｒｉでは、通常モードとパワーダウンモードで共通の駆
動信号発生回路ＤＳＧ７１を設けたため、別個に設けた
場合に比べて回路規模を削減することができる。
【００９０】また、通常モードではドライバＤＶ８１，
ＤＶ９１，ＤＶ１０１によってサブデコード信号ＳＤ，
／ＳＤを駆動するが、パワーダウンモード中のリフレッ
シュ時には、ドライバＤＶ８１，ＤＶ９１，ＤＶ１０１
は昇圧線Ｖｐｐおよび接地線Ｖｓと切り離された状態に
なり、トランスゲートＴＧ１１１によりサブデコード信
号／ＳＤが、ドライバＤＶ１３１およびトランスファゲ
ートＴＧ１２１によりサブデコード信号ＳＤが駆動され
る。これにより、ドライバＤＶ８１，ＤＶ９１，ＤＶ１
０１での消費電流がなくなるため、パワーダウンモード
時の消費電流が低減される。
ＤＶ９１，ＤＶ１０１によってサブデコード信号ＳＤ，
／ＳＤを駆動するが、パワーダウンモード中のリフレッ
シュ時には、ドライバＤＶ８１，ＤＶ９１，ＤＶ１０１
は昇圧線Ｖｐｐおよび接地線Ｖｓと切り離された状態に
なり、トランスゲートＴＧ１１１によりサブデコード信
号／ＳＤが、ドライバＤＶ１３１およびトランスファゲ
ートＴＧ１２１によりサブデコード信号ＳＤが駆動され
る。これにより、ドライバＤＶ８１，ＤＶ９１，ＤＶ１
０１での消費電流がなくなるため、パワーダウンモード
時の消費電流が低減される。
【００９１】また、ＰチャネルＭＯＳトランジスタＰＴ
１１１，ＰＴ１２１、ＮチャネルＭＯＳトランジスタＮ
Ｔ１１１，ＮＴ１２１は高いしきい値を有するため、動
作中のリーク電流は少ない。
１１１，ＰＴ１２１、ＮチャネルＭＯＳトランジスタＮ
Ｔ１１１，ＮＴ１２１は高いしきい値を有するため、動
作中のリーク電流は少ない。
【００９２】また、電流駆動能力が小さく、ＳＤ信号活
性化の遅延時間を大きくし、活性化のトランジスタを小
さくすることで、ノイズを削減、センス時のマージンを
大きくすることができる。
性化の遅延時間を大きくし、活性化のトランジスタを小
さくすることで、ノイズを削減、センス時のマージンを
大きくすることができる。
【００９３】図１４は、デコード信号の制御を行うドラ
イバの構成を示すブロック図である。
イバの構成を示すブロック図である。
【００９４】このドライバは、通常のアドレス制御系で
あるロウプリデコーダ１０からのプリデコード信号に応
答してデコード信号線をドライブする系６００と、プリ
デコーダＰＤからのプリデコード信号に応答してデコー
ド信号線をドライブする系７００と、ラッチ回路７５０
とを備える。
あるロウプリデコーダ１０からのプリデコード信号に応
答してデコード信号線をドライブする系６００と、プリ
デコーダＰＤからのプリデコード信号に応答してデコー
ド信号線をドライブする系７００と、ラッチ回路７５０
とを備える。
【００９５】ロウプリデコーダ１０からの信号に対応し
てデコード信号線をドライブする系６００は、インバー
タＩＶ６００，ＩＶ６０１と、ＮＡＮＤ回路ＮＤ６０
０，ＮＤ６０１と、ＰチャネルＭＯＳトランジスタＰＴ
６００と、ＮチャネルＭＯＳトランジスタＮＴ６００と
を含む。インバータＩＶ６００は、ロウプリデコーダ１
０からのプリデコード信号を反転する。ＮＡＮＤ回路Ｎ
Ｄ６００は、インバータＩＶ６００の出力とイネーブル
信号ＥＮとのＮＡＮＤを出力する。ＮＡＮＤ回路ＮＤ６
０１は、ロウプリデコーダ１０からのプリデコード信号
とイネーブル信号ＥＮとのＮＡＮＤを出力する。インバ
ータＩＶ６０１は、ＮＡＮＤ回路ＮＤ６０１からの出力
を反転する。ＰチャネルＭＯＳトランジスタＰＴ６００
およびＮチャネルＭＯＳトランジスタＮＴ６００は、サ
ブ昇圧線Ｖｐ２０とサブ接地線Ｖｓ２０との間に直列に
接続される。ＰチャネルＭＯＳトランジスタＰＴ６００
は、ＮＡＮＤ回路ＮＤ６００からの出力をゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ６００は、イン
バータＩＶ６０１からの出力をゲートに受ける。Ｐチャ
ネルＭＯＳトランジスタＰＴ６００とＮチャネルＭＯＳ
トランジスタＮＴ６００の相互接続ノードの電圧がデコ
ード信号として出力される。
てデコード信号線をドライブする系６００は、インバー
タＩＶ６００，ＩＶ６０１と、ＮＡＮＤ回路ＮＤ６０
０，ＮＤ６０１と、ＰチャネルＭＯＳトランジスタＰＴ
６００と、ＮチャネルＭＯＳトランジスタＮＴ６００と
を含む。インバータＩＶ６００は、ロウプリデコーダ１
０からのプリデコード信号を反転する。ＮＡＮＤ回路Ｎ
Ｄ６００は、インバータＩＶ６００の出力とイネーブル
信号ＥＮとのＮＡＮＤを出力する。ＮＡＮＤ回路ＮＤ６
０１は、ロウプリデコーダ１０からのプリデコード信号
とイネーブル信号ＥＮとのＮＡＮＤを出力する。インバ
ータＩＶ６０１は、ＮＡＮＤ回路ＮＤ６０１からの出力
を反転する。ＰチャネルＭＯＳトランジスタＰＴ６００
およびＮチャネルＭＯＳトランジスタＮＴ６００は、サ
ブ昇圧線Ｖｐ２０とサブ接地線Ｖｓ２０との間に直列に
接続される。ＰチャネルＭＯＳトランジスタＰＴ６００
は、ＮＡＮＤ回路ＮＤ６００からの出力をゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ６００は、イン
バータＩＶ６０１からの出力をゲートに受ける。Ｐチャ
ネルＭＯＳトランジスタＰＴ６００とＮチャネルＭＯＳ
トランジスタＮＴ６００の相互接続ノードの電圧がデコ
ード信号として出力される。
【００９６】プリデコーダＰＤからのプリデコード信号
に応答してデコード信号線をドライブする系７００は、
インバータＩＶ７００，ＩＶ７０１と、ＮＡＮＤ回路Ｎ
Ｄ７００，ＮＤ７０１と、ＰチャネルＭＯＳトランジス
タＰＴ７００と、ＮチャネルＭＯＳトランジスタＮＴ７
００とを含む。インバータＩＶ７００は、プリデコーダ
ＰＤからのプリデコード信号を反転する。ＮＡＮＤ回路
ＮＤ７００は、インバータＩＶ７００の出力とセルフリ
フレッシュイネーブル信号ＳＲＥＮとのＮＡＮＤを出力
する。ＮＡＮＤ回路ＮＤ７０１は、プリデコーダＰＤか
らのプリデコード信号とセルフリフレッシュイネーブル
信号ＳＲＥＮとのＮＡＮＤを出力する。インバータＩＶ
７０１は、ＮＡＮＤ回路ＮＤ７０１からの出力を反転す
る。ＰチャネルＭＯＳトランジスタＰＴ７００およびＮ
チャネルＭＯＳトランジスタＮＴ７００は、電源ノード
と接地ノードとの間に直列に接続される。ＰチャネルＭ
ＯＳトランジスタＰＴ７００は、ＮＡＮＤ回路ＮＤ７０
０からの出力をゲートに受ける。ＮチャネルＭＯＳトラ
ンジスタＮＴ７００は、インバータＩＶ７０１からの出
力をゲートに受ける。ＰチャネルＭＯＳトランジスタＰ
Ｔ７００とＮチャネルＭＯＳトランジスタＮＴ７００の
相互接続ノードの電圧がデコード信号として出力され
る。
に応答してデコード信号線をドライブする系７００は、
インバータＩＶ７００，ＩＶ７０１と、ＮＡＮＤ回路Ｎ
Ｄ７００，ＮＤ７０１と、ＰチャネルＭＯＳトランジス
タＰＴ７００と、ＮチャネルＭＯＳトランジスタＮＴ７
００とを含む。インバータＩＶ７００は、プリデコーダ
ＰＤからのプリデコード信号を反転する。ＮＡＮＤ回路
ＮＤ７００は、インバータＩＶ７００の出力とセルフリ
フレッシュイネーブル信号ＳＲＥＮとのＮＡＮＤを出力
する。ＮＡＮＤ回路ＮＤ７０１は、プリデコーダＰＤか
らのプリデコード信号とセルフリフレッシュイネーブル
信号ＳＲＥＮとのＮＡＮＤを出力する。インバータＩＶ
７０１は、ＮＡＮＤ回路ＮＤ７０１からの出力を反転す
る。ＰチャネルＭＯＳトランジスタＰＴ７００およびＮ
チャネルＭＯＳトランジスタＮＴ７００は、電源ノード
と接地ノードとの間に直列に接続される。ＰチャネルＭ
ＯＳトランジスタＰＴ７００は、ＮＡＮＤ回路ＮＤ７０
０からの出力をゲートに受ける。ＮチャネルＭＯＳトラ
ンジスタＮＴ７００は、インバータＩＶ７０１からの出
力をゲートに受ける。ＰチャネルＭＯＳトランジスタＰ
Ｔ７００とＮチャネルＭＯＳトランジスタＮＴ７００の
相互接続ノードの電圧がデコード信号として出力され
る。
【００９７】ラッチ回路７５０は、インバータＩＶ７５
１，ＩＶ７５２を含み、デコード信号線の電圧をラッチ
する。
１，ＩＶ７５２を含み、デコード信号線の電圧をラッチ
する。
【００９８】ロウプリデコーダ１０からの信号に対応し
てデコード信号線をドライブする系６００に含まれるイ
ンバータＩＶ６００，ＩＶ６０１、ＮＡＮＤ回路ＮＤ６
００，ＮＤ６０１は、プリデコーダＰＤからのプリデコ
ード信号に応答してデコード信号線をドライブする系７
００に含まれるインバータＩＶ７００，ＩＶ７０１、Ｎ
ＡＮＤ回路ＮＤ７００，ＮＤ７０１を構成するトランジ
スタよりも低いしきい値を有するトランジスタで構成さ
れる。さらに、インバータＩＶ６００，ＩＶ６０１、Ｎ
ＡＮＤ回路ＮＤ６００，ＮＤ６０１は、図８に示される
のと同様の原理による階層電源構成をとっている。
てデコード信号線をドライブする系６００に含まれるイ
ンバータＩＶ６００，ＩＶ６０１、ＮＡＮＤ回路ＮＤ６
００，ＮＤ６０１は、プリデコーダＰＤからのプリデコ
ード信号に応答してデコード信号線をドライブする系７
００に含まれるインバータＩＶ７００，ＩＶ７０１、Ｎ
ＡＮＤ回路ＮＤ７００，ＮＤ７０１を構成するトランジ
スタよりも低いしきい値を有するトランジスタで構成さ
れる。さらに、インバータＩＶ６００，ＩＶ６０１、Ｎ
ＡＮＤ回路ＮＤ６００，ＮＤ６０１は、図８に示される
のと同様の原理による階層電源構成をとっている。
【００９９】これら２つの系６００、７００は互いにト
ライステート制御であり、いずれかの系が動作すること
でデコード信号をドライブする。すなわち、通常モード
ではロウプリデコーダ１０からの信号に対応してデコー
ド信号線をドライブする系６００により、パワーダウン
モードであってセルフリフレッシュが行われている期間
はプリデコーダＰＤからのプリデコード信号に応答して
デコード信号線をドライブする系７００によってデコー
ド信号をドライブする。この系の通常系との相違は、高
いしきい値のトランジスタで構成され、リーク電流が小
さいことと、サイズが小さく、駆動能力が小さいことに
より、ノイズ発生が小さいことである。
ライステート制御であり、いずれかの系が動作すること
でデコード信号をドライブする。すなわち、通常モード
ではロウプリデコーダ１０からの信号に対応してデコー
ド信号線をドライブする系６００により、パワーダウン
モードであってセルフリフレッシュが行われている期間
はプリデコーダＰＤからのプリデコード信号に応答して
デコード信号線をドライブする系７００によってデコー
ド信号をドライブする。この系の通常系との相違は、高
いしきい値のトランジスタで構成され、リーク電流が小
さいことと、サイズが小さく、駆動能力が小さいことに
より、ノイズ発生が小さいことである。
【０１００】イコライズ信号やセンスアンプ活性化信号
も同様である。バンク信号も同様である。
も同様である。バンク信号も同様である。
【０１０１】対応するバンク信号線は、アドレスカウン
タの出力を受けて変化する。中央処理回路部より送られ
るイコライズ信号やワード線活性化信号、センス活性化
信号は、対応するバンク信号の活性化されているバンク
のみ取り込まれる。
タの出力を受けて変化する。中央処理回路部より送られ
るイコライズ信号やワード線活性化信号、センス活性化
信号は、対応するバンク信号の活性化されているバンク
のみ取り込まれる。
【０１０２】なお、セルフリフレッシュアドレス信号
は、ロウデコーダ１０を駆動するためのプリデコード信
号線を強制的に駆動する。このため、プリデコード信号
線は、その駆動をトライステート動作され、通常動作の
活性時、非活性時の信号線ドライブ時以外は、プルアッ
プ側もプルダウン側のトランジスタもオフしている。ま
た、その電位は弱いラッチにて保持される。
は、ロウデコーダ１０を駆動するためのプリデコード信
号線を強制的に駆動する。このため、プリデコード信号
線は、その駆動をトライステート動作され、通常動作の
活性時、非活性時の信号線ドライブ時以外は、プルアッ
プ側もプルダウン側のトランジスタもオフしている。ま
た、その電位は弱いラッチにて保持される。
【０１０３】図１５は、イコライズ信号のドライバの構
成を示すブロック図である。図１５を参照して、イコラ
イズ信号のドライバは、ドライバ回路部ＤＶ８０１とラ
ッチ回路部ＬＴとを含む。ドライバ回路部ＤＶ８０１
は、インバータＩＶ８０１，ＩＶ８０２と、ＮＡＮＤ回
路ＮＤ８０１−ＮＤ８０５と、ＰチャネルＭＯＳトラン
ジスタＰＴ８０１と、ＮチャネルＭＯＳトランジスタＮ
Ｔ８０１とを含む。インバータＩＶ８０１は、イコライ
ズ信号ＥＳを反転する。ＮＡＮＤ回路ＮＤ８０１は、イ
ンバータＩＶ８０１の出力とイネーブル信号ＥＮとのＮ
ＡＮＤを出力する。ＮＡＮＤ回路ＮＤ８０２は、イネー
ブル信号ＥＮとイコライズ信号ＥＳとのＮＡＮＤを出力
する。インバータＩＶ８０２は、ＮＡＮＤ回路ＮＤ８０
２の出力を反転する。ＰチャネルＭＯＳトランジスタＰ
Ｔ８０１およびＮチャネルＭＯＳトランジスタＮＴ８０
１は、サブ昇圧線Ｖｐ３０とサブ接地線Ｖｓ３０との間
に直列に接続される。
成を示すブロック図である。図１５を参照して、イコラ
イズ信号のドライバは、ドライバ回路部ＤＶ８０１とラ
ッチ回路部ＬＴとを含む。ドライバ回路部ＤＶ８０１
は、インバータＩＶ８０１，ＩＶ８０２と、ＮＡＮＤ回
路ＮＤ８０１−ＮＤ８０５と、ＰチャネルＭＯＳトラン
ジスタＰＴ８０１と、ＮチャネルＭＯＳトランジスタＮ
Ｔ８０１とを含む。インバータＩＶ８０１は、イコライ
ズ信号ＥＳを反転する。ＮＡＮＤ回路ＮＤ８０１は、イ
ンバータＩＶ８０１の出力とイネーブル信号ＥＮとのＮ
ＡＮＤを出力する。ＮＡＮＤ回路ＮＤ８０２は、イネー
ブル信号ＥＮとイコライズ信号ＥＳとのＮＡＮＤを出力
する。インバータＩＶ８０２は、ＮＡＮＤ回路ＮＤ８０
２の出力を反転する。ＰチャネルＭＯＳトランジスタＰ
Ｔ８０１およびＮチャネルＭＯＳトランジスタＮＴ８０
１は、サブ昇圧線Ｖｐ３０とサブ接地線Ｖｓ３０との間
に直列に接続される。
【０１０４】ラッチ回路部ＬＴは、ＮＡＮＤ回路ＮＤ８
０３−ＮＤ８０５を含む。ＮＡＮＤ回路ＮＤ８０３は、
プリチャージ信号ＰＲとセルフリフレッシュ時のイコラ
イズ信号ＥＳＲとのＮＡＮＤを出力する。ＮＡＮＤ回路
ＮＤ８０４は、ＮＡＮＤ回路ＮＤ８０３の出力とイコラ
イズ線ＥＱの電圧とのＮＡＮＤを出力する。ＮＡＮＤ回
路ＮＤ８０５は、ＮＡＮＤ回路ＮＤ８０４の出力とセル
フリフレッシュ時のイコライズ信号の反転信号／ＥＳＲ
とのＮＡＮＤを出力する。ＮＡＮＤ回路ＮＤ８０５の出
力ノードは、イコライズ線ＥＱおよびＮＡＮＤ回路ＮＤ
８０４の入力に接続される。イコライズ線ＥＱは、メモ
リセルアレイＭＡ内の複数のビット線対ＢＬ，／ＢＬ間
に設けられた複数のトランジスタＮＥＱのゲートに共通
に接続される。
０３−ＮＤ８０５を含む。ＮＡＮＤ回路ＮＤ８０３は、
プリチャージ信号ＰＲとセルフリフレッシュ時のイコラ
イズ信号ＥＳＲとのＮＡＮＤを出力する。ＮＡＮＤ回路
ＮＤ８０４は、ＮＡＮＤ回路ＮＤ８０３の出力とイコラ
イズ線ＥＱの電圧とのＮＡＮＤを出力する。ＮＡＮＤ回
路ＮＤ８０５は、ＮＡＮＤ回路ＮＤ８０４の出力とセル
フリフレッシュ時のイコライズ信号の反転信号／ＥＳＲ
とのＮＡＮＤを出力する。ＮＡＮＤ回路ＮＤ８０５の出
力ノードは、イコライズ線ＥＱおよびＮＡＮＤ回路ＮＤ
８０４の入力に接続される。イコライズ線ＥＱは、メモ
リセルアレイＭＡ内の複数のビット線対ＢＬ，／ＢＬ間
に設けられた複数のトランジスタＮＥＱのゲートに共通
に接続される。
【０１０５】通常モードのときは、サブ昇圧線Ｖｐ３０
とメイン昇圧線Ｖｐｐとが、サブ接地線Ｖｓ３０と接地
線Ｖｓｓとがそれぞれ接続され、ドライバ回路部ＤＶ８
０１によりイコライズ線ＥＱがトライステート制御され
る。パワーダウンモードのときは、サブ昇圧線Ｖｐ３０
とメイン昇圧線Ｖｐ、およびサブ接地線Ｖｓ３０と接地
線Ｖｓｓとがそれぞれ切り離され、図８に示された階層
電源構成と同様にリーク電流が低減される。また、ラッ
チ部ＬＴはイコライズ線ＥＱの電位を保持している。そ
こで、セルフリフレッシュ時には、このラッチ部ＬＴの
駆動を制御することでイコライズ線ＥＱのＨ、Ｌレベル
の制御を行う。
とメイン昇圧線Ｖｐｐとが、サブ接地線Ｖｓ３０と接地
線Ｖｓｓとがそれぞれ接続され、ドライバ回路部ＤＶ８
０１によりイコライズ線ＥＱがトライステート制御され
る。パワーダウンモードのときは、サブ昇圧線Ｖｐ３０
とメイン昇圧線Ｖｐ、およびサブ接地線Ｖｓ３０と接地
線Ｖｓｓとがそれぞれ切り離され、図８に示された階層
電源構成と同様にリーク電流が低減される。また、ラッ
チ部ＬＴはイコライズ線ＥＱの電位を保持している。そ
こで、セルフリフレッシュ時には、このラッチ部ＬＴの
駆動を制御することでイコライズ線ＥＱのＨ、Ｌレベル
の制御を行う。
【０１０６】ワード線活性化信号や、センス活性化信号
も同様の回路である。 ［実施の形態４］実施の形態１による半導体記憶装置で
は、パワーダウンモードでロジック部１００への電源の
供給がストップする。したがって、ロジック部１００内
に必要なデータが保持されている場合に、このデータが
消失してしまう恐れがある。この実施の形態４による半
導体記憶装置は、以上の問題を解決することを目的とす
るものである。
も同様の回路である。 ［実施の形態４］実施の形態１による半導体記憶装置で
は、パワーダウンモードでロジック部１００への電源の
供給がストップする。したがって、ロジック部１００内
に必要なデータが保持されている場合に、このデータが
消失してしまう恐れがある。この実施の形態４による半
導体記憶装置は、以上の問題を解決することを目的とす
るものである。
【０１０７】図１６は、この発明の実施の形態４による
半導体記憶装置の全体構成を示すブロック図である。図
１６を参照して、この半導体記憶装置は、図１に示され
たロジック部１００に代えてロジック部５０を設ける。
ロジック部５０は、シリアルレジスタＳＩＲを含む。デ
ータ変換部２２からシリアルレジスタＳＩＲへのシリア
ルデータの入力は入力線ＳＩＮを通じて行われ、シリア
ルレジスタＳＩＲからデータ変換部２２へのシリアルデ
ータの出力は出力線ＳＯＵＴを通じて行われる。データ
変換部２２では、シリアルデータからパラレルデータへ
の変換（シリパラ変換）、パラレルデータからシリアル
データへの変換（パラシリ変換）が行われる。
半導体記憶装置の全体構成を示すブロック図である。図
１６を参照して、この半導体記憶装置は、図１に示され
たロジック部１００に代えてロジック部５０を設ける。
ロジック部５０は、シリアルレジスタＳＩＲを含む。デ
ータ変換部２２からシリアルレジスタＳＩＲへのシリア
ルデータの入力は入力線ＳＩＮを通じて行われ、シリア
ルレジスタＳＩＲからデータ変換部２２へのシリアルデ
ータの出力は出力線ＳＯＵＴを通じて行われる。データ
変換部２２では、シリアルデータからパラレルデータへ
の変換（シリパラ変換）、パラレルデータからシリアル
データへの変換（パラシリ変換）が行われる。
【０１０８】図１７は、図１６に示されたロジック部５
０の構成を示すブロック図である。図１７を参照して、
ロジック部５０は、複数の論理回路ブロックＬＢＫと、
複数のフリップフロップ回路Ｆ／Ｆとを含む。論理回路
ブロックＬＢＫと論理回路ブロックＬＢＫとの間にフリ
ップフロップ回路Ｆ／Ｆが設けられる。通常のロジック
設計では、クロックに同期させて回路が動作するため、
各論理回路ブロックＬＢＫの結果をクロック毎に対応す
るフリップフロップ回路Ｆ／Ｆにラッチする。その結果
は、次段の論理回路ブロックＬＢＫに次のクロックサイ
クルで伝達される。
０の構成を示すブロック図である。図１７を参照して、
ロジック部５０は、複数の論理回路ブロックＬＢＫと、
複数のフリップフロップ回路Ｆ／Ｆとを含む。論理回路
ブロックＬＢＫと論理回路ブロックＬＢＫとの間にフリ
ップフロップ回路Ｆ／Ｆが設けられる。通常のロジック
設計では、クロックに同期させて回路が動作するため、
各論理回路ブロックＬＢＫの結果をクロック毎に対応す
るフリップフロップ回路Ｆ／Ｆにラッチする。その結果
は、次段の論理回路ブロックＬＢＫに次のクロックサイ
クルで伝達される。
【０１０９】図１８は、図１７に示されたフリップフロ
ップ回路Ｆ／Ｆの構成を示すブロック図である。図１８
を参照して、フリップフロップ回路Ｆ／Ｆは、クロック
ドインバータＣＩＶＡ−ＣＩＶＣと、インバータＩＶＡ
−ＩＶＣと、トランスファゲートＴＧＡとを含む。クロ
ックドインバータＣＩＶＡ，ＣＩＶＣは、図１９に示さ
れるように、ＰチャネルＭＯＳトランジスタＰＴａ，Ｐ
Ｔｂと、ＮチャネルＭＯＳトランジスタＮＴａ，ＮＴｂ
とで構成される。ＰチャネルＭＯＳトランジスタＰＴｂ
およびＮチャネルＭＯＳトランジスタＮＴｂはインバー
タを構成する。ＰチャネルＭＯＳトランジスタＰＴａは
電源ノードＶｃｃとＰチャネルＭＯＳトランジスタＰＴ
ｂとの間に接続され、信号ＣＫをゲートに受ける。Ｎチ
ャネルＭＯＳトランジスタＮＴａは、ＮチャネルＭＯＳ
トランジスタＮＴｂと接地ノードＶｓｓとの間に接続さ
れ、信号ＣＫと相補的な信号ＣＫＢをゲートに受ける。
クロックドインバータＣＩＶＢは、図１９に示されるク
ロックドインバータにおいて、ＰチャネルＭＯＳトラン
ジスタＰＴａのゲートに供給される信号を信号ＣＫＢ
に、ＮチャネルＭＯＳトランジスタＮＴａのゲートに供
給される信号を信号ＣＫに代えた以外は図１９に示され
るクロックドインバータと同じである。インバータＩＶ
ＡはクロックドインバータＣＩＶＡの出力を反転する。
さらに、インバータＩＶＡとクロックドインバータＣＩ
ＶＢとでラッチ回路を構成する。トランスファゲートＴ
ＧＡは、図２０に示されるように、信号ＣＫＢをゲート
に受けるＰチャネルＭＯＳトランジスタＰＴｃと、信号
ＣＫをゲートに受けるＮチャネルＭＯＳトランジスタＮ
Ｔｃとで構成される。インバータＩＶＢは、クロックド
インバータＣＩＶＣの出力を反転する。インバータＩＶ
ＢとクロックドインバータＣＩＶＣとでラッチ回路を構
成する。インバータＩＶＣは、インバータＩＶＢからの
出力を反転して出力信号Ｑとして出力する。
ップ回路Ｆ／Ｆの構成を示すブロック図である。図１８
を参照して、フリップフロップ回路Ｆ／Ｆは、クロック
ドインバータＣＩＶＡ−ＣＩＶＣと、インバータＩＶＡ
−ＩＶＣと、トランスファゲートＴＧＡとを含む。クロ
ックドインバータＣＩＶＡ，ＣＩＶＣは、図１９に示さ
れるように、ＰチャネルＭＯＳトランジスタＰＴａ，Ｐ
Ｔｂと、ＮチャネルＭＯＳトランジスタＮＴａ，ＮＴｂ
とで構成される。ＰチャネルＭＯＳトランジスタＰＴｂ
およびＮチャネルＭＯＳトランジスタＮＴｂはインバー
タを構成する。ＰチャネルＭＯＳトランジスタＰＴａは
電源ノードＶｃｃとＰチャネルＭＯＳトランジスタＰＴ
ｂとの間に接続され、信号ＣＫをゲートに受ける。Ｎチ
ャネルＭＯＳトランジスタＮＴａは、ＮチャネルＭＯＳ
トランジスタＮＴｂと接地ノードＶｓｓとの間に接続さ
れ、信号ＣＫと相補的な信号ＣＫＢをゲートに受ける。
クロックドインバータＣＩＶＢは、図１９に示されるク
ロックドインバータにおいて、ＰチャネルＭＯＳトラン
ジスタＰＴａのゲートに供給される信号を信号ＣＫＢ
に、ＮチャネルＭＯＳトランジスタＮＴａのゲートに供
給される信号を信号ＣＫに代えた以外は図１９に示され
るクロックドインバータと同じである。インバータＩＶ
ＡはクロックドインバータＣＩＶＡの出力を反転する。
さらに、インバータＩＶＡとクロックドインバータＣＩ
ＶＢとでラッチ回路を構成する。トランスファゲートＴ
ＧＡは、図２０に示されるように、信号ＣＫＢをゲート
に受けるＰチャネルＭＯＳトランジスタＰＴｃと、信号
ＣＫをゲートに受けるＮチャネルＭＯＳトランジスタＮ
Ｔｃとで構成される。インバータＩＶＢは、クロックド
インバータＣＩＶＣの出力を反転する。インバータＩＶ
ＢとクロックドインバータＣＩＶＣとでラッチ回路を構
成する。インバータＩＶＣは、インバータＩＶＢからの
出力を反転して出力信号Ｑとして出力する。
【０１１０】図２１は、図１６に示されたシリアルレジ
スタＳＩＲの構成を示すブロック図である。図２１を参
照して、シリアルレジスタＳＩＲは、図１７に示された
フリップフロップ回路Ｆ／Ｆのうち、パワーダウンモー
ド時に情報の保管が必要なフリップフロップ回路Ｆ／Ｆ
がラッチ回路７０を介してシリアルに接続されている。
ラッチ回路７０は、ＰチャネルＭＯＳトランジスタＰＴ
１およびＮチャネルＭＯＳトランジスタＮＴ１で構成さ
れるトランスファゲートと、インバータＩＶ１およびク
ロックドインバータＣＩＶ１で構成されるラッチ回路
と、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャ
ネルＭＯＳトランジスタＮＴ２で構成されるトランスフ
ァゲートとを含む。ＰチャネルＭＯＳトランジスタＰＴ
１およびＮチャネルＭＯＳトランジスタＮＴ２は、信号
ＴＧ２Ｂに応答してオン／オフする。ＰチャネルＭＯＳ
トランジスタＰＴ２およびＮチャネルＭＯＳトランジス
タＮＴ１は、信号ＴＧ２に応答してオン／オフする。ク
ロックドインバータＣＩＶ１は、クロックドインバータ
ＣＩＶＣと同様の構成を有する。
スタＳＩＲの構成を示すブロック図である。図２１を参
照して、シリアルレジスタＳＩＲは、図１７に示された
フリップフロップ回路Ｆ／Ｆのうち、パワーダウンモー
ド時に情報の保管が必要なフリップフロップ回路Ｆ／Ｆ
がラッチ回路７０を介してシリアルに接続されている。
ラッチ回路７０は、ＰチャネルＭＯＳトランジスタＰＴ
１およびＮチャネルＭＯＳトランジスタＮＴ１で構成さ
れるトランスファゲートと、インバータＩＶ１およびク
ロックドインバータＣＩＶ１で構成されるラッチ回路
と、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャ
ネルＭＯＳトランジスタＮＴ２で構成されるトランスフ
ァゲートとを含む。ＰチャネルＭＯＳトランジスタＰＴ
１およびＮチャネルＭＯＳトランジスタＮＴ２は、信号
ＴＧ２Ｂに応答してオン／オフする。ＰチャネルＭＯＳ
トランジスタＰＴ２およびＮチャネルＭＯＳトランジス
タＮＴ１は、信号ＴＧ２に応答してオン／オフする。ク
ロックドインバータＣＩＶ１は、クロックドインバータ
ＣＩＶＣと同様の構成を有する。
【０１１１】図２２に示されるように、クロックイネー
ブル信号ＣＫＥがＬレベルとなる前（パワーダウン状態
に設定される前）に、ラッチデータ認識信号ＣＫＥＦが
Ｌレベルとなり、シリアル転送が開始される。ラッチデ
ータ認識信号ＣＫＥＦを活性化するサイクルには、いず
れのアドレスをスタートアドレスとしてシリアルデータ
をＤＲＡＭ部に書込むかが伝達される。
ブル信号ＣＫＥがＬレベルとなる前（パワーダウン状態
に設定される前）に、ラッチデータ認識信号ＣＫＥＦが
Ｌレベルとなり、シリアル転送が開始される。ラッチデ
ータ認識信号ＣＫＥＦを活性化するサイクルには、いず
れのアドレスをスタートアドレスとしてシリアルデータ
をＤＲＡＭ部に書込むかが伝達される。
【０１１２】シリアルデータ転送時には、信号ＣＫがＬ
レベル、信号ＣＫＢがＨレベルとなり同期動作が中止さ
れる。また、フリップフロップ回路Ｆ／Ｆ間の論理回路
ブロックＬＢＫの動作が中止される。この状態で信号Ｔ
Ｇ２，ＴＧ２Ｂが交互に活性となり、インバータＩＶ１
およびクロックドインバータＣＩＶ１とで構成されるラ
ッチ回路にラッチされたデータがシリアルデータとして
順次ＤＲＡＭ側に転送され、メモリセルに保持される。
レベル、信号ＣＫＢがＨレベルとなり同期動作が中止さ
れる。また、フリップフロップ回路Ｆ／Ｆ間の論理回路
ブロックＬＢＫの動作が中止される。この状態で信号Ｔ
Ｇ２，ＴＧ２Ｂが交互に活性となり、インバータＩＶ１
およびクロックドインバータＣＩＶ１とで構成されるラ
ッチ回路にラッチされたデータがシリアルデータとして
順次ＤＲＡＭ側に転送され、メモリセルに保持される。
【０１１３】ロジック部５０のシリアルデータは、入力
線ＳＩＮを通じてＤＲＡＭ部２００に送信される。ＤＲ
ＡＭ部２００は、入力線ＳＩＮから入力されるシリアル
データを順次メモリアレイに格納する。
線ＳＩＮを通じてＤＲＡＭ部２００に送信される。ＤＲ
ＡＭ部２００は、入力線ＳＩＮから入力されるシリアル
データを順次メモリアレイに格納する。
【０１１４】シリアル転送終了後に、クロックイネーブ
ル信号ＣＫＥがＬレベルとなりパワーダウン状態とな
る。これによりロジック部５０は、電源をオフされ、Ｄ
ＲＡＭ部２００のセルフリフレッシュに必要でない回路
部分は電源をオフされる。しかし、メモリセルアレイの
データを保持するためのセルフリフレッシュ動作が行わ
れるため、ロジック部５０からのデータは保持される。
ル信号ＣＫＥがＬレベルとなりパワーダウン状態とな
る。これによりロジック部５０は、電源をオフされ、Ｄ
ＲＡＭ部２００のセルフリフレッシュに必要でない回路
部分は電源をオフされる。しかし、メモリセルアレイの
データを保持するためのセルフリフレッシュ動作が行わ
れるため、ロジック部５０からのデータは保持される。
【０１１５】図２３に示されるように、クロックイネー
ブル信号ＣＫＥがＬレベルからＨレベルとなりパワーダ
ウンモードから通常モードに復帰した後、ＤＲＡＭ部２
００に保持されていたデータをロジック部５０のフリッ
プフロップ回路Ｆ／Ｆに返送する。動作を開始する前
に、ダミーサイクルによりリフレッシュを実施して、メ
モリセルのデータをリフレッシュする。必要なサイクル
分出力すれば、ロジック側の各ラッチには、再動作に必
要な情報が設定される。
ブル信号ＣＫＥがＬレベルからＨレベルとなりパワーダ
ウンモードから通常モードに復帰した後、ＤＲＡＭ部２
００に保持されていたデータをロジック部５０のフリッ
プフロップ回路Ｆ／Ｆに返送する。動作を開始する前
に、ダミーサイクルによりリフレッシュを実施して、メ
モリセルのデータをリフレッシュする。必要なサイクル
分出力すれば、ロジック側の各ラッチには、再動作に必
要な情報が設定される。
【０１１６】以上のようにこの実施の形態４によれば、
パワーダウンモードになる前に、ロジック部５０内の複
数のフリップフロップ回路Ｆ／Ｆに保持されている必要
なデータをＤＲＡＭ部２００のメモリセルへ転送する。
パワーダウンモードから通常モードになった後メモリセ
ルからもとのフリップフロップ回路Ｆ／Ｆに返送する。
これにより、パワーダウンモード中にロジック部５０へ
の電源供給が停止しても必要なデータが消失してしまう
ことがない。
パワーダウンモードになる前に、ロジック部５０内の複
数のフリップフロップ回路Ｆ／Ｆに保持されている必要
なデータをＤＲＡＭ部２００のメモリセルへ転送する。
パワーダウンモードから通常モードになった後メモリセ
ルからもとのフリップフロップ回路Ｆ／Ｆに返送する。
これにより、パワーダウンモード中にロジック部５０へ
の電源供給が停止しても必要なデータが消失してしまう
ことがない。
【０１１７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１１８】
【発明の効果】この発明の１つの局面に従った半導体記
憶装置は、第１の電源と、第２の電源と、セルフリフレ
ッシュ制御手段と、行デコーダとを設けたため、パワー
ダウンモードのときセルフリフレッシュに必要でないア
ドレスバッファには電源が供給されない。これにより、
セルフリフレッシュ時の消費電流を低減することができ
る。
憶装置は、第１の電源と、第２の電源と、セルフリフレ
ッシュ制御手段と、行デコーダとを設けたため、パワー
ダウンモードのときセルフリフレッシュに必要でないア
ドレスバッファには電源が供給されない。これにより、
セルフリフレッシュ時の消費電流を低減することができ
る。
【０１１９】この発明のもう１つの局面に従った半導体
記憶装置は、メイン電源線と、メイン接地線と、第１お
よび第２のサブ電源線と、第１および第２のサブ接地線
と、第１から第４の接続手段を設けたため、パワーダウ
ンモードでの消費電流を低減することができる。
記憶装置は、メイン電源線と、メイン接地線と、第１お
よび第２のサブ電源線と、第１および第２のサブ接地線
と、第１から第４の接続手段を設けたため、パワーダウ
ンモードでの消費電流を低減することができる。
【０１２０】また、複数の第１のワード線ドライバの各
々は、通常モードおよびパワーダウンモードで共通の駆
動信号発生手段を含むため、回路面積を削減することが
できる。
々は、通常モードおよびパワーダウンモードで共通の駆
動信号発生手段を含むため、回路面積を削減することが
できる。
【０１２１】また、第２の駆動回路は、トランスファゲ
ートを含むため、回路構成を簡単にすることができる。
ートを含むため、回路構成を簡単にすることができる。
【０１２２】また、第１の駆動回路は、第１のインバー
タと第２のインバータとを含むため、パワーダウンモー
ドのときのリーク電流を低減することができる。
タと第２のインバータとを含むため、パワーダウンモー
ドのときのリーク電流を低減することができる。
【０１２３】また、サブデコーダは、通常モードおよび
パワーダウンモードで共通の駆動信号発生手段を含むた
め、回路面積を削減することができる。
パワーダウンモードで共通の駆動信号発生手段を含むた
め、回路面積を削減することができる。
【０１２４】また、通常モードのときイコライズ線を活
性化するドライバと、パワーダウンモードのときイコラ
イズ線を活性化するラッチ回路とを設けたため、パワー
ダウンモードでの消費電流を低減することができる。
性化するドライバと、パワーダウンモードのときイコラ
イズ線を活性化するラッチ回路とを設けたため、パワー
ダウンモードでの消費電流を低減することができる。
【０１２５】この発明のさらにもう１つの局面に従った
半導体記憶装置は、第１の電源と、第２の電源と、セル
フリフレッシュ制御手段と、行デコーダと、一時待避手
段とを設けたため、パワーダウンモードのときロジック
部に電源が供給されなくてもロジック部のデータが消失
することがない。
半導体記憶装置は、第１の電源と、第２の電源と、セル
フリフレッシュ制御手段と、行デコーダと、一時待避手
段とを設けたため、パワーダウンモードのときロジック
部に電源が供給されなくてもロジック部のデータが消失
することがない。
【図１】 この発明の実施の形態１による半導体記憶装
置の全体構成を示すブロック図である。
置の全体構成を示すブロック図である。
【図２】 図１に示された半導体記憶装置の電源供給系
統を示すブロック図である。
統を示すブロック図である。
【図３】 図１に示されたセルフリフレッシュ制御回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】 図１に示されたプリデコーダの構成を示すブ
ロック図である。
ロック図である。
【図５】 図４に示されたパストランジスタロジック回
路の一例を示す図である。
路の一例を示す図である。
【図６】 図５に示されたパストランジスタロジック回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図７】 図１に示された半導体記憶装置によるセルフ
リフレッシュの動作を説明するためのタイミングチャー
トである。
リフレッシュの動作を説明するためのタイミングチャー
トである。
【図８】 この発明の実施の形態２による半導体記憶装
置の電源供給系統を示すブロック図である。
置の電源供給系統を示すブロック図である。
【図９】 この発明の実施の形態３による半導体記憶装
置において、メモリバンクの各々に対応して設けられた
メモリセルアレイ部の構成を示すブロック図である。
置において、メモリバンクの各々に対応して設けられた
メモリセルアレイ部の構成を示すブロック図である。
【図１０】 図９に示された複数のメインワードドライ
バのうちの１つの構成を詳しく示す図である。
バのうちの１つの構成を詳しく示す図である。
【図１１】 図１０に示されたメインワードドライバの
動作について説明するためのタイミングチャートであ
る。
動作について説明するためのタイミングチャートであ
る。
【図１２】 図９に示されたサブワードドライバの構成
を示す回路図である。
を示す回路図である。
【図１３】 図９に示されたサブデコードドライバの構
成を詳しく示す図である。
成を詳しく示す図である。
【図１４】 デコード信号の制御を行うドライバの構成
を示すブロック図である。
を示すブロック図である。
【図１５】 イコライズ信号のドライバの構成を示すブ
ロック図である。
ロック図である。
【図１６】 この発明の実施の形態４による半導体記憶
装置の全体構成を示すブロック図である。
装置の全体構成を示すブロック図である。
【図１７】 図１６に示されたロジック部の構成を示す
ブロック図である。
ブロック図である。
【図１８】 図１７に示されたフリップフロップ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１９】 図１８に示されたクロックドインバータの
構成を示す回路図である。
構成を示す回路図である。
【図２０】 図１８に示されたトランスファゲートの構
成を示す回路図である。
成を示す回路図である。
【図２１】 図１６に示されたシリアルレジスタの構成
を示すブロック図である。
を示すブロック図である。
【図２２】 ロジック部からＤＲＡＭ部へシリアルデー
タを転送するときの動作を説明するためのタイミングチ
ャートである。
タを転送するときの動作を説明するためのタイミングチ
ャートである。
【図２３】 ＤＲＡＭ部へ転送したシリアルデータをロ
ジック部で返送するときの動作を説明するためのタイミ
ングチャートである。
ジック部で返送するときの動作を説明するためのタイミ
ングチャートである。
１０００ 半導体記憶装置、５０，１００ ロジック
部、２００ ＤＲＡＭ部、ＳＲＣ セルフリフレッシュ
制御回路、ＰＤ プリデコーダ、ＲＤ ロウデコーダ、
ＭＡ メモリセルアレイ、ＳＡ センスアンプ、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、ＭＣ メモリセ
ル、Ｐ１，Ｐ２ ピン、ＰＴ１，ＰＴ２，ＰＴ１１，Ｐ
Ｔ２１，ＰＴ３１−ＰＴ３３，ＰＴ１４１−ＰＴ１４４
ＰチャネルＭＯＳトランジスタ、ＮＴ１１，ＮＴ２
１，ＮＴ３１，ＮＴ３２，ＮＴ１４１−ＮＴ１４３ Ｎ
チャネルＭＯＳトランジスタ、ＢＫ１−ＢＫｎ ブロッ
ク、ＳＤＲ１−ＳＤＲｎ サブデコードドライバ、ＭＷ
Ｄ メインワードドライバ、ＳＷＤ サブワードドライ
バ、ＤＳＧ４１ 駆動信号発生回路、ＴＧ５３，ＴＧ１
１１，ＴＧ１２１ トランスファゲート、ＤＶ５１，Ｄ
Ｖ５２，ＤＶ８１，ＤＶ９１，ＤＶ１０１，ＤＶ１３１
ドライバ、ＤＶ８０１ ドライバ回路部、ＬＴラッチ
回路部、ＳＩＲ シリアルレジスタ、２２ データ変換
部、ＭＷＬ メインワード線、ＳＷＬ サブワード線、
ＭＶｃｃ メイン電源線、ＳＶｃｃ１，ＳＶｃｃ２ サ
ブ電源線、ＭＶｓｓ メイン接地線、ＳＶｓｓ１，ＳＶ
ｓｓ２サブ接地線、Ｖｐｐ メイン昇圧線、Ｖｐ１―Ｖ
ｐ３，Ｖｐ１０−Ｖｐ１３ サブ昇圧線、Ｖｓｓ 接地
線、Ｖｓ１，Ｖｓ２，Ｖｓ１０−Ｖｓ１２ サブ接地
線、ＥＱ イコライズ線、Ｖｃｃ，Ｖｃｃ１，Ｖｃｃ２
電源電圧。
部、２００ ＤＲＡＭ部、ＳＲＣ セルフリフレッシュ
制御回路、ＰＤ プリデコーダ、ＲＤ ロウデコーダ、
ＭＡ メモリセルアレイ、ＳＡ センスアンプ、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、ＭＣ メモリセ
ル、Ｐ１，Ｐ２ ピン、ＰＴ１，ＰＴ２，ＰＴ１１，Ｐ
Ｔ２１，ＰＴ３１−ＰＴ３３，ＰＴ１４１−ＰＴ１４４
ＰチャネルＭＯＳトランジスタ、ＮＴ１１，ＮＴ２
１，ＮＴ３１，ＮＴ３２，ＮＴ１４１−ＮＴ１４３ Ｎ
チャネルＭＯＳトランジスタ、ＢＫ１−ＢＫｎ ブロッ
ク、ＳＤＲ１−ＳＤＲｎ サブデコードドライバ、ＭＷ
Ｄ メインワードドライバ、ＳＷＤ サブワードドライ
バ、ＤＳＧ４１ 駆動信号発生回路、ＴＧ５３，ＴＧ１
１１，ＴＧ１２１ トランスファゲート、ＤＶ５１，Ｄ
Ｖ５２，ＤＶ８１，ＤＶ９１，ＤＶ１０１，ＤＶ１３１
ドライバ、ＤＶ８０１ ドライバ回路部、ＬＴラッチ
回路部、ＳＩＲ シリアルレジスタ、２２ データ変換
部、ＭＷＬ メインワード線、ＳＷＬ サブワード線、
ＭＶｃｃ メイン電源線、ＳＶｃｃ１，ＳＶｃｃ２ サ
ブ電源線、ＭＶｓｓ メイン接地線、ＳＶｓｓ１，ＳＶ
ｓｓ２サブ接地線、Ｖｐｐ メイン昇圧線、Ｖｐ１―Ｖ
ｐ３，Ｖｐ１０−Ｖｐ１３ サブ昇圧線、Ｖｓｓ 接地
線、Ｖｓ１，Ｖｓ２，Ｖｓ１０−Ｖｓ１２ サブ接地
線、ＥＱ イコライズ線、Ｖｃｃ，Ｖｃｃ１，Ｖｃｃ２
電源電圧。
Claims (11)
- 【請求項１】 通常モードおよびパワーダウンモードを
有する半導体記憶装置であって、 行および列に配置された複数のメモリセルと、 行に配置された複数の第１のワード線と、 列に配置された複数のビット線対と、 前記複数のビット線対のデータ信号を増幅するセンスア
ンプと、 外部アドレス信号に応答して内部アドレス信号を発生す
るアドレスバッファと、 前記パワーダウンモードのときリフレッシュアドレス信
号を発生するセルフリフレッシュ制御手段と、 前記通常モードのとき前記内部アドレス信号に応答して
デコード信号を発生し、かつ前記パワーダウンモードの
とき前記リフレッシュアドレス信号に応答してデコード
信号を発生する行デコーダと、 前記複数の第１のワード線に対応して設けられ、前記デ
コード信号に応答して対応する第１のワード線を活性化
する複数の第１のワード線ドライバと、 前記通常モードのとき前記センスアンプ、アドレスバッ
ファ、セルフリフレッシュ制御手段、行デコーダ、およ
び複数の第１のワード線ドライバに電源電圧を供給し、
かつ前記パワーダウンモードのとき前記センスアンプ、
アドレスバッファ、セルフリフレッシュ制御手段、行デ
コーダ、および複数の第１のワード線ドライバに電源電
圧を供給しない第１の電源と、 前記パワーダウンモードのとき前記センスアンプ、セル
フリフレッシュ制御手段、行デコーダ、および複数の第
１のワード線ドライバに電源電圧を供給し、かつ前記通
常モードのとき前記センスアンプ、セルフリフレッシュ
制御手段、行デコーダ、および複数の第１のワード線ド
ライバに電源電圧を供給しない第２の電源とを備える、
半導体記憶装置。 - 【請求項２】 通常モードおよびパワーダウンモードを
有する半導体記憶装置であって、 電源電圧を受けるメイン電源線と、 接地電圧を受けるメイン接地線と、 第１および第２のサブ電源線と、 第１および第２のサブ接地線と、 行および列に配置された複数のメモリセルと、 行に配置された複数の第１のワード線と、 列に配置された複数のビット線対と、 前記複数のビット線対のデータ信号を増幅するセンスア
ンプと、 外部アドレス信号に応答して内部アドレス信号を発生す
るアドレスバッファと、 前記パワーダウンモードのときリフレッシュアドレス信
号を発生するセルフリフレッシュ制御手段と、 前記通常モードのとき前記内部アドレス信号に応答して
デコード信号を発生し、かつ前記パワーダウンモードの
とき前記リフレッシュアドレス信号に応答してデコード
信号を発生する行デコーダと、 前記複数の第１のワード線に対応して設けられ、前記デ
コード信号に応答して対応する第１のワード線を活性化
する複数の第１のワード線ドライバと、 前記通常モードのとき前記メイン電源線と前記第１のサ
ブ電源線とを接続し、かつ前記パワーダウンモードのと
き前記メイン電源線と前記第１のサブ電源線とを非接続
にする第１の接続手段と、 前記通常モードのとき前記メイン接地線と前記第１のサ
ブ接地線とを接続し、かつ前記パワーダウンモードのと
き前記メイン接地線と前記第１のサブ接地線とを非接続
にする第２の接続手段と、 前記パワーダウンモードのとき前記メイン電源線と前記
第２のサブ電源線とを接続し、かつ前記通常モードのと
き前記メイン電源線と前記第２のサブ電源線とを非接続
にする第３の接続手段と、 前記パワーダウンモードのとき前記メイン接地線と前記
第２のサブ接地線とを接続し、かつ前記通常モードのと
き前記メイン接地線と前記第２のサブ接地線とを非接続
にする第４の接続手段とを備え、 前記アドレスバッファは、前記メイン電源線と前記第１
のサブ接地線との間に接続され、前記パワーダウンモー
ドで論理ハイレベルの信号を出力する複数の第１の論理
回路と、前記第１のサブ電源線と前記メイン接地線との
間に接続され、前記パワーダウンモードで論理ローレベ
ルの信号を出力する複数の第２の論理回路とを含み、 前記セルフリフレッシュ制御手段は、前記メイン電源線
と前記第２のサブ接地線との間に接続され、前記通常モ
ードで論理ハイレベルの信号を出力する複数の第３の論
理回路と、前記第２のサブ電源線と前記メイン接地線と
の間に接続され、前記通常モードで論理ローレベルの信
号を出力する複数の第４の論理回路とを含む、半導体記
憶装置。 - 【請求項３】 前記セルフリフレッシュ制御手段は、所
定時間ごとにバースト的に前記リフレッシュアドレス信
号を発生する、請求項１または請求項２に記載の半導体
記憶装置。 - 【請求項４】 前記複数の第１のワード線ドライバの各
々は、 前記行デコーダから対応するデコード信号を受けたとき
駆動信号を発生する駆動信号発生手段と、 前記通常モードのとき前記駆動信号に応答して前記対応
する第１のワード線を活性化する第１の駆動回路と、 前記パワーダウンモードのとき前記駆動信号に応答して
前記対応する第１のワード線を活性化する第２の駆動回
路とを含む、請求項１に記載の半導体記憶装置。 - 【請求項５】 前記第２の駆動回路は、 前記駆動信号発生手段と前記第１のワード線との間に接
続され、セルフリフレッシュが行われているときオンに
なるトランスファゲートを含む、請求項４に記載の半導
体記憶装置。 - 【請求項６】 前記半導体記憶装置はさらに、 電源電圧よりも高い電圧を受けるメイン昇圧線と、 第１および第２のサブ昇圧線と、 接地電圧を受けるメイン接地線と、 第１および第２のサブ接地線と、 前記通常モードのとき前記メイン昇圧線と前記第１のサ
ブ昇圧線とを接続し、かつ前記パワーダウンモードのと
き前記メイン昇圧線と前記第１のサブ昇圧線とを非接続
にする第１の接続手段と、 前記通常モードのときまたは前記パワーダウンモードで
あってセルフリフレッシュが行われていないとき前記メ
イン接地線と前記第１のサブ接地線とを接続し、かつ前
記パワーダウンモードであってセルフリフレッシュが行
われているとき前記メイン接地線と前記第１のサブ接地
線とを非接続にする第２の接続手段と、 前記通常モードのときまたは前記パワーダウンモードで
あってセルフリフレッシュが行われていないとき前記メ
イン昇圧線と前記第２のサブ昇圧線とを接続し、かつ前
記パワーダウンモードであってセルフリフレッシュが行
われているとき前記メイン昇圧線と前記第２のサブ昇圧
線とを非接続にする第３の接続手段と、 前記通常モードのとき前記メイン接地線と前記第２のサ
ブ接地線とを接続し、かつ前記パワーダウンモードのと
き前記メイン接地線と前記第２のサブ接地線とを非接続
にする第４の接続手段とを備え、 前記第１の駆動回路は、 前記第１のサブ昇圧線と前記第１のサブ接地線との間に
接続され、前記駆動信号に応答してその反転信号を出力
する第１のインバータと、 前記第２のサブ昇圧線と前記第２のサブ接地線との間に
接続され、前記第１のインバータの出力を受けて前記対
応する第１のワード線を活性化する第２のインバータと
を含む、請求項４または請求項５に記載の半導体記憶装
置。 - 【請求項７】 前記行デコーダは、 前記通常モードのとき前記内部アドレス信号に応答して
デコード信号を発生する第１のデコード回路と、 前記パワーダウンモードのとき前記リフレッシュアドレ
ス信号に応答してデコード信号を発生する第２のデコー
ド回路とを含む、請求項１または請求項２に記載の半導
体記憶装置。 - 【請求項８】 前記半導体記憶装置はさらに、 前記デコード信号に応答してサブデコード信号を発生す
る複数のサブデコーダと、 前記複数のサブデコーダに対応して設けられた複数のブ
ロックとを備え、 前記複数のブロックの各々は、 前記複数の第１のワード線に対応して設けられた複数の
第２のワード線と、 前記複数の第２のワード線に対応して設けられ、前記対
応する第１のワード線の電圧および前記対応するサブデ
コーダからのサブデコード信号に応答して前記対応する
第２のワード線を活性化する複数の第２のワード線ドラ
イバとを含み、 前記複数のサブデコーダの各々は、 前記行デコーダから対応するデコード信号を受けたとき
駆動信号を発生する駆動信号発生手段と、 前記通常モードのとき前記駆動信号に応答して前記サブ
デコード信号を発生する第１のサブデコード回路と、 前記パワーダウンモードのとき前記駆動信号に応答して
前記サブデコード信号を発生する第２のサブデコード回
路とを含む、請求項１または請求項２に記載の半導体記
憶装置。 - 【請求項９】 前記半導体記憶装置はさらに、 前記複数のビット線対間に接続された複数のトランジス
タと、 前記複数のトランジスタのゲートに共通に接続されたイ
コライズ線と、 前記通常モードのときイコライズ信号に応答して前記イ
コライズ線を活性化するドライバと、 前記パワーダウンモードのとき前記イコライズ信号に応
答して前記イコライズ線を活性化するラッチ回路とを備
える、請求項１に記載の半導体記憶装置。 - 【請求項１０】 通常モードおよびパワーダウンモード
を有する半導体記憶装置であって、 複数の論理回路群を含むロジック部と、 ＤＲＡＭ部とを備え、 前記ＤＲＡＭ部は、 行および列に配置された複数のメモリセルと、 行に配置された複数の第１のワード線と、 列に配置された複数のビット線対と、 前記複数のビット線対のデータ信号を増幅するセンスア
ンプと、 外部アドレス信号に応答して内部アドレス信号を発生す
るアドレスバッファと、 前記パワーダウンモードのときリフレッシュアドレス信
号を発生するセルフリフレッシュ制御手段と、 前記通常モードのとき前記内部アドレス信号に応答して
デコード信号を発生し、かつ前記パワーダウンモードの
とき前記リフレッシュアドレス信号に応答してデコード
信号を発生する行デコーダと、 前記複数の第１のワード線に対応して設けられ、前記デ
コード信号に応答して対応する第１のワード線を活性化
する複数の第１のワード線ドライバとを含み、 前記半導体記憶装置はさらに、 前記通常モードのとき前記ロジック部、センスアンプ、
アドレスバッファ、セルフリフレッシュ制御手段、行デ
コーダ、および複数の第１のワード線ドライバに電源電
圧を供給し、かつ前記パワーダウンモードのとき前記ロ
ジック部、センスアンプ、アドレスバッファ、セルフリ
フレッシュ制御手段、行デコーダ、および複数の第１の
ワード線ドライバに電源電圧を供給しない第１の電源
と、 前記パワーダウンモードのとき前記センスアンプ、セル
フリフレッシュ制御手段、行デコーダ、および複数の第
１のワード線ドライバに電源電圧を供給し、かつ前記通
常モードのとき前記センスアンプ、セルフリフレッシュ
制御手段、行デコーダ、および複数の第１のワード線ド
ライバに電源電圧を供給しない第２の電源と、 前記パワーダウンモードになる前に前記複数の論理回路
群のデータを一時的に前記ＤＲＡＭ部に退避させる一時
待避手段とを備える、半導体記憶装置。 - 【請求項１１】 前記一時待避手段はさらに、 前記複数の論理回路群のデータを同時に取り込みそれら
をシリアルに出力するシリアルレジスタを含む、請求項
１０に記載の半導体記憶装置。
Priority Applications (3)
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|---|---|---|---|
| JP10346051A JP2000173263A (ja) | 1998-12-04 | 1998-12-04 | 半導体記憶装置 |
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Applications Claiming Priority (1)
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Publications (1)
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Family Applications (1)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975551B2 (en) * | 2001-07-10 | 2005-12-13 | Sharp Kabushiki Kaisha | Semiconductor storage, mobile electronic device, and detachable storage |
| KR100761837B1 (ko) * | 2006-02-09 | 2007-09-28 | 삼성전자주식회사 | 바이어스 회로 동작 차단회로를 구비하는 반도체메모리장치 및 바이어스 전압 발생방법 |
| JP2009009680A (ja) * | 2007-05-25 | 2009-01-15 | Nec Electronics Corp | 半導体装置 |
| US7626883B2 (en) | 2007-05-10 | 2009-12-01 | Renesas Technology Corp. | Semiconductor memory device |
| US7692978B2 (en) | 2007-05-25 | 2010-04-06 | Nec Electronics Corporation | Semiconductor device that uses a plurality of source voltages |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4651766B2 (ja) * | 1999-12-21 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2001338489A (ja) | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| JP4641094B2 (ja) * | 2000-11-17 | 2011-03-02 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR100412131B1 (ko) | 2001-05-25 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 셀 데이타 보호회로 |
| DE10130933A1 (de) * | 2001-06-29 | 2003-01-16 | Infineon Technologies Ag | Speichervorrichtung und Verfahren zum Steuern der Speichervorrichtung |
| US6771553B2 (en) | 2001-10-18 | 2004-08-03 | Micron Technology, Inc. | Low power auto-refresh circuit and method for dynamic random access memories |
| US6731548B2 (en) * | 2002-06-07 | 2004-05-04 | Micron Technology, Inc. | Reduced power registered memory module and method |
| JP2004133969A (ja) * | 2002-10-08 | 2004-04-30 | Renesas Technology Corp | 半導体装置 |
| JP4580621B2 (ja) * | 2003-03-17 | 2010-11-17 | ソニー株式会社 | 半導体メモリ |
| DE10324611A1 (de) * | 2003-05-30 | 2004-12-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zur Reduzierung von Leckströmen in einem Halbleiterspeicher |
| JP4437710B2 (ja) * | 2003-10-30 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| US7099234B2 (en) * | 2004-06-28 | 2006-08-29 | United Memories, Inc. | Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM |
| KR100780624B1 (ko) * | 2006-06-29 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| JP2010146620A (ja) * | 2008-12-17 | 2010-07-01 | Elpida Memory Inc | 半導体記憶装置 |
| KR20180060091A (ko) | 2016-11-28 | 2018-06-07 | 삼성전자주식회사 | 메모리 장치의 구동 방법 및 메모리 시스템의 구동 방법 |
| US10566036B2 (en) * | 2018-06-15 | 2020-02-18 | Micron Technology, Inc. | Apparatuses and method for reducing sense amplifier leakage current during active power-down |
| US10622055B2 (en) * | 2018-08-21 | 2020-04-14 | Micron Technology, Inc. | Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell |
| US20220158631A1 (en) * | 2020-11-16 | 2022-05-19 | Micron Technology, Inc. | Sub-threshold current reduction circuit switches and related apparatuses and methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603037A (en) * | 1993-04-23 | 1997-02-11 | Intel Corporation | Clock disable circuit for translation buffer |
| JP3725911B2 (ja) * | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3645593B2 (ja) * | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH09231756A (ja) | 1995-12-21 | 1997-09-05 | Hitachi Ltd | 半導体集積回路装置と半導体集積回路の動作方法及び半導体集積回路装置の回路接続検証方法 |
| US5940851A (en) * | 1996-11-27 | 1999-08-17 | Monolithic Systems, Inc. | Method and apparatus for DRAM refresh using master, slave and self-refresh modes |
| US5784332A (en) * | 1996-12-12 | 1998-07-21 | Micron Technology Corporation | Clock frequency detector for a synchronous memory device |
-
1998
- 1998-12-04 JP JP10346051A patent/JP2000173263A/ja not_active Withdrawn
-
1999
- 1999-06-02 US US09/323,819 patent/US6172928B1/en not_active Expired - Lifetime
-
2000
- 2000-10-20 US US09/692,210 patent/US6442095B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975551B2 (en) * | 2001-07-10 | 2005-12-13 | Sharp Kabushiki Kaisha | Semiconductor storage, mobile electronic device, and detachable storage |
| KR100761837B1 (ko) * | 2006-02-09 | 2007-09-28 | 삼성전자주식회사 | 바이어스 회로 동작 차단회로를 구비하는 반도체메모리장치 및 바이어스 전압 발생방법 |
| US7626883B2 (en) | 2007-05-10 | 2009-12-01 | Renesas Technology Corp. | Semiconductor memory device |
| JP2009009680A (ja) * | 2007-05-25 | 2009-01-15 | Nec Electronics Corp | 半導体装置 |
| JP2009193666A (ja) * | 2007-05-25 | 2009-08-27 | Nec Electronics Corp | 半導体装置 |
| US7692978B2 (en) | 2007-05-25 | 2010-04-06 | Nec Electronics Corporation | Semiconductor device that uses a plurality of source voltages |
Also Published As
| Publication number | Publication date |
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| US6442095B1 (en) | 2002-08-27 |
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