ITUB20151112A1 - Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress - Google Patents

Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress Download PDF

Info

Publication number
ITUB20151112A1
ITUB20151112A1 ITUB2015A001112A ITUB20151112A ITUB20151112A1 IT UB20151112 A1 ITUB20151112 A1 IT UB20151112A1 IT UB2015A001112 A ITUB2015A001112 A IT UB2015A001112A IT UB20151112 A ITUB20151112 A IT UB20151112A IT UB20151112 A1 ITUB20151112 A1 IT UB20151112A1
Authority
IT
Italy
Prior art keywords
voltage
control gate
vcg
memory
memory cells
Prior art date
Application number
ITUB2015A001112A
Other languages
English (en)
Inventor
Francesca Grande
Alfredo Signorello
Santi Nunzio Antonino Pagano
Maria Giaquinta
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to ITUB2015A001112A priority Critical patent/ITUB20151112A1/it
Priority to CN201510862440.2A priority patent/CN106205701A/zh
Priority to CN201520977520.8U priority patent/CN205645283U/zh
Priority to US14/970,732 priority patent/US9564231B2/en
Publication of ITUB20151112A1 publication Critical patent/ITUB20151112A1/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Electrophonic Musical Instruments (AREA)

Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?DISPOSITIVO DI MEMORIA NON-VOLATILE E CORRISPONDENTE METODO DI FUNZIONAMENTO CON RIDUZIONE DEGLI STRESS?
La presente invenzione ? relativa ad un dispositivo di memoria non-volatile, e ad un corrispondente metodo di funzionamento, con riduzione degli stress.
Sono note memorie non-volatili, ad esempio memorie Flash, in cui le operazioni di cancellazione vengono effettuate con l?applicazione di elevate tensioni di polarizzazione sul bulk del substrato in cui ? integrata la matrice (o array) di memoria, in particolare per implementare il cosiddetto effetto-tunnel di Fowler Nordheim.
Nel caso delle memorie Page-Flash, le operazioni di cancellazione possono inoltre essere eseguite ?per pagina?, ovvero coinvolgendo tutte le celle di memoria di una stessa riga della matrice, caso a cui nel seguito si far? riferimento, senza per questo perdere in generalit?.
La figura 1a mostra, a titolo di esempio, la struttura a transistore di una cella di memoria 1, appartenente ad una matrice di memoria di un dispositivo di memoria nonvolatile di tipo Flash (qui non illustrati).
La cella di memoria 1 ? realizzata in un substrato 2 di materiale semiconduttore, ad esempio drogato di tipo N, avente una superficie superiore 2a, ed in cui ? presente una sacca 3, nell?esempio drogata di tipo P, che definisce il bulk (B) della cella di memoria 1.
La cella di memoria 1 comprende: una regione di source (S) 4 ed una regione di drain (D) 5, atte a definire i terminali di conduzione di corrente del transistore, entrambe realizzate all?interno della sacca 3, con drogaggio opposto, nell?esempio di tipo N; una regione di gate flottante (FG) 6, disposta al di sopra della superficie superiore 2a del substrato 2 e separata da quest?ultima da una regione di ossido di tunnel 7; ed una regione di gate di controllo (CG) 8, atta a definire il terminale di controllo CG del transistore, disposta al di sopra della regione di gate flottante 6 e separata da quest?ultima da una regione di ossido di gate 9.
In uso, il dato memorizzato nella cella di memoria 1 ? funzione di una carica elettrica QFG immagazzinata in corrispondenza della regione di gate flottante 6, e l?operazione di cancellazione della cella di memoria 1 richiede la rimozione della carica elettrica QFG, mediante l?estrazione di elettroni dalla stessa regione di gate flottante 6.
Tale estrazione di elettroni viene realizzata mediante l?applicazione di un elevato campo elettrico tra un terminale di bulk B della cella di memoria 1, collegato alla sacca 3, ed un terminale di gate di controllo CG della stessa cella di memoria 1, collegato alla regione di gate di controllo 8, in modo da attivare l?effetto tunnel di Fowler Nordheim attraverso la regione di ossido di tunnel 7 e determinare la migrazione degli elettroni attraverso la stessa regione di ossido di tunnel 7.
In particolare, l?elevato campo elettrico richiesto per l?operazione di cancellazione viene generato mediante l?applicazione di una elevata differenza di potenziale tra il terminale di gate di controllo CG ed il terminale di bulk B.
In una possibile implementazione, il terminale di gate di controllo CG ha una tensione di controllo VCG posta ad un valore negativo di alta tensione -HV (High voltage), ad esempio pari a -10 V, ed il terminale di bulk B ha una tensione di bulk VB posta ad un valore positivo di alta tensione HV, ad esempio pari a 10 V.
In modo noto, qui non descritto in dettaglio, le tensioni di polarizzazione vengono generate da un?opportuna circuiteria di decodifica, includente transistori MOSFET, accoppiata alla matrice di memoria.
Come mostrato in figura 2a (che riporta il diagramma corrente drain-source IDS nei confronti della tensione gate-source VGS della cella di memoria 1), in seguito all?operazione di cancellazione, la carica elettrica QFG immagazzinata in corrispondenza della regione di gate flottante 6 subisce una diminuzione, passando da un primo valore, negativo, QFG' (con la cella di memoria 1 in stato programmato) ad un secondo valore, nell?esempio nullo o positivo, QFG", indicativo dello stato ?cancellato? della cella di memoria 1; in maniera corrispondente, si verifica, in seguito all?operazione di cancellazione, una diminuzione della tensione di soglia (generalmente indicata con Vth).
Il funzionamento descritto della cella di memoria 1 pu? comportare l?insorgere di stress di rilevante entit? nelle celle di memoria che condividono lo stesso bulk della cella di memoria 1, data l?elevata tensione di polarizzazione del terminale di bulk B.
Inoltre, i transistori nel dispositivo di memoria (ad esempio i transistori MOSFET nella suddetta circuiteria di decodifica), anche se realizzati con caratteristiche per alta tensione (ad esempio avendo opportuni spessori degli ossidi di gate ed opportune dimensioni geometriche), sono in grado di sopportare, senza subire danni o rotture, un valore massimo di tensione tra i propri terminali di gate, source e drain; in soluzioni note di memorie Flash, tale valore massimo di tensione ? ad esempio pari a 10 V (essendo cio? pari al valore di alta tensione HV).
Quando una cella di memoria 1 ? selezionata per la cancellazione (portando la tensione di controllo VCG al valore di alta tensione negativa -HV, pari a -10V nell?esempio, e la tensione di bulk VB al valore di alta tensione positivo HV, nell?esempio pari a 10V), il terminale di gate di controllo delle altre celle di memoria 1 non selezionate non pu? essere pilotato dalla stessa circuiteria di decodifica (e dagli stessi transistori MOSFET) ad una tensione maggiore di 0V, al fine di non generare differenze di tensione tra i terminali dei transistori, maggiori dell?alta tensione HV (che rappresenta la massima tensione sopportabile).
Di conseguenza, nelle celle di memoria 1 non selezionate si verifica un fenomeno indesiderato di perdita di carica, cosiddetto ?soft-erase?, a causa dell?alta tensione, nell?esempio pari a 10V, presente tra i terminali di gate di controllo (posti ad esempio a 0V) ed i terminali di bulk (posti nell?esempio a 10V).
Come mostrato in figura 2b, l?operazione di cancellazione comporta dunque una riduzione della carica elettrica QFG immagazzinata in corrispondenza della regione di gate flottante 6 anche delle celle di memoria 1 non selezionate, come illustrato in linea tratteggiata, ad un valore QFG compreso tra il primo valore QFG' ed il secondo valore QFG".
Le celle di memoria programmate richiedono dunque, per evitare perdite dei dati memorizzati, periodiche operazioni di aggiornamento (refresh), con una frequenza di aggiornamento che dipende dal numero di cicli di cancellazione eseguiti sulle altre righe, durante i quali le stesse celle di memoria 1 sono rimaste non selezionate.
Lo stress da ?soft-erase? agente sulle celle di memoria 1 non selezionate pu? essere quantificato mediante la seguente espressione:
Stress = N * R * Ter
dove N ? il numero di cicli di cancellazione, R ? il numero di righe interessate dagli stessi cicli di cancellazione e Ter ? la durata dell?impulso di cancellazione.
Al fine di ridurre tali stress, definiti in generale come ?stress di bulk?, soluzioni note di memorie non volatili prevedono la divisione della matrice di memoria in pi? settori (cosiddetta ?settorizzazione?), ciascuno dei quali presenta una propria sacca di bulk isolata (nell?esempio mostrato in precedenza, le sacche di bulk isolate sono drogate di tipo P). In tal modo, in ciascun settore, gli stress che si verificano durante la cancellazione interessano soltanto le celle di memoria associate alle righe Rsec appartenenti al settore stesso (con Rsec < R).
La figura 3 mostra una soluzione nota di dispositivo di memoria non-volatile 10, ad esempio di tipo Flash, suddiviso in una pluralit? di settori 12, tra loro fisicamente distinti ed elettricamente isolati.
Ciascun settore 12 comprende una propria sacca di bulk 14, realizzata all?interno del substrato 2 di tipo N ed avente opposto tipo di drogaggio (nell?esempio di tipo P); le varie sacche di bulk 14 sono tra loro isolate. Le sacche di bulk 14 possono alternativamente essere realizzate all?interno di una sacca di drogaggio opposto, di tipo N, sepolta nel substrato 2.
Ciascun settore 12 comprende inoltre: una rispettiva pluralit? di righe di celle di memoria 1 (qui rappresentate schematicamente) con le regioni di source e drain (qui non illustrate) realizzate all?interno della rispettiva sacca di bulk 14, ed organizzate in righe (Word Line, WL) e colonne (Bit Line, BL); ed un rispettivo decodificatore locale di gate di controllo 16.
In particolare, i terminali di gate di controllo CG delle celle di memoria 1 della stessa riga sono polarizzati ad una stessa tensione di gate di controllo VCG; ed il decodificatore locale di gate di controllo 16 ? configurato per selezionare e polarizzare opportunamente i terminali di gate di controllo CG delle varie righe di celle di memoria 1, a rispettivi valori della tensione di controllo VCG, per consentire di implementare le operazioni di programmazione, lettura e cancellazione nella matrice di memoria.
I decodificatori locali di gate di controllo 16 sono distinti e separati tra di loro, e realizzati in corrispondenza del rispettivo settore 12 della matrice di memoria.
Ciascun settore 12 comprende inoltre un rispettivo decodificatore locale di bit line 18, qui mostrato schematicamente, configurato per selezionare e polarizzare opportunamente bit line locali BL, a cui afferiscono i terminali di drain delle celle di memoria 1 di una stessa colonna.
In maniera nota, qui non descritta in dettaglio, il decodificatore locale di bit line 18 comprende opportuni transistori di selezione 19 (mostrati schematicamente in figura 3) controllati mediante segnali di selezione, indicati in generale con SL, forniti da un controllore del dispositivo di memoria non-volatile 10 (qui non illustrato), atti ad accoppiare le bit line locali BL a bit line globali della matrice di memoria (cosiddette ?main bit line?), indicate con MBL, comuni per i vari settori 12.
Tale settorizzazione della matrice di memoria, che, come si ? evidenziato, consente di ridurre gli stress nelle celle di memoria 1 dovuti alle operazioni di cancellazione, presenta tuttavia alcuni svantaggi.
In particolare, la divisione in settori comporta un rilevante incremento dell?occupazione di area del dispositivo di memoria non-volatile 10, a causa della necessit? di separare tra loro le varie sacche di bulk 14, ed inoltre di realizzare in maniera distinta e separata le relative circuiterie per la decodifica e polarizzazione di riga e per la decodifica e polarizzazione di colonna.
Risulta dunque necessario raggiungere un compromesso tra il numero di settori 12, e dunque il numero di righe associate a ciascun settore 12, e la desiderata riduzione degli stress di bulk; ad esempio, soluzioni note prevedono che per una memoria di 1 MB vengano realizzati 8 settori da 128 KB (o 4 settori da 256 KB), con un numero di righe per settore pari a 512.
? evidente che, all?aumentare del numero di righe in ciascun settore 12 (per evitare un eccessivo incremento di area), aumenta lo stress di bulk residuo dovuto alle operazioni di cancellazione, che interessa tutte le righe non selezionate all?interno del settore 12, quando una riga selezionata viene sottoposta a cancellazione.
Risulta dunque necessario prevedere comunque operazioni di refresh delle righe di celle di memoria 1, in seguito alle operazioni di cancellazione, con un conseguente incremento dei tempi associati alle stesse operazioni di cancellazione.
Inoltre, ? necessario prevedere un contatore, per ciascun settore 12, al fine di monitorare e tenere sotto controllo il numero di cicli di cancellazione ed il numero di operazioni di refresh delle celle di memoria 1.
La presente Richiedente ha constatato dunque che i dispositivi di memoria non-volatili di tipo noto non risultano del tutto soddisfacenti, ad esempio per quanto riguarda la gestione delle operazioni di cancellazione e degli associati stress nelle celle di memoria ed in generale nei transistori degli stessi dispositivi di memoria.
? dunque sicuramente sentita l?esigenza di fornire una soluzione migliorata per un dispositivo di memoria nonvolatile, che consenta di risolvere, o quanto meno attenuare, i problemi evidenziati in precedenza.
Scopo della presente invenzione ? quello di soddisfare tale esigenza.
Secondo la presente invenzione vengono pertanto forniti un dispositivo di memoria non-volatile, ed un corrispondente metodo di funzionamento, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra schematicamente una cella di memoria di un dispositivo di memoria non-volatile, di tipo noto;
- le figure 2a e 2b sono grafici relativi a quantit? di carica immagazzinate nella cella di memoria di figura 1;
- la figura 3 mostra uno schema a blocchi di un dispositivo di memoria non-volatile di tipo noto;
- la figura 4 mostra uno schema a blocchi di un dispositivo di memoria non-volatile, secondo una forma di realizzazione della presente soluzione;
- le figure 5a-5d e la figura 6 mostrano schemi circuitali di stadi di pilotaggio nel dispositivo di memoria non-volatile di figura 4;
- la figura 7 mostra uno schema di layout del dispositivo di memoria non-volatile di figura 4; e
- la figura 8 ? un diagramma a blocchi schematico di un apparecchio elettronico in cui il dispositivo di memoria non-volatile di figura 4 pu? essere impiegato.
Come sar? chiarito in dettaglio in seguito, un aspetto della presente soluzione prevede che la matrice di memoria del dispositivo di memoria non-volatile sia realizzata in un?unica sacca di bulk (ovvero sia priva di settorizzazione fisica), e che venga realizzata una ?settorizzazione virtuale?, a livello di decodificatore di gate di controllo, che consenta una opportuna polarizzazione dei terminali di gate di controllo CG delle celle di memoria delle varie righe della matrice di memoria, tale da consentire una opportuna riduzione degli stress di bulk.
Come mostrato in figura 4, un dispositivo di memoria non-volatile 20 secondo un aspetto della presente soluzione comprende una matrice (o array) di memoria 22 realizzata in un?unica sacca di bulk 24; la sacca di bulk 24 pu? essere realizzata direttamente in un substrato 2 di materiale semiconduttore, o all?interno di una sacca di opposto drogaggio, realizzata nello stesso substrato.
La matrice di memoria 22 comprende una pluralit? di celle di memoria, nuovamente indicate con 1 e mostrate schematicamente, ciascuna delle quali pu? essere realizzata ad esempio come descritto con riferimento alla figura 1 e dunque comprendere, tra l?altro, rispettive regioni di conduzione corrente (le regioni di source e drain 4, 5) ed una regione di gate di controllo 8.
Le celle di memoria 1 sono disposte in righe e colonne, con i terminali di gate di controllo CG delle celle di memoria 1 della stessa riga polarizzati ad una stessa tensione di gate di controllo VCG, e le celle di memoria 1 della stessa colonna accoppiate ad una stessa bit line BL, posta ad una tensione di bit line VBL.
In questo caso, il dispositivo di memoria non-volatile 20 non prevede la distinzione in bit line locali e globali, e comprende un unico decodificatore di colonna 25 (illustrato schematicamente), configurato per selezionare e polarizzare opportunamente, sulla base di segnali di indirizzo ricevuti in ingresso, le bit line BL della matrice di memoria 22 a desiderati valori di tensione di bit line VBL; per motivi di semplicit? di illustrazione, non vengono qui mostrati i transistori di selezione per effettuare la selezione delle bit line BL.
Secondo un aspetto della presente soluzione, il dispositivo di memoria non-volatile 20 comprende inoltre un unico decodificatore di gate di controllo 26, configurato per selezionare e polarizzare opportunamente i terminali di gate di controllo CG delle righe di celle di memoria 1 della matrice di memoria 22 a rispettivi valori della tensione di controllo VCG, ed in particolare, durante una operazione di cancellazione, configurato per:
- polarizzare almeno una riga selezionata di celle di memoria 1 ad una tensione di cancellazione, ad esempio, come nella soluzione tradizionale discussa con riferimento alla figura 3, ad una tensione di controllo VCG posta ad un valore negativo di alta tensione HV, ad esempio pari a -10 V (con il terminale di bulk B avente una tensione di bulk VB posta ad un valore positivo di alta tensione HV, ad esempio pari a 10 V); e
- polarizzare restanti righe della matrice di memoria 22, non selezionate per la cancellazione, ad una tensione di controllo VCG posta ad un valore di riduzione-stress VPP uguale o prossimo alla tensione di bulk VB, nell?esempio ad un valore positivo di alta tensione HV, pari, o prossimo, a 10 V.
In tal modo, la differenza di potenziale tra i terminali di gate di controllo CG e di bulk B per le celle di memoria 1 non selezionate ? pari a zero o comunque presenta un valore ridotto, tale da non causare stress da ?soft programmazione?, ovvero una variazione sostanziale della carica QFG immagazzinata in corrispondenza della regione di gate flottante 6.
In particolare, e come descritto pi? in dettaglio in seguito, se non pari alla tensione di bulk VB, il valore di riduzione-stress VPP della tensione di controllo VCG pu? differire dalla stessa tensione di bulk VB per un valore compreso nell?intervallo [2 ? 3 V] (valori dipendenti in ogni caso dalla tecnologia).
Come illustrato schematicamente nella figura 4, secondo un ulteriore aspetto della presente soluzione, per evitare che si verifichino rotture o danneggiamenti dei transistori MOSFET che realizzano il decodificatore di gate di controllo 26, singoli stadi di pilotaggio dello stesso decodificatore di gate di controllo 26 (indicati come ?CG drivers? in figura 4) sono raggruppati in un numero opportuno N di blocchi di pilotaggio 30, ciascuno accoppiato ad un certo numero M di righe della matrice di memoria 22, definenti un ?settore virtuale?. Ciascun blocco di pilotaggio 30 contiene M stadi di pilotaggio, ciascuno in grado di pilotare una rispettiva riga del ?settore virtuale? della matrice di memoria 22.
Il decodificatore di gate di controllo 26 si trova a gestire tensioni di controllo VCG comprese tra l?alta tensione negativa ?HV (nell?esempio -10 V) ed il valore di riduzione-stress VPP, che pu? essere pari all?alta tensione positiva HV (nell?esempio 10 V). A causa dei limiti di tensione sopportabili dai transistori MOSFET (al pi? pari all?alta tensione HV), i transistori dei vari blocchi di pilotaggio 30 vengono realizzati in distinte e separate sacche (well) nel substrato di materiale semiconduttore; ovvero, relative regioni di drain e source vengono realizzate all?interno di well, di tipo N o P, distinti per i transistori MOSFET dei vari blocchi di pilotaggio 30.
Blocchi di pilotaggio 30 che operano in differenti range di tensioni, ad esempio [- 10 V ; 0 V], nel caso di un settore virtuale della matrice di memoria 22 in cui si operi una operazione di cancellazione, oppure [0 V ; 10 V], nel caso di un settore virtuale della matrice di memoria 22 in cui non si operino operazioni di cancellazione, vengono dunque realizzati in distinte sacche di polarizzazione 31 (qui illustrate schematicamente, ed includenti i well di tipo N e P per i relativi transistori MOSFET).
In tal modo, i transitori MOSFET realizzati nelle sacche di polarizzazione 31 non sperimentano differenze di potenziale, tra i relativi terminali, maggiori dell?alta tensione HV.
Per le ragioni esposte, ? evidente che la soluzione migliore dal punto di vista della riduzione degli stress di bulk preveda la realizzazione di un numero N di distinti blocchi di pilotaggio 30, pari al numero M delle righe della matrice di memoria 22, in modo tale che lo stadio di pilotaggio che gestisce ogni riga sia realizzato in una sua propria sacca (cos? da avere uno stress risultante da ciclatura di cancellazione sostanzialmente nullo).
Tuttavia, risulta in generale richiesto un compromesso tra l?esigenza di ridurre il numero di sacche di polarizzazione 31 ed il risultante residuo stress da ciclatura, da un lato, e l?occupazione di area e la complessit? realizzativa, dall?altro.
La presente Richiedente ha verificato che un buon compromesso tra il risparmio di area e la riduzione dello stress pu? essere ottenuto accoppiando ciascun blocco di pilotaggio 30 ad un numero di righe compreso fra 32 e 128 (il blocco di pilotaggio 30 essendo dunque in grado di generare e gestire un numero corrispondente di tensioni di gate di controllo VCG), nell?ipotesi in cui la matrice di memoria 22 abbia dimensioni comprese fra 512 KB e 1 MB.
Essendo la settorizzazione solo ?virtuale?, il numero di righe del settore virtuale non ? comunque necessariamente legato al numero di righe della matrice di memoria 22. Piuttosto, la grandezza massima della matrice di memoria 22, pu? essere limitata dalla lunghezza delle Bit Lines; per memorie molto grandi (> 1 MB) pu? essere richiesta la realizzazione di pi? banchi di memoria con rispettivi array e circuiti di decodifica.
Come mostrato in figura 4, in questa forma di realizzazione della presente soluzione si pu? verificare uno stress di ?soft-erase? soltanto nelle righe associate allo stesso blocco di pilotaggio 30 a cui ? accoppiata per la polarizzazione la riga selezionata per la cancellazione; tali righe non possono infatti essere polarizzate, nell?esempio, ad una tensione maggiore di 0 V, per non incorrere in guasti e rotture dei relativi transistori MOSFET.
Al contrario, la tensione di controllo VCG di tutte le restanti righe viene posta dai restanti blocchi di pilotaggio 30 al valore di riduzione-stress VPP (nell?esempio pari all?alta tensione positiva HV), in modo tale da annullare, o ridurre fortemente, gli stress nelle relative celle di memoria 1.
Secondo un ulteriore aspetto della presente soluzione, il decodificatore di gate di controllo 26 comprende inoltre uno stadio di gestione polarizzazione 34, comune ai vari blocchi di pilotaggio 30, configurato per generare le tensioni di polarizzazione richieste ai transistori MOSFET degli stessi blocchi di pilotaggio per la generazione dei valori desiderati della tensione di controllo VCG.
In maniera di per s? nota, qui non descritta in dettaglio, il decodificatore di gate di controllo 26 riceve inoltre in ingresso segnali di indirizzo a bassa tensione (low voltage) ADD, da un controllore, non illustrato, del dispositivo di memoria non-volatile 20, sulla base dei quali seleziona e polarizza le varie righe della matrice di memoria 22.
Viene ora descritta in maggiore dettaglio, con riferimento alle figure 5a-5d ed alla figura 6, una possibile configurazione circuitale di un blocco di pilotaggio 30, ed il relativo funzionamento durante le operazioni di cancellazione, nel caso in cui lo stesso blocco di pilotaggio 30 comprenda uno stadio di pilotaggio selezionato per la cancellazione (figura 5a) ed M-1 stadi di pilotaggio non selezionati per la cancellazione (figure 5b-5d), o non comprenda alcuno stadio di pilotaggio selezionato per la cancellazione (figura 6).
In questa forma di realizzazione, ciascuno stadio di pilotaggio, indicato con 30', ? implementato mediante una coppia di transistori PMOS per alta tensione, formata da un primo transistore PMOS M0 e da un secondo transistore PMOS M1, e una coppia di transistori NMOS per alta tensione, formata da un primo transistore NMOS M2 e da un secondo transistore NMOS M3.
Lo stadio di pilotaggio 30' presenta: un primo ingresso 30a, atto a ricevere un primo segnale di controllo GP; un secondo ingresso 30b, atto a ricevere un secondo segnale di controllo DECS; un terzo ingresso 30c, atto a ricevere un terzo segnale di controllo SP; un quarto ingresso 30d, atto a ricevere la versione negata del secondo segnale di controllo DECSN; un quinto ingresso 30e, atto a ricevere la versione negata del terzo segnale di controllo SPN; un sesto ingresso 30f, atto a ricevere una tensione di polarizzazione-N VNW (per i well N dei transistori PMOS M0 e M1); un settimo ingresso 30g, atto a ricevere una tensione di polarizzazione-P VPW (per i well P dei transistori NMOS M2 e M3); ed un?uscita 30h, atta a fornire la tensione di gate di controllo VCG ai terminali di gate di controllo CG di una riga di celle di memoria 1 della matrice di memoria 22.
Il primo transistore PMOS M0 presenta terminale di gate collegato al primo ingresso 30a, terminale di source collegato al terzo ingresso 30c e terminale di drain collegato all?uscita 30h; il secondo transistore PMOS M1 presenta terminale di gate collegato al quarto ingresso 30d, terminale di source collegato al terzo ingresso 30c e terminale di drain collegato all?uscita 30h; il primo transistore NMOS M2 presenta terminale di gate collegato al primo ingresso 30a, terminale di source collegato al secondo ingresso 30b e terminale di drain collegato all?uscita 30h; ed il secondo transistore NMOS M3 presenta terminale di gate collegato al quinto ingresso 30e, terminale di source collegato al secondo ingresso 30b e terminale di drain collegato all?uscita 30h.
Il primo ed il secondo transistore PMOS M0 e M1 presentano inoltre terminale di well collegato al sesto ingresso 30f; mentre il primo ed il secondo transistore NMOS M2 e M3 presentano terminale di well collegato al settimo ingresso 30g.
Come precedentemente indicato, le sacche di well dei transistori PMOS M0 e M1 e dei transistori NMOS M2 e M3 di ciascuno stadio di pilotaggio 30' sono condivise con quelle degli altri stadi appartenenti allo stesso blocco di pilotaggio 30, e realizzate in rispettive sacche di polarizzazione 31, distinte e separate rispetto alle sacche di polarizzazione degli altri blocchi di pilotaggio 30.
Gli ingressi 30a-30g sono convenientemente collegati allo stadio di gestione polarizzazione 34, che fornisce le opportune tensioni di polarizzazione in funzione delle desiderate condizioni operative.
In particolare, come illustrato nelle figure 5a-5d, quando uno stadio di pilotaggio 30' appartenente al blocco di pilotaggio 30 ? selezionato per un?operazione di cancellazione, la tensione di polarizzazione-N VNW per il well di tipo N ? pari a 0 V, e la tensione di polarizzazione-P VPW per il well di tipo P ? pari a ?HV; il blocco di pilotaggio 30 opera in questo caso nell?intervallo di tensioni [-HV ; 0 V].
In dettaglio, figura 5a, per lo stadio di pilotaggio 30' della riga selezionata per la cancellazione (nel seguito stadio di pilotaggio selezionato), il primo segnale di controllo GP ? selezionato (GP = 0 V) ed il secondo segnale di controllo DECS ? selezionato (DECS = -HV); il primo transistore NMOS M2, in stato di conduzione, consente il trasferimento verso l?uscita 30h della tensione dello stesso secondo segnale di controllo DECS; la tensione di gate di controllo VGC ? dunque pari a ? HV, cos? da implementare l?operazione di cancellazione sulla riga selezionata.
Come mostrato in figura 5b, un ulteriore stadio di pilotaggio 30' che condivide con lo stadio di pilotaggio selezionato l?ingresso GP, ha il primo segnale di controllo GP selezionato (GP = 0 V) ed il secondo segnale di controllo DECS non selezionato (DECS = 0 V, DECSN = - HV), e dunque il secondo transistore PMOS M1, in stato di conduzione, consente il trasferimento verso l?uscita 30h della tensione del terzo segnale di controllo SP; la tensione di gate di controllo VGC ? in questo caso pari a 0 V.
Inoltre, figura 5c, lo stadio di pilotaggio 30' che condivide con lo stadio di pilotaggio selezionato l?ingresso DECS, ha il primo segnale di controllo GP non selezionato (GP = -HV) ed il secondo segnale di controllo DECS selezionato (DECS = -HV); il primo transistore PMOS M0, in stato di conduzione, consente dunque il trasferimento verso l?uscita 30h della tensione del terzo segnale di controllo SP; la tensione di gate di controllo VGC ? in questo caso pari a 0 V.
Infine, lo stadio di pilotaggio 30' che non condivide nessuno dei due ingressi GP e DECS con lo stadio di pilotaggio selezionato, mostrato in figura 5d, ha il primo segnale di controllo GP non selezionato (GP = -HV) ed il secondo segnale di controllo DECS non selezionato (DECS = 0 V); entrambi il primo ed il secondo transistore PMOS M0, M1, in stato di conduzione, consentono il trasferimento verso l?uscita 30h della tensione del terzo segnale di controllo SP; la tensione di gate di controllo VGC ? anche in questo caso pari a 0 V.
Come illustrato in figura 6, quando il blocco di pilotaggio 30 non ? invece selezionato per l?operazione di cancellazione, la tensione di polarizzazione-N VNW ? pari al valore di riduzione-stress VPP (al pi? pari a HV, nell?esempio), e la tensione di polarizzazione-P VPW ? pari a 0 V; il blocco di pilotaggio 30 opera in questo caso nel range di tensioni [0 V ; HV].
In dettaglio, il primo segnale di controllo GP ? selezionato (GP = 0 V) per tutte le righe ed il secondo segnale di controllo DECS ? non selezionato (DECS = 0 V), il primo ed il secondo transistore PMOS M0, M1, in stato di conduzione, consentono il trasferimento verso l?uscita 30h della tensione del terzo segnale di controllo SP, in questo caso pari al valore di riduzione-stress VPP; la tensione di gate di controllo VGC ? dunque pari allo stesso valore di riduzione-stress VPP, cos? da ridurre gli stress che si verificano durante la cancellazione sulle righe non selezionate.
Si noti che nel caso in cui la tensione di gate di controllo VGC, ed il valore di riduzione-stress VPP, siano pari all?alta tensione positiva HV, gli stress di bulk sono ridotti sostanzialmente a zero; tuttavia, il primo ed il secondo transistore PMOS M0, M1 sono sottoposti ad uno stress di gate non nullo, anche a causa dell?elevato numero di cicli operativi richiesti.
Pu? essere dunque vantaggioso, almeno in determinate condizioni operative, impostare il valore di riduzionestress VPP ad un valore minore rispetto all?alta tensione positiva HV, come precedentemente indicato, ad esempio nell?intervallo [+HV-3V ? HV], in tal modo assicurando stress del tutto sopportabili sia nelle celle di memoria 1, sia nei transistori MOSFET del decodificatore di gate di controllo 26 (essendo tali stress fortemente dipendenti dalla differenza di potenziale).
Come illustrato schematicamente in figura 7, un ulteriore aspetto della presente soluzione prevede che nella piastrina (die) 40 di materiale semiconduttore in cui ? realizzato il decodificatore di gate di controllo 26 sia presente un?area 42, comune a tutti i blocchi di pilotaggio 30, in cui ? integrato lo stadio di gestione polarizzazione 34, che fornisce le opportune tensioni di polarizzazione in funzione delle desiderate condizioni operative, includente (in modo noto qui non descritto in dettaglio) opportuni stadi a transistore per la generazione dei segnali di controllo (in particolare, i segnali DECS) e delle tensioni di polarizzazione-N VNW e di polarizzazione-P VPW; ed inoltre, per ciascun blocco di pilotaggio 30, un well N 31a, dedicato all?integrazione dei transistori di tipo P, ed un well P 31b, dedicato all?integrazione dei transistori di tipo N. In particolare, come precedentemente evidenziato, le sacche di polarizzazione 31, distinte e separate per i vari blocchi di pilotaggio 30 del decodificatore di gate di controllo 26, includono i rispettivi well N e P 31a, 31b.
I vantaggi della soluzione proposta emergono in maniera evidente dalla descrizione precedente.
In ogni caso, si sottolinea nuovamente che essa consente di ottenere un?importante riduzione nell?occupazione di area rispetto a soluzioni tradizionali, grazie tra l?altro alla:
- riduzione dell?area dedicata all?integrazione della matrice di memoria 22 (non pi? suddivisa fisicamente in settori); e
- riduzione dell?area dedicata all?integrazione dei circuiti di decodifica di riga e colonna (dato che non sono in tal caso richiesti decodificatori di bit line locali, per ciascun settore della matrice di memoria, e non ? inoltre necessario gestire la polarizzazione di distinte sacche di bulk della stessa matrice di memoria).
Inoltre, la soluzione descritta consente di ottenere importanti miglioramenti delle prestazioni elettriche del dispositivo di memoria non-volatile, grazie alla:
- riduzione del numero di aggiornamenti (refresh) eseguiti sulle righe della matrice di memoria 22: se in una soluzione tradizionale con settori di 512 righe, su ciascuna riga ? richiesto un refresh ogni 512 cancellazioni sulle altre righe (un refresh per ciascuna cancellazione di pagina), ovvero con una frequenza di refresh pari a 1/512, nella soluzione descritta, con blocchi di pilotaggio 30 associati ad un numero di righe pari ad esempio a 128, viene eseguito un refresh ogni 4 cancellazioni di pagina, con una frequenza pari a 1/(512*4), ovvero con una frequenza di refresh ridotta di quattro volte rispetto alla soluzione tradizionale;
- riduzione del tempo di cancellazione di pagina: dato che il refresh (composto, per ciascuna parola dell?array, da due operazioni di lettura e una di scrittura), ? eseguito alla fine dell?algoritmo di cancellazione e ha quindi un impatto sulla durata della cancellazione stessa, la riduzione della frequenza di refresh di quattro volte, nell?esempio, implica l?esecuzione del refresh su un quarto della riga; la durata del refresh di riga diventa cos? un quarto, e si riduce di una quantit? equivalente il tempo di esecuzione della cancellazione.
La presente Richiedente ha inoltre constatato che un ulteriore vantaggio della presente soluzione si verifica durante i cicli di scrittura nella matrice di memoria 22.
A causa della tensione applicata alla bit line BL selezionata per la scrittura, sulle celle di memoria 1 in stato cancellato che si trovano sulla stessa bit line BL possono verificarsi stress, cosiddetti di ?soft programmazione?, che vengono moltiplicati per il numero di righe ed il numero di cicli.
In una soluzione tradizionale, le righe non selezionate sono pilotate con una tensione negativa (da -1V a -0,5 V), e ci? limita la tensione che pu? essere applicata alla riga selezionata (nell?esempio, a 9V ? 9,5V), considerando la massima capacit? di sopportazione di tensione dei transistori per alta tensione (considerando nuovamente un?alta tensione HV pari a 10 V).
Nella soluzione proposta, al contrario, grazie alla separazione delle sacche di well dei blocchi di pilotaggio 30 del decodificatore di gate di controllo 26, le righe non selezionate e le righe selezionate possono essere pilotate a tensioni di gate di controllo VCG desiderate, non necessariamente vincolate tra loro e dalla massima tensione sopportabile dai transistori. In particolare, le righe di tutti i blocchi non selezionati possono essere pilotate ad una tensione negativa (ad esempio -1V o -2V), mentre la riga selezionata pu? essere pilotata ad una tensione maggiore di HV, ad esempio, HV+1V essendo le altre righe dello stesso blocco pilotate a 1V, grazie alla gestione separata della polarizzazione dei well di tipo N e P (ad esempio, la tensione VPW pu? essere posta a 1 V, mentre la tensione VNW pu? essere posta ad una tensione di 11 V).
Gli eventuali stress da ?soft programmazione?, di valore comunque minore (tanto minore quanto minore ? il numero delle righe appartenenti allo stesso settore virtuale), saranno limitati alle righe associate al blocco di pilotaggio 30 accoppiato alla riga selezionata.
I vantaggi precedentemente descritti rendono l?utilizzo del dispositivo di memoria non-violatile 20 particolarmente vantaggioso in un apparecchio elettronico 60, mostrato schematicamente in figura 8.
L'apparecchio elettronico 60 pu? essere per esempio: un PDA (assistente personale digitale); un computer portatile o fisso, eventualmente con capacit? di trasferimento dati wireless; un cellulare; un lettore audio digitale; una fotocamera o un camcorder; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.
In dettaglio, l'apparecchio elettronico 60 comprende: un controllore 61 (per esempio dotato di un microprocessore, un DSP o un microcontrollore); un dispositivo di ingresso/uscita I/O 62 (per esempio dotato di un tastierino e di un visualizzatore), per l?inserimento e la visualizzazione di dati; il dispositivo di memoria non-volatile 20 dotato della matrice di memoria 22 descritto in precedenza; una interfaccia wireless 64, per esempio un?antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione wireless in radiofrequenza; ed una RAM 65, tutti accoppiati attraverso un bus 66. Si pu? utilizzare una batteria 67 come sorgente di alimentazione elettrica nell?apparecchio elettronico 60, che pu? essere inoltre dotato di una fotocamera o videocamera o camcorder 68.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall?ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, si sottolinea nuovamente che la soluzione descritta pu? trovare vantaggiosa applicazione in tutti i dispositivi di memoria non-volatile in cui la cancellazione avvenga tramite l?applicazione di elevate differenze di potenziale riferite al bulk.
Ad esempio, la presente soluzione pu? trovare vantaggiosa applicazione nel dispositivo di memoria nonvolatile descritto in US 2014/0097481 A1, a nome della presente Richiedente.

Claims (16)

  1. RIVENDICAZIONI 1. Dispositivo di memoria non volatile (20), comprendente: una matrice di memoria (22) includente celle di memoria (1) organizzate in righe e colonne, ciascuna cella di memoria (1) essendo dotata di rispettive regioni di conduzione corrente (4, 5) e di una regione di gate di controllo (8), e le regioni di gate di controllo (8) di celle di memoria (1) di una stessa riga essendo accoppiate ad un terminale di gate di controllo (CG) e polarizzate ad una rispettiva tensione di gate di controllo (VCG); ed un decodificatore di gate di controllo (26), configurato per selezionare e polarizzare le regioni di gate di controllo (8) delle righe di celle di memoria (1) della matrice di memoria (22), ed i rispettivi terminali di gate di controllo (CG), a rispettive tensioni di controllo (VCG), in funzione di operazioni da svolgere sulle celle di memoria (1), caratterizzato dal fatto che le regioni di conduzione corrente (4, 5) delle celle di memoria (1) della matrice di memoria (22) sono disposte all?interno di una stessa sacca di bulk (24), atta ad essere polarizzata ad una tensione di bulk (VB), e dal fatto che detto decodificatore di gate di controllo (26) comprende un numero (N) di blocchi di pilotaggio (30) atti a fornire le tensioni di gate di controllo (VCG) ad un rispettivo numero (M) di righe di detta matrice di memoria (22), e realizzati in rispettive sacche di polarizzazione (31), separate e distinte tra loro.
  2. 2. Dispositivo secondo la rivendicazione 1, in cui ciascun blocco di pilotaggio (30) comprende un rispettivo numero (M) di stadi di pilotaggio (30'), ciascuno atto a fornire una tensione di gate di controllo (VCG) ad una rispettiva riga di detta matrice di memoria (22), e ciascuno comprendente rispettivi transistori MOSFET (M1-M4); in cui i transistori MOSFET (M1-M4) degli stadi di pilotaggio (30') appartenenti a ciascun blocco di pilotaggio (30) sono realizzati in rispettive sacche (31a, 31b) di dette sacche di polarizzazione (31), separate e distinte dalle sacche dei transistori MOSFET degli stadi di pilotaggio appartenenti agli altri blocchi di pilotaggio.
  3. 3. Dispositivo secondo la rivendicazione 2, in cui ciascuno di detti stadi di pilotaggio (30) comprende almeno un transistore PMOS (M0; M1) ed almeno un transistore NMOS (M2; M3), aventi un rispettivo terminale di gate in comune e ricevente una tensione di polarizzazione (GP), ed un rispettivo primo terminale di conduzione in comune e collegato ad un?uscita (30h) atta a fornire la rispettiva tensione di controllo (VCG); il transistore PMOS (M0; M1) ed il transistore NMOS (M2; M3) essendo atti a trasferire sull?uscita (30h) una rispettiva tensione di trasferimento (SP, DECS) ricevuta su un rispettivo secondo terminale di conduzione, in funzione della tensione di polarizzazione (GP); ed in cui il transistore PMOS (M0; M1) ed il transistore NMOS (M2; M3) sono realizzati in rispettive sacche (31a, 31b), comuni ai transistori PMOS e NMOS degli stadi di pilotaggio dello stesso blocco di pilotaggio, e distinte e separate rispetto alle sacche dei transistori PMOS e NMOS degli stadi di pilotaggio degli altri blocchi di pilotaggio.
  4. 4. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui il decodificatore di gate di controllo (26) comprende inoltre uno stadio di selezione e polarizzazione (34), comune ai vari blocchi di pilotaggio (30), configurato per generare tensioni di polarizzazione (VNW, VPW) per le rispettive sacche di polarizzazione (31), per la generazione delle tensioni di controllo (VCG).
  5. 5. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascun blocco di pilotaggio (30) comprende rispettivi transistori MOSFET (M1-M4), in grado di sopportare una massima tensione operativa (HV), e detto decodificatore di gate di controllo (26) ? configurato, durante una operazione di cancellazione nella matrice di memoria (22), per: - polarizzare almeno una riga selezionata di celle di memoria (1) ad una rispettiva tensione di controllo (VCG) posta ad un valore di cancellazione, che differisce dalla tensione di bulk (VB) di una differenza di potenziale maggiore della massima tensione operativa (HV); e - polarizzare restanti righe della matrice di memoria (22), non selezionate per la cancellazione, ad una rispettiva tensione di controllo (VCG) posta ad un valore di riduzione-stress (VPP), dimensionato nei confronti della tensione di bulk (VB), in modo da ridurre stress agenti sulle celle di memoria (1) di dette restanti righe ed atti a causare indesiderate perdite di dati programmati.
  6. 6. Dispositivo secondo la rivendicazione 5, in cui una differenza di potenziale tra il valore di cancellazione ed il valore di riduzione-stress (VPP) supera la massima tensione operativa (HV).
  7. 7. Dispositivo secondo la rivendicazione 5 o 6, in cui il valore di riduzione-stress (VPP) ? pari alla tensione di bulk (VB).
  8. 8. Dispositivo secondo la rivendicazione 5 o 6, in cui una differenza di potenziale tra il valore di riduzionestress (VPP) e la tensione di bulk (VB) ? tale da non causare stress nei transistori MOSFET (M1-M4) di detto decodificatore di gate di controllo (26).
  9. 9. Dispositivo secondo la rivendicazione 8, in cui i transistori MOSFET (M1-M4) del decodificatore di gate di controllo (26) sono in grado di sopportare senza danneggiamento una massima tensione operativa (HV), e la tensione di bulk (VB) ha un valore positivo pari alla massima tensione operativa (HV); la tensione di gate di controllo (VCG) della riga selezionata ha un valore negativo pari alla massima tensione operativa (-HV); ed il valore di riduzione-stress (VPP) della tensione di gate di controllo (VCG) delle righe non selezionate differisce dal valore positivo pari alla massima tensione operativa (+HV) di un valore compreso tra 2 V e 3 V.
  10. 10. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui celle di memoria (1) di una stessa colonna sono associate ad una rispettiva bit line (BL); detto dispositivo di memoria non-volatile (20) comprendendo inoltre un unico decodificatore di bit line (27) per detta matrice di memoria (22), configurato per selezionare e polarizzare le bit line (BL) delle colonne di celle di memoria (1) della matrice di memoria (22), a rispettivi valori di tensione di bit line (VBL), in funzione di operazioni da svolgere sulle celle di memoria.
  11. 11. Apparecchio elettronico (60), comprendente il dispositivo di memoria non-volatile (20), secondo una qualsiasi delle rivendicazioni precedenti, ed un controllore (61) operativamente accoppiato al dispositivo di memoria non-volatile (20) ed atto a fornire segnali di indirizzo (ADD) per il relativo decodificatore di gate di controllo (26).
  12. 12. Metodo di funzionamento di un dispositivo di memoria non volatile (20), comprendente una matrice di memoria (22) includente celle di memoria (1) organizzate in righe e colonne, ciascuna cella di memoria (1) essendo dotata di rispettive regioni di conduzione corrente (4, 5) e di una regione di gate di controllo (8), e le regioni di gate di controllo (8) di celle di memoria (1) di una stessa riga essendo accoppiate ad un terminale di gate di controllo (CG) e polarizzate ad una rispettiva tensione di gate di controllo (VCG); il metodo comprendendo la fase, in un decodificatore di gate di controllo (26) includente transistori MOSFET (M1-M4) in grado di sopportare una massima tensione operativa (HV), selezionare e polarizzare le regioni di gate di controllo (8) delle righe di celle di memoria (1) della matrice di memoria (22), ed i rispettivi terminali di gate di controllo (CG), a rispettive tensioni di controllo (VCG), in funzione di operazioni da svolgere sulle celle di memoria (1), caratterizzato dal fatto che le regioni di conduzione corrente (4, 5) delle celle di memoria (1) della matrice di memoria (22) sono disposte all?interno di una stessa sacca di bulk (24), atta ad essere polarizzata ad una tensione di bulk (VB), e dal fatto che la fase di selezionare e polarizzare le regioni di gate di controllo comprende, durante una operazione di cancellazione nella matrice di memoria (22): - polarizzare almeno una riga selezionata di celle di memoria (1) ad una rispettiva tensione di controllo (VCG) posta ad un valore di cancellazione, che differisce dalla tensione di bulk (VB) di una differenza di potenziale maggiore della massima tensione operativa (HV); e - polarizzare restanti righe della matrice di memoria (22), non selezionate per la cancellazione, ad una rispettiva tensione di controllo (VCG) posta ad un valore di riduzione-stress (VPP), dimensionato nei confronti della tensione di bulk (VB), in modo da ridurre stress agenti sulle celle di memoria (1) di dette restanti righe ed atti a causare indesiderate perdite di dati programmati.
  13. 13. Metodo secondo la rivendicazione 12, in cui una differenza di potenziale tra il valore di cancellazione ed il valore di riduzione-stress (VPP) supera la massima tensione operativa (HV).
  14. 14. Metodo secondo la rivendicazione 12 o 13, in cui il valore di riduzione-stress (VPP) ? pari alla tensione di bulk (VB).
  15. 15. Metodo secondo la rivendicazione 12 o 13, in cui una differenza di potenziale tra il valore di riduzionestress (VPP) e la tensione di bulk (VB) ? tale da non causare stress nei transistori MOSFET (M1-M4) di detto decodificatore di gate di controllo (26).
  16. 16. Metodo secondo una qualsiasi delle rivendicazioni 12-15, in cui la tensione di bulk (VB) ha un valore positivo pari alla massima tensione operativa (+HV); la tensione di gate di controllo (VCG) della riga selezionata ha un valore negativo pari alla massima tensione operativa (-HV); ed il valore di riduzione-stress (VPP) della tensione di gate di controllo (VCG) delle righe non selezionate differisce dal valore positivo pari alla massima tensione operativa (+HV) di un valore compreso tra 2 V e 3 V.
ITUB2015A001112A 2015-05-27 2015-05-27 Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress ITUB20151112A1 (it)

Priority Applications (4)

Application Number Priority Date Filing Date Title
ITUB2015A001112A ITUB20151112A1 (it) 2015-05-27 2015-05-27 Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress
CN201510862440.2A CN106205701A (zh) 2015-05-27 2015-11-30 非易失性存储器设备和具有应力减小的相应操作方法
CN201520977520.8U CN205645283U (zh) 2015-05-27 2015-11-30 一种非易失性存储器设备和电子装置
US14/970,732 US9564231B2 (en) 2015-05-27 2015-12-16 Non-volatile memory device and corresponding operating method with stress reduction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
ITUB2015A001112A ITUB20151112A1 (it) 2015-05-27 2015-05-27 Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress

Publications (1)

Publication Number Publication Date
ITUB20151112A1 true ITUB20151112A1 (it) 2016-11-27

Family

ID=53765473

Family Applications (1)

Application Number Title Priority Date Filing Date
ITUB2015A001112A ITUB20151112A1 (it) 2015-05-27 2015-05-27 Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress

Country Status (3)

Country Link
US (1) US9564231B2 (it)
CN (2) CN205645283U (it)
IT (1) ITUB20151112A1 (it)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20151112A1 (it) * 2015-05-27 2016-11-27 St Microelectronics Srl Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress
US10216570B2 (en) * 2017-01-31 2019-02-26 Winbond Electronics Corporation Memory device and control method thereof
IT201900025411A1 (it) * 2019-12-23 2021-06-23 St Microelectronics Srl Dispositivo di memoria includente un decodificatore di colonna che riduce la caduta di tensione lungo le linee di bit locali selezionate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69930238D1 (de) * 1999-06-17 2006-05-04 St Microelectronics Srl Zeilendekodierer für nichtflüchtigen Speicher zur wahlfreien positiven und negativen Vorspannungseinstellung von Wortleitungen
DE60200715D1 (de) * 2002-02-20 2004-08-12 St Microelectronics Srl Selecteur à ligne des mots pour une memoire semiconductrice
FR2850201A1 (fr) 2003-01-21 2004-07-23 St Microelectronics Sa Decodeur de ligne de mot a tension negative, ayant des elements de terminaison de faible encombrement
JP4437710B2 (ja) 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
US20070230252A1 (en) * 2006-03-21 2007-10-04 Stmicroelectronics S.R.L. Row selector for a semiconductor memory device
US8320191B2 (en) * 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
US8750049B2 (en) * 2010-06-02 2014-06-10 Stmicroelectronics International N.V. Word line driver for memory
ITUB20151112A1 (it) * 2015-05-27 2016-11-27 St Microelectronics Srl Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress

Also Published As

Publication number Publication date
US9564231B2 (en) 2017-02-07
US20160351264A1 (en) 2016-12-01
CN106205701A (zh) 2016-12-07
CN205645283U (zh) 2016-10-12

Similar Documents

Publication Publication Date Title
KR100292361B1 (ko) 반도체불휘발성메모리의데이타기입방법
US6141250A (en) Non-volatile semiconductor memory device
US9613709B2 (en) Dual non-volatile memory cell comprising an erase transistor
US9653470B2 (en) Individually read-accessible twin memory cells
JP5300773B2 (ja) 不揮発性半導体記憶装置
US9460798B2 (en) Page or word-erasable composite non-volatile memory
JP2008234821A (ja) 不揮発性半導体記憶装置
KR20130098643A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US10381082B2 (en) Nonvolatile semiconductor storage device
US7957190B2 (en) Memory having P-type split gate memory cells and method of operation
JP2014197442A (ja) 不揮発性半導体記憶装置及びその読み出し方法
US11915760B2 (en) Semiconductor storage device
ITUB20151112A1 (it) Dispositivo di memoria non-volatile e corrispondente metodo di funzionamento con riduzione degli stress
JP5853853B2 (ja) 半導体記憶装置及びその駆動方法
US20080175049A1 (en) Non-volatile memory array
KR100604561B1 (ko) 낸드 플래시 메모리 소자 및 이의 웰 형성 방법
US20090279361A1 (en) Addressable Memory Array
CN107393926B (zh) 闪存单元、闪存阵列及其操作方法
US8848454B2 (en) Method for programming non-volatile memory cell, non-volatile memory array and non-volatile memory apparatus
JP5627624B2 (ja) プログラマブルロジックデバイス
US8885403B2 (en) Programming a split gate bit cell
CN107658301B (zh) 闪存单元、闪存阵列及其操作方法
JP5814961B2 (ja) 不揮発性半導体記憶装置
JP3795249B2 (ja) 固定値メモリセルのプログラミング方法
JP3850136B2 (ja) 不揮発性半導体記憶装置