JP2005129663A - 多層配線基板 - Google Patents
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Abstract
【課題】 導体チップがフリップチップボンディングされる多層基板において、半導体チップと多層基板の間の熱膨張係数の差に起因して、パッド電極部分の基板中に発生するクラックを防止する。
【解決手段】 本発明の多層配線基板は、半導体チップの外周29に近い位置の電極に対応する電極パッド22が、横長の形状を有し、さらにソルダーレジスト23の開口35が横長の形状よりも小さく、かつ開口の中心Bが横長の形状の中心Aよりも半導体チップの中心の方向30にずれて位置する(L4)という特徴を有する。したがって、本発明の多層配線基板は、実装される半導体チップの周辺部に近い基板上の電極パッド部分(L3)に加わる熱応力(ストレス)が緩和される。その結果、本発明の多層配線基板は、半導体チップと多層基板の間の熱膨張係数の差に起因して、半導体チップの周辺部に近い電極パッド22部分の基板21中に発生するクラックを防止することができる。
【選択図】 図4
【解決手段】 本発明の多層配線基板は、半導体チップの外周29に近い位置の電極に対応する電極パッド22が、横長の形状を有し、さらにソルダーレジスト23の開口35が横長の形状よりも小さく、かつ開口の中心Bが横長の形状の中心Aよりも半導体チップの中心の方向30にずれて位置する(L4)という特徴を有する。したがって、本発明の多層配線基板は、実装される半導体チップの周辺部に近い基板上の電極パッド部分(L3)に加わる熱応力(ストレス)が緩和される。その結果、本発明の多層配線基板は、半導体チップと多層基板の間の熱膨張係数の差に起因して、半導体チップの周辺部に近い電極パッド22部分の基板21中に発生するクラックを防止することができる。
【選択図】 図4
Description
本発明は、一般的には、プリント配線板に関し、より詳細には、フリップチップボンディングにより半導体チップが搭載(マウント)される多層配線基板に関する。
フリップチップボンディング(FCB:Flip Chip Bonding、以下FCBと略す。)は、半導体チップを半田を用いて基板上の電極に接合する技術である。FCBはC4ボンディングとも呼ばれる。図1は、従来のFCBによる接合後の半導体チップと多層配線基板の状態を示す図である。多層配線基板は配線層と絶縁層が交互に積層された基板である。多層配線基板は多層基板あるいはビルドアップ基板とも呼ばれる。基板1の最上層である絶縁層2の表面にパッド電極3がある。パッド電極3は半導体チップ5の電極の位置に対応して設けられる。パッド電極3のFCB接合4の部分を除いて、基板1はソルダーレジスト6で覆われる。パッド電極3の表面上のソルダーレジスト5の開口において、半田接合であるFCB接合4により、半導体チップ5の電極と基板上のパッド電極3が電気的に接合される。半導体チップ5と基板の接合を補強するために、アンダーフィルと呼ばれる樹脂7が半導体チップ5と基板の間に充填される。
半導体チップがFCB接合された多層配線基板は、温度変化に対する信頼性を検査するために、温度サイクル試験にかけられる。温度サイクル試験において、図1の符号10で示すクラックがパッド電極3部分の基板中に発生する。クラック10は半導体チップ5と基板1の間の熱膨張係数の差に起因して発生する。クラック10は特に半導体チップ5の端面11に近いパッド電極3で発生する。クラック10は半導体チップ5の中心方向12においては発生しない。半導体チップ5の端面11に近いパッド電極3でクラック10が発生する理由は、温度サイクルの冷却時に大きい応力(ストレス)が半導体チップ5の端面11付近に集中して加わるからである。この応力は、半導体チップ5と多層基板1の間の熱膨張の差に起因する。一旦発生したクラック10は基板内で伝播し、パッド電極3の下の多層基板中の配線層を切断する。その結果、多層配線基板中の回路の動作不良(断線)が起こる。
半導体素子とプリント基板の熱膨張の差により半田バンプに発生するクラックを防止するための技術が、日本国の公開特許公報、特開平9-102517に開示されている。この公報では、半田バンプが載る半導体素子の電極の形状を、半導体素子の膨張方向に合わせるように長い楕円形状にしている。その結果、半導体素子の膨張方向における半田バンプの接合面積が大きくなり、半田バンプの根元への応力の集中が緩和される。
しかし、この公報は、半田バンプに発生するクラックを防止するための技術を開示するものであり、パッド電極部分の基板中に発生するクラック10(図1)を防止するための技術を開示するものではない。
特開平9-102517
本発明の目的は、半導体チップがフリップチップボンディングされる多層基板において、半導体チップと多層基板の間の熱膨張係数の差に起因して、パッド電極部分の基板中に発生するクラックを防止することである。
本発明の目的は、半導体チップがフリップチップボンディングされる多層基板において、温度変化によって発生する回路の動作不良(断線)を減少させることにより、多層基板の温度変化に対する信頼性を向上させることである。
本発明は、半導体チップが半田接合される多層配線基板であって、絶縁層と、絶縁層上に、接合される半導体チップの複数の半田バンプの各々に対応するように設けられた複数の電極パッドと、絶縁層と複数の電極パッドを覆うソルダーレジスト層と、各電極パッドを覆うソルダーレジストに設けられた、電極パッドの表面に至る開口と、ソルダーレジストの開口に充填された半田とを含み、半田接合される半導体チップの外周に近い位置の半田バンプに対応する電極パッドは、横長の形状を有し、さらにソルダーレジストの開口は横長の形状よりも小さく、かつ開口の中心は横長の形状の中心よりも接合される半導体チップの中心の方向にずれて位置することを特徴とする多層配線基板である。
本発明は、絶縁層と、絶縁層上の複数の電極パッドと、絶縁層と複数の電極パッドを覆うソルダーレジスト層と、各電極パッドを覆うソルダーレジストに設けられた、電極パッドの表面に至る開口と、複数の電極パッドの各々に対応するように設けられた複数の電極を有する半導体チップと、各開口を充填するとともに、各電極パッドとその電極パッドに対応する半導体チップの各電極を接続する半田接合とを含み、半導体チップの外周に近い位置の電極に対応する電極パッドは、横長の形状を有し、さらにソルダーレジストの開口は横長の形状よりも小さく、かつ開口の中心は横長の形状の中心よりも半導体チップの中心の方向にずれて位置することを特徴とする、半導体チップが実装された多層配線基板である。
本発明の多層配線基板において、電極パッドは楕円形状を有し、ソルダーレジストの開口は円形状を有する。
本発明の多層配線基板は、半導体チップの外周に近い位置の電極に対応する電極パッドが、横長の形状を有し、さらにソルダーレジストの開口が横長の形状よりも小さく、かつ開口の中心が横長の形状の中央よりも半導体チップの中心の方向にずれて位置するという特徴を有する。したがって、本発明の多層配線基板は、実装される半導体チップの周辺部に近い基板上の電極パッド部分に加わる熱応力(ストレス)が緩和される。その結果、本発明の多層配線基板は、半導体チップと多層基板の間の熱膨張係数の差に起因して、半導体チップの周辺部に近い電極パッド部分の基板中に発生するクラックを防止することができる。
本発明の多層配線基板は、熱膨張差に起因するクラックによって発生する回路の断線不良が低く、温度変化に対する信頼性が高い。
図2は、本発明のFCBによる接合前の半導体チップと多層配線基板の状態を示す図である。多層配線基板は配線層と絶縁層が交互に積層された基板である。多層配線基板は多層基板あるいはビルドアップ基板とも呼ばれる。基板20の最上層である絶縁層21の表面にパッド電極22がある。パッド電極22は半導体チップ25の半田バンプ26の位置に対応して設けられる。パッド電極22は、通常の工程、例えば銅メッキ後のパターン化(フォトリソグラフィ)により形成する。パッド電極22のFCB接合部分を除いて、基板20はソルダーレジスト23で覆われる。ソルダーレジスト23の開口は、通常の工程、例えばソルダーレジスト塗布後のパターン化(フォトリソグラフィ)により形成する。パッド電極22の表面のソルダーレジスト23の開口に、錆びを防ぐための保護膜(OSP)及び半田24が設けられる。半田バンプ26および半田24で用いられる半田の種類はPb−Sn系、Pbフリー系等、いかなる種類であってもよい。
図3はFCB接合後の半導体チップと多層配線基板の状態を示す図である。リフロー工程において、図2の基板上の半田24と半導体チップ25の半田バンプ26を溶融させて、図3の半田接合27を形成する。この半田接合27は、半導体チップ25と基板20上のパッド電極22とを電気的に接続する。半導体チップ25と基板の接合を補強するために、アンダーフィルと呼ばれる樹脂28が半導体チップ25と基板の間に形成される。
図4は半導体チップの外周(端面)29(図3)に近い位置の電極に対応する電極パッド22の様子を示す図である。上面の図からわかるように、電極パッド22は、半導体チップの外周の方向29へ伸びる横長の形状を有する。図4の例では、電極パッド22は楕円形状を有するが、これに限られたわけではなく、横長な形状であれば、長方形などの他の形状であってもよい。符号35はパッド上のソルダーレジスト23の開口を示す。図4の例では、開口35は円形状を有するが、これに限られたわけではなく、正方形、楕円形などの他の形状であってもよい。
開口35は電極パッド22の形状よりも小さい。開口35の中心Bは電極パッド22の中心Aよりも半導体チップの中心の方向30にずれて位置する。その結果、開口35よりも半導体チップの外周(端面)方向29での電極パッド22の面積が大きくなる。すなわち、半田接合されない電極パッド22の部分(L3)が、開口35よりも半導体チップの外周(端面)方向29で確保される。
半導体チップの外周方向29での半田接合されない電極パッド22の面積の増加により、電極パッド部分に加わる熱応力が緩和(分散)される。その結果、半導体チップと多層基板の間の熱膨張係数の差に起因して、電極パッド部分の基板中に発生するクラック(図1の符号10)を防止することができる。なお、開口35の中心Bの位置は、電極パッド22のサイズ、開口のサイズ、熱応力の大きさなどのパラメータから決まるが、少なくとも電極パッド22の中心Aよりも半導体チップの中心の方向30にずれて位置することが必要となる。
実際に図4の形状を持つ電極パッドを有するFCB接合後の多層配線基板を試作した。試作した電極パッド22の寸法(図4のL1〜L6)は以下のとおりである。寸法の単位はマイクロメータである。
・パッド22の横の長さ :L1=160〜220
・パッド22の縦の長さ :L2=140〜160
・開口35の直径 :L5=100マイクロメータ
・パッド22の中心Aと開口中心Bの間隔 :L4=10〜40
・開口35端部とパッド22端部の間隔 :L6=20〜30
試作した多層配線基板を温度サイクル試験(−55度と125度の間で1250サイクル)にかけた結果、図1のクラック10に相当するクラックはまったく発生しないことを確認した。
・パッド22の横の長さ :L1=160〜220
・パッド22の縦の長さ :L2=140〜160
・開口35の直径 :L5=100マイクロメータ
・パッド22の中心Aと開口中心Bの間隔 :L4=10〜40
・開口35端部とパッド22端部の間隔 :L6=20〜30
試作した多層配線基板を温度サイクル試験(−55度と125度の間で1250サイクル)にかけた結果、図1のクラック10に相当するクラックはまったく発生しないことを確認した。
1、20 基板
2、21 絶縁層
3、22 電極パッド
4、27 半田接合
5、25 半導体チップ
6、23 ソルダーレジスト
7、28 アンダーフィル
10 クラック
11、29 半導体チップの端面(外周)
12、30 半導体チップの中心方向
24 半田
26 半田バンプ
35 ソルダーレジストの開口
2、21 絶縁層
3、22 電極パッド
4、27 半田接合
5、25 半導体チップ
6、23 ソルダーレジスト
7、28 アンダーフィル
10 クラック
11、29 半導体チップの端面(外周)
12、30 半導体チップの中心方向
24 半田
26 半田バンプ
35 ソルダーレジストの開口
Claims (4)
- 半導体チップが半田接合される多層配線基板であって、
絶縁層と、
前記絶縁層上に、接合される半導体チップの複数の半田バンプの各々に対応するように設けられた複数の電極パッドと、
前記絶縁層と前記複数の電極パッドを覆うソルダーレジスト層と、
前記各電極パッドを覆うソルダーレジストに設けられた、電極パッドの表面に至る開口と、
前記ソルダーレジストの開口に充填された半田とを含み、
前記半田接合される半導体チップの外周に近い位置の半田バンプに対応する電極パッドは横長の形状を有し、さらに前記ソルダーレジストの開口は前記横長の形状よりも小さく、かつ前記開口の中心は前記横長の形状の中心よりも前記接合される半導体チップの中心の方向にずれて位置することを特徴とする、多層配線基板。 - 前記電極パッドは楕円形状を有し、前記ソルダーレジストの開口は円形状を有する、請求項1の多層配線基板。
- 絶縁層と、
前記絶縁層上の複数の電極パッドと、
前記絶縁層と前記複数の電極パッドを覆うソルダーレジスト層と、
前記各電極パッドを覆うソルダーレジストに設けられた、電極パッドの表面に至る開口と、
前記複数の電極パッドの各々に対応するように設けられた複数の電極を有する半導体チップと、
前記各開口を充填するとともに、前記各電極パッドとその電極パッドに対応する前記半導体チップの各電極を接続する半田接合とを含み、
前記半導体チップの外周に近い位置の電極に対応する電極パッドは横長の形状を有し、さらに前記ソルダーレジストの開口は前記横長の形状よりも小さく、かつ前記開口の中心は前記横長の形状の中心よりも前記半導体チップの中心の方向にずれて位置することを特徴とする、半導体チップが実装された多層配線基板。 - 前記電極パッドは楕円形状を有し、前記ソルダーレジストの開口は円形状を有する、請求項3の多層配線基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003362361A JP2005129663A (ja) | 2003-10-22 | 2003-10-22 | 多層配線基板 |
US10/711,638 US7078629B2 (en) | 2003-10-22 | 2004-09-29 | Multilayer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003362361A JP2005129663A (ja) | 2003-10-22 | 2003-10-22 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
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JP2005129663A true JP2005129663A (ja) | 2005-05-19 |
Family
ID=34509979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003362361A Pending JP2005129663A (ja) | 2003-10-22 | 2003-10-22 | 多層配線基板 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7078629B2 (ja) |
JP (1) | JP2005129663A (ja) |
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US10192840B2 (en) | 2015-09-25 | 2019-01-29 | Intel Corporation | Ball pad with a plurality of lobes |
Also Published As
Publication number | Publication date |
---|---|
US20050087364A1 (en) | 2005-04-28 |
US7078629B2 (en) | 2006-07-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
A02 | Decision of refusal |
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