JP6601055B2 - プリント配線板、電子機器及び実装方法 - Google Patents
プリント配線板、電子機器及び実装方法 Download PDFInfo
- Publication number
- JP6601055B2 JP6601055B2 JP2015162875A JP2015162875A JP6601055B2 JP 6601055 B2 JP6601055 B2 JP 6601055B2 JP 2015162875 A JP2015162875 A JP 2015162875A JP 2015162875 A JP2015162875 A JP 2015162875A JP 6601055 B2 JP6601055 B2 JP 6601055B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- printed wiring
- wiring board
- pitch
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 209
- 239000004065 semiconductor Substances 0.000 claims description 131
- 229910000679 solder Inorganic materials 0.000 claims description 106
- 230000002093 peripheral effect Effects 0.000 claims description 28
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000005304 joining Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 16
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3737—Organic materials with or without a thermoconductive filler
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15158—Shape the die mounting substrate being other than a cuboid
- H01L2924/15159—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/06—Thermal details
- H05K2201/066—Heatsink mounted on the surface of the PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09036—Recesses or grooves in insulating substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/041—Solder preforms in the shape of solder balls
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/0415—Small preforms other than balls, e.g. discs, cylinders or pillars
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Combinations Of Printed Boards (AREA)
Description
体パッケージは、パッケージ基板の下面にBGAボール(半田ボール)が格子状に配置されている。
図26に示す反り許容値は、パッケージ基板の反り許容値又はプリント配線板の反り許容値である。図26に示すように、BGAピッチが微細化され、はんだ体積が減少すると、反り許容値も小さくなる。
する第2基板と、前記第1面又は前記第2面に形成された凹部と、前記凹部の底面に形成された第1電極と、前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第2電極と、前記第1電極に接合された第1はんだと、前記第2電極に接合された第2はんだと、を備え、前記第1電極のピッチは、前記第2電極のピッチよりも大きく、前記第1はんだのサイズは、前記第2はんだのサイズよりも大きい、プリント配線板が提供される。
図1〜図10を参照して、第1実施形態について説明する。図1は、第1実施形態に係るプリント配線板(プリント基板)1及び半導体パッケージ2の断面図である。図2は、第1実施形態に係るプリント配線板1及び半導体パッケージ2の要部を拡大した断面図である。プリント配線板1は、基板11を備えている。プリント配線板1及び基板11は、第1基板の一例である。基板11は、樹脂層及び配線層が積層された積層基板である。プリント配線板1の上面(第1面)に半導体パッケージ2が実装(搭載)されている。すなわち、プリント配線板1が備える基板11の上面(第1面)に半導体パッケージ2が実装されている。プリント配線板1及び半導体パッケージ2は、電気的に接続されている。
パッケージ基板21に向けた状態(フェースダウン)で、半導体チップ22の回路面に形成された電極と、パッケージ基板21の上面に形成された電極とが、BGAボールを介して接合されている。図1では、半導体チップ22の電極、パッケージ基板21の上面に形成された電極及びBGAボールについて、図示を省略している。パッケージ基板21と半導体チップ22との間には、アンダーフィル樹脂24が充填され、アンダーフィル樹脂24の外周部分にフィレット24Aが形成されている。
た複数のランド13にそれぞれ接合され、かつ、パッケージ基板21の下面に形成された複数のランド31にそれぞれ接合されている。パッケージ基板21の下面の外周部分に複数のランド32が形成されている。複数のBGAボール28は、プリント配線板1の上面に形成された複数のランド14にそれぞれ接合され、かつ、パッケージ基板21の下面に形成された複数のランド32にそれぞれ接合されている。ランド31、32は、例えば、銅、アルミニウム等で形成された電極である。ランド31は、第3電極の一例である。ランド32は、第4電極の一例である。
てもよい。次いで、図9に示すように、複数のランド13上に複数のはんだペースト42を形成する。例えば、ディスペンサ44を用いて、複数のランド13上に複数のはんだペースト42を形成してもよい。図8に示す工程と、図9に示す工程との順番を変更してもよい。すなわち、複数のランド13上に複数のはんだペースト42を形成した後に、複数のランド14上に複数のはんだペースト43を形成してもよい。また、図3及び図4に示す工程と、図5〜図9に示す工程との順番を変更してもよい。図5〜図9に示す工程を行った後、図3及び図4に示す工程を行ってもよい。図3及び図4に示す工程と、図5〜図9に示す工程とを並行して行ってもよい。
図11及び図12を参照して、第2実施形態について説明する。第2実施形態において、第1実施形態と同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。図11は、第2実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図12は、第2実施形態に係るプリント配線板1の説明図である。プリント配線板1は、基板11A、11Bを有する基板11を備えている。図12に示すように、基板11Aと基板11Bとを貼りあわせることにより、基板11が形成されている。例えば、基板11Aと基板11Bとの間にプリプレグ等の接着層を配置し、基板11Aの下面と基板11Bの上面とを貼りあわせることにより、基板11Aの下面と基板11Bの上面とを接着してもよい。基板11Aは、貫通基板である。すなわち、基板11Aは、基板11Aを貫通する貫通孔51を有する。貫通孔51は、基板11Aの所定部分を貫通している。基板11Aの所定部分は、基板11Aの中央部分であってもよい。
図13を参照して、第3実施形態について説明する。第3実施形態において、第1及び第2実施形態と同一の構成要素については、第1及び第2実施形態と同一の符号を付し、その説明を省略する。図13は、第3実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図13に示すように、パッケージ基板21の下面に複数のはんだ部品61が搭載されている。はんだ部品61は、例えば、円柱形状のはんだペレットである。はんだ部品61は、第1はんだの一例である。図13では図示を省略しているが、はんだ部品61は、凹部12の底面に形成されたランド13に接合され、かつ、パッケージ
基板21の下面に形成されたランド31に接合されている。BGAボール27に代えて、部品搭載装置によって取り扱うことが可能なはんだ部品61を用いることにより、ボール搭載機の改造が不要となり、半導体パッケージ2の製造コストが抑制され、プリント配線板1の製造コストが抑制される。
図14〜図16を参照して、第4実施形態について説明する。第4実施形態において、第1〜第3実施形態と同一の構成要素については、第1〜第3実施形態と同一の符号を付し、その説明を省略する。図14は、第4実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図15は、第4実施形態に係るプリント配線板1及び半導体パッケージ2の要部を拡大した断面図である。プリント配線板1の上面に凹部12が形成されておらず、パッケージ基板21の下面の中央部分に凹部(座ぐり)71が形成されている。すなわち、パッケージ基板21の下面の中央部分は、パッケージ基板21の下面の外周部分よりも凹んでいる。凹部71内にチップ部品29が収容されており、チップ部品29とプリント配線板1との接触が抑制されている。
1のピッチ、サイズ、ランド32のピッチ、サイズ、BGAボール27のピッチ、サイズ及びBGAボール28のピッチ、サイズは、第1実施形態と同様である。第4実施形態のはんだ部品61のピッチ、サイズは、第3実施形態と同様である。プリント配線板1に半導体パッケージ2を実装する際、プリント配線板1の上面の所定部分に複数のランド13を形成し、プリント配線板1の上面の所定部分の隣接部分に複数のランド14を形成する。複数のランド13及び複数のランド14を形成する際、ランド13のピッチを、ランド14のピッチよりも大きく形成する。
図17及び図18を参照して、第5実施形態について説明する。第5実施形態において、第1〜第4実施形態と同一の構成要素については、第1〜第4実施形態と同一の符号を付し、その説明を省略する。図17は、第5実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図18は、第5実施形態に係るプリント配線板1及び半導体パッケージ2の要部を拡大した断面図である。第1〜第4実施形態と比較して、第5実施形態では、ヒートスプレッダ23の小型化及び軽量化が行われている。ヒートスプレッダ23の軽量化が行われることにより、半導体パッケージ2の軽量化が可能となる。ヒートスプレッダ23の小型化が行われているため、ヒートスプレッダ23の側壁部材23Bが、図1と比較するとパッケージ基板21のやや中央寄りに配置されている。したがって、パッケージ基板21上の空き領域が増加し、パッケージ基板21上のチップ部品26の搭載数を増やすことができる。パッケージ基板21上のチップ部品26の搭載数を増やすことにより、半導体チップ22のノイズを低減することができる。
置することにより、パッケージ基板21の外周部分が上方向に反り易くなっている。図17に示すように、プリント配線板1の上面であって、パッケージ基板21の外周部分と対向する位置に凹部(座ぐり)81が形成されている。プリント配線板1の上面の所定部分の隣接部分が、プリント配線板1の上面の所定部分よりも凹んでいる。プリント配線板1の上面の所定部分は、プリント配線板1の上面の中央部分であってもよい。プリント配線板1の上面の所定部分は、プリント配線板1の上面であって、パッケージ基板21の中央部分と対向する位置であってもよい。凹部81内にチップ部品29が収容されており、チップ部品29とプリント配線板1との接触が抑制されている。
のサイズよりも大きくすることができる。BGAボール27のはんだ量を、BGAボール28のはんだ量よりも増加することにより、プリント配線板1の反り許容値及びパッケージ基板21の反り許容値を緩和することができる。
図19及び図20を参照して、第6実施形態について説明する。第6実施形態において、第1〜第5実施形態と同一の構成要素については、第1〜第5実施形態と同一の符号を付し、その説明を省略する。図19は、第6実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図20は、第6実施形態に係るプリント配線板1及び半導体パッケージ2の要部を拡大した断面図である。第1〜第4実施形態と比較して、第6実施形態では、ヒートスプレッダ23の小型化及び軽量化が行われている。ヒートスプレッダ23の軽量化が行われることにより、半導体パッケージ2の軽量化が可能となる。ヒートスプレッダ23の小型化が行われているため、ヒートスプレッダ23の側壁部材23Bが、パッケージ基板21の中央部分の近辺に配置されている。したがって、パッケージ基板21上の空き領域が増加し、パッケージ基板21上のチップ部品26の搭載数を増やすことができる。パッケージ基板21上のチップ部品26の搭載数を増やすことにより、半導体チップ22のノイズを低減することができる。
実施形態に係るプリント配線板1及び半導体パッケージ2は、図19及び図20に示す例に限定されない。第6実施形態において、凹部91内にチップ部品29を収容せず、パッケージ基板21の下面に他の凹部を形成し、パッケージ基板21の他の凹部内にチップ部品29を収容してもよい。また、第6実施形態において、パッケージ基板21に対するチップ部品29の搭載を省略してもよい。
図21及び図22を参照して、第7実施形態について説明する。第7実施形態において、第1〜第6実施形態と同一の構成要素については、第1〜第6実施形態と同一の符号を付し、その説明を省略する。図21は、第7実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図22は、第7実施形態に係るプリント配線板1及び半導体パッケージ2の要部を拡大した断面図である。図21及び図22に示すように、プリント配線板1の上面の所定部分に凹部12が形成され、かつ、パッケージ基板21の下面の中央部分に凹部71が形成されている。凹部71内にチップ部品29を収容してもよいし、凹部12、71内にチップ部品29を収容してもよい。これにより、チップ部品29とプリント配線板1との接触が抑制される。
する。また、プリント配線板1に半導体パッケージ2を実装する際、凹部71の底面に複数のランド31を形成し、パッケージ基板21の下面であって、凹部71の隣接部分(パッケージ基板21の下面の外周部分)に複数のランド32を形成する。複数のランド31及び複数のランド32を形成する際、ランド31のピッチを、ランド32のピッチよりも大きく形成する。
図23及び図24を参照して、第8実施形態について説明する。第8実施形態において、第1〜第7実施形態と同一の構成要素については、第1〜第7実施形態と同一の符号を付し、その説明を省略する。図23は、第8実施形態に係るプリント配線板1及び半導体パッケージ2の断面図である。図24は、第8実施形態に係るプリント配線板1及び半導体パッケージ2の要部を拡大した断面図である。図23及び図24に示すように、プリント配線板1の上面の所定部分の隣接部分に凹部81が形成され、かつ、パッケージ基板21の下面の外周部分に凹部91が形成されている。凹部91内にチップ部品29を収容してもよいし、凹部81、91内にチップ部品29を収容してもよい。これにより、チップ部品29とプリント配線板1との接触が抑制される。
ド32のサイズより大きい。したがって、ランド13、31と接合されるBGAボール27のサイズを、ランド14、32と接合されるBGAボール28のサイズよりも大きくすることができる。BGAボール27のはんだ量を、BGAボール28のはんだ量よりも増加することにより、プリント配線板1の反り許容値及びパッケージ基板21の反り許容値を緩和することができる。
2 半導体パッケージ
3 電子機器
4 ラック
5 ユニット
11 基板
12、71、81、91 凹部
13、14、31、32 ランド
21 パッケージ基板
22 半導体チップ
23 ヒートスプレッダ
24 アンダーフィル樹脂
25 接着剤
26、29 チップ部品
27、28 BGAボール
41 ルーターエンドミル
42、43 はんだペースト
44 ディスペンサ
51 貫通孔
61 はんだ部品
Claims (5)
- 第1面を有する第1基板と、
前記第1面と対向する第2面を有する第2基板と、
前記第1面であって、前記第2基板の中央部分と対向する位置又は前記第2面であって、前記第2基板の中央部分に形成された凹部と、
前記凹部の底面に形成された第1電極と、
前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第2電極と、
前記第1電極に接合された第1はんだと、
前記第2電極に接合された第2はんだと、
を備え、
前記第1電極のピッチは、前記第2電極のピッチよりも大きく、
前記第1はんだのサイズは、前記第2はんだのサイズよりも大きいことを特徴とするプリント配線板。 - 前記第2面の反対側の第3面に実装された半導体チップと、
前記半導体チップを覆い、かつ、前記第3面に接着されたヒートスプレッダと、
を備えることを特徴とする請求項1に記載のプリント配線板。 - 第1面を有する第1基板と、
前記第1面と対向する第2面を有する第2基板と、
前記第1面又は前記第2面に形成された凹部と、
前記凹部の底面に形成された第1電極と、
前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第2電極と、
前記第1電極に接合された第1はんだと、
前記第2電極に接合された第2はんだと、
前記第2面の反対側の第3面に実装された半導体チップと、
前記半導体チップを覆い、かつ、前記第3面に接着されたヒートスプレッダと、
を備え、
前記第1電極のピッチは、前記第2電極のピッチよりも大きく、
前記第1はんだのサイズは、前記第2はんだのサイズよりも大きく、
前記第2面に形成された前記凹部は、前記第2基板の外周部分に配置されていることを特徴とするプリント配線板。 - 第1面を有する第1基板と、
前記第1面と対向する第2面を有する第2基板と、
前記第1面であって、前記第2基板の中央部分と対向する位置又は前記第2面であって、前記第2基板の中央部分に形成された凹部と、
前記凹部の底面に形成された第1電極と、
前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第2電極と、
前記第1電極に接合された第1はんだと、
前記第2電極に接合された第2はんだと、
を備え、
前記第1電極のピッチは、前記第2電極のピッチよりも大きく、
前記第1はんだのサイズは、前記第2はんだのサイズよりも大きいことを特徴とする電子機器。 - 第1面を有し、第1電極及び第2電極を備える第1基板を準備する工程と、
第2面を有し、第3電極及び第4電極を備える第2基板を準備する工程と、
前記第1面であって、前記第2基板の中央部分と対向する位置に凹部を形成し、前記第1電極を前記凹部の底面に形成し、前記第2電極を前記第1面であって前記凹部が形成された部分と異なる部分に形成する際に前記第1電極のピッチを前記第2電極のピッチよりも大きく形成し、前記第3電極及び前記第4電極を前記第2面に形成する際に前記第3電極のピッチを前記第4電極のピッチよりも大きく形成する工程、または、前記第2面であって、前記第2基板の中央部分に凹部を形成し、前記第3電極を前記凹部の底面に形成し、前記第4電極を前記第2面であって前記凹部が形成された部分と異なる部分に形成する際に前記第3電極のピッチを前記第4電極のピッチよりも大きく形成し、前記第1電極及び前記第2電極を前記第1面に形成する際に前記第1電極のピッチを前記第2電極のピッチよりも大きく形成する工程と、
前記第3電極に第1はんだを形成する工程と、
前記第4電極に第2はんだを形成する工程と、
前記第1面と前記第2面とが対向するように前記第1基板と前記第2基板とを配置する工程と、
加熱処理により、前記第1電極と前記第1はんだとを接合し、前記第2電極と前記第2はんだとを接合し、前記第1はんだと前記第3電極とを接合し、前記第2はんだと前記第4電極とを接合する工程と、
を有し、
前記第1はんだのサイズは、前記第2はんだのサイズよりも大きいことを特徴とする実装方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015162875A JP6601055B2 (ja) | 2015-08-20 | 2015-08-20 | プリント配線板、電子機器及び実装方法 |
US15/238,062 US9793189B2 (en) | 2015-08-20 | 2016-08-16 | Printed wiring board assembly, electrical device, and method for assembling printed wiring board assembly |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015162875A JP6601055B2 (ja) | 2015-08-20 | 2015-08-20 | プリント配線板、電子機器及び実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017041552A JP2017041552A (ja) | 2017-02-23 |
JP6601055B2 true JP6601055B2 (ja) | 2019-11-06 |
Family
ID=58157855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015162875A Expired - Fee Related JP6601055B2 (ja) | 2015-08-20 | 2015-08-20 | プリント配線板、電子機器及び実装方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9793189B2 (ja) |
JP (1) | JP6601055B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11710672B2 (en) * | 2019-07-08 | 2023-07-25 | Intel Corporation | Microelectronic package with underfilled sealant |
US20210035898A1 (en) * | 2019-07-30 | 2021-02-04 | Powertech Technology Inc. | Package structure and manufacturing method thereof |
US11145638B2 (en) * | 2019-09-16 | 2021-10-12 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5907475A (en) * | 1996-04-16 | 1999-05-25 | Allen-Bradley Company, Llc | Circuit board system having a mounted board and a plurality of mounting boards |
JPH11251726A (ja) * | 1998-02-27 | 1999-09-17 | Fuji Photo Film Co Ltd | グリッドアレイ型半導体パッケージの実装方法 |
JP2000286303A (ja) | 1999-03-31 | 2000-10-13 | Fujitsu Ten Ltd | 半導体素子の実装構造 |
US20020008963A1 (en) * | 1999-07-15 | 2002-01-24 | Dibene, Ii Joseph T. | Inter-circuit encapsulated packaging |
US6459582B1 (en) * | 2000-07-19 | 2002-10-01 | Fujitsu Limited | Heatsink apparatus for de-coupling clamping forces on an integrated circuit package |
US6740959B2 (en) * | 2001-08-01 | 2004-05-25 | International Business Machines Corporation | EMI shielding for semiconductor chip carriers |
US6999318B2 (en) * | 2003-07-28 | 2006-02-14 | Honeywell International Inc. | Heatsinking electronic devices |
US6930386B1 (en) * | 2004-03-29 | 2005-08-16 | The United States Of America As Represented By The Secretary Of The Air Force | Shock hardened mounting and cooling of a semiconductor device |
US7254036B2 (en) * | 2004-04-09 | 2007-08-07 | Netlist, Inc. | High density memory module using stacked printed circuit boards |
US8415788B2 (en) * | 2004-07-08 | 2013-04-09 | Rambus Inc. | System and method for dissipating heat from semiconductor devices |
US7538424B2 (en) * | 2004-07-08 | 2009-05-26 | Rambus Inc. | System and method for dissipating heat from a semiconductor module |
US7345885B2 (en) * | 2004-12-22 | 2008-03-18 | Hewlett-Packard Development Company, L.P. | Heat spreader with multiple stacked printed circuit boards |
US7193854B2 (en) * | 2005-05-02 | 2007-03-20 | Verigy Pte. Ltd | Using a leaf spring to attach clamp plates with a heat sink to both sides of a component mounted on a printed circuit assembly |
US7365990B2 (en) * | 2005-12-19 | 2008-04-29 | Infineon Technologies Ag | Circuit board arrangement including heat dissipater |
KR100796522B1 (ko) * | 2006-09-05 | 2008-01-21 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판의 제조방법 |
US20080218979A1 (en) * | 2007-03-08 | 2008-09-11 | Jong-Ho Park | Printed circuit (PC) board module with improved heat radiation efficiency |
TW200915970A (en) * | 2007-09-27 | 2009-04-01 | Sanyo Electric Co | Circuit device, circuit module and outdoor equipment |
JP2011165872A (ja) * | 2010-02-09 | 2011-08-25 | Renesas Electronics Corp | Bgaタイプ半導体装置の接続構造 |
US9101082B1 (en) * | 2010-05-03 | 2015-08-04 | Sunpower Corporation | Junction box thermal management |
JP2013527615A (ja) * | 2010-05-19 | 2013-06-27 | トムソン ライセンシング | 分散熱負荷を有するセットトップボックス |
US8331094B2 (en) * | 2011-01-24 | 2012-12-11 | Oracle International Corporation | Thermal and power bus stacked package architecture |
KR101918261B1 (ko) * | 2011-11-28 | 2018-11-14 | 삼성전자주식회사 | 모바일 장치용 반도체 패키지 |
DE102011088969A1 (de) * | 2011-12-19 | 2013-06-20 | Robert Bosch Gmbh | Getriebesteuermodul |
US9209106B2 (en) * | 2012-06-21 | 2015-12-08 | Ati Technologies Ulc | Thermal management circuit board for stacked semiconductor chip device |
US8934250B2 (en) * | 2012-09-26 | 2015-01-13 | International Business Machines Corporation | Immersion-cooling of selected electronic component(s) mounted to printed circuit board |
US9480143B2 (en) * | 2013-10-09 | 2016-10-25 | Uusi, Llc | Motor control device |
US20150201486A1 (en) * | 2014-01-16 | 2015-07-16 | Whelen Engineering Company, Inc. | Stacked Heatsink Assembly |
US9519319B2 (en) * | 2014-03-14 | 2016-12-13 | Sandisk Technologies Llc | Self-supporting thermal tube structure for electronic assemblies |
US9348377B2 (en) * | 2014-03-14 | 2016-05-24 | Sandisk Enterprise Ip Llc | Thermal isolation techniques |
-
2015
- 2015-08-20 JP JP2015162875A patent/JP6601055B2/ja not_active Expired - Fee Related
-
2016
- 2016-08-16 US US15/238,062 patent/US9793189B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9793189B2 (en) | 2017-10-17 |
US20170053850A1 (en) | 2017-02-23 |
JP2017041552A (ja) | 2017-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5579402B2 (ja) | 半導体装置及びその製造方法並びに電子装置 | |
JP6584939B2 (ja) | 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法 | |
US8580608B2 (en) | Fabrication method of package structure having embedded semiconductor component | |
KR20130076899A (ko) | 상부 ic 패키지와 결합하여 패키지-온-패키지 (pop) 어셈블리를 형성하는 하부 ic 패키지 구조체 및 그러한 하부 ic 패키지 구조체를 포함하는 pop 어셈블리 | |
JP5367523B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP2011061004A (ja) | 半導体装置及びその製造方法 | |
JP2013162128A (ja) | パッケージ−オン−パッケージタイプの半導体パッケージ及びその製造方法 | |
JP2013030593A (ja) | 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法 | |
JP2015195263A (ja) | 半導体装置及びその製造方法 | |
CN110729254B (zh) | 封装体的接着结构及其制造方法 | |
JP2008218979A (ja) | 電子パッケージ及びその製造方法 | |
JP6064705B2 (ja) | 半導体装置の製造方法および半導体実装基板 | |
JP2008210912A (ja) | 半導体装置及びその製造方法 | |
JP6601055B2 (ja) | プリント配線板、電子機器及び実装方法 | |
JP2009252942A (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
TWI458416B (zh) | 配線基板製造方法 | |
JP2010161419A (ja) | 半導体装置の製造方法 | |
KR101697684B1 (ko) | 임베딩된 다이를 갖는 집적 회로 패키지 내의 열 비아들 | |
JP2010074072A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009111307A (ja) | 部品内蔵配線板 | |
JP2009099816A (ja) | 半導体装置とその製造方法および半導体装置の実装方法 | |
JP2010080671A (ja) | 電子素子実装体 | |
JP2007311766A (ja) | 多層基板とその実装方法 | |
JP2010040891A (ja) | 部品内蔵配線板 | |
JP6007956B2 (ja) | 部品内蔵配線板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190226 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190423 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190910 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190923 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6601055 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |