JP2009141169A - 半導体装置 - Google Patents

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貞和 赤池
Atsunori Kajiki
篤典 加治木
Takashi Tsubota
崇 坪田
Satoo Yamanishi
学雄 山西
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Abstract

【課題】本発明は、配線基板及び半導体装置に関し、半導体装置の厚さ方向のサイズ及び面方向のサイズの小型化を図ることのできる半導体装置を提供することを課題とする。
【解決手段】半導体素子接続用パッド３９を有する第１の配線基板１１と、半導体素子接続用パッド３９に接続された半導体素子１３と、第１の配線基板１１及び半導体素子１３と対向配置されると共に、第１の配線基板１１と電気的に接続された第２の配線基板２１と、を備えた半導体装置１０であって、半導体素子１３に半導体素子１３を貫通する貫通電極１５を設け、貫通電極１５を介して、第１の配線基板１１と第２の配線基板２１とを電気的に接続した。
【選択図】図２

Description

本発明は、半導体装置に係り、特に、第１の配線基板と、第１の配線基板に接続された半導体素子と、第１の配線基板及び半導体素子と対向するように配置されると共に、第１の配線基板と電気的に接続された第２の配線基板とを備えた半導体装置に関する。
従来の半導体装置には、第１の配線基板と、第１の配線基板に接続された半導体素子と、第１の配線基板及び半導体素子と対向するように配置されると共に、第１の配線基板と電気的に接続された第２の配線基板とを備えた半導体装置（図１参照）がある。
図１は、従来の半導体装置の断面図である。
図１を参照するに、従来の半導体装置３００は、第１の配線基板３０１と、半導体素子３０２，３０６と、外部接続端子３０３と、第２の配線基板３０５と、電子部品３０７と、内部接続端子３０９と、封止樹脂３１１，３１２とを有する。
第１の配線基板３０１は、コア付きビルドアップ基板であり、コア基板３１５と、コア基板３１５の上面３１５Ａに形成された絶縁層３１６と、コア基板３１５の下面３１５Ｂに形成された絶縁層３１７と、半導体素子接続用パッド３１８と、内部接続用パッド３２１と、外部接続用パッド３２３，３２４と、配線パターン３２６，３２７とを有する。
半導体素子接続用パッド３１８は、第１の配線基板３０１の中央部に対応する部分の絶縁層３１６の上面３１６Ａに設けられている。内部接続用パッド３２１は、第１の配線基板３０１の外周部に対応する部分の絶縁層３１６の上面３１６Ａに設けられている。外部接続用パッド３２３，３２４は、絶縁層３１７の下面３１７Ａに設けられている。
配線パターン３２６は、コア基板３１５及び絶縁層３１６，３１７を貫通するように設けられている。配線パターン３２６は、絶縁層３１６，３１７に設けられたビア及び配線と、コア基板３１５を貫通する貫通ビアとを有する。配線パターン３２６は、内部接続用パッド３２１及び外部接続用パッド３２４と接続されている。これにより、内部接続用パッド３２１は、外部接続用パッド３２４と電気的に接続されている。
配線パターン３２７は、コア基板３１５及び絶縁層３１６，３１７を貫通するように設けられている。配線パターン３２７は、絶縁層３１６，３１７に設けられたビア及び配線と、コア基板３１５を貫通する貫通ビアとを有する。配線パターン３２７は、半導体素子接続用パッド３１８及び外部接続用パッド３２３と接続されている。これにより、半導体素子接続用パッド３１８は、外部接続用パッド３２３と電気的に接続されている。
半導体素子３０２は、半導体素子接続用パッド３１８にフリップチップ接続されている。外部接続端子３０３は、外部接続用パッド３２３，３２４に配設されている。外部接続端子３０３は、マザーボード等の実装基板に設けられたパッド（図示せず）と電気的に接続される端子である。
第２の配線基板３０５は、コア付きビルドアップ基板であり、コア基板３３１と、コア基板３３１の上面３３１Ａに形成された絶縁層３３２と、コア基板３３１の下面３３１Ｂに形成された絶縁層３３３と、配線パターン３３６，３３７，３４１，３４２と、内部接続用パッド３３８とを有する。
配線パターン３３６，３３７は、絶縁層３３２の上面３３２Ａに設けられている。配線パターン３３６は、半導体素子３０６と電気的に接続された金属ワイヤ３４５が接続されるパッドと、電子部品３０７が接続されるパッドとを有する。配線パターン３３７は、電子部品３０７が接続されるパッドを有する。
内部接続用パッド３３８は、絶縁層３３３の下面３３３Ａに設けられている。内部接続用パッド３３８は、第１の配線基板３０１と第２の配線基板３０５とを電気的に接続する内部接続端子３０９が配設されるパッドである。
配線パターン３４１は、コア基板３３１及び絶縁層３３２，３３３を貫通するように設けられている。配線パターン３４１は、絶縁層３３２，３３３に設けられたビア及び配線と、コア基板３３１を貫通する貫通ビアとを有する。配線パターン３４１は、配線パターン３３７及び内部接続用パッド３３８と接続されている。これにより、配線パターン３３７は、内部接続用パッド３３８と電気的に接続されている。
配線パターン３４２は、コア基板３３１及び絶縁層３３２，３３３を貫通するように設けられている。配線パターン３４２は、絶縁層３３２，３３３に設けられたビア及び配線と、コア基板３３１を貫通する貫通ビアとを有する。配線パターン３４２は、配線パターン３３６及び内部接続用パッド３３８と接続されている。これにより、配線パターン３３６は、内部接続用パッド３３８と電気的に接続されている。
半導体素子３０６は、絶縁層３３２の上面３３２Ａに接着されている。半導体素子３０６は、金属ワイヤ３４５と接続されており、金属ワイヤ３４５を介して、配線パターン３３６と電気的に接続されている。電子部品３０７は、配線パターン３３６，３３７に接続されている。
内部接続端子３０９は、第１の配線基板３０１に設けられた内部接続端子３２１と第２の配線基板３０５に設けられた内部接続端子３３８との間に配設されている。内部接続端子３０９は、第１の配線基板３０１と第２の配線基板３０５との間に半導体素子３０２を収容可能な隙間を形成すると共に、第１の配線基板３０１と第２の配線基板３０５とを電気的に接続するための端子である。内部接続端子３０９としては、例えば、はんだボールやコア部とコア部を被覆する被覆部とを有した導電性コアボール等を用いることができる。第１の配線基板３０１と第２の配線基板３０５との間に配置された内部接続端子３０９の高さは、例えば、３００μｍとすることができる。
封止樹脂３１１は、第１の配線基板３０１と第２の配線基板３０５との隙間を充填するように配置されている。封止樹脂３１１は、半導体素子３０２及び内部接続端子３０９を封止するための樹脂である。封止樹脂３１１は、半導体素子３０６、電子部品３０７、及び金属ワイヤ３４５を封止するように、絶縁層３３２の上面３３２Ａに設けられている（例えば、特許文献１参照。）。
国際公開第０７／０６９６０６号パンフレット
しかしながら、従来の半導体装置３００では、第１の配線基板３０１と第２の配線基板３０５との間に形成される半導体素子３０２を収容するための隙間を、内部接続端子３０９の直径を大きくすることで形成していたため、内部接続用パッド３２１，３３８の面方向のサイズや内部接続用パッド３２１，３３８の配設ピッチが大きくなってしまう。これにより、半導体装置３００の面方向のサイズ及び半導体装置３００の厚さ方向のサイズが大型化してしまうという問題があった。
上記問題は、半導体装置３００に必要な内部接続用パッド３２１，３３８の数が多くなればなるほど顕著になる。また、第１及び第２の配線基板３０１，３０５としてコアレス基板を用いた場合でも同様な問題が発生する。
そこで本発明は、上述した問題点に鑑みなされたものであり、半導体装置の厚さ方向のサイズ及び面方向のサイズの小型化を図ることのできる半導体装置を提供することを目的とする。
本発明の一観点によれば、半導体素子接続用パッドを有する第１の配線基板と、前記半導体素子接続用パッドに接続された半導体素子と、前記半導体素子及び前記第１の配線基板と対向するように配置されると共に、前記第１の配線基板と電気的に接続された第２の配線基板と、を備えた半導体装置であって、前記半導体素子に、前記第１の配線基板と対向する前記半導体素子の第１の面と、前記第２の配線基板と対向する前記半導体素子の第２の面とを電気的に接続する電極を設け、前記電極を介して、前記第１の配線基板と前記第２の配線基板とを電気的に接続したことを特徴とする半導体装置が提供される。
本発明によれば、第１の配線基板に設けられた半導体素子接続用パッドに接続された半導体素子に、第１の配線基板と対向する半導体素子の第１の面と、第２の配線基板と対向する半導体素子の第２の面とを電気的に接続する電極を設け、この電極を介して、第１の配線基板と第２の配線基板とを電気的に接続することにより、従来の半導体装置に設けられた大きな内部接続用端子が配設される内部接続用パッドが不要となるため、半導体装置の面方向のサイズを小型化することができる。
また、従来の半導体装置に設けられた大きな内部接続用端子が不要となるため、半導体装置の厚さ方向のサイズを小型化することができる。
本発明の他の観点によれば、半導体素子接続用パッドを有する第１の配線基板と、前記半導体素子接続用パッドに接続され、前記半導体素子接続用パッドと電気的に接続された第１の半導体素子と、前記第１の半導体素子上に積み重ねられ、前記第１の半導体素子と電気的に接続された少なくとも１つの第２の半導体素子と、前記第１の配線基板及び前記第２の半導体素子と対向するように配置されると共に、前記第１の配線基板と電気的に接続された第２の配線基板と、を備えた半導体装置であって、前記第１の半導体素子に前記第１の半導体素子を貫通する第１の貫通電極を設け、前記少なくとも１つの第２の半導体素子に前記第２の半導体素子を貫通する第２の貫通電極を設けると共に、前記第１及び第２の貫通電極を介して、前記第１の配線基板と前記第２の配線基板とを電気的に接続したことを特徴とする半導体装置が提供される。
本発明によれば、第１の半導体素子に第１の半導体素子を貫通する第１の貫通電極を設け、第１の半導体素子上に積み重ねられた少なくとも１つの第２の半導体素子に第２の半導体素子を貫通する第２の貫通電極を設け、第１及び第２の貫通電極を介して、第１の配線基板と第２の配線基板とを電気的に接続することにより、従来の半導体装置に設けられた大きな内部接続用端子が配設される内部接続用パッドが不要となるため、半導体装置の面方向のサイズを小型化することができる。
また、従来の半導体装置に設けられた大きな内部接続用端子が不要となるため、半導体装置の厚さ方向のサイズを小型化することができる。
本発明のその他の観点によれば、半導体素子接続用パッドを有する第１の配線基板と、前記半導体素子接続用パッドに接続され、前記半導体素子接続用パッドと電気的に接続された第１の半導体素子と、前記第１の半導体素子上に積み重ねられ、前記第１の半導体素子と電気的に接続された少なくとも１つの第２の半導体素子と、前記第１の配線基板及び前記第２の半導体素子と対向するように配置されると共に、前記第１の配線基板と電気的に接続された第２の配線基板と、を備えた半導体装置であって、前記第１の半導体素子の端面に第１の端面電極を設け、前記少なくとも１つの第２の半導体素子の端面に第２の端面電極を設けると共に、前記第１及び第２の端面電極を介して、前記第１の配線基板と前記第２の配線基板とを電気的に接続したことを特徴とする半導体装置が提供される。
本発明によれば、第１の半導体素子の端面に第１の端面電極を設け、第１の半導体素子上に積み重ねられた少なくとも１つの第２の半導体素子の端面に第２の端面電極を設け、第１及び第２の端面電極を介して、第１の配線基板と第２の配線基板とを電気的に接続することにより、従来の半導体装置に設けられた大きな内部接続用端子が配設される内部接続用パッドが不要となるため、半導体装置の面方向のサイズを小型化することができる。
また、従来の半導体装置に設けられた大きな内部接続用端子が不要となるため、半導体装置の厚さ方向のサイズを小型化することができる。
本発明によれば、半導体装置の厚さ方向のサイズ及び面方向のサイズを小型化することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体装置の断面図である。
図２を参照するに、本実施の形態の半導体装置１０は、第１の配線基板１１と、半導体素子１３と、内部接続端子１４，２３と、貫通電極１５と、パッド１６，１７と、アンダーフィル樹脂１８と、第１の配線基板１１及び半導体素子１３と対向するように配置された第２の配線基板２１と、電子部品２４，２５と、封止樹脂２７と、外部接続端子２８とを有する。
第１の配線基板１１は、コア付きビルドアップ基板であり、コア基板３１と、絶縁層３３，３４と、貫通ビア３５と、配線３６，４１，４４と、ビア３７，４５と、半導体素子接続用パッド３９と、外部接続用パッド４７とを有する。
コア基板３１は、絶縁層３３と絶縁層３４との間に配置されている。コア基板３１としては、例えば、ガラス繊維に樹脂を含浸させたガラスエポキシ樹脂基板を用いることができる。
絶縁層３３は、コア基板３１の上面３１Ａに設けられており、配線３６の一部及びビア３５の側面を覆っている。絶縁層３３の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
絶縁層３４は、コア基板３１の下面３１Ｂに設けられており、配線４４の一部及びビア４５の側面を覆っている。絶縁層３４の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
貫通ビア３５は、コア基板３１を貫通するように配置されている。貫通ビア３５の上端は、コア基板３１の上面３１Ａと略面一とされており、貫通ビア３５の下端は、コア基板３１の下面３１Ｂと略面一とされている。貫通ビア３５としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
配線３６は、コア基板３１の上面３１Ａ及び貫通ビア３５の上端に設けられている。これにより、配線３６は、貫通ビア３５と電気的に接続されている。配線３６としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
ビア３７は、配線３６上に配置された部分の絶縁層３３を貫通するように設けられている。ビア３７の下端は、配線３６と電気的に接続されている。ビア３７としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
半導体素子接続用パッド３９は、絶縁層３３の上面３３Ａに設けられている。半導体素子接続用パッド３９は、配線４１と一体的に構成されており、配線４１を介して、ビア３７と電気的に接続されている。半導体素子接続用パッド３９は、内部接続端子１４が配設されるパッドである。半導体素子接続用パッド３９は、内部接続端子１４を介して、半導体素子１３と電気的に接続されている。
配線４１は、絶縁層３３の上面３３Ａに設けられている。配線４１は、半導体素子接続用パッド３９と一体的に構成されると共に、ビア３７の上端と接続されている。配線４１は、半導体素子接続用パッド３９とビア３７とを電気的に接続するためのものである。半導体素子接続用パッド３９及び配線４１としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
配線４４は、コア基板３１の下面３１Ｂ及び貫通ビア３５の下端に設けられている。これにより、配線４４は、貫通ビア３５と電気的に接続されている。配線４４としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
ビア４５は、配線４４の下面に配置された部分の絶縁層３４を貫通するように設けられている。ビア４５の上端は、配線４４と電気的に接続されている。ビア４５としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
外部接続用パッド４７は、絶縁層３４の下面３４Ａに設けられている。外部接続用パッド４７は、外部接続端子２８を配設するためのパッドである。外部接続用パッド４７としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
半導体素子１３は、半導体素子接続用パッド３９にフリップチップ接続されており、半導体基板５１と、半導体基板５１に形成された半導体集積回路５２とを有する。半導体基板５１としては、例えば、シリコン基板を用いることができる。半導体集積回路５２は、貫通電極１５と電気的に接続されている。半導体集積回路５２は、貫通電極１５、パッド１６、及び内部接続端子１４を介して、半導体素子接続用パッド３９と電気的に接続されている。
内部接続端子１４は、パッド１６と半導体素子接続用パッド３９との間に、パッド１６及び半導体素子接続用パッド３９と接触するように配置されている。内部接続端子１４は、パッド１６（半導体素子１３と電気的に接続されたパッド）と半導体素子接続用パッド３９とを電気的に接続するための端子である。内部接続端子１４としては、例えば、はんだバンプやＡｕバンプ等を用いることができる。半導体素子接続用パッド３９とパッド１６との間に配置された内部接続端子１４の高さは、例えば、５０μｍとすることができる。
貫通電極１５は、半導体素子１３に設けられている。貫通電極１５は、半導体素子１３を貫通するように配置されている。貫通電極１５は、第１の配線基板１１と対向する半導体集積回路５２の表面５２Ａ（半導体素子１３の第１の面）と、第２の配線基板２１と対向する半導体基板５１の裏面５１Ａ（半導体素子１３の第２の面）とを電気的に接続する電極である。貫通電極１５は、半導体集積回路５２と電気的に接続されている。また、貫通電極１５は、半導体基板５１とは絶縁されている。貫通電極１５の一方の端面は、半導体基板５１の裏面５１Ａと略面一とされている。貫通電極１５の他方の端面は、半導体集積回路５２の表面５２Ａと略面一とされている。貫通電極１５は、半導体素子１３と対向する部分の第１の配線基板１１と、半導体素子１３と対向する部分の第２の配線基板２１との間において、第１の配線基板１１と第２の配線基板２１とを電気的に接続するための電極である。
このように、第１の配線基板１１に接続された半導体素子１３に、半導体素子１３を貫通すると共に、半導体集積回路５２と電気的に接続された貫通電極１５を設けることにより、半導体素子１３と対向する部分の第１の配線基板１１と、半導体素子１３と対向する部分の第２の配線基板２１との間において、従来の半導体装置３００に設けられた内部接続端子３０９よりも小さい内部接続端子１４，２１を用いて第１の配線基板１１と第２の配線基板２１とを電気的に接続することが可能となる。
これにより、従来の半導体装置３００（図１参照）に設けられ、第１の配線基板３０１と第２の配線基板３０５との間に半導体素子３０２を収容する隙間を形成するための大きな内部接続用端子３０９が配設される内部接続用パッド３２１，３３８が不要となるので、第１及び第２の配線基板１１，２３の面方向のサイズの小型化が可能となり、半導体装置１０の面方向のサイズを小型化することができる。
また、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が不要になるため、半導体装置１０の厚さ方向のサイズを小型化することができる。
貫通電極１５の直径は、小さく、平面視した貫通電極１５の形状が円形の場合、貫通電極１５の直径は、例えば、０．１ｍｍとすることができる。このように、貫通電極１５の直径を小さくすることで、半導体素子１３に形成可能な貫通電極１５の数を増加させることが可能となる。貫通電極１５としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
パッド１６は、貫通電極１５の下端及び半導体集積回路５２の表面５２Ａに設けられている。パッド１６は、半導体素子接続用パッド３９に配設された内部接続端子１４と接続されている。これにより、半導体素子１３（具体的には、半導体集積回路５２）は、第１の配線基板１１と電気的に接続されている。貫通電極１５の直径が０．１ｍｍ、平面視したパッド１６の形状が円形の場合、パッド１６の直径は、例えば、０．１２ｍｍとすることができる。
このように、半導体集積回路５２の表面５２Ａに、貫通電極１５の下端と接続されたパッド１６を設けることにより、貫通電極１５の下端に内部接続端子１４を直接接続する場合と比較して、半導体素子１３と第１の配線基板１１との間の電気的な接続信頼性を向上させることができる。
パッド１７は、貫通電極１５の上端及び半導体基板５１の裏面５１Ａに設けられている。パッド１７は、後述する内部接続用パッド７８Ａと接続された内部接続端子２３と接続されている。これにより、半導体素子１３は、第２の配線基板２１と電気的に接続されている。貫通電極１５の直径が０．１ｍｍ、平面視したパッド１７の形状が円形の場合、パッド１７の直径は、例えば、０．１２ｍｍとすることができる。
このように、半導体基板５１の裏面５１Ａに、貫通電極１５の上端と接続されたパッド１７を設けることにより、貫通電極１５の上端に内部接続端子２３を直接接続する場合と比較して、半導体素子１３と第２の配線基板２１との間の電気的な接続信頼性を向上させることができる。
アンダーフィル樹脂１８は、半導体素子１３と対向する部分の第１の配線基板１１と半導体素子１３との隙間を充填している。これにより、半導体素子１３と対向する部分の第１の配線基板１１と半導体素子１３との間、内部接続端子１４、パッド１６、及び半導体素子接続用パッド３９がアンダーフィル樹脂１８により封止される。
第２の配線基板２１は、コア付きビルドアップ基板であり、コア基板６１と、絶縁層６３，６４と、貫通ビア６５と、配線６６，７２，７５と、ビア６７，７６と、電子部品接続用パッド６８，６９，７１と、配線パターン７８とを有する。
コア基板６１は、絶縁層６３と絶縁層６４との間に配置されている。コア基板６１としては、例えば、ガラス繊維に樹脂を含浸させたガラスエポキシ樹脂基板を用いることができる。
絶縁層６３は、コア基板６１の上面６１Ａに設けられており、配線６６の一部及びビア６７の側面を覆っている。絶縁層６３の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
絶縁層６４は、コア基板６１の下面６１Ｂに設けられており、配線７５の一部及びビア７６の側面を覆っている。絶縁層６４の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
貫通ビア６５は、コア基板６１を貫通するように配設されている。貫通ビア６５の上端は、コア基板６１の上面６１Ａと略面一とされている。貫通ビア６５の下端は、コア基板６１の下面６１Ｂと略面一とされている。貫通ビア６５としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
配線６６は、コア基板６１の上面６１Ａ及び貫通ビア６５の上端に設けられている。これにより、配線６６は、貫通ビア６５と電気的に接続されている。配線６６としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
ビア６７は、配線６６上に配置された部分の絶縁層６３を貫通するように設けられている。ビア６７の下端は、配線６６と電気的に接続されている。ビア６７としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
電子部品実装用パッド６８は、絶縁層６３の上面６３Ａに設けられている。電子部品実装用パッド６８は、配線７２と一体的に構成されており、ビア６７と電気的に接続されている。電子部品実装用パッド６８は、電子部品２４を実装するためのパッドである。
電子部品実装用パッド６９は、絶縁層６３の上面６３Ａに設けられている。電子部品実装用パッド６９は、配線７２と一体的に構成されており、ビア６７及び電子部品実装用パッド６８と電気的に接続されている。電子部品実装用パッド６９は、電子部品２５を実装するためのパッドである。
電子部品接続用パッド７１は、絶縁層６３の上面６３Ａに設けられている。電子部品実装用パッド７１は、電子部品２５を実装するためのパッドである。電子部品接続用パッド７１としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
配線７２は、絶縁層６３の上面６３Ａに設けられている。配線７２は、一方の端部が電子部品実装用パッド６８と一体的に構成されており、他方の端部が電子部品実装用パッド６９と一体的に構成されている。配線７２は、電子部品実装用パッド６８と電子部品実装用パッド６９とを電気的に接続するためのものである。配線７２、電子部品実装用パッド６８、及び電子部品実装用パッド６９としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
配線７５は、コア基板６１の下面６１Ｂ及び貫通ビア６５の下端に設けられている。これにより、配線７５は、貫通ビア６５と電気的に接続されている。配線７５としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
ビア７６は、配線７５の下面に配置された部分の絶縁層６４を貫通するように設けられている。ビア７６の上端は、配線７５と電気的に接続されている。ビア７６としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
配線パターン７８は、ビア７６の下端及び絶縁層６４の下面６４Ａに設けられている。配線パターン７８は、ビア７６と電気的に接続されている。配線パターン７８は、内部接続用パッド７８Ａを有する。内部接続用パッド７８Ａは、パッド１７に配設された内部接続端子２３と接続されている。これにより、第２の配線基板２１は、貫通電極１５を介して、第１の配線基板１１及び半導体素子１３と電気的に接続されている。配線パターン７８としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
内部接続端子２３は、パッド１７と内部接続用パッド７８Ａとの間に、パッド１７及び内部接続用パッド７８Ａと接触するように配置されている。内部接続端子２３は、パッド１７（半導体素子１３と電気的に接続されたパッド）と内部接続用パッド７８Ａとを電気的に接続するための端子である。内部接続端子２３としては、例えば、はんだバンプやＡｕバンプ等を用いることができる。パッド１７と内部接続用パッド７８Ａとの間に配置された内部接続端子２３の高さは、例えば、５０μｍとすることができる。
このように、パッド１７と内部接続用パッド７８Ａとの間に、パッド１７及び内部接続用パッド７８Ａと接触する内部接続端子２３を設け、半導体素子１３に設けられた貫通電極１５を介して、第２の配線基板２１と半導体素子１３及び第１の配線基板１１とを電気的に接続することにより、従来の大きな内部接続端子３０９（図１参照）を用いて第１の配線基板１１と第２の配線基板２１とを電気的に接続した場合と比較して、半導体装置１０の厚さ方向のサイズを小型化することができる。
電子部品２４は、電子部品接続用パッド６８に接続（実装）されている。これにより、電子部品２４は、第２の配線基板２１と電気的に接続されている。電子部品２４としては、例えば、半導体チップを用いることができる。
電子部品２５は、電子部品接続用パッド６９，７１に接続（実装）されている。これにより、電子部品２５は、第２の配線基板２１及び電子部品２４と電気的に接続されている。電子部品２５としては、例えば、チップ抵抗、チップインダクタ、チップキャパシタ等を用いることができる。
封止樹脂２７は、第１の配線基板１１と第２の配線基板２１との隙間を充填するように配置されている。封止樹脂２７は、半導体素子１３、内部接続端子２３、及びアンダーフィル樹脂１８を封止している。
このように、第１の配線基板１１と第２の配線基板２１との隙間を充填する封止樹脂２７を設けることにより、半導体素子１３の破損を抑制することができると共に、貫通電極１５と第２の配線基板２１との間の電気的な接続信頼性（具体的には、パッド１７と内部接続用パッド７８Ａとの間の電気的な接続信頼性）を向上させることができる。
外部接続端子２８は、外部接続用パッド４７の下面に設けられている。外部接続端子２８は、半導体装置１０をマザーボード等の実装基板に設けられたパッド（図示せず）に接続するための端子である。
本実施の形態の半導体装置によれば、第１の配線基板１１に接続された半導体素子１３に、半導体素子１３を貫通すると共に、半導体集積回路５２と電気的に接続された貫通電極１５を設け、貫通電極１５を介して、第１の配線基板１１と第２の配線基板２１とを電気的に接続することにより、従来の半導体装置３００（図１参照）に設けられ、大きな内部接続用端子３０９が配設される内部接続用パッド３２１，３３８が不要となるので、半導体装置１０の面方向のサイズを小型化することができる。
また、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が不要になるため、半導体装置１０の厚さ方向のサイズを小型化することができる。
なお、本実施の形態は、第１の配線基板１１と第２の配線基板２１との間に封止樹脂２７を備えていないPackage On Package（ＰＯＰ）と呼ばれる半導体装置にも適用可能である。また、第２の配線基板２１の上面に、電子部品２４，２５を封止する封止樹脂を設けてもよい。
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。図３において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図３を参照するに、第２の実施の形態の半導体装置８５は、第１の実施の形態の半導体装置１０の構成に、さらに半導体素子８６−１，８６−２（第２の半導体素子）、貫通電極８８−１，８８−２、パッド９１−１，９１−２，９２−１，９２−２及び内部接続端子９５，９７を設けた以外は、第１の実施の形態の半導体装置１０と同様に構成される。
半導体素子８６−１は、半導体素子１３（第１の半導体素子）上に積み重ねられている。半導体素子８６−１は、半導体基板１０１−１と、半導体基板１０１−１に形成された半導体集積回路１０２−１とを有する。半導体基板１０１−１としては、例えば、シリコン基板を用いることができる。半導体集積回路１０２−１は、半導体素子８６−１に設けられた貫通電極８８−１と電気的に接続されている。半導体素子８６−１は、半導体素子８６−１に設けられた貫通電極８８−１を介して、第１の配線基板１１及び半導体素子１３と電気的に接続されている。
半導体素子８６−２は、半導体素子８６−２上に積み重ねられている。半導体素子８６−２は、半導体基板１０１−２と、半導体基板１０１−２に形成された半導体集積回路１０２−２とを有する。半導体基板１０１−２としては、例えば、シリコン基板を用いることができる。半導体集積回路１０２−２は、半導体素子８６−２に設けられた貫通電極８８−２と電気的に接続されている。半導体素子８６−２は、半導体素子８６−２に設けられた貫通電極８８−２を介して、第１の配線基板１１、半導体素子１３，８６−１、及び第２の配線基板２１と電気的に接続されている。
上記半導体素子１３上に積み重ねられた半導体素子８６−１，８６−２は、封止樹脂２７により封止されている。
貫通電極８８−１（第２の貫通電極）は、半導体素子８６−１に設けられている。貫通電極８８−１は、半導体素子８６−１を貫通するように配置されている。貫通電極８８−１は、半導体集積回路１０２−１と電気的に接続されており、半導体基板１０１−１とは絶縁されている。貫通電極８８−１の一方の端面は、半導体基板１０１−１の裏面１０１Ａ−１と略面一とされている。貫通電極８８−１の他方の端面は、半導体集積回路１０２−１の表面１０２Ａ−１と略面一とされている。貫通電極８８−１は、半導体素子１３と半導体素子８６−２とを電気的に接続するための電極である。平面視した貫通電極８８−１の形状が円形の場合、貫通電極８８−１の直径は、例えば、０．１ｍｍとすることができる。
貫通電極８８−２（第２の貫通電極）は、半導体素子８６−２に設けられている。貫通電極８８−２は、半導体素子８６−２を貫通するように配置されている。貫通電極８８−２は、半導体集積回路１０２−２と電気的に接続されており、半導体基板１０１−２とは絶縁されている。貫通電極８８−２の一方の端面は、半導体基板１０１−２の裏面１０１Ａ−２と略面一とされている。貫通電極８８−２の他方の端面は、半導体集積回路１０２−２の表面１０２Ａ−２と略面一とされている。貫通電極８８−２は、半導体素子８６−２と第２の配線基板２１とを電気的に接続するための電極である。平面視した貫通電極８８−２の形状が円形の場合、貫通電極８８−２の直径は、例えば、０．１ｍｍとすることができる。上記貫通電極８８−１，８８−２としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
パッド９１−１は、貫通電極８８−１の下端及び半導体集積回路１０２−１の表面１０２Ａ−１に設けられている。パッド９１−１は、パッド１７に配設された内部接続端子２３と接続されている。これにより、半導体素子８６−１は、貫通電極１５，８８−１を介して、半導体素子１３及び第１の配線基板１１と電気的に接続されている。貫通電極８８−１の直径が０．１ｍｍ、平面視したパッド９１−１の形状が円形の場合、パッド９１−１の直径は、例えば、０．１２ｍｍとすることができる。
パッド９１−２は、貫通電極８８−２の下端及び半導体集積回路１０２−２の表面１０２Ａ−２に設けられている。パッド９１−２は、パッド９２−１（貫通電極８８−１の上端に設けられたパッド）に配設された内部接続端子９５と接続されている。これにより、半導体素子８６−２は、貫通電極８８−２を介して、半導体素子８６−１と電気的に接続されている。貫通電極８８−２の直径が０．１ｍｍ、平面視したパッド９１−２の形状が円形の場合、パッド９１−２の直径は、例えば、０．１２ｍｍとすることができる。
パッド９２−１は、貫通電極８８−１の上端及び半導体基板１０１−１の裏面１０１Ａ−１に設けられている。パッド９２−１は、内部接続端子９５を介して、パッド９１−２と電気的に接続されている。貫通電極８８−１の直径が０．１ｍｍ、平面視したパッド９２−１の形状が円形の場合、パッド９２−１の直径は、例えば、０．１２ｍｍとすることができる。
パッド９２−２は、貫通電極８８−２の上端及び半導体基板１０１−２の裏面１０１Ａ−２に設けられている。パッド９２−２は、内部接続端子９７を介して、第２の配線基板２１に設けられた内部接続用パッド７８Ａと電気的に接続されている。貫通電極８８−２の直径が０．１ｍｍ、平面視したパッド９２−２の形状が円形の場合、パッド９２−２の直径は、例えば、０．１２ｍｍとすることができる。
内部接続端子９５は、パッド９２−１とパッド９１−２との間に、パッド９２−１，９１−２と接触するように配置されている。内部接続端子９５は、パッド９２−１とパッド９１−２とを電気的に接続するための端子である。内部接続端子９５としては、例えば、はんだバンプやＡｕバンプ等を用いることができる。パッド９２−１とパッド９１−２との間に配置された内部接続端子９５の高さは、例えば、５０μｍとすることができる。
内部接続端子９７は、パッド９２−２と内部接続用パッド７８Ａとの間に、パッド９２−２及び内部接続用パッド７８Ａと接触するように配置されている。内部接続端子９７は、パッド９２−２と内部接続用パッド７８Ａとを電気的に接続するための端子である。内部接続端子９７としては、例えば、はんだバンプやＡｕバンプ等を用いることができる。パッド９２−２と内部接続用パッド７８Ａとの間に配置された内部接続端子９７の高さは、例えば、５０μｍとすることができる。
本実施の形態の半導体装置によれば、第１の配線基板１１上に配置されると共に、第１の配線基板１１と電気的に接続された半導体素子１３（第１の半導体素子）に半導体素子１３を貫通する貫通電極１５（第１の貫通電極）を設け、半導体素子１３上に積み重ねられた半導体素子８６−１，８６−２（第２の半導体素子）に半導体素子８６−１，８６−２を貫通する貫通電極８８−１，８８−２（第２の貫通電極）を設け、貫通電極１５，８８−１，８８−２を介して、第１の配線基板１１及び半導体素子８６−２と対向配置された第２の配線基板２１と第１の配線基板１１とを電気的に接続することにより、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が配設される内部接続用パッド３２１，３３８（図１参照）が不要となるため、半導体装置８５の面方向のサイズを小型化することができる。
また、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が不要になるため、半導体装置８５の厚さ方向のサイズを小型化することができる。
なお、本実施の形態では、第１の配線基板１１の半導体素子接続用パッド３９に接続された半導体素子１３上に貫通電極が設けられた２つの半導体素子（具体的には、半導体素子８６−１，８６−２）を積み重ねた場合を例に挙げて説明したが、半導体素子１３上に積み重ねる半導体素子（貫通電極が設けられた半導体素子）の数は、１つでもよいし、３つ以上でもよい。
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係る半導体装置の断面図である。図４において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図４を参照するに、第３の実施の形態の半導体装置１１０は、第１の実施の形態の半導体装置１０に設けられたパッド１６の代わりに、配線パターン１１１を設けた以外は半導体装置１０と同様に構成される。
配線パターン１１１は、貫通電極１５の下端及び半導体集積回路５２の表面５２Ａに設けられている。配線パターン１１１は、貫通電極１５の下端から半導体素子接続用パッド３９と対向する部分の半導体集積回路５２の表面５２Ａまで延在するように形成されている。半導体素子接続用パッド３９と対向する部分の配線パターン１１１は、半導体素子接続用パッド３９に設けられた内部接続端子１４と接続されている。これにより、半導体素子１３は、内部接続端子１４及び配線パターン１１１を介して、第１の配線基板１１と電気的に接続されている。
本実施の形態の半導体装置によれば、貫通電極１５の下端と接続されると共に、内部接続端子１４を介して、第１の配線基板１１に設けられた半導体素子接続用パッド３９と電気的に接続される配線パターン１１１を設けることにより、第１の配線基板１１に設けられた半導体素子接続用パッド３９の位置に依存することなく、貫通電極１５と半導体素子接続用パッド３９とを電気的に接続することができる。
なお、本実施の形態では、第１の配線基板１１と対向する半導体素子１３の面（具体的には、半導体集積回路５２の表面５２Ａ）に、貫通電極１５の下端と接続された配線パターン１１１を設けた場合を例に挙げて説明したが、パッド１７の代わりに、第２の配線基板２１と対向する半導体素子１３の面（具体的には、半導体基板５１の裏面５１Ａ）に内部接続端子２３と接続される配線パターンを設けてもよい。また、半導体素子１３の両面に、貫通電極１５と電気的に接続される配線パターンを設けてもよい。
（第４の実施の形態）
図５は、本発明の第４の実施の形態に係る半導体装置の断面図である。図５において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図５を参照するに、第４の実施の形態の半導体装置１２０は、第１の実施の形態の半導体装置１０に設けられた第１の配線基板１１の代わりに第１の配線基板１２１を設けると共に、さらに半導体素子１２３及び電子部品１２６を設けた以外は半導体装置１０と同様に構成される。
第１の配線基板１２１は、絶縁層３３の上面３３Ａにビア３７の上端と接続された半導体素子接続用パッド１３１及び電子部品接続用パッド１３２を設けた以外は第１の配線基板１１と同様に構成される。半導体素子接続用パッド１３１は、金属ワイヤ１２４と接続されている。半導体素子接続用パッド１３１及び電子部品接続用パッド１３２としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
半導体素子１２３は、絶縁層３３の上面３３Ａに接着されており、金属ワイヤ１２４を介して、半導体素子接続用パッド１３１と電気的に接続（ワイヤボンディング接続）されている。これにより、半導体素子１２３は、第１の配線基板１２１と電気的に接続されている。金属ワイヤ１２４が接続される半導体素子１２３の面の位置は、第１の配線基板１２１に接続された半導体素子１３の半導体基板５１の裏面５１Ａの位置よりも低くなるように設定されている。
電子部品１２６は、電子部品接続用パッド１３２に接続されている。これにより、電子部品１２６は、第１の配線基板１２１と電気的に接続されている。電子部品１２６の上面の位置は、第１の配線基板１２１に接続された半導体素子１３の半導体基板５１の裏面５１Ａの位置よりも低くなるように設定されている。
このように、第１の配線基板１２１に複数の半導体素子１３，１２３及び電子部品１２６が接続されている場合、第２の配線基板１２１と対向する面の高さが一番高い半導体素子又は電子部品（この場合、半導体素子１３）に貫通電極１５を設け、貫通電極１５を介して、第１の配線基板１２１と第２の配線基板２１とを電気的に接続することができる。
上記説明した半導体素子１２３、金属ワイヤ１２４、及び電子部品１２６は、第１の配線基板１２１と第２の配線基板２１との間に配置された封止樹脂２７により封止されている。
本実施の形態の半導体装置によれば、第１の配線基板１２１に複数の半導体素子１３，１２３及び電子部品１２６が接続（実装）されている場合、第２の配線基板１２１と対向する面の高さが一番高い半導体素子又は電子部品（この場合、半導体素子１３）に貫通電極１５を設け、貫通電極１５を介して、第１の配線基板１２１と第２の配線基板２１とを電気的に接続することにより、半導体装置１２０の厚さ方向のサイズ及び面方向のサイズを小型化することができる。
なお、本実施の形態では、第１の配線基板１２１に半導体素子１２３をワイヤボンディング接続した場合を例に挙げて説明したが、半導体素子１２３は、第１の配線基板１２１にフリップチップ接続させてもよい。
（第５の実施の形態）
図６は、本発明の第５の実施の形態に係る半導体装置の断面図である。図６において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図６を参照するに、第５の実施の形態の半導体装置１４０は、第１の実施の形態の半導体装置１０に設けられた貫通電極１５の代わりに、半導体素子１３の端面に端面電極１４１を設けた以外は半導体装置１０と同様に構成される。
端面電極１４１は、第１の配線基板１１と対向する半導体集積回路５２の表面５２Ａ（半導体素子１３の第１の面）と、第２の配線基板２１と対向する半導体基板５１の裏面５１Ａ（半導体素子１３の第２の面）とを電気的に接続する電極である。端面電極１４１は、半導体集積回路５２と電気的に接続されている。また、端面電極１４１は、半導体基板５１とは絶縁されている。端面電極１４１の上端は、第２の配線基板２１と電気的に接続されたパッド１７と接続されており、端面電極１４１の下端は、第１の配線基板１１と電気的に接続されたパッド１６と接続されている。これにより、端面電極１４１は、第１の配線基板１１と第２の配線基板２１とを電気的に接続している。
このように、第１の配線基板１１に接続された半導体素子１３の端面に端面電極１４１を設けることにより、半導体素子１３と対向する部分の第１の配線基板１１と、半導体素子１３と対向する部分の第２の配線基板２１との間において、従来の半導体装置３００（図１参照）に設けられた内部接続端子３０９よりも小さい内部接続端子１４，２１を用いて第１の配線基板１１と第２の配線基板２１とを電気的に接続することが可能となる。
これにより、従来の半導体装置３００に設けられ、第１の配線基板３０１と第２の配線基板３０５との間に半導体素子３０２を収容する隙間を形成するための大きな内部接続用端子３０９が接続される内部接続用パッド３２１，３３８が不要となるので、第１及び第２の配線基板１１，２３の面方向のサイズの小型化が可能となり、半導体装置１４０の面方向のサイズを小型化できる。
また、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が不要になるため、半導体装置１４０の厚さ方向のサイズを小型化することができる。
また、端面電極１４１の大きさ（面積）を小さくすることで、半導体素子１３に形成可能な端面電極１４１の数を増加させることが可能となる。端面電極１４１としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
本実施の形態の半導体装置によれば、第１の配線基板１１に設けられた半導体素子接続用パッド３９と接続された半導体素子１３の端面に、端面電極１４１を設け、端面電極１４１を介して、第１の配線基板１１と第２の配線基板２１とを電気的に接続することにより、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が配設される内部接続用パッド３２１，３３８（図１参照）が不要となるため、半導体装置１４０の面方向のサイズを小型化することができる。
また、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が不要になるため、半導体装置１４０の厚さ方向のサイズを小型化することができる。
なお、本実施の形態は、第１の配線基板１１と第２の配線基板２１との間に封止樹脂２７を備えていないPackage On Package（ＰＯＰ）と呼ばれる半導体装置にも適用可能である。また、第２の配線基板２１の上面に、電子部品２４，２５を封止する封止樹脂を設けてもよい。
（第６の実施の形態）
図７は、本発明の第６の実施の形態に係る半導体装置の断面図である。図７において、第２の実施の形態の半導体装置８５と同一構成部分には同一符号を付す。
図７を参照するに、第６の実施の形態の半導体装置１５０は、第２の実施の形態の半導体装置８５に設けられた貫通電極８８−１，８８−２の代わりに、端面電極１５１−１，１５１−２を設けた以外は半導体装置８５と同様に構成される。
端面電極１５１−１は、半導体素子８６−１の端面に設けられている。端面電極１５１−１は、半導体集積回路１０２−１の表面１０２Ａ−１と半導体基板１０１−１の裏面１０１Ａ−１とを電気的に接続する電極である。端面電極１５１−１は、半導体集積回路１０２−１と電気的に接続されている。また、端面電極１５１−１は、半導体基板１０１−１とは絶縁されている。端面電極１５１−１の上端は、内部接続端子９５と接続されたパッド９２−１と接続されている。端面電極１５１−１の下端は、内部接続端子２３と接続されたパッド９１−１と接続されている。これにより、端面電極１５１−１は、半導体素子１３と半導体素子８６−２とを電気的に接続している。
端面電極１５１−２は、半導体素子８６−２の端面に設けられている。端面電極１５１−２は、半導体集積回路１０２−２の表面１０２Ａ−２と半導体基板１０１−２の裏面１０１Ａ−２とを電気的に接続する電極である。端面電極１５１−２は、半導体集積回路１０２−２と電気的に接続されている。また、端面電極１５１−２は、半導体基板１０１−２とは絶縁されている。端面電極１５１−２の上端は、内部接続端子９７と接続されたパッド９２−２と接続されている。端面電極１５１−２の下端は、内部接続端子９５と接続されたパッド９１−２と接続されている。これにより、端面電極１５１−２は、第２の配線基板２１と半導体素子８６−１とを電気的に接続している。
本実施の形態の半導体装置によれば、第１の配線基板１１上に配置されると共に、第１の配線基板１１と電気的に接続された半導体素子１３（第１の半導体素子）の端面に端面電極１４１（第１の端面電極）を設け、半導体素子１３上に積み重ねられた半導体素子８６−１，８６−２（第２の半導体素子）の端面に端面電極１５１−１，１５１−２（第２の端面電極）を設け、端面電極１４１，１５１−１，１５１−２を介して、第１の配線基板１１及び半導体素子８６−２と対向配置された第２の配線基板２１と第１の配線基板１１とを電気的に接続することにより、従来の半導体装置３００に設けられた大きな内部接続用端子３０９が配設される内部接続用パッド３２１，３３８（図１参照）が不要となるため、半導体装置１５０の面方向のサイズを小型化することができる。
また、従来の半導体装置３００に設けられ、大きな形状とされた内部接続用端子３０９が不要となるため、半導体装置１５０の厚さ方向のサイズを小型化することができる。
なお、本実施の形態では、第１の配線基板１１の半導体素子接続用パッド３９に接続された半導体素子１３上に、端面電極が設けられた２つの半導体素子（具体的には、半導体素子８６−１，８６−２）を積み重ねた場合を例に挙げて説明したが、半導体素子１３上に積み重ねる半導体素子（端面電極が配設される半導体素子）の数は、１つでもよいし、３つ以上でもよい。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１〜第６の実施の形態の半導体装置１０，８５，１１０，１２０，１４０，１５０に設けられた半導体素子１３は、半導体基板５１が第２の配線基板２１と対向するように配置されているが、半導体素子１３の上下を反転させて、半導体集積回路５２と第２の配線基板２１と対向するように、半導体素子１３配置してもよい。
本発明は、第１の配線基板と、第１の配線基板に接続された半導体素子と、第１の配線基板及び半導体素子と対向するように配置されると共に、第１の配線基板と電気的に接続された第２の配線基板とを備えた半導体装置に適用できる。
従来の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の断面図である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 本発明の第４の実施の形態に係る半導体装置の断面図である。 本発明の第５の実施の形態に係る半導体装置の断面図である。 本発明の第６の実施の形態に係る半導体装置の断面図である。
符号の説明
１０，８５，１１０，１２０，１４０，１５０ 半導体装置
１１，１２１ 第１の配線基板
１３，８６−１，８６−２，１２３ 半導体素子
１４，２３，９５，９７ 内部接続端子
１５，８８−１，８８−２ 貫通電極
１６，１７，９１−１，９１−２，９２−１，９２−２ パッド
１８ アンダーフィル樹脂
２１ 第２の配線基板
２４，２５、２６ 電子部品
２７ 封止樹脂
２８ 外部接続端子
３１，６１ コア基板
３１Ａ，３３Ａ，６１Ａ，６３Ａ 上面
３１Ｂ，３４Ａ，６１Ｂ，６４Ａ 下面
３３，３４，６３，６４ 絶縁層
３５，６５ 貫通ビア
３６，４１，４４，６６，７２，７５ 配線
３７，４５，６７，７６ ビア
３９，１３１ 半導体素子接続用パッド
４７ 外部接続用パッド
５１，１０１−１，１０１−２ 半導体基板
５１Ａ，１０１Ａ−１，１０１Ａ−２ 裏面
５２，１０２−１，１０２−２ 半導体集積回路
５２Ａ，１０２Ａ−１，１０２Ａ−２ 表面
６８，６９，７１，１３２ 電子部品接続用パッド
７８，１１１ 配線パターン
７８Ａ 内部接続用パッド
１２４ 金属ワイヤ
１４１，１５１−１，１５１−２ 端面電極

Claims (12)

  1. 半導体素子接続用パッドを有する第１の配線基板と、
    前記半導体素子接続用パッドに接続された半導体素子と、
    前記半導体素子及び前記第１の配線基板と対向するように配置されると共に、前記第１の配線基板と電気的に接続された第２の配線基板と、を備えた半導体装置であって、
    前記半導体素子に、前記第１の配線基板と対向する前記半導体素子の第１の面と、前記第２の配線基板と対向する前記半導体素子の第２の面とを電気的に接続する電極を設け、前記電極を介して、前記第１の配線基板と前記第２の配線基板とを電気的に接続したことを特徴とする半導体装置。
  2. 前記半導体素子は、半導体基板と、前記半導体基板に形成された半導体集積回路とを有し、
    前記電極は、前記半導体集積回路と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の配線基板と対向する前記半導体素子の第１の面に、前記電極の一方の端部と接続されたパッド又は配線パターンを設け、
    前記第２の配線基板と対向する前記半導体素子の第２の面に、前記電極の他方の端部と接続されたパッド又は配線パターンを設けたことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記半導体素子は、前記半導体素子接続用パッドにフリップチップ接続されていることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  5. 前記半導体素子と対向する前記第２の配線基板の面には、配線パターンが設けられており、
    前記第２の配線基板の面に設けられた配線パターンと前記半導体素子の第２の面に設けられた前記パッド又は前記配線パターンとの間に内部接続端子を設け、前記内部接続端子を介して、前記第２の配線基板と前記電極とを電気的に接続したことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
  6. 前記第１の配線基板と前記第２の配線基板との隙間を充填する封止樹脂を設けたことを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
  7. 前記第１の配線基板に、前記半導体素子接続用パッドと電気的に接続された外部接続用パッドを設けたことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
  8. 前記半導体素子と対向する側とは反対側に位置する前記第２の配線基板に、前記第２の配線基板の面に設けられた配線パターンと電気的に接続された電子部品接続用パッドを設け、
    前記電子部品接続用パッドに電子部品を接続したことを特徴とする請求項５ないし７のうち、いずれか１項記載の半導体装置。
  9. 前記電極は、前記半導体素子を貫通する貫通電極であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
  10. 前記電極は、前記半導体素子の端面に設けられた端面電極であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
  11. 半導体素子接続用パッドを有する第１の配線基板と、
    前記半導体素子接続用パッドに接続され、前記半導体素子接続用パッドと電気的に接続された第１の半導体素子と、
    前記第１の半導体素子上に積み重ねられ、前記第１の半導体素子と電気的に接続された少なくとも１つの第２の半導体素子と、
    前記第１の配線基板及び前記第２の半導体素子と対向するように配置されると共に、前記第１の配線基板と電気的に接続された第２の配線基板と、を備えた半導体装置であって、
    前記第１の半導体素子に前記第１の半導体素子を貫通する第１の貫通電極を設け、前記少なくとも１つの第２の半導体素子に前記第２の半導体素子を貫通する第２の貫通電極を設けると共に、前記第１及び第２の貫通電極を介して、前記第１の配線基板と前記第２の配線基板とを電気的に接続したことを特徴とする半導体装置。
  12. 半導体素子接続用パッドを有する第１の配線基板と、
    前記半導体素子接続用パッドに接続され、前記半導体素子接続用パッドと電気的に接続された第１の半導体素子と、
    前記第１の半導体素子上に積み重ねられ、前記第１の半導体素子と電気的に接続された少なくとも１つの第２の半導体素子と、
    前記第１の配線基板及び前記第２の半導体素子と対向するように配置されると共に、前記第１の配線基板と電気的に接続された第２の配線基板と、を備えた半導体装置であって、
    前記第１の半導体素子の端面に第１の端面電極を設け、前記少なくとも１つの第２の半導体素子の端面に第２の端面電極を設けると共に、
    前記第１及び第２の端面電極を介して、前記第１の配線基板と前記第２の配線基板とを電気的に接続したことを特徴とする半導体装置。
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