JP5307471B2 - 基板の製造方法、基板、基板を備えた装置、判別方法、半導体装置の製造方法 - Google Patents
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Description
一方、近年、半田としては、鉛入り半田に加え、鉛フリー半田が使用されている。基板等が搭載される装置の種類等に応じて、鉛入り半田、鉛フリー半田を区別して使用している。そのため、基板上に形成された半田の種別を判別することが必要である。
蛍光X線を使用し、半田の種別を確認する方法があるが、この方法では手間を要し、効率的に基板を生産することが困難となる。
そこで、たとえば、特許文献1に開示された方法が提案されている。
この方法では、基板表面に判別ランドを設け、この判別ランドに対する半田の広がり、盛り上がりによって、半田の種類を判別する。
鉛フリー半田を使用した場合には、リフローでの加熱溶融の際に、表面張力の低下が少なく、判別ランドに対する濡れ性が劣る。そのため、半田が中央部で肉厚となり、なだらかなスロープを描くとされている。
一方、鉛入り半田を使用した場合には、リフローでの加熱溶融の際に、表面張力が低下し、判別ランドに対する濡れ性がよい。そのため、半田が、均一な肉厚の平坦状となるとされている。
従って、特許文献1の方法では、半田の種別を判別することが困難となる。
ところが、基板表面に形成された半田は、この半田の上に半導体素子等の電子部品が設置されることがあるため、表面が平坦化(コイニング処理)されることがある。コイニング処理は、コイニングツールの平坦面を半田表面に押し当てることにより行われ、半田表面が平坦化される。
このようにして半田表面がコイニング処理されてしまうと、半田表面が傷ついてしまい、半田の外観により、半田の種類を判別することは困難となる。
これにより、第二半田部表面は、当該表面を平坦化するための処理が施されてしまうことがなく、第二半田部表面が平坦化により傷ついてしまうことが防止される。そのため、第二半田部表面を観察することで、第一半田部の半田の種別を判別することができる。
従って、半田の種別を容易、かつ、確実に判別することができる。
具体的には、基材と、この基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、上記基材の一方の面に設けられ、上記第一半田部と同じ種類の半田で構成される第二半田部とを有し、上記基材上には、上記第一半田部および上記第二半田部が露出する開口が形成されたカバー膜が設けられ、上記第一半田部は、当該基板の電子部品実装領域内に形成され、上記第二半田部は、当該基板の上記電子部品実装領域外に形成され、上記第一半田部の上記基材側の面と反対側の面は平坦面とされ、上記第二半田部表面は、円弧を描いて、上記基材の一方の面と反対側に突出しており、上記第二半田部の上記基材の一方の面からの最大高さは、上記第一半田部の上記平坦面の上記基材の一方の面からの高さよりも低く、上記第二半田部表面は、上記カバー膜の上記基材側の面と反対側の面よりも上記基材側に位置するとともに、上記第一半田部の前記平坦面は、上記カバー膜の上記基材側の面と反対側の面よりも上記基材と反対側に位置する基板が提供できる。
ここで、平坦面とは、基材の一方の面と略平行な面をいう。
さらに、本発明では、上述した基板を用い、上記第二半田部の外観を観察することで、上記第一半田部の半田の種類を判別する判別方法も提供できる。
さらに、本発明では、基板を準備する工程と、半導体素子を、上記基板上に搭載する工程とを含む、半導体装置の製造方法であって、上記基板は、基材と、上記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、上記基材の一方の面に設けられ、上記第一半田部と同じ種類の半田で構成される第二半田部とを有し、上記第一半田部は、当該基板の電子部品実装領域内に形成され、上記第二半田部は、当該基板の上記電子部品実装領域外に形成され、上記第一半田部の上記基材側の面と反対側の面は平坦面とされ、上記第二半田部表面は、円弧を描いて、上記基材の一方の面と反対側に突出しており、上記第二半田部の上記基材の一方の面からの最大高さは、上記第一半田部の上記平坦面の上記基材の一方の面からの高さよりも低く、搭載する上記工程で、上記半導体素子を、上記第一半田部と接続する、半導体装置の製造方法も提供できる。
はじめに、図1を参照して、本実施形態の基板1の概要について説明する。
この基板1は、基材11と、この基材11表面に設けられ、電子部品との接続に使用される第一半田部12と、基材11表面(基材11の電子部品が搭載される側の一方の面を表面とする)に設けられ、第一半田部12と同じ半田で構成される第二半田部13とを有する。
第一半田部12上面(基材11表面に対向する面と反対側の面)は平坦面121とされ、第二半田部13表面には、当該表面を平坦化するためのコイニング処理が施されていない。第二半田部13の基材11表面からの最大高さH2は、第一半田部12の平坦面121の基材11表面からの高さH1よりも低くなっている。
なお、コイニング処理とは、半田部表面をコイニングツール等で押圧し、平坦化する処理のことである。
基板1は、その表面に半導体素子2(電子部品)がフリップ素子実装されるものである(図3参照)。
この基板1は、基材11として、配線基板部であるビルドアップ基板部11を有する。
ビルドアップ基板部11は、樹脂を含有する絶縁層111と導体配線層112とが交互に積層されたものである。絶縁層111中に形成されたホール中に導体層114が形成され、絶縁層111を挟んで配置される導体配線層112同士を接続している。
このようなビルドアップ基板部11の最上層の絶縁層111上には、導体層であるランド113が複数配置されている。このランド113は、絶縁層111中に形成された導体層114を介して導体配線層112に接続される。
導体配線層112,ランド113,導体層114はいずれも金属製であり、たとえば、銅等を含んで構成される。
ここで、半導体素子搭載領域Aとは、半導体素子2を搭載した際に、基板1表面側からみて、半導体素子2に被覆される領域である。
この第一半田部12は、ソルダーレジスト14の開口から露出しているランド113を完全に被覆するとともに、ソルダーレジスト14の開口から上方(基材11と反対側)に突出している。そして、第一半田部12の上面は、基材11表面と略平行な平坦面121となっている。この平坦面121は、ソルダーレジスト14表面よりも上方側に位置している。平坦面121は半田をコイニング処理することにより形成されたものである。
第一半田部12の半田の種類としては、特に限定されず、鉛入り半田であってもよく、また、鉛フリー半田であってもよい。
この第一半田部12上には、図3に示すように、半導体素子2が半田バンプ3を介して搭載される。この半導体素子2の搭載安定性を高めるために、第一半田部12の上面は平坦面121となっているのである。この第一半田部12はいわゆる予備半田である。
ここで、第二半田部13は、一つのランド113上にのみ設けられていてもよく、また、複数のランド113上に設けられていてもよい。
第二半田部13が設けられるランド113は、半導体素子搭載領域A近傍に配置されている。
この第二半田部13は、ソルダーレジスト14の開口から露出するランド113表面を完全に被覆している。この第二半田部13は、ソルダーレジスト14の開口から突出しておらず、その表面は、ソルダーレジスト14表面(基材11側の面と反対側の面)よりも基材11側に位置する。
第二半田部13の基材11表面からの最大高さH2は、第一半田部12の平坦面121の基材11表面からの高さH1よりも低くなっている。
第二半田部13の表面は、円弧を描いて、基材11表面と反対側に突出している。換言すると、第二半田部13はコイニング処理されていないものとなっている。
第二半田部13の半田の種類は、第一半田部12と同じであればよい。
はじめに、基板1の製造方法の概要について説明する。
基板1の製造方法は、基材11上に半田を塗布して、第一半田部12と、この第一半田部12の前記基材11表面からの最大高さよりも前記基材11表面からの最大高さが低く、前記第一半田部12と同じ種類の半田で構成される第二半田部13とを形成する工程と、第一半田部12表面を押圧して、平坦化する工程とを含む。
第一半田部12表面を押圧して、平坦化する前記工程では、第二半田部13表面を押圧せずに、第一半田部12の平坦面121の基材11表面からの高さが、第二半田部13の基材11表面からの最大高さよりも高くなるように、第一半田部12の表面を押圧する。そして、第一半田部12表面を押圧して、平坦化する前記工程の後段で、第二半田部13の外観を観察することで、第一半田部12の半田の種類を判別する工程を実施する。
はじめに、基材11上にソルダーレジスト14を設ける。
次に、図4に示すように、ソルダーレジスト14上に、複数の開口M1,M2が形成されたマスクMを設置する。
このマスクMは第一半田部12,第二半田部13印刷用のマスクである。
マスクMの一部の開口M2の面積は、他の開口M1よりも小さく形成されている。具体的には、半導体素子搭載領域Aに位置するランド113上に位置する開口M1の面積は、半導体素子搭載領域A外に位置するランド113上に位置する開口M2の面積よりも大きくなっている。
マスクMの開口M1,M2の大きさが異なっているため、半導体素子搭載領域Aに位置するランド113上の半田量は、半導体素子搭載領域A外のランド113上の半田量よりも多くなる。
リフロー後には、図5に示すように、半導体素子搭載領域Aに位置するランド113上の第一半田部12、半導体素子搭載領域A外のランド113上の第二半田部13は、いずれも表面が円弧を描き、湾曲する。
ただし、半導体素子搭載領域Aに位置するランド113上の半田量は、半導体素子搭載領域外のランド113上の半田量よりも多いため、半導体素子搭載領域Aに位置するランド113上の第一半田部12の頂部は、半導体素子搭載領域A外のランド113上の半田13の頂部よりも上方(基材11と反対側)に位置することとなる。
また、第二半田部13の表面は、ソルダーレジスト14の開口から突出しておらず、ソルダーレジスト14表面よりも基材11側に位置している。一方で、第一半田部12の表面は、ソルダーレジスト14の開口から突出し、ソルダーレジスト14表面よりも、基材11と反対側に位置している。
具体的には、基材11表面側から押圧面が平坦面とされたコイニングツールを、基材11に対して押しつけ、第一半田部12の表面を平坦面とする。これにより、第一半田部12が形成されることとなる。
この際、半導体素子搭載領域A外のランド113上の第二半田部13の頂部は、半導体素子搭載領域Aに位置するランド113上の第一半田部12の頂部よりも下方(基材11側)にあるため、半導体素子搭載領域Aに位置するランド113上の第二半田部13はコイニングされない。
この工程により、第二半田部13の基材11表面からの最大高さが、第一半田部12の平坦面121の基材11表面からの高さよりも低くなる。
以上の工程により、基板1の製造が完了する。
次に、第二半田部13を観察し、第二半田部13がソルダーレジスト14の下方に潜り込んでしまっているかどうか確認する。第二半田部13がソルダーレジスト14の下方に潜り込んでしまっている場合には、第一半田部12もソルダーレジスト14の下方に潜り込んでしまっていると考えられる。
この場合には、第一半田部12同士がソルダーレジスト14の下方で接続し、導通不良を起こす可能性がある。
一方で、第二半田部13がソルダーレジスト14の下方に潜り込んでいない場合には、正常な半導体装置4が得られていると判断する。
第二半田部13は、第一半田部12と同じ種類の半田で構成されている。そして、第二半田部13表面は、当該表面を平坦化するためのコイニング処理が施されていない。そのため、第二半田部13表面がコイニング処理により傷ついてしまうことはなく、第二半田部13表面を観察することで、第一半田部12の半田の種別を判別することができる。
従って、半田の種別を容易、かつ、確実に判別することができる基板1を提供することができる。
これにより、第一半田部12に平坦面121を形成する際に、第二半田部13がコイニングされてしまうことを確実に防止できる。
また、基材11の素子搭載領域A外に第二半田部13を設けることで、半導体素子2を基板1に搭載した状態で、第二半田部13を観察することが可能となる。
具体的には第二半田部13がソルダーレジスト14の下方に潜り込んでしまっているかどうかを観察することで、素子搭載領域Aにある第一半田部12がソルダーレジスト14の下方に潜り込んでしまっているかどうかを判定することができる。
一般にソルダーレジスト14と、ランド113とは密着性が良好ではなく、ランド113とソルダーレジスト14とがはがれてしまい、半田がソルダーレジスト14の下方に潜り込んでしまうことがある。
従来、半田のソルダーレジスト下方への潜り込みを判別するためには、半導体素子を引きはがし、確認していたが、本実施形態では、第二半田部13があるため、半導体素子2を引きはがす必要がない。
これにより、半導体装置4の生産性を高めることができる。
半田のソルダーレジスト14下方への潜り込みは、半導体素子2を半田バンプ3により接合する際に起こることが多く、この際、基板1には熱が加わる。
半導体素子搭載領域A近傍に第二半田部13を配置することで、第二半田部13に対し、第一半田部12と略同様の熱が加わることとなる。
従って、第二半田部13を観察することで、第一半田部12の状態を確実に把握することができるようになる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、基材11上にソルダーレジスト14が設けられていたが、これに限らず、たとえば、ソルダーレジスト14はなくてもよい。さらには、ソルダーレジスト14にかえて、基材11の絶縁層と同様の絶縁層が、カバー膜として基材11上に設けられていてもよい。
さらに、前記実施形態では、ソルダーレジスト14表面よりも第二半田部13表面が基材11側に位置するとしたが、これに限らず、第二半田部が第一半田部12と同様にソルダーレジスト14の開口から突出していてもよい。
第一半田部表面はコイニングされていなくてもよい。第一半田部表面が略平坦である場合には、コイニングは不要である。
また、第一半田部表面をコイニングしないような場合には、第二半田部表面が第一半田部表面よりも高い位置にあってもよい。
すなわち、基材と、この基材表面に設けられ、電子部品との接続に使用される第一半田部と、前記基材表面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、前記第二半田部上面は、当該上面を平坦化するためのコイニング処理が施されていない基板であってもよい。
たとえば、以下の構成も本発明に適用することが可能である。
(1)基材の一方の面に第一半田部と、この第一半田部と同じ種類の半田で構成される第二半田部とを形成する工程と、
前記第一半田部のみを平坦化する工程とを含む、基板の製造方法。
(2)(1)に記載の基板の製造方法において、
平坦化する前記工程の後段で、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する工程を実施する基板の製造方法。
(3)(1)または(2)に記載の基板の製造方法において、
平坦化する前記工程では、平坦化後の前記第一半田部の前記基材の一方の面からの高さが、前記第二半田部の前記基材の一方の面からの最大高さよりも高くなるように、前記第一半田部を押圧する基板の製造方法。
(4)(1)乃至(3)のいずれかに記載の基板の製造方法において、
前記第一半田部は、当該基板の電子部品実装領域内に形成され、
前記第二半田部は、当該基板の前記電子部品実装領域外に形成される基板の製造方法。
(5)(1)乃至(4)のいずれかに記載の基板の製造方法において、
前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられており、
前記基材には、前記カバー膜を介して前記半田が塗布され、
前記半田を塗布した状態において、前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも、前記基材側に位置するとともに、前記第一半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する基板の製造方法。
(6)(1)乃至(5)のいずれかに記載の基板の製造方法において、
基材上に前記第一半田部および第二半田部を形成する前記工程は、
前記基材上に複数の開口が形成されたマスクを配置する工程と、
前記マスクを介して前記基材上に半田を塗布する工程と、
前記マスクを前記基材上からのぞく工程とを含み、
前記マスクを設ける前記工程では、前記第二半田部を形成するための前記マスクの開口を、前記第一半田部を形成するための前記マスクの開口よりも小さく形成する基板の製造方法。
(7)基材と、
この基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、
前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、
前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、
前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低い基板。
(8)(7)に記載の基板において、
前記第二半田部は、前記第一半田部の半田の種類を識別するためのものである基板。
(9)(7)または(8)に記載の基板において、
前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出している基板。
(10)(7)乃至(9)のいずれかに記載の基板において、
前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられ、
前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材側に位置するとともに、前記第一半田部の平坦面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する基板。
(11)(10)に記載の基板において、
前記カバー膜の前記第一半田部が露出する開口および、前記第二半田部が露出する開口
の大きさおよび形状は同一である基板。
(12)(7)乃至(11)のいずれかに記載の基板において、
前記第二半田部は、当該基板の電子部品実装領域外に形成されている基板。
(13)(7)乃至(12)のいずれかに記載の基板と、
この基板の前記第一半田部に対し、半田を介して接続される電子部品とを有する装置。
(14)(7)乃至(12)のいずれかに記載の基板を用い、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する判別方法。
2 半導体素子
3 半田バンプ
4 半導体装置
11 基材(ビルドアップ基板部)
12 第一半田部
13 第二半田部
14 ソルダーレジスト
111 絶縁層
112 導体配線層
113 ランド
114 導体層
121 平坦面
A 半導体素子搭載領域
M マスク
M1 開口
M2 開口
Claims (13)
- 基材の一方の面に第一半田部と、この第一半田部と同じ種類の半田で構成される第二半田部とを形成する工程と、
前記第一半田部のみを平坦化する工程とを含む、基板の製造方法であって、
前記基板は、前記基材と、前記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられており、前記第一半田部は、当該基板の電子部品実装領域内に形成され、前記第二半田部は、当該基板の前記電子部品実装領域外に形成され、前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出しており、前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低く、前記基材には、前記カバー膜を介して前記半田が塗布され、前記半田を塗布した状態において、前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも、前記基材側に位置するとともに、前記第一半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する、基板の製造方法。 - 請求項1に記載の基板の製造方法において、
平坦化する前記工程の後段で、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する工程を実施する基板の製造方法。 - 請求項1または2に記載の基板の製造方法において、
平坦化する前記工程では、平坦化後の前記第一半田部の前記基材の一方の面からの高さが、前記第二半田部の前記基材の一方の面からの最大高さよりも高くなるように、前記第一半田部を押圧する基板の製造方法。 - 請求項1乃至3のいずれかに記載の基板の製造方法において、
基材上に前記第一半田部および第二半田部を形成する前記工程は、
前記基材上に複数の開口が形成されたマスクを配置する工程と、
前記マスクを介して前記基材上に半田を塗布する工程と、
前記マスクを前記基材上から除く工程とを含み、
前記マスクを設ける前記工程では、前記第二半田部を形成するための前記マスクの開口を、前記第一半田部を形成するための前記マスクの開口よりも小さく形成する基板の製造方法。 - 基材と、
この基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、
前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、
前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられ、
前記第一半田部は、当該基板の電子部品実装領域内に形成され、
前記第二半田部は、当該基板の前記電子部品実装領域外に形成され、
前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、
前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出しており、
前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低く、
前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材側に位置するとともに、前記第一半田部の前記平坦面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する基板。 - 請求項5に記載の基板において、
前記第二半田部は、前記第一半田部の半田の種類を識別するためのものである基板。 - 請求項5または6に記載の基板において、
前記カバー膜の前記第一半田部が露出する開口および、前記第二半田部が露出する開口の大きさおよび形状は同一である基板。 - 請求項5乃至7のいずれかに記載の基板と、
この基板の前記第一半田部に対し、半田を介して接続される電子部品とを有する装置。 - 請求項5乃至7のいずれかに記載の基板を用い、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する判別方法。
- 基板を準備する工程と、
半導体素子を、前記基板上に搭載する工程とを含む、半導体装置の製造方法であって、
前記基板は、基材と、前記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、前記第一半田部は、当該基板の電子部品実装領域内に形成され、前記第二半田部は、当該基板の前記電子部品実装領域外に形成され、前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出しており、前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低く、
搭載する前記工程で、前記半導体素子を、前記第一半田部と接続する、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第一半田部および前記第二半田部の半田が鉛フリー半田である、半導体装置の製造方法。 - 請求項10または11に記載の半導体装置の製造方法において、
前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられており、前記基材には、前記カバー膜を介して前記半田が塗布され、前記半田を塗布した状態において、前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも、前記基材側に位置するとともに、前記第一半田部の前記平坦面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する、半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記カバー膜の前記第一半田部が露出する開口および、前記第二半田部が露出する開口の大きさおよび形状は同一である、半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008206606A JP5307471B2 (ja) | 2008-08-11 | 2008-08-11 | 基板の製造方法、基板、基板を備えた装置、判別方法、半導体装置の製造方法 |
US12/461,268 US8309859B2 (en) | 2008-08-11 | 2009-08-05 | Method of manufacturing a substrate, substrate, device provided with a substrate, and determining method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008206606A JP5307471B2 (ja) | 2008-08-11 | 2008-08-11 | 基板の製造方法、基板、基板を備えた装置、判別方法、半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010045089A JP2010045089A (ja) | 2010-02-25 |
JP5307471B2 true JP5307471B2 (ja) | 2013-10-02 |
Family
ID=41653197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008206606A Expired - Fee Related JP5307471B2 (ja) | 2008-08-11 | 2008-08-11 | 基板の製造方法、基板、基板を備えた装置、判別方法、半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8309859B2 (ja) |
JP (1) | JP5307471B2 (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2044494B2 (de) * | 1970-09-08 | 1972-01-13 | Siemens AG, 1000 Berlin u 8000 München | Anschlussflaechen zum anloeten von halbleiterbausteinen in flip chip technik |
KR0178255B1 (ko) * | 1995-11-17 | 1999-03-20 | 황인길 | Bga 반도체 패키지의 pcb캐리어 프레임 및 그 제조방법 |
JPH10233572A (ja) * | 1997-02-21 | 1998-09-02 | Hitachi Ltd | プリント配線基板 |
JP2002223065A (ja) * | 2001-01-24 | 2002-08-09 | Ibiden Co Ltd | プリント配線板の製造方法 |
JP2003209349A (ja) * | 2002-01-11 | 2003-07-25 | Alps Electric Co Ltd | 回路基板 |
JP2005129663A (ja) * | 2003-10-22 | 2005-05-19 | Internatl Business Mach Corp <Ibm> | 多層配線基板 |
TWI247409B (en) * | 2004-05-13 | 2006-01-11 | Via Tech Inc | Flip chip package and process thereof |
JP5105042B2 (ja) * | 2006-03-23 | 2012-12-19 | イビデン株式会社 | 多層プリント配線板 |
JP5004549B2 (ja) * | 2006-10-27 | 2012-08-22 | 新光電気工業株式会社 | 電子部品の基板への搭載方法及びはんだ面の形成方法 |
-
2008
- 2008-08-11 JP JP2008206606A patent/JP5307471B2/ja not_active Expired - Fee Related
-
2009
- 2009-08-05 US US12/461,268 patent/US8309859B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8309859B2 (en) | 2012-11-13 |
JP2010045089A (ja) | 2010-02-25 |
US20100035021A1 (en) | 2010-02-11 |
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R150 | Certificate of patent or registration of utility model |
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