JP2005063471A - 半導体試験装置及びその制御方法 - Google Patents
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Abstract
【解決手段】複数の半導体メモリデバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第1の波形生成手段と、複数の半導体メモリデバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第2の波形生成手段と、複数の半導体メモリデバイスのそれぞれに、第1の波形生成手段によって生成された共通パターン波形を共通に入力する動作と、複数の第2の波形生成手段のそれぞれによって生成された個別パターン波形を、データを書き込むべき書込アドレスとして個別に入力する動作とを選択的に行う波形切替手段とを備える半導体試験装置を提供する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体試験装置及びその制御方法に関する。特に本発明は、複数の半導体メモリデバイスに対して同時に試験を行う半導体試験装置及びその制御方法に関する。
【0002】
【従来の技術】
従来から、出荷前のロジックICや半導体メモリデバイス等の半導体デバイスに対して各種の試験を行うものとして、半導体試験装置が知られている。例えば、半導体メモリに対して試験を行う一般的な半導体試験装置は、多数個同時測定機能を有しており、複数個の半導体デバイスの同一ピンに対して、同一の試験データパターン波形を入力して試験を行うことができるようになっている。この多数個同時測定機能を備えることにより、小規模のリソースで多数個の半導体メモリに対する測定が可能になるため、装置規模が極端に大きくならず、しかも、コストの低減が可能になる。
【0003】
【発明が解決しようとする課題】
半導体メモリデバイスの一部(例えば一部のフラッシュメモリ)には、試験によって検出された不良セルを含む記憶領域(例えばブロック)の少なくとも一部に、製造業者によって当該記憶領域が不良であることを識別する不良領域情報を書き込むことにより、この不良記憶領域をマスクするものがある。当該半導体メモリデバイスを使用する機器は、ある記憶領域から不良領域情報が読み出された場合に、当該記憶領域を使用しない。
【0004】
複数の半導体メモリデバイスを試験した後それぞれの半導体メモリデバイスの不良記憶領域に対して不良領域情報を書き込む場合、不良記憶領域を特定するアドレス等を個別情報としてそれぞれの半導体メモリデバイスに個別に入力する必要があるため、上述したフラッシュメモリ等の試験を行う場合と同様に、複数個の半導体メモリデバイスに対して不良領域情報の書き込みを同時に行うことはできず、不良領域情報を書き込む救済動作に時間がかかるという問題があった。また、従来、このような救済動作は専用のリペア装置を用いて行われている場合もあるが、不良セルが検出された半導体メモリデバイスを半導体試験装置からリペア装置に移し替える作業が必要になるため、救済動作に要する時間はさらに長くなる。
【0005】
そこで本発明は、上記の課題を解決することのできる半導体試験装置及びその制御方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【0006】
【課題を解決するための手段】
即ち、本発明の第1の形態によると、複数の半導体メモリデバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第1の波形生成手段と、前記複数の半導体メモリデバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第2の波形生成手段と、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段によって生成された前記共通パターン波形を共通に入力する動作と、前記複数の第2の波形生成手段のそれぞれによって生成された前記個別パターン波形を、データを書き込むべき書込アドレスとして個別に入力する動作とを選択的に行う波形切替手段とを備えることを特徴とする半導体試験装置を提供する。
【0007】
前記共通パターン波形あるいは前記個別パターン波形に対応して前記半導体メモリデバイスから出力される出力波形に基づいて、前記半導体メモリデバイス内の試験対象箇所のパス/フェイル判定を行うパス/フェイル判定手段と、前記パス/フェイル判定手段による判定結果を格納するフェイルメモリとをさらに備えてもよい。
【0008】
前記第2の波形生成手段と同一パッケージ内に設けられて、前記個別情報を格納するメモリをさらに備え、前記第2の波形生成手段は、前記メモリに格納されている前記個別情報を読み出して前記個別パターン波形を生成してもよい。
【0009】
前記複数の半導体メモリデバイスのそれぞれは、書込アドレス及び書込データを時分割で入力するインターフェイスを備え、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力してもよい。
【0010】
前記複数の半導体メモリデバイスのそれぞれの前記インターフェイスは、コマンド、前記書込アドレス及び前記書込データを時分割で入力し、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれにコマンドを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力し、前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力してもよい。
【0011】
前記第1の波形生成手段により生成された第1の前記共通パターン波形あるいは前記複数の第2の波形生成手段により生成された前記複数の個別パターン波形に対応して前記複数の半導体メモリデバイスのそれぞれから出力される出力波形に基づいて、当該半導体メモリデバイス内の試験対象の記憶領域のパス/フェイル判定を行う複数のパス/フェイル判定手段と、前記複数のパス/フェイル判定手段による複数の判定結果を格納するフェイルメモリと、前記フェイルメモリに格納された複数の前記判定結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力する不良記憶領域選択手段を更に備え、前記複数の第2の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、前記第1の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第2の前記共通パターン波形を生成し、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの前記不良記憶領域を示す前記書込アドレスとして前記個別パターン波形を個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示す前記書込データとして前記第2の共通パターン波形を共通に入力して、前記書込アドレスに前記書込データを書き込ませてもよい。
【0012】
前記不良記憶領域選択手段は、前記複数の半導体メモリデバイスのそれぞれについて1又は複数の不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力し、前記複数の第2の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける1又は複数の前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、前記第1の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第2の前記共通パターン波形を生成し、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの1又は複数の前記不良記憶領域を示す1又は複数の前記書込アドレスとして、前記個別パターン波形を個別に入力し、1又は複数の前記書込アドレスに対応する1又は複数の記憶領域が不良であることを示す前記書込データとして前記第2の共通パターン波形を共通に入力し、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えた前記半導体メモリデバイスへの書き込みを禁止した状態で、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えていない前記半導体メモリデバイスへ書き込みを終えていない前記書込データを書き込ませてもよい。
【0013】
また、本発明の第2の形態によると、複数の半導体メモリデバイスを試験する半導体試験装置であって、複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択手段と、前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力手段とを備える半導体試験装置を提供する。
【0014】
また、本発明の第3の形態によると、複数の半導体メモリデバイスを試験する半導体試験装置の制御方法であって、前記複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択段階と、前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力段階とを備える制御方法を提供する。
【0015】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【0016】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0017】
図1は、本実施形態の半導体試験装置の構成を示す図である。図1に示す半導体試験装置は、複数のDUT(Device Under Test)9に対する試験を並行して行うとともに、これら複数のDUT9に対する救済動作を並行して行う。このために、本実施形態の半導体試験装置は、ALPG(アルゴリズミック・パターン・ジェネレータ)1、AFM(アドレス・フェイル・メモリ)3、IOピン処理部5、IOチャネル7、テスト制御部10を含んで構成されている。なお、DUT9としては、半導体メモリデバイスやロジックIC等の半導体デバイスを広く含んでいるが、以下の説明では、主に半導体メモリデバイスを試験対象としている。
【0018】
ALPG1は、試験や救済動作を行うためにDUT9のIOピンに入力するパターンデータ(PAT)を生成する。AFM3は、DUT9に対する試験によって得られた判定結果であるフェイル情報をDUT9のセル単位で記憶する。具体的には、DUT9のいずれかの論理アドレスX,Yに対応する記憶セルのパス、フェイルを試験した結果が、AFM3のアドレスX,Yで特定される領域に格納される。
【0019】
IOピン処理部5は、DUT9のIOピンに入力するデータを生成するとともにこれらのIOピンから出力されるデータのパス、フェイル判定を行うために、TG/メインFC部50、メモリ54、サブFC部58、論理比較器59を含んで構成されている。ここで、「IOピン」とは、半導体メモリデバイスにコマンド及び/又はアドレスを入力する半導体メモリデバイスのピンや、半導体メモリデバイスとの間でメモリのデータを入出力するピン等のようにパターン波形の入力と出力を行うピンである。
【0020】
TG/メインFC部50は、試験動作の基本周期内に含まれる各種のタイミングエッジを生成するタイミングジェネレータとしての機能と、このタイミングエッジとALPG1から出力されるパターンデータとに基づいて、DUT9に入力する実際のデータ(共通パターン波形)を生成する。このデータは、後段に設けられたアンド回路51の一方の入力端子に入力される。アンド回路51の他方の入力端子には個別書き込みモード信号(MODE)が反転入力されている。「個別書き込みモード」とは、同時測定の対象となる複数のDUT9のそれぞれに対して、並行して個別情報を書き込む動作モードである。個別書き込みモードの指定は、例えば上述したALPG1によってこの個別書き込みモード信号をハイレベルに設定することにより行われる。アンド回路51の他方の入力端子にはこのハイレベルの個別書き込みモード信号が反転入力されるため、結局、個別書き込みモードが指定されたときにはTG/メインFC部50の出力データがアンド回路51で遮断される。なお、このモード信号は、ALPG1によって制御可能な信号であって、このモード信号を用いることにより、共通パターン波形と個別書き込みパターン波形とをリアルタイムで切り替えることが可能になる。
【0021】
メモリ54は、任意のパターンデータを格納する。例えば、IOピン処理部5は、ASIC(Application Specific Integrated Circuit)によって構成されている。このメモリ54からのパターンデータの読み出しは、アドレス・ポインタ・コントローラ(CONT)55の制御によって行われる。
【0022】
サブFC部58は、メモリ54から入力されるデータに基づいて、個別書き込みモードにおいて各DUT9に入力する実際のデータ(個別パターン波形)を生成する。このサブFC部58の出力データは、個別書き込みモード信号(MODE)が一方端に入力されたアンド回路151の他方端に入力されており、個別書き込みモード信号がハイレベルのときに、後段のオア回路52に入力される。
【0023】
なお、上述したTG/メインFC部50において保持された波形情報の数に比べて、サブFC部58において保持されている波形情報(多数個同時測定機能に必要な波形情報のみが含まれる)の数は少なく設定されている。このため、サブFC部58は、個別書き込みモードにおいて必要となる最小限の波形情報のみが保持されている波形整形器を用いて構成することもできる。また、各サブFC部58には、TG/メインFC部50が有するタイミングジェネレータの機能が個別に備わっているものとする。
【0024】
オア回路52は、TG/メインFC部50によって生成されてアンド回路51を介して入力されたデータ、あるいはサブFC部58によって生成されてアンド回路151を介して入力されたデータを出力する。このオア回路52の出力データは、IOチャネル7に印加するデータパターンを生成するフリップフロップ53を通して、IOチャネル7に向けて出力される。
【0025】
論理比較器59は、DUT9のIOピンから出力されるデータと所定の期待値データとを比較し、一致の場合にはパス判定を、不一致の場合にはフェイル判定を行う。この判定結果は、AFM3に格納される。なお、IOピン処理部5の内部構成は、TG/メインFC部50およびアンド回路51が複数のDUT9に対して共通に設けられており、それ以外のサブFC部58、メモリ54、論理比較器59等が複数のDUT9のそれぞれに対応して個別に設けられている。また、各DUT9の複数本のIOピンのそれぞれに対応して、IOピン処理部5が個別に設けられている。
【0026】
IOチャネル7は、DUT9のIOピンに印加する実際のパターン波形を生成するとともに、IOピンから実際に出力される波形を論理データに変換する。このために、IOチャネル7は、ドライバ(DR)70とコンパレータ(CP)71を有する。ドライバ70は、対応するIOピン処理部5内のフリップフロップ53に入力されたデータに基づいて通常波形を生成する。コンパレータ71は、DUT9のIOピン(I/O)に現れる波形の電圧と所定の基準電圧とを比較することにより、論理データの値を決定する。
【0027】
テスト制御部10は、不良記憶領域選択手段の一例であり、半導体試験装置による試験を制御するために設けられる。ここで、テスト制御部10は、AFM3に格納された判定結果に基づいて、複数のDUT9の試験動作又は救済動作にそれぞれ用いる複数の個別情報を生成し、メモリ54へ出力する。テスト制御部10は、判定結果から個別情報を生成する処理を高速化するために、1又は複数のEWS(エンジニアリング・ワークステーション)により並列処理を行ってもよい。
【0028】
このように、ALPG1、AFM3、及びIOピン処理部5は、複数のDUT9に対して並行にパターン波形を入力する波形出力手段として動作する。また、TG/メインFC部50は、ALPG1から供給された、複数のDUT9のそれぞれに共通する共通情報に対応する共通パターン波形を生成する第1の波形生成手段として動作する。複数のサブFC部58は、複数のDUT9のそれぞれに対応してメモリ54に個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第2の波形生成手段として動作する。
【0029】
また、アンド回路51、151、オア回路52は、複数のDUT9のそれぞれに、第1の波形生成手段によって生成された共通パターン波形を共通に入力する動作と、複数の第2の波形生成手段のそれぞれによって生成された個別パターン波形を個別に入力する動作とを選択的に行なう波形切替手段として動作する。ここで、例えば複数のDUT9のそれぞれの不良領域に不良領域情報を書き込む場合等においては、波形切替手段は、個別パターン波形を、不良領域情報等のデータを書き込むべき書込アドレスとして個別に入力する動作を選択して行なってもよい。
【0030】
また、論理比較器59は、共通パターン波形あるいは個別パターン波形に対応してDUT9から出力される出力波形に基づいて、DUT9内の試験対象箇所のパス/フェイル判定を行うパス/フェイル判定手段として動作する。そして、AFM3は、前記パス/フェイル判定手段による判定結果を格納するフェイルメモリとして動作する。
【0031】
本実施形態の半導体試験装置はこのような構成を有しており、DUT9に対する試験動作と救済動作について説明する。
【0032】
(1)試験動作
(1−1)複数のDUT9に対して同じデータを書き込む場合
ALPG1から出力されたパターンデータは、このパターンデータの入力対象となるIOピンに対応するIOピン処理部5に供給される。
IOピン処理部5では、TG/メインFC部50は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた試験データを作成する。このとき、個別書き込みモード信号はローレベルを維持しているので、アンド回路51からは、一方の入力端子に入力されたTG/メインFC部50の出力データがそのまま出力される。このアンド回路51の出力端子は、複数のDUT9のそれぞれに対応して設けられたオア回路52の一方の入力端子に分岐して接続されている。したがって、TG/メインFC部50から出力された共通のデータが複数のオア回路52に同時に入力され、フリップフロップ53に入力される。
【0033】
IOチャネル7では、ドライバ70は、IOピン処理部5内のフリップフロップ53に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するIOピン(I/O)に入力される。
【0034】
このようにして、IOピン処理部5およびIOチャネル7によって生成された通常波形がIOピンに入力される。このIOピンに対応するIOチャネル7では、コンパレータ71は、このIOピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このIOピンに対応するIOピン処理部5では、論理比較器59において、IOチャネル7内のコンパレータ71から入力されたデータを用いたパス/フェイル判定を行う。この判定結果は、AFM3に格納される。
【0035】
(1−2)複数のDUT9のそれぞれに個別情報を書き込む場合
個別書き込みモードが指定され、個別書き込みモード信号(MODE)が出力されると、アンド回路51において、TG/メインFC部50の出力データがマスクされ、代わりにメモリ54に格納された個別パターンを用いた個別書き込み動作が開始される。
【0036】
メモリ54を用いた個別書き込み動作では、メモリ54に格納されている各DUT9の各IOピンに対応したパターンデータが読み出され、サブFC部58に入力される。サブFC部58は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各DUT9毎の個別情報に対応した試験データを作成する。そして、オア回路52を介してフリップフロップ53に入力されたデータに基づいて通常波形が生成される。IOチャネル7では、ドライバ70は、IOピン処理部5内のフリップフロップ53に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、DUT9毎に異なる通常波形が生成されて、対応するDUT9のIOピン(IO)に入力される。
【0037】
図2は、必要に応じて個別書き込み動作が行われる試験動作の具体例を示すタイミング図であり、複数のDUT9として複数のフラッシュメモリを試験する場合のタイミングの一例が示されている。本例において、複数のDUT9のそれぞれは、書き込み動作時にコマンド、書込アドレス、及び書込データを時分割で入力するインターフェイスをIOピン(IO)に備える。
【0038】
図2に示すように、フラッシュメモリを試験する場合には、まず、IOピン(IO)に「コマンド」に対応する共通データ(プログラム)が入力される。この入力動作は、ALPG1に格納されたパターンデータに基づいて、IOピン処理部5内のTG/メインFC部50によって共通のデータを生成することにより行われる。
【0039】
次に、(AL、AM、AH)で指定される特定のアドレスに個別情報としてのデータを入力する必要がある。このデータは、それぞれのフラッシュメモリ毎に異なる内容が設定されている。例えば、DUT#aに対応してデータD0、D1、…が、DUT#bに対応してデータD0’、D1’、…が、…、DUT#nに対応してデータD0”、D1”、…がそれぞれ設定される。具体的には、特定のアドレス(AL、AM、AH)についての入力動作は、ALPG1に格納されたパターンデータに基づいて、IOピン処理部5内のTG/メインFC部50によって共通のデータを生成することにより行われる。また、データD0、D0’、D0”等の個別情報の入力動作は、AFM3あるいはメモリ54に格納された個別情報に基づいて、IOピン処理部5内のサブFC部58によって個別のデータを生成することにより行われる。
【0040】
すなわち、複数のDUT9のそれぞれの同一の書込アドレスに異なる書込データを書き込む試験を行う場合、波形切替手段は、複数のDUT9のそれぞれにコマンド及び共通の書込アドレスを入力すべきタイミングにおいて、複数のDUT9のそれぞれに、第1の波形生成手段により生成された共通パターン波形を共通にそれぞれのDUT9のインターフェイスを介して入力する。また、波形切替手段は、複数のDUT9のそれぞれに異なる書込データを入力すべきタイミングにおいて、複数のDUT9のそれぞれに、第2の波形生成手段により生成された複数の個別パターン波形のそれぞれを個別にそれぞれのDUT9のインターフェイスを介して入力する。
【0041】
このようにして、共通のコマンド及びアドレスと個別のデータが入力されると、DUT9(DUT#a〜#n)のそれぞれにおいてプログラミングが実行される。そして、ALPG1に格納されたパターンデータに基づいて複数のDUT9のそれぞれにプログラミング結果の出力を指示するコマンドをIOピンから入力し、プログラミング結果をポーリングの形式で出力させる。このプログラミング結果は、IOチャネル7内のコンパレータ71に入力され、さらにIOピン処理部5内の論理比較器59においてパス/フェイル判定が行われる。
【0042】
以上の処理において、半導体試験装置は、試験途中で個別書き込みモード信号をローレベルからハイレベルに切り替えることにより、ALPG1を用いた試験動作からメモリ54を用いた個別書き込みモードの試験動作に任意のタイミングで変更することができる。また、その後必要に応じて個別書き込みモード信号をハイレベルからローレベルに戻すことにより、ALPG1を用いた試験動作に戻すことができる。特に、個別書き込みモード信号の内容と切り替えタイミングをALPG1によって生成されるパターンデータによって指定する場合には、一連の試験動作において必要なタイミングで個別書き込みモードに切り替えたり、反対に元の通常モードに戻したりすることができ、切り替えタイミングの複雑な制御が不要となる。このような制御により、半導体試験装置は、複数のDUT9に供給するコマンド、アドレス、及びデータの少なくとも一部に対して共通のコマンド、アドレス、及び/又はデータを供給し、他の部分に対して個別のコマンド、アドレス、及び/又はデータを供給することができる。
【0043】
(2)救済動作
救済動作においては、複数のDUT9のそれぞれの不良記憶領域を特定するアドレスを個別情報としてそれぞれのDUT9に入力するとともに、書込データとして不良領域情報を共通に入力する必要がある。すなわち、特定のIOピンに対して個別情報を入力する動作は、上述した試験動作における個別書き込みモードの動作と同じである。またそれぞれのDUT9のIOピンに共通情報を入力する動作も、上述した試験動作における個別書き込みモード以外の場合の動作と同じである。
【0044】
したがって、救済動作時のIOピン処理部5の各部の設定等は、基本的に上述した試験動作における個別書き込みモード時のこれらの設定と同じであり、各DUT9の救済箇所を示す個別の書込アドレスがIOピン処理部5内のサブFC部58によって生成され、IOチャネル7から各DUT9のIOピンに入力される。
【0045】
図3は、救済動作の具体例を示すタイミング図である。不良セルを含むDUT9を救済する場合には、半導体試験装置は、まず試験動作を行い、試験の結果AFM3に格納された試験の判定結果に基づいて、不良記憶領域を識別する個別情報をメモリ54に書き込んでおく。
【0046】
より具体的には、複数の論理比較器59は、第1の波形生成手段により生成された第1の共通パターン波形あるいは複数の第2の波形生成手段により生成された複数の個別パターン波形に対応して複数のDUT9のそれぞれから出力される出力波形に基づいて、当該DUT9内の試験対象の記憶領域のパス/フェイル判定を行う。次に、AFM3は、複数の論理比較器59による判定結果のそれぞれを、複数のDUT9のそれぞれの試験結果として格納する。そして、テスト制御部10は、AFM3に格納された複数の判定結果に基づいて、複数のDUT9のそれぞれについて不良記憶領域を識別する情報を、複数の個別情報のそれぞれとして複数のメモリ54のそれぞれに出力し、格納させる。
【0047】
第1の波形生成手段は、「コマンド」に対応する共通データ(プログラム)の共通パターン波形を生成する。波形切替手段は、複数のDUT9のそれぞれにコマンドを入力すべきタイミングにおいて、複数のDUT9のそれぞれにコマンドに対応する共通パターン波形を共通にIOピンのインターフェイスを介して入力する。
【0048】
次に、複数の第2の波形生成手段のそれぞれは、メモリ54に格納された、複数のDUT9にそれぞれ対応する複数の個別情報のそれぞれにより識別される、複数のDUT9のそれぞれにおける不良記憶領域のアドレスを示す個別パターン波形を生成する。波形切替手段は、複数のDUT9のそれぞれに書込アドレスを入力すべきタイミングにおいて、複数のDUT9のそれぞれに、複数の個別パターン波形のそれぞれを個別にIOピンのインターフェイスを介して入力する。
【0049】
次に、第1の波形生成手段は、記憶領域が不良であることを識別する書込データを示す共通パターン波形を生成する。波形切替手段は、複数のDUT9のそれぞれに書込データを入力すべきタイミングにおいて、複数のDUT9のそれぞれに、第1の波形生成手段により生成された共通パターン波形を共通にIOピンのインターフェイスを介して入力する。
【0050】
以上の処理により、波形出力手段は、複数のDUT9に対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、複数のDUT9のそれぞれについての個別情報により識別される不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力することができる。より具体的には、波形切替手段は、複数のDUT9のそれぞれに、当該DUT9の前記不良記憶領域を示す書込アドレスとして個別パターン波形を個別に入力し、書込アドレスに対応する記憶領域が不良であることを示す書込データとして共通パターン波形を共通に入力して、書込アドレスに書込データを書き込ませることができる。この結果、半導体試験装置は、複数のDUT9の異なるアドレスの不良記憶領域に対して並行して不良領域情報を書き込むことができ、救済動作に要する時間を短縮することができる。
【0051】
ここで、複数のDUT9のそれぞれが、1又は複数の不良記憶領域を有する場合、半導体試験装置は、次に示す救済動作を行う。
テスト制御部10は、AFM3に格納された複数の判定結果に基づいて、複数のDUT9のそれぞれについて1又は複数の不良記憶領域を識別する情報を複数の個別情報のそれぞれとして出力し、複数のメモリ54のそれぞれに格納させる。
【0052】
第1の波形生成手段は、複数のDUT9のそれぞれにおける1又は複数の不良記憶領域に対応して、「コマンド」に対応する共通データ(プログラム)の共通パターン波形を生成する。複数の第2の波形生成手段のそれぞれは、メモリ54に格納された複数の個別情報のそれぞれにより識別される、複数のDUT9のそれぞれにおける1又は複数の不良記憶領域のアドレスを示す個別パターン波形を順次生成する。また、第1の波形生成手段は、記憶領域が不良であることを識別する書込データを示す共通パターン波形を、1又は複数の不良記憶領域のそれぞれに対応して生成する。
【0053】
波形切替手段は、複数のDUT9のそれぞれに、当該DUT9の不良記憶領域のそれぞれに対応してコマンドの共通パターン波形を共通に入力する。また、複数のDUT9のそれぞれに、当該DUT9の1又は複数の不良記憶領域を示す1又は複数の書込アドレスとして、個別パターン波形を個別に入力する。また、1又は複数の書込アドレスに対応する1又は複数の記憶領域が不良であることを示す書込データとして、生成した書込データの共通パターン波形を共通に入力する。
【0054】
上記の処理において、複数のDUT9は、それぞれ異なる数の不良記憶領域を有する場合がある。この場合、例えば図3におけるDUT#nの2回目の書き込みに示した様に、波形切替手段は、複数のDUT9のうち全ての不良記憶領域に対する書込データの書き込みを終えたDUT9への書き込みを禁止した状態で、複数のDUT9のうち全ての不良記憶領域に対する書込データの書き込みを終えていないDUT9へ書き込みを終えていない書込データを書き込ませる。
【0055】
より具体的には、波形切替手段は、メモリ54に格納された個別情報に基づき、全ての不良記憶領域に対する書込データの書き込みを終えていないDUT9に対しては、当該DUT9のライトイネーブル信号ピン(/WE)をイネーブルとすることによって書込データを書き込む。一方、全ての不良記憶領域に対する書込データの書き込みを終えたDUT9に対しては、当該DUT9のライトイネーブル信号ピン(/WE)をディセーブルとすることによって書込データの書き込みを禁止する。
【0056】
ここで、波形切替手段は、ライトイネーブル信号ピンに代えて、チップイネーブル信号ピン(/CE)をイネーブル又はディセーブルすることによって、当該DUT9自体を選択又は非選択とし、書込データの書き込みを許可又は禁止してもよい。
【0057】
このように、本実施形態の半導体試験装置では、複数のDUT9のそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【0058】
また、TG/メインFC部50において選択可能な波形の種類よりも、サブFC部58において選択可能な波形の種類を少なく設定することにより、装置規模が拡大することを最小限に抑えることができる。
【0059】
また、IOピン処理部5内に個別情報を格納するメモリ54を備えているため、ASICのパッケージの外部で引き回す配線が不要になり、配線の簡略化が可能になる。また、不要な配線がなくなるため、タイミングのズレ等が発生しにくくなり、個別情報の読み出しを高速に行うことができるようになる。
【0060】
また、上述した実施形態では、TG/メインFC部50とは別にこれらの機能の一部を省略したサブFC部58を備えるようにしたが、装置規模の拡大が許容される場合には、サブFC部58の代わりに同数のTG/メインFC部を備えるようにしてもよい。
【0061】
図4は、本実施形態の変形例に係る半導体試験装置の構成を示す図である。図4に示す半導体試験装置は、複数のDUT9に対する試験を並行して行うと共に、これら複数のDUT9に対する救済動作を並行して行う。ここで、図4中における、図1と同一符号を付した部材は、図1中の同一符号の部材と同様の機能及び構成をとるため、以下相違点を除き説明を省略する。
【0062】
本変形例に係る半導体試験装置は、複数のDUT9のそれぞれに対応して設けられた複数の試験モジュール202と、IOチャネル7と、テスト制御部210とを備える。
【0063】
複数の試験モジュール202は波形出力手段の一例であり、複数のDUT9に対して並行に、ALPG1又はPG(パターン・ジェネレータ)201が生成するパターンデータをIOチャネル7を介してDUT9に入力する。試験モジュール202は、ALPG1と、PG201と、1又は複数のIOピン処理部205と、AFM3とを有する。PG201は、DUT9に出力すべき試験パターンを格納するパターンメモリを含み、パターンメモリに格納された試験パターンをIOピン処理部205に順次供給する。
【0064】
IOピン処理部205は、当該試験モジュール202が接続されるDUT9の複数のIOピンのそれぞれに対応して複数設けられ、ALPG1又はPG201から供給されたパターンデータに基づいてDUT9に入力するデータを生成すると共に、対応するIOピンから出力されるデータのパス、フェイル判定を行う。IOピン処理部205は、TG/メインFC部250、フリップフロップ53、及び論理比較器59を含む。
TG/メインFC部250は、当該TG/メインFC部250を含む試験モジュール202が接続されるDUT9に入力するパターン波形を生成し、フリップフロップ53に供給する。TG/メインFC部250は、図1に示したTG/メインFC部50と同様の機能及び構成をとるため、以下相違点を除き説明を省略する。
【0065】
テスト制御部210は、不良記憶領域選択手段の一例であり、半導体試験装置による試験を制御するために設けられている。ここで、テスト制御部210は、複数のDUT9のそれぞれの試験結果としてAFM3に格納された判定結果に基づいて、複数のDUT9の試験動作又は救済動作にそれぞれ用いる複数の個別情報を生成し、テスト制御部210へ出力する。
【0066】
以下に、本変形例に係る半導体試験装置によるDUT9の試験動作及び救済動作について説明する。
【0067】
(1)試験動作
(1−1)複数のDUT9に対して同じデータを書き込む場合
複数のDUT9にそれぞれ対応して設けられた複数のALPG1は、同一アルゴリズムに基づいて同一のパターンデータを出力する。ALPG1から出力されたパターンデータは、このパターンデータの入力対象となるIOピンに対応するIOピン処理部205に供給される。
IOピン処理部205では、TG/メインFC部50は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた試験データを作成する。
IOチャネル7では、ドライバ70は、IOピン処理部205内のフリップフロップ53に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するIOピン(I/O)に入力される。
【0068】
このようにして、IOピン処理部205およびIOチャネル7によって生成された通常波形がIOピンに入力される。このIOピンに対応するIOチャネル7では、コンパレータ71は、このIOピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このIOピンに対応するIOピン処理部5では、論理比較器59において、IOチャネル7内のコンパレータ71から入力されたデータを用いたパス/フェイル判定を行う。この判定結果は、AFM3に格納される。
【0069】
(1−2)複数のDUT9のそれぞれに個別情報を書き込む場合
複数のDUT9のそれぞれに並行して個別情報を書き込む場合、テスト制御部210は、複数の試験モジュール202内のPG201に設けられたパターンメモリに対して、個別情報に対応してそれぞれ異なる試験パターンを格納する。PG201は、個別の試験パターンを読み出して、TG/メインFC部250に個別のパターンデータを供給する。TG/メインFC部250は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各DUT9毎の個別情報に対応した試験データを作成する。フリップフロップ53は、入力されたデータに基づいて通常波形を生成する。IOチャネル7では、ドライバ70は、IOピン処理部205内のフリップフロップ53に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、DUT9毎に異なる通常波形が生成されて、対応するDUT9のIOピン(IO)に入力される。
【0070】
本変形例に係る半導体試験装置において、個別書き込み動作が行われる試験動作のタイミングは、例えば図2における個別書込モード信号を除いたものと同様である。本変形例においては、複数のDUT9にそれぞれ対応する複数のPG201に、「コマンド」に対応する共通パターンデータ、「アドレス」に対応する共通パターンデータ、及び「データ」に対応する個別パターンデータを順次出力する試験パターンが格納される。
【0071】
複数の試験モジュール202は、当該試験モジュール202内のPG201に格納された試験パターンに基づいて、複数のDUT9に対して並行に異なるデータを書き込む。より具体的には、IOピン処理部205は、全てのPG201に共通に格納された書込コマンド及び書込アドレスに対応するパターン波形をDUT9に共通に入力し、各PG201に個別に格納された書込データに対応するパターン波形をDUT9に共通に入力することにより、複数のDUT9のそれぞれの同一書込アドレスに異なる書込データを並行して書き込む。このようにして、本変形例に係る半導体試験装置は、複数のDUT9に供給するコマンド、アドレス、及び/又はデータを供給し、他の部分に対して個別のコマンド、アドレス、及び/又はデータを供給することができる。
【0072】
(2)救済動作
救済動作においては、複数のDUT9のそれぞれの不良記憶領域を特定するアドレスを個別情報としてそれぞれのDUT9に入力すると共に、書込データとして不良領域情報を共通に入力する必要がある。すなわち、特定のIOピンに対して個別情報を入力する動作は、上述した試験動作における個別書き込み動作と同じである。またそれぞれのDUT9のIOピンに共通情報を入力する動作も、上述した試験動作における個別書き込み動作以外の動作と同じである。
【0073】
したがって、救済動作時のIOピン処理部205の各部の設定等は、基本的に上述した試験動作における個別書き込み動作における設定と同じである。すなわち、各DUT9の救済箇所を示す個別の書込アドレスが当該DUT9に対応するPG201内の試験パターンとして格納され、IOピン処理部205内のTG/メインFC部250によってパターン波形が生成されて、IOチャネル7から各DUT9のIOピンに入力される。
【0074】
本変形例に係る半導体試験装置において、個別救済動作が行われる試験動作のタイミングは、例えば図3における個別書込モード信号を除いたものと同様である。
【0075】
より具体的には、テスト制御部210は、複数のDUT9のそれぞれの試験結果である、AFM3に格納された複数の判定結果に基づいて、複数のDUT9のそれぞれについて不良領域を識別する個別情報を含む試験パターンを生成する。この試験パターンは、「コマンド」に対応する共通パターンデータ、「アドレス」に対応する個別パターンデータ、及び「データ」に対応する共通パターンデータを順次出力するためのパターンである。テスト制御部210は、複数の試験モジュール202のそれぞれに、各DUT9に対応して生成した試験パターンを個別に送信し、PG201に格納させる。
【0076】
複数の試験モジュール202は、当該試験モジュール202内のPG201に格納された試験パターンに基づいて、複数のDUT9に対して並行に異なる不良記憶領域に不良領域情報を書き込む。より具体的には、PG201に格納された試験パターンに基づいて、IOピン処理部205は、書込コマンドに対応するパターン波形を複数のDUT9に共通に入力し、複数のDUT9のそれぞれの個別情報により識別される不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして複数のDUT9に個別に入力し、書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして複数のDUT9に共通に入力する。これにより、本変形例に係る半導体試験装置は、複数のDUT9のそれぞれの同一書込アドレスに異なる書込データを並行して書き込むことができる。この結果、本変形例に係る半導体試験装置は、複数のDUT9の異なるアドレスの不良記憶領域に対して並行して不良領域情報を書き込むことができ、救済動作に要する時間を短縮することができる。
【0077】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、DUT9として主に半導体メモリを考えて説明を行ったが、ロジックICであっても複数個同時に試験を行う場合には本発明を適用することができる。
【0078】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0079】
【発明の効果】
上記説明から明らかなように、本発明によれば複数の半導体メモリデバイスのそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができ、複数の半導体メモリデバイスのそれぞれに別々の個別情報に基づくアドレスの入力が必要な場合の試験及び/又は救済動作に要する時間を短縮することができる。
【図面の簡単な説明】
【図1】一実施形態の半導体試験装置の構成を示す。
【図2】必要に応じて個別書き込み動作が行われる試験動作の具体例を示す。
【図3】必要に応じて個別書き込み動作が行われる救済動作の具体例を示す。
【図4】本実施形態の変形例に係る半導体試験装置の構成を示す。
【符号の説明】
1 ALPG
3 AFM
5 IOピン処理部
7 IOチャネル
9 DUT
10 テスト制御部
50 TG/メインFC部
51 アンド回路
52 オア回路
53 フリップフロップ
54 メモリ
55 アドレス・ポインタ・コントローラ
58 サブFC部
59 論理比較器
151 アンド回路
201 PG
202 試験モジュール
205 IOピン処理部
210 テスト制御部
250 TG/メインFC部
Claims (9)
- 複数の半導体メモリデバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第1の波形生成手段と、
前記複数の半導体メモリデバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第2の波形生成手段と、
前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段によって生成された前記共通パターン波形を共通に入力する動作と、前記複数の第2の波形生成手段のそれぞれによって生成された前記個別パターン波形を、データを書き込むべき書込アドレスとして個別に入力する動作とを選択的に行う波形切替手段と
を備えることを特徴とする半導体試験装置。 - 前記共通パターン波形あるいは前記個別パターン波形に対応して前記半導体メモリデバイスから出力される出力波形に基づいて、前記半導体メモリデバイス内の試験対象箇所のパス/フェイル判定を行うパス/フェイル判定手段と、
前記パス/フェイル判定手段による判定結果を格納するフェイルメモリとをさらに備えることを特徴とする請求項1記載の半導体試験装置。 - 前記個別情報を格納するメモリをさらに備え、
前記第2の波形生成手段は、前記メモリに格納されている前記個別情報を読み出して前記個別パターン波形を生成することを特徴とする請求項1記載の半導体試験装置。 - 前記複数の半導体メモリデバイスのそれぞれは、書込アドレス及び書込データを時分割で入力するインターフェイスを備え、
前記波形切替手段は、
前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、
前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力する
ことを特徴とする請求項1記載の半導体試験装置。 - 前記複数の半導体メモリデバイスのそれぞれの前記インターフェイスは、コマンド、前記書込アドレス及び前記書込データを時分割で入力し、
前記波形切替手段は、
前記複数の半導体メモリデバイスのそれぞれにコマンドを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力し、
前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、
前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第1の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力する
ことを特徴とする請求項4記載の半導体試験装置。 - 前記第1の波形生成手段により生成された第1の前記共通パターン波形あるいは前記複数の第2の波形生成手段により生成された前記複数の個別パターン波形に対応して前記複数の半導体メモリデバイスのそれぞれから出力される出力波形に基づいて、当該半導体メモリデバイス内の試験対象の記憶領域のパス/フェイル判定を行う複数のパス/フェイル判定手段と、
前記複数のパス/フェイル判定手段による複数の判定結果を格納するフェイルメモリと、
前記フェイルメモリに格納された複数の前記判定結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力する不良記憶領域選択手段を更に備え、
前記複数の第2の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、
前記第1の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第2の前記共通パターン波形を生成し、
前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの前記不良記憶領域を示す前記書込アドレスとして前記個別パターン波形を個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示す前記書込データとして前記第2の共通パターン波形を共通に入力して、前記書込アドレスに前記書込データを書き込ませる
ことを特徴とする請求項1記載の半導体試験装置。 - 前記不良記憶領域選択手段は、前記複数の半導体メモリデバイスのそれぞれについて1又は複数の不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力し、
前記複数の第2の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける1又は複数の前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、
前記第1の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第2の前記共通パターン波形を生成し、
前記波形切替手段は、
前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの1又は複数の前記不良記憶領域を示す1又は複数の前記書込アドレスとして、前記個別パターン波形を個別に入力し、
1又は複数の前記書込アドレスに対応する1又は複数の記憶領域が不良であることを示す前記書込データとして前記第2の共通パターン波形を共通に入力し、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えた前記半導体メモリデバイスへの書き込みを禁止した状態で、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えていない前記半導体メモリデバイスへ書き込みを終えていない前記書込データを書き込ませる
ことを特徴とする請求項6記載の半導体試験装置。 - 複数の半導体メモリデバイスを試験する半導体試験装置であって、
複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択手段と、
前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力手段と
を備える半導体試験装置。 - 複数の半導体メモリデバイスを試験する半導体試験装置の制御方法であって、
前記複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択段階と、
前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力段階と
を備える制御方法。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003185679A JP4334285B2 (ja) | 2003-06-19 | 2003-06-27 | 半導体試験装置及びその制御方法 |
DE602004025347T DE602004025347D1 (de) | 2003-06-19 | 2004-06-15 | Halbleiter-prüfeinrichtung und steuerverfahren dafür |
PCT/JP2004/008361 WO2004114318A1 (ja) | 2003-06-19 | 2004-06-15 | 半導体試験装置及びその制御方法 |
PT04745915T PT1643509E (pt) | 2003-06-19 | 2004-06-15 | Dispositivo de teste de semicondutores e respectivo método de controlo |
CNB2004800169762A CN100524536C (zh) | 2003-06-19 | 2004-06-15 | 半导体测试装置及其控制方法 |
KR1020057024360A KR100733234B1 (ko) | 2003-06-19 | 2004-06-15 | 반도체 시험 장치 및 그 제어 방법 |
EP04745915A EP1643509B1 (en) | 2003-06-19 | 2004-06-15 | Semiconductor test device and control method thereof |
TW093117611A TWI317430B (en) | 2003-06-19 | 2004-06-18 | Semiconductor testing apparatus and controlling method thereof |
US11/303,191 US7356435B2 (en) | 2003-06-19 | 2005-12-16 | Semiconductor test apparatus and control method therefor |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003174477 | 2003-06-19 | ||
JP2003185679A JP4334285B2 (ja) | 2003-06-19 | 2003-06-27 | 半導体試験装置及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005063471A true JP2005063471A (ja) | 2005-03-10 |
JP4334285B2 JP4334285B2 (ja) | 2009-09-30 |
Family
ID=33543477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003185679A Expired - Fee Related JP4334285B2 (ja) | 2003-06-19 | 2003-06-27 | 半導体試験装置及びその制御方法 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7356435B2 (ja) |
EP (1) | EP1643509B1 (ja) |
JP (1) | JP4334285B2 (ja) |
KR (1) | KR100733234B1 (ja) |
CN (1) | CN100524536C (ja) |
DE (1) | DE602004025347D1 (ja) |
PT (1) | PT1643509E (ja) |
TW (1) | TWI317430B (ja) |
WO (1) | WO2004114318A1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006294104A (ja) * | 2005-04-08 | 2006-10-26 | Yokogawa Electric Corp | デバイス試験装置およびデバイス試験方法 |
KR100750397B1 (ko) * | 2006-01-24 | 2007-08-17 | 주식회사디아이 | 웨이퍼 검사장치의 멀티 테스트 구현시스템 |
JP2011007721A (ja) * | 2009-06-29 | 2011-01-13 | Yokogawa Electric Corp | 半導体試験装置、半導体試験方法および半導体試験プログラム |
CN102789816A (zh) * | 2006-03-01 | 2012-11-21 | 高通股份有限公司 | 全速多端口存储器阵列测试方法及设备 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4542852B2 (ja) | 2004-08-20 | 2010-09-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
US7913002B2 (en) * | 2004-08-20 | 2011-03-22 | Advantest Corporation | Test apparatus, configuration method, and device interface |
KR100753050B1 (ko) | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 테스트장치 |
KR100788913B1 (ko) * | 2005-11-18 | 2007-12-27 | 주식회사디아이 | 반도체 장치의 테스트 시스템을 위한 전치 분기 패턴 발생장치 |
KR100859793B1 (ko) * | 2007-06-25 | 2008-09-23 | 주식회사 메모리앤테스팅 | 반도체 테스트 장치 및 이를 이용한 반도체 테스트 방법 |
US7821284B2 (en) * | 2008-10-24 | 2010-10-26 | It&T | Semiconductor test head apparatus using field programmable gate array |
CN101776731B (zh) * | 2009-01-14 | 2012-06-13 | 南亚科技股份有限公司 | 半导体组件测试装置与方法 |
CN103093829A (zh) * | 2011-10-27 | 2013-05-08 | 迈实电子(上海)有限公司 | 存储器测试***及存储器测试方法 |
EP2587489A1 (en) * | 2011-10-27 | 2013-05-01 | Maishi Electronic (Shanghai) Ltd. | Systems and methods for testing memories |
US9285828B2 (en) * | 2013-07-11 | 2016-03-15 | Apple Inc. | Memory system with improved bus timing calibration |
US20170045579A1 (en) * | 2015-08-14 | 2017-02-16 | Texas Instruments Incorporated | Cpu bist testing of integrated circuits using serial wire debug |
US10319453B2 (en) * | 2017-03-16 | 2019-06-11 | Intel Corporation | Board level leakage testing for memory interface |
KR20220052780A (ko) * | 2020-10-21 | 2022-04-28 | 에스케이하이닉스 주식회사 | 테스트회로를 포함하는 전자장치 및 그의 동작 방법 |
CN115047307B (zh) * | 2022-08-17 | 2022-11-25 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0140176B1 (ko) * | 1994-11-30 | 1998-07-15 | 김광호 | 반도체 메모리장치의 동작모드 제어장치 및 방법 |
US6094733A (en) * | 1996-01-25 | 2000-07-25 | Kabushiki Kaisha Toshiba | Method for testing semiconductor memory devices, and apparatus and system for testing semiconductor memory devices |
JPH09288153A (ja) * | 1996-04-19 | 1997-11-04 | Advantest Corp | 半導体試験装置 |
US5794175A (en) * | 1997-09-09 | 1998-08-11 | Teradyne, Inc. | Low cost, highly parallel memory tester |
JPH11203893A (ja) | 1998-01-05 | 1999-07-30 | Fujitsu Ltd | 半導体装置及び半導体装置の試験方法 |
US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
WO2001013347A1 (fr) * | 1999-08-17 | 2001-02-22 | Advantest Corporation | Adaptateur de commande d'instrument de mesure, instrument de mesure, systeme de commande d'instrument de mesure, procede d'execution de mesure et support enregistre |
JP3447638B2 (ja) * | 1999-12-24 | 2003-09-16 | 日本電気株式会社 | 半導体装置のテスト方法及びシステム並びに記録媒体 |
JP2002015596A (ja) * | 2000-06-27 | 2002-01-18 | Advantest Corp | 半導体試験装置 |
JP2002071766A (ja) * | 2000-08-28 | 2002-03-12 | Advantest Corp | 半導体試験装置 |
JP4130801B2 (ja) * | 2001-06-13 | 2008-08-06 | 株式会社アドバンテスト | 半導体デバイス試験装置、及び半導体デバイス試験方法 |
JP4291596B2 (ja) * | 2003-02-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 |
-
2003
- 2003-06-27 JP JP2003185679A patent/JP4334285B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-15 CN CNB2004800169762A patent/CN100524536C/zh not_active Expired - Fee Related
- 2004-06-15 PT PT04745915T patent/PT1643509E/pt unknown
- 2004-06-15 EP EP04745915A patent/EP1643509B1/en not_active Expired - Lifetime
- 2004-06-15 WO PCT/JP2004/008361 patent/WO2004114318A1/ja active Application Filing
- 2004-06-15 KR KR1020057024360A patent/KR100733234B1/ko not_active IP Right Cessation
- 2004-06-15 DE DE602004025347T patent/DE602004025347D1/de not_active Expired - Lifetime
- 2004-06-18 TW TW093117611A patent/TWI317430B/zh not_active IP Right Cessation
-
2005
- 2005-12-16 US US11/303,191 patent/US7356435B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006294104A (ja) * | 2005-04-08 | 2006-10-26 | Yokogawa Electric Corp | デバイス試験装置およびデバイス試験方法 |
KR100750397B1 (ko) * | 2006-01-24 | 2007-08-17 | 주식회사디아이 | 웨이퍼 검사장치의 멀티 테스트 구현시스템 |
CN102789816A (zh) * | 2006-03-01 | 2012-11-21 | 高通股份有限公司 | 全速多端口存储器阵列测试方法及设备 |
JP2011007721A (ja) * | 2009-06-29 | 2011-01-13 | Yokogawa Electric Corp | 半導体試験装置、半導体試験方法および半導体試験プログラム |
Also Published As
Publication number | Publication date |
---|---|
CN1809896A (zh) | 2006-07-26 |
EP1643509B1 (en) | 2010-01-27 |
WO2004114318A1 (ja) | 2004-12-29 |
KR20060019607A (ko) | 2006-03-03 |
PT1643509E (pt) | 2010-03-25 |
EP1643509A4 (en) | 2007-04-04 |
TWI317430B (en) | 2009-11-21 |
JP4334285B2 (ja) | 2009-09-30 |
EP1643509A1 (en) | 2006-04-05 |
CN100524536C (zh) | 2009-08-05 |
DE602004025347D1 (de) | 2010-03-18 |
US7356435B2 (en) | 2008-04-08 |
KR100733234B1 (ko) | 2007-06-27 |
TW200508631A (en) | 2005-03-01 |
US20060092755A1 (en) | 2006-05-04 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051011 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081027 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090609 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090623 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
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