KR100753050B1 - 테스트장치 - Google Patents
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Abstract
Description
Claims (20)
- 인가되는 복수의 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단;상기 오류플래그의 비활성화 시 상기 테스트신호에 대응하는 테스트를 수행하기 위한 노말 테스트수단; 및상기 오류플래그의 활성화 시 상기 노말 테스트수단의 출력단으로 상기 테스트신호의 오류 정보를 출력하기 위한 오류 정보 제공수단을 구비하는 테스트장치.
- 제1항에 있어서,상기 오류 검출수단은,상기 인가되는 복수의 테스트신호 중 둘 이상이 함께 활성화되는 경우에 상기 오류 플래그를 활성화시키고, 테스트종료신호의 인가 시 상기 오류 플래그를 비활성화 시키는 것을 특징으로 하는 테스트장치.
- 제1항 또는 제2항에 있어서,상기 오류 검출수단은,상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제2 내지 제4 NMOS트랜지스터와,상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제5 NMOS트랜지스터와,상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제6 및 제7 NMOS트랜지스터와,상기 노드에 걸린 전압을 래치하여 상기 오류 플래그로 출력하기 위한 래치와,상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 테스트장치.
- 인가되는 복수의 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단;상기 오류 플래그의 비활성화 시 상기 테스트신호 중 해당 신호에 응답하여 해당 내부전원을 출력패드로 출력하기 위한 노말 테스트수단; 및상기 오류 플래그의 활성화 시 상기 인가된 복수의 테스트신호에서 오류가 발생되었음을 상기 출력패드를 통해 알리기 위한 오류 정보 제공수단을 구비하는 테스트장치.
- 제4항에 있어서,상기 오류 검출수단은,상기 인가되는 복수의 테스트신호 중 둘 이상이 함께 활성화되는 경우에 상기 오류 플래그를 활성화시키고, 테스트종료신호의 인가 시 상기 오류 플래그를 비활성화 시키는 것을 특징으로 하는 테스트장치.
- 제5항에 있어서,상기 오류 검출수단은,상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제2 내지 제4 NMOS트랜지스터와,상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제5 NMOS트랜지스터와,상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제6 및 제7 NMOS트랜지스터와,상기 노드에 걸린 전압을 래치하여 상기 오류 플래그로 출력하기 위한 래치와,상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 테스트장치.
- 제5항에 있어서,상기 노말 테스트수단은,상기 오류 플래그의 비활성화 시 상기 테스트신호에 응답하여 해당 내부전원을 출력패드로 출력하기 위한 선택부와,상기 오류 플래그의 비활성화 시 상기 테스트신호의 비활성화를 감지하여 디폴트전압을 출력패드에 출력하기 위한 디폴트 선택부를 구비하는 것을 특징으로 하는 테스트장치.
- 제7항에 있어서,상기 선택부는 상기 복수의 테스트신호 중 하나와 상기 오류플래그를 각각의 입력으로 가져 출력 제어신호를 생성하기 위한 복수의 출력 제어부와,상기 출력 제어신호 중 해당 신호에 응답하여 상기 해당 내부전원을 출력패드로 전달하기 위한 복수의 스위칭소자를 구비하는 것을 특징으로 하는 테스트장치.
- 제8항에 있어서,상기 복수의 출력 제어부는,상기 복수의 테스트신호 중 하나와 상기 오류플래그를 입력으로 가져 상기 출력 제어신호를 출력하기 위한 낸드게이트 또는 노어게이트로 구현되는 것을 특징으로 하는 테스트장치.
- 제8항 또는 제9항에 있어서,상기 스위칭소자는 상기 출력 제어신호를 게이트 입력으로 가지며 상기 내부 전원의 공급단과 상기 출력패드 사이에 드레인-소스 경로를 갖는 복수의 MOS트랜지터로 구현되는 것을 특징으로 하는 테스트장치.
- 제10항에 있어서,상기 출력 제어부는,제1 테스트신호와 제2 오류플래그를 입력으로 갖는 제1 낸드게이트와,제2 테스트신호와 제1 오류플래그를 입력으로 갖는 제1 노어게이트와,제3 테스트신호와 상기 제2 오류플래그를 입력으로 갖는 제2 낸드게이트와,제4 테스트신호와 상기 제2 오류플래그를 입력으로 갖는 제3 낸드게이트를 구비하는 것을 특징으로 하는 테스트장치.
- 제11항에 있어서,상기 스위칭소자는,상기 제1 낸드게이트의 출력신호를 게이트 입력으로 가지며 제1 내부전원의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,상기 제1 노어게이트의 출력신호를 게이트 입력으로 가지며 제2 내부전원의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제1 NMOS트랜지스터와,상기 제2 낸드게이트의 출력신호를 게이트 입력으로 가지며 제3 내부전원 의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와,상기 제3 낸드게이트의 출력신호를 게이트 입력으로 가지며 제4 내부전원 의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터를 구비하는 것을 특징으로 하는 테스트장치.
- 상기 제12항에 있어서,상기 오류 검출수단은,상기 테스트모드 종료신호를 게이트 입력으로 가지며 제5 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제4 PMOS트랜지스터와,제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제2 NMOS트랜지스터와,제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제2 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 병렬 연결된 제3 내지 제5 NMOS트랜지스터와,상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제6 NMOS트랜지스터와,상기 3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제6 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제7 및 제8 NMOS트랜지스터와,상기 노드에 걸린 전압을 래치하여 상기 오류 플래그로 출력하기 위한 래치와,상기 오류 플래그를 반전시켜 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 테스트장치.
- 제7항 또는 제8항에 있어서,상기 디폴트 선택부는 상기 오류 플래그의 비활성화 및 상기 모든 테스트신호의 비활성화를 감지하여 출력을 제어하기 위한 디폴트 출력 제어부와,상기 디폴트 출력 제어부의 출력신호에 응답하여 상기 디폴트 전압을 상기 출력패드로 전달하기 위한 전달소자를 구비하는 것을 특징으로 하는 테스트장치.
- 제14항에 있어서,상기 출력 제어부는제1 및 제2 테스트신호를 입력으로 갖는 제1 노어게이트와,제3 및 제4 테스트신호를 입력으로 갖는 제2 노어게이트와,상기 제1 및 제2 노어게이트의 출력신호와 상기 오류 플래그를 입력으로 가져 디폴트 출력 제어신호를 출력하기 위한 제1 낸드게이트를 구비하는 것을 특징으로 하는 테스트장치.
- 제15항에 있어서,상기 전달소자는 상기 디폴트 출력 제어신호가 논리레벨 'L'로 활성화될 경우 상기 디폴트전압을 상기 출력패드로 전달하기 위한 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 테스트장치.
- 제16항에 있어서,상기 오류 검출수단은,상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제2 내지 제4 NMOS트랜지스터와,상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제5 NMOS트랜지스터와,상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제6 및 제7 NMOS트랜지스터와,상기 노드에 걸린 전압을 래치하여 오류 플래그로 출력하기 위한 래치와,상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 테스트장치.
- 제4항 또는 제5항에 있어서,상기 오류 정보 제공수단은,상기 오류 플래그의 활성화 시 접지전압을 상기 출력패드로 출력하는 것을 특징으로 하는 테스트장치.
- 제18항에 있어서,오류 정보 제공수단은,상기 오류 플래그를 게이트 입력으로 가지며 상기 출력패드와 상기 접지전압 의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터로 구현되는 것을 특징으로 하는 테스트장치.
- 제19항에 있어서,상기 오류 검출수단은,상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제2 NMOS트랜지스터와,제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제3 내지 제5 NMOS트랜지스터와,상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제6 NMOS트랜지스터와,상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제7 및 제8 NMOS트랜지스터와,상기 노드에 걸린 전압을 래치하여 오류 플래그로 출력하기 위한 래치와,상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 테스트장치.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050123981A KR100753050B1 (ko) | 2005-09-29 | 2005-12-15 | 테스트장치 |
TW095124094A TWI300131B (en) | 2005-09-29 | 2006-06-30 | Test device |
US11/478,076 US7543199B2 (en) | 2005-09-29 | 2006-06-30 | Test device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050090941 | 2005-09-29 | ||
KR20050090941 | 2005-09-29 | ||
KR1020050123981A KR100753050B1 (ko) | 2005-09-29 | 2005-12-15 | 테스트장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070036556A KR20070036556A (ko) | 2007-04-03 |
KR100753050B1 true KR100753050B1 (ko) | 2007-08-30 |
Family
ID=37947590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050123981A KR100753050B1 (ko) | 2005-09-29 | 2005-12-15 | 테스트장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7543199B2 (ko) |
KR (1) | KR100753050B1 (ko) |
TW (1) | TWI300131B (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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2005
- 2005-12-15 KR KR1020050123981A patent/KR100753050B1/ko active IP Right Grant
-
2006
- 2006-06-30 TW TW095124094A patent/TWI300131B/zh active
- 2006-06-30 US US11/478,076 patent/US7543199B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US20070085559A1 (en) | 2007-04-19 |
US7543199B2 (en) | 2009-06-02 |
TWI300131B (en) | 2008-08-21 |
KR20070036556A (ko) | 2007-04-03 |
TW200712515A (en) | 2007-04-01 |
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