JP2002071766A - 半導体試験装置 - Google Patents
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】ＡＬＰＧが備える試験パターンの発生を制御す
るＷＣＳメモリに格納すべき制御信号と、実質的に等価
な制御手段を、当該ＷＣＳメモリ外に備えるＡＬＰＧと
する半導体試験装置を提供する。 【解決手段】メインプログラムから呼び出されて連続的
に実行した後、メインプログラムへ制御が戻る呼出単位
のパターンプログラムを単位パターンプログラムと呼称
し、単位パターンプログラムのコードデータの中で、メ
インプログラム側から制御することが可能な特定のコー
ドデータを特定コードデータ要素としたとき、実質的に
特定コードデータ要素と同等に、メインプログラム側か
ら単位パターンプログラム毎に制御可能とする特定コー
ドデータ制御手段を備える、半導体試験装置。
るＷＣＳメモリに格納すべき制御信号と、実質的に等価
な制御手段を、当該ＷＣＳメモリ外に備えるＡＬＰＧと
する半導体試験装置を提供する。 【解決手段】メインプログラムから呼び出されて連続的
に実行した後、メインプログラムへ制御が戻る呼出単位
のパターンプログラムを単位パターンプログラムと呼称
し、単位パターンプログラムのコードデータの中で、メ
インプログラム側から制御することが可能な特定のコー
ドデータを特定コードデータ要素としたとき、実質的に
特定コードデータ要素と同等に、メインプログラム側か
ら単位パターンプログラム毎に制御可能とする特定コー
ドデータ制御手段を備える、半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
が備えるパターン発生器に関する。特に、パターン発生
器であるＡＬＰＧが備える、被試験メモリ（ＭＵＴ）へ
供給するアドレスに基づいて所定にデータ反転する機能
を備える半導体試験装置に関する。
が備えるパターン発生器に関する。特に、パターン発生
器であるＡＬＰＧが備える、被試験メモリ（ＭＵＴ）へ
供給するアドレスに基づいて所定にデータ反転する機能
を備える半導体試験装置に関する。
【０００２】
【従来の技術】図１は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、プログラマブル・データ・セレクタ
ＰＤＳと、波形整形器ＦＣと、ドライバＤＲと、コンパ
レータＣＰと、論理比較器ＤＣと、アドレス・フェイル
・メモリＡＦＭとを備える。この図で、本願に係る要部
を除き、その他の信号や構成要素は半導体試験装置が備
える通常の要素であり、公知であるからして説明を要し
ない。
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、プログラマブル・データ・セレクタ
ＰＤＳと、波形整形器ＦＣと、ドライバＤＲと、コンパ
レータＣＰと、論理比較器ＤＣと、アドレス・フェイル
・メモリＡＦＭとを備える。この図で、本願に係る要部
を除き、その他の信号や構成要素は半導体試験装置が備
える通常の要素であり、公知であるからして説明を要し
ない。
【０００３】本願に係るパターン発生器ＰＧは、メモリ
デバイスの試験に対応して、専用のアルゴリズミック・
パターン・ジェネレータＡＬＰＧを備えている。ＡＬＰ
Ｇの要部内部構成要素は、図２に示すように、シーケン
ス制御部５００と、アドレス発生部１００と、データ発
生部２００と、制御信号発生部３００とを備えていて、
個々に特化した専用の試験パターンを発生する。
デバイスの試験に対応して、専用のアルゴリズミック・
パターン・ジェネレータＡＬＰＧを備えている。ＡＬＰ
Ｇの要部内部構成要素は、図２に示すように、シーケン
ス制御部５００と、アドレス発生部１００と、データ発
生部２００と、制御信号発生部３００とを備えていて、
個々に特化した専用の試験パターンを発生する。
【０００４】シーケンス制御部５００は、パターンプロ
グラムを格納する数Ｋワードのインストラクション・メ
モリＷＣＳと、プログラムカウンタＰＣと、ＰＣ制御部
ＰＣＣＮＴとを備えている。ＰＣは、試験周期（テスト
レート）単位に動作してＷＣＳメモリへ所定のアドレス
を順次供給する。ＰＣＣＮＴは、ＷＣＳメモリから与え
られる命令に基づき、ＰＣに対するアドレス発生の制御
を所定に行う。ＷＣＳメモリには、所定に記述したパタ
ーンプログラムに基づいて翻訳生成された一連のパター
ン命令が格納されている。一連のパターン命令の中で、
アドレス発生部１００へはアドレス演算命令ＡＣＭＤ１
が供給され、データ発生部２００へはデータ演算命令Ｄ
ＣＭＤ２が供給され、制御信号発生部３００へは制御信
号演算命令ＣＣＭＤ３が供給され、各々同時並行して供
給される。
グラムを格納する数Ｋワードのインストラクション・メ
モリＷＣＳと、プログラムカウンタＰＣと、ＰＣ制御部
ＰＣＣＮＴとを備えている。ＰＣは、試験周期（テスト
レート）単位に動作してＷＣＳメモリへ所定のアドレス
を順次供給する。ＰＣＣＮＴは、ＷＣＳメモリから与え
られる命令に基づき、ＰＣに対するアドレス発生の制御
を所定に行う。ＷＣＳメモリには、所定に記述したパタ
ーンプログラムに基づいて翻訳生成された一連のパター
ン命令が格納されている。一連のパターン命令の中で、
アドレス発生部１００へはアドレス演算命令ＡＣＭＤ１
が供給され、データ発生部２００へはデータ演算命令Ｄ
ＣＭＤ２が供給され、制御信号発生部３００へは制御信
号演算命令ＣＣＭＤ３が供給され、各々同時並行して供
給される。
【０００５】アドレス発生部１００は、アドレス専用の
試験パターンの発生部であって、例えば、ロウ・アドレ
スＲＡ用１６ビット、カラム・アドレスＣＡ用１６ビッ
トによる合計３２ビット幅の複雑なアドレスパターンＡ
ＰＡＴを発生できる。これは、内部に専用の演算回路を
備えていて、ＷＣＳからのアドレス演算命令ＡＣＭＤ１
を受けて、これに基づいてメモリ試験用のロウ・アドレ
スＲＡ、カラム・アドレスＣＡとなる複雑なアドレスパ
ターンＡＰＡＴを発生する。このアドレスパターンＡＰ
ＡＴをデータ発生部２００へも情報として供給する。
試験パターンの発生部であって、例えば、ロウ・アドレ
スＲＡ用１６ビット、カラム・アドレスＣＡ用１６ビッ
トによる合計３２ビット幅の複雑なアドレスパターンＡ
ＰＡＴを発生できる。これは、内部に専用の演算回路を
備えていて、ＷＣＳからのアドレス演算命令ＡＣＭＤ１
を受けて、これに基づいてメモリ試験用のロウ・アドレ
スＲＡ、カラム・アドレスＣＡとなる複雑なアドレスパ
ターンＡＰＡＴを発生する。このアドレスパターンＡＰ
ＡＴをデータ発生部２００へも情報として供給する。
【０００６】データ発生部２００は、ＭＵＴへの書込み
用データあるいは期待値用データとして使用される専用
の試験パターンの発生部であって、内部に専用の演算回
路を備えていて、ＷＣＳからのデータ演算命令ＤＣＭＤ
２を受け、且つ上記アドレス発生部１００からのアドレ
スパターンＡＰＡＴを受けて、これに基づいてメモリ試
験用の複雑なデータパターンＤＰＡＴを発生する。出力
するデータ幅は、例えば３６ビットである。
用データあるいは期待値用データとして使用される専用
の試験パターンの発生部であって、内部に専用の演算回
路を備えていて、ＷＣＳからのデータ演算命令ＤＣＭＤ
２を受け、且つ上記アドレス発生部１００からのアドレ
スパターンＡＰＡＴを受けて、これに基づいてメモリ試
験用の複雑なデータパターンＤＰＡＴを発生する。出力
するデータ幅は、例えば３６ビットである。
【０００７】制御信号発生部３００は、主にＭＵＴへ供
給する制御信号ＣＰＡＴを発生する専用の試験パターン
の発生部である。前記制御信号ＣＰＡＴの一例として
は、ＭＵＴのＩＣピンへ供給するＲＤ、ＷＲ、ＣＥ、Ｏ
Ｅ、ＲＡＳ、ＣＡＳ等、がある。
給する制御信号ＣＰＡＴを発生する専用の試験パターン
の発生部である。前記制御信号ＣＰＡＴの一例として
は、ＭＵＴのＩＣピンへ供給するＲＤ、ＷＲ、ＣＥ、Ｏ
Ｅ、ＲＡＳ、ＣＡＳ等、がある。
【０００８】次に、データ発生部２００の内部構成とし
て、図４の要部構成要素を参照して説明する。この構成
例では、反転信号生成部６０と、データ演算回路５０
と、データ反転回路９０とを備える。前記反転信号生成
部６０の内部構成の一例としては、チェッカーボード反
転信号発生部６２と、ダイアゴナル反転信号発生部６４
と、インバート・チェッカーボード反転信号発生部６６
と、非反転信号発生部６８と、選択部７０とを備える。
て、図４の要部構成要素を参照して説明する。この構成
例では、反転信号生成部６０と、データ演算回路５０
と、データ反転回路９０とを備える。前記反転信号生成
部６０の内部構成の一例としては、チェッカーボード反
転信号発生部６２と、ダイアゴナル反転信号発生部６４
と、インバート・チェッカーボード反転信号発生部６６
と、非反転信号発生部６８と、選択部７０とを備える。
【０００９】チェッカーボード反転信号発生部６２は、
アドレスパターンＡＰＡＴを受けて、チェッカーボード
となるアドレス条件のときに第１反転信号６２ｓを出力
する。図３（ａ）に、チェッカーボードでの発生例を示
す。ここでは、ロウ・アドレスＲＡが２ビットで、カラ
ム・アドレスＣＡが２ビットとした簡単な例である。ま
た、図３中におけるデータ値”１”は反転条件がアサー
ト（有効）であることを示す。チェッカーボードは、ロ
ウ・アドレスＲＡの最下位ビットＲＡ０と、カラム・ア
ドレスＣＡの最下位ビットＣＡ０とのＥＯＲ（ＸＯＲ）
演算、即ち、ＣＡ０．ｅｏｒ．ＲＡ０の演算結果が"１"
の場合に、データパターンＤＰＡＴを反転出力させる為
の第１反転信号６２ｓを出力する。
アドレスパターンＡＰＡＴを受けて、チェッカーボード
となるアドレス条件のときに第１反転信号６２ｓを出力
する。図３（ａ）に、チェッカーボードでの発生例を示
す。ここでは、ロウ・アドレスＲＡが２ビットで、カラ
ム・アドレスＣＡが２ビットとした簡単な例である。ま
た、図３中におけるデータ値”１”は反転条件がアサー
ト（有効）であることを示す。チェッカーボードは、ロ
ウ・アドレスＲＡの最下位ビットＲＡ０と、カラム・ア
ドレスＣＡの最下位ビットＣＡ０とのＥＯＲ（ＸＯＲ）
演算、即ち、ＣＡ０．ｅｏｒ．ＲＡ０の演算結果が"１"
の場合に、データパターンＤＰＡＴを反転出力させる為
の第１反転信号６２ｓを出力する。
【００１０】図４に示すダイアゴナル反転信号発生部６
４は、アドレスパターンＡＰＡＴを受けて、ダイアゴナ
ルとなるアドレス条件のときに第２反転信号６４ｓを出
力する。図３（ｂ）にダイアゴナルでの発生例を示す。
ダイアゴナルは、ロウ・アドレスＲＡと、対角線の位置
を指定する値（ＤＩＡＳＬ）の代数和がカラム・アドレ
スＣＡと等しいとき、即ち、ＲＡ＋ＤＩＡＳＬ＝ＣＡの
ときに、データパターンＤＰＡＴを反転出力させる為の
第２反転信号６４ｓを出力する。
４は、アドレスパターンＡＰＡＴを受けて、ダイアゴナ
ルとなるアドレス条件のときに第２反転信号６４ｓを出
力する。図３（ｂ）にダイアゴナルでの発生例を示す。
ダイアゴナルは、ロウ・アドレスＲＡと、対角線の位置
を指定する値（ＤＩＡＳＬ）の代数和がカラム・アドレ
スＣＡと等しいとき、即ち、ＲＡ＋ＤＩＡＳＬ＝ＣＡの
ときに、データパターンＤＰＡＴを反転出力させる為の
第２反転信号６４ｓを出力する。
【００１１】図４に示すインバート・チェッカーボード
反転信号発生部６６は、アドレスパターンＡＰＡＴを受
けて、インバート・ダイアゴナルとなるアドレス条件の
ときに第３反転信号６６ｓを出力する。図３（ｃ）にイ
ンバート・ダイアゴナルでの発生例を示す。インバート
・ダイアゴナルは、対角線の方向が上記ダイアゴナルと
逆となるように反転を行う。即ち、ロウ・アドレスＲＡ
と、対角線の位置を指定する値（ＤＩＡＳＬ）との代数
和の反転値が、カラム・アドレスと等しいとき、即ち、
（ＲＡ＋ＤＩＡＳＬ）＝ＣＡのときに、データパターン
ＤＰＡＴを反転出力させる為の第３反転信号６６ｓを出
力する。
反転信号発生部６６は、アドレスパターンＡＰＡＴを受
けて、インバート・ダイアゴナルとなるアドレス条件の
ときに第３反転信号６６ｓを出力する。図３（ｃ）にイ
ンバート・ダイアゴナルでの発生例を示す。インバート
・ダイアゴナルは、対角線の方向が上記ダイアゴナルと
逆となるように反転を行う。即ち、ロウ・アドレスＲＡ
と、対角線の位置を指定する値（ＤＩＡＳＬ）との代数
和の反転値が、カラム・アドレスと等しいとき、即ち、
（ＲＡ＋ＤＩＡＳＬ）＝ＣＡのときに、データパターン
ＤＰＡＴを反転出力させる為の第３反転信号６６ｓを出
力する。
【００１２】図４に示す非反転信号発生部６８は、常に
ローレベル”０”の非反転信号ＦＩＸＬを出力する。こ
れは、データ演算回路５０の出力を反転せず、そのまま
データパターンＤＰＡＴとして出力したい場合に適用す
る。
ローレベル”０”の非反転信号ＦＩＸＬを出力する。こ
れは、データ演算回路５０の出力を反転せず、そのまま
データパターンＤＰＡＴとして出力したい場合に適用す
る。
【００１３】選択部（ＭＵＸ）７０は、図４の構成例で
は４入力１出力型のマルチプレクサが適用され、上記３
つの反転信号と、１つの非反転信号ＦＩＸＬとを受け、
シーケンス制御部５００からのデータ演算命令ＤＣＭＤ
２の中で、複数ビットからなる反転制御信号ＩＮＶＳＬ
を選択制御入力端Ｓで受けて、この選択条件に基づいて
何れかを選択し、これを反転信号７０ｓとしてデータ反
転回路９０へ供給する。
は４入力１出力型のマルチプレクサが適用され、上記３
つの反転信号と、１つの非反転信号ＦＩＸＬとを受け、
シーケンス制御部５００からのデータ演算命令ＤＣＭＤ
２の中で、複数ビットからなる反転制御信号ＩＮＶＳＬ
を選択制御入力端Ｓで受けて、この選択条件に基づいて
何れかを選択し、これを反転信号７０ｓとしてデータ反
転回路９０へ供給する。
【００１４】データ演算回路５０は、内部に専用の演算
回路を備えていて、シーケンス制御部５００からのデー
タ演算命令ＤＣＭＤ２の中で、所定の複数ビットを受け
て、これに基づいてメモリ試験用の書込み用データある
いは期待値用データとして使用される、例えば３６ビッ
ト幅の被反転データパターン５０ｓを発生する。
回路を備えていて、シーケンス制御部５００からのデー
タ演算命令ＤＣＭＤ２の中で、所定の複数ビットを受け
て、これに基づいてメモリ試験用の書込み用データある
いは期待値用データとして使用される、例えば３６ビッ
ト幅の被反転データパターン５０ｓを発生する。
【００１５】データ反転回路９０は、上記３６ビット幅
の被反転データパターン５０ｓを受けて、選択部７０か
ら出力される１ビットの反転信号７０ｓがアサートのと
き、３６ビットの各々のデータを論理反転したデータパ
ターンＤＰＡＴを出力する。
の被反転データパターン５０ｓを受けて、選択部７０か
ら出力される１ビットの反転信号７０ｓがアサートのと
き、３６ビットの各々のデータを論理反転したデータパ
ターンＤＰＡＴを出力する。
【００１６】次に、デバイス試験用プログラムのＷＣＳ
メモリ上への格納形態について、図５を参照しながら説
明する。先ず、デバイス試験用プログラムは、メインプ
ログラムとパターンプログラムとに分かれる。一方のメ
インプログラムは制御ＣＰＵのメモリ上に置かれる。こ
れは、主に、ＭＵＴに対する各種設定条件（例えばドラ
イバの振幅設定、コンパレータのスレッショルド・レベ
ル設定）を変更したり、パターンプログラムの起動／停
止等を制御したり、試験結果の解析処理等を行う。前記
各種設定条件はテスタバスＴＢＵＳを介して各装置へ設
定データが転送される。
メモリ上への格納形態について、図５を参照しながら説
明する。先ず、デバイス試験用プログラムは、メインプ
ログラムとパターンプログラムとに分かれる。一方のメ
インプログラムは制御ＣＰＵのメモリ上に置かれる。こ
れは、主に、ＭＵＴに対する各種設定条件（例えばドラ
イバの振幅設定、コンパレータのスレッショルド・レベ
ル設定）を変更したり、パターンプログラムの起動／停
止等を制御したり、試験結果の解析処理等を行う。前記
各種設定条件はテスタバスＴＢＵＳを介して各装置へ設
定データが転送される。
【００１７】他方のパターンプログラムは、試験項目毎
に所定のスタートアドレスからパターンを発生する。試
験項目としては、各種ファンクション試験や、ＡＣパラ
メトリック試験や、ＤＣパラメトリック試験等があり、
対応するパターンプログラムがロードされて使用に供さ
れる。ＰＣＣＮＴ用や、アドレスパターンＡＰＡＴ用、
データパターンＤＰＡＴ用、制御信号ＣＰＡＴ用のパタ
ーンデータは、パターンプログラムの記述に基づいて翻
訳生成されて、ＷＣＳメモリ上へ所定に格納される。そ
して、メインプログラムからの起動を受けて、試験項目
毎に指定のスタートアドレスからパターン発生を開始す
る。やがて当該パターン中に記述してある発生終了命令
により、メインプログラム側へ実行制御を戻す。
に所定のスタートアドレスからパターンを発生する。試
験項目としては、各種ファンクション試験や、ＡＣパラ
メトリック試験や、ＤＣパラメトリック試験等があり、
対応するパターンプログラムがロードされて使用に供さ
れる。ＰＣＣＮＴ用や、アドレスパターンＡＰＡＴ用、
データパターンＤＰＡＴ用、制御信号ＣＰＡＴ用のパタ
ーンデータは、パターンプログラムの記述に基づいて翻
訳生成されて、ＷＣＳメモリ上へ所定に格納される。そ
して、メインプログラムからの起動を受けて、試験項目
毎に指定のスタートアドレスからパターン発生を開始す
る。やがて当該パターン中に記述してある発生終了命令
により、メインプログラム側へ実行制御を戻す。
【００１８】図５Ａ、Ｂ、Ｃ、Ｄに示すアドレス演算命
令ＡＣＭＤ１、データ演算命令ＤＣＭＤ２、制御信号演
算命令ＣＣＭＤ３のパターン内容は、図５Ｆに示す反転
制御信号ＩＮＶＳＬの部位を除いて、各々同一パターン
内容であるものと仮定する。更に、図５Ｆに示すよう
に、反転制御信号ＩＮＶＳＬに相当する記号のＦＰ０、
ＦＰ１、ＦＰ２、ＦＰ３は、それぞれ非反転モードＦＰ
０、チェッカーボード反転モードＦＰ１、チェッカーボ
ード反転モードＦＰ２、インバート・チェッカーボード
反転モードＦＰ３、を示すニモニックであるものと仮定
する。更に、図５Ａの試験項目期間中は、全てＦＰ１モ
ード若しくはＦＰ１とＦＰ０とし、図５Ｂの試験項目期
間中は、全てＦＰ２モード若しくはＦＰ２とＦＰ０と
し、図５Ｃの試験項目期間中は、全てＦＰ３モード若し
くはＦＰ３とＦＰ０とし、図５Ｄの試験項目期間中は、
全てＦＰ０モードと仮定する。更に、図５Ａ、Ｂ、Ｃ、
Ｄは試験項目毎のパターンプログラムの単位とし、図５
に示すように、メインプログラムから順次コールされ
て、各パターンプログラムの先頭アドレス位置から実行
開始され、その末尾で終了してメインプログラムへ戻る
形態であるものと仮定する。
令ＡＣＭＤ１、データ演算命令ＤＣＭＤ２、制御信号演
算命令ＣＣＭＤ３のパターン内容は、図５Ｆに示す反転
制御信号ＩＮＶＳＬの部位を除いて、各々同一パターン
内容であるものと仮定する。更に、図５Ｆに示すよう
に、反転制御信号ＩＮＶＳＬに相当する記号のＦＰ０、
ＦＰ１、ＦＰ２、ＦＰ３は、それぞれ非反転モードＦＰ
０、チェッカーボード反転モードＦＰ１、チェッカーボ
ード反転モードＦＰ２、インバート・チェッカーボード
反転モードＦＰ３、を示すニモニックであるものと仮定
する。更に、図５Ａの試験項目期間中は、全てＦＰ１モ
ード若しくはＦＰ１とＦＰ０とし、図５Ｂの試験項目期
間中は、全てＦＰ２モード若しくはＦＰ２とＦＰ０と
し、図５Ｃの試験項目期間中は、全てＦＰ３モード若し
くはＦＰ３とＦＰ０とし、図５Ｄの試験項目期間中は、
全てＦＰ０モードと仮定する。更に、図５Ａ、Ｂ、Ｃ、
Ｄは試験項目毎のパターンプログラムの単位とし、図５
に示すように、メインプログラムから順次コールされ
て、各パターンプログラムの先頭アドレス位置から実行
開始され、その末尾で終了してメインプログラムへ戻る
形態であるものと仮定する。
【００１９】上記条件の場合において、図５Ａ、Ｂ、
Ｃ、Ｄの各々は、反転制御信号ＩＮＶＳＬが異なる動作
モードで試験する為に、他のパターン内容が同一であっ
ても共通化できない状態にある。従って、個別の試験パ
ターンとして格納される結果、４倍の格納領域が必要と
なってくる難点がある。これに伴い、複雑な回路機能を
内蔵するＭＵＴの場合には容量不足を招く場合があり、
分割してＷＣＳメモリへロードして試験する場合も生じ
る。また、反転制御の動作条件を変更した個々の複数パ
ターンプログラムを記述して作成しておかなければなら
ず、ソースファイル及びオブジェクトファイルの管理が
増加してしまう難点がある。これらの点において、従来
のＡＬＰＧが備えるデータ反転制御機能においては、好
ましくなく実用上の難点が存在する。
Ｃ、Ｄの各々は、反転制御信号ＩＮＶＳＬが異なる動作
モードで試験する為に、他のパターン内容が同一であっ
ても共通化できない状態にある。従って、個別の試験パ
ターンとして格納される結果、４倍の格納領域が必要と
なってくる難点がある。これに伴い、複雑な回路機能を
内蔵するＭＵＴの場合には容量不足を招く場合があり、
分割してＷＣＳメモリへロードして試験する場合も生じ
る。また、反転制御の動作条件を変更した個々の複数パ
ターンプログラムを記述して作成しておかなければなら
ず、ソースファイル及びオブジェクトファイルの管理が
増加してしまう難点がある。これらの点において、従来
のＡＬＰＧが備えるデータ反転制御機能においては、好
ましくなく実用上の難点が存在する。
【００２０】
【発明が解決しようとする課題】上述説明したように従
来技術においては、一例として、反転制御信号ＩＮＶＳ
Ｌの反転条件のみが違うパターン発生を行いたい場合に
は、データの反転制御の選択記述のみ変更したパターン
を複数パターン用意しなければならない。一方で、ＡＬ
ＰＧの格納容量は数Ｋワードと比較的小容量である。こ
の為、多様なＭＵＴ品種の中で、複雑な回路機能を内蔵
するＭＵＴの場合には容量不足を招く場合がある。これ
に伴い、分割してＷＣＳメモリへロードして試験実施す
る必要が生じる場合もあり、デバイス試験のスループッ
トの低下要因にもなり得る。これらの観点からして、従
来技術のＡＬＰＧにおいては好ましくなく実用上の難点
がある。そこで、本発明が解決しようとする課題は、Ａ
ＬＰＧが備える試験パターンの発生を制御するＷＣＳメ
モリに格納すべき制御信号と、実質的に等価な制御手段
を、当該ＷＣＳメモリ外に備えるＡＬＰＧとする半導体
試験装置を提供することである。また、パターンプログ
ラムの共通化が可能なパターン要素（例えば反転制御信
号ＩＮＶＳＬ）を、パターンプログラムとは独立させ
て、前記パターン要素を設定変更可能に配設（例えば設
定レジスタ２０）しておき、これに対応する回路（例え
ば反転信号生成部６０）を備える構成とする半導体試験
装置を提供することである。
来技術においては、一例として、反転制御信号ＩＮＶＳ
Ｌの反転条件のみが違うパターン発生を行いたい場合に
は、データの反転制御の選択記述のみ変更したパターン
を複数パターン用意しなければならない。一方で、ＡＬ
ＰＧの格納容量は数Ｋワードと比較的小容量である。こ
の為、多様なＭＵＴ品種の中で、複雑な回路機能を内蔵
するＭＵＴの場合には容量不足を招く場合がある。これ
に伴い、分割してＷＣＳメモリへロードして試験実施す
る必要が生じる場合もあり、デバイス試験のスループッ
トの低下要因にもなり得る。これらの観点からして、従
来技術のＡＬＰＧにおいては好ましくなく実用上の難点
がある。そこで、本発明が解決しようとする課題は、Ａ
ＬＰＧが備える試験パターンの発生を制御するＷＣＳメ
モリに格納すべき制御信号と、実質的に等価な制御手段
を、当該ＷＣＳメモリ外に備えるＡＬＰＧとする半導体
試験装置を提供することである。また、パターンプログ
ラムの共通化が可能なパターン要素（例えば反転制御信
号ＩＮＶＳＬ）を、パターンプログラムとは独立させ
て、前記パターン要素を設定変更可能に配設（例えば設
定レジスタ２０）しておき、これに対応する回路（例え
ば反転信号生成部６０）を備える構成とする半導体試験
装置を提供することである。
【００２１】
【課題を解決するための手段】第１に、上記課題を解決
するために、デバイス試験用プログラムはメインプログ
ラムとパターンプログラムとに分かれて構成され、前記
メインプログラムはデバイス試験の各種設定条件を変更
し、前記パターンプログラムの起動／停止を制御し、前
記パターンプログラムはパターンプログラムの記述に基
づいて翻訳したコードデータをインストラクション・メ
モリＷＣＳに格納し、これに基づいて発生する試験パタ
ーン（例えばデータパターンＤＰＡＴ、アドレスパター
ンＡＰＡＴ、その他）を制御する構成を備える半導体試
験装置において、上記メインプログラムから呼び出され
て連続的に実行した後、上記メインプログラムへ制御が
戻る呼出単位のパターンプログラムを単位パターンプロ
グラムと呼称し、前記単位パターンプログラムのコード
データの中で、上記メインプログラム側から制御するこ
とが可能な特定のコードデータを特定コードデータ要素
（例えば反転制御信号ＩＮＶＳＬ）としたとき、実質的
に上記特定コードデータ要素と同等に、上記メインプロ
グラム側から単位パターンプログラム毎に制御可能とす
る特定コードデータ制御手段（例えば反転制御切り替え
手段８０）を備える、ことを特徴とする半導体試験装置
である。上記発明によれば、ＡＬＰＧが備える試験パタ
ーンの発生を制御するＷＣＳメモリに格納すべき、例え
ばデータ反転制御機能となる反転制御信号ＩＮＶＳＬ
と、実質的に等価な制御手段（例えば反転制御切り替え
手段８０）を、当該ＷＣＳメモリ外に備えるＡＬＰＧと
する半導体試験装置が実現できる。
するために、デバイス試験用プログラムはメインプログ
ラムとパターンプログラムとに分かれて構成され、前記
メインプログラムはデバイス試験の各種設定条件を変更
し、前記パターンプログラムの起動／停止を制御し、前
記パターンプログラムはパターンプログラムの記述に基
づいて翻訳したコードデータをインストラクション・メ
モリＷＣＳに格納し、これに基づいて発生する試験パタ
ーン（例えばデータパターンＤＰＡＴ、アドレスパター
ンＡＰＡＴ、その他）を制御する構成を備える半導体試
験装置において、上記メインプログラムから呼び出され
て連続的に実行した後、上記メインプログラムへ制御が
戻る呼出単位のパターンプログラムを単位パターンプロ
グラムと呼称し、前記単位パターンプログラムのコード
データの中で、上記メインプログラム側から制御するこ
とが可能な特定のコードデータを特定コードデータ要素
（例えば反転制御信号ＩＮＶＳＬ）としたとき、実質的
に上記特定コードデータ要素と同等に、上記メインプロ
グラム側から単位パターンプログラム毎に制御可能とす
る特定コードデータ制御手段（例えば反転制御切り替え
手段８０）を備える、ことを特徴とする半導体試験装置
である。上記発明によれば、ＡＬＰＧが備える試験パタ
ーンの発生を制御するＷＣＳメモリに格納すべき、例え
ばデータ反転制御機能となる反転制御信号ＩＮＶＳＬ
と、実質的に等価な制御手段（例えば反転制御切り替え
手段８０）を、当該ＷＣＳメモリ外に備えるＡＬＰＧと
する半導体試験装置が実現できる。
【００２２】また、上述特定コードデータ制御手段の一
態様としては、上記メインプログラム側から制御するこ
とが可能な設定レジスタ２０を備え、前記設定レジスタ
２０の設定条件に基づいて複数種類の反転アルゴリズム
演算器の何れかを所定に選択制御する、ことを特徴とす
る上述半導体試験装置がある。
態様としては、上記メインプログラム側から制御するこ
とが可能な設定レジスタ２０を備え、前記設定レジスタ
２０の設定条件に基づいて複数種類の反転アルゴリズム
演算器の何れかを所定に選択制御する、ことを特徴とす
る上述半導体試験装置がある。
【００２３】また、上述特定コードデータ制御手段の一
態様としては、反転制御切り替え手段８０である、こと
を特徴とする上述半導体試験装置がある。
態様としては、反転制御切り替え手段８０である、こと
を特徴とする上述半導体試験装置がある。
【００２４】また、上述特定コードデータ要素の一態様
としては、内部にメモリ回路を備える被試験デバイス
（ＭＵＴ）を対象とするパターン発生器（ＡＬＰＧ）に
おけるデータパターンＤＰＡＴの発生において、データ
反転を行う複数種類の反転アルゴリズム演算器を備える
とき、前記複数種類の何れかを所定に選択制御する反転
制御信号ＩＮＶＳＬである、ことを特徴とする上述半導
体試験装置がある。
としては、内部にメモリ回路を備える被試験デバイス
（ＭＵＴ）を対象とするパターン発生器（ＡＬＰＧ）に
おけるデータパターンＤＰＡＴの発生において、データ
反転を行う複数種類の反転アルゴリズム演算器を備える
とき、前記複数種類の何れかを所定に選択制御する反転
制御信号ＩＮＶＳＬである、ことを特徴とする上述半導
体試験装置がある。
【００２５】第６図と第７図は、本発明に係る解決手段
を示している。第２に、上記課題を解決するために、内
部にメモリ回路を備える被試験デバイスを対象とするパ
ターン発生器（ＡＬＰＧ）であって、上記ＡＬＰＧが少
なくともシーケンス制御部５００とアドレス発生部１０
０とデータ発生部２００とを備える半導体試験装置にお
いて、上記シーケンス制御部５００はパターンプログラ
ムに基づいて翻訳したコードデータを格納するインスト
ラクション・メモリＷＣＳを内部に備えて上記アドレス
発生部１００へアドレス演算命令ＡＣＭＤ１を供給し、
上記データ発生部２００へデータ演算命令ＤＣＭＤ２を
供給して、各発生部が発生するパターンの演算シーケン
スを所定に制御し、上記アドレス発生部１００は上記シ
ーケンス制御部５００から供給されるアドレス演算命令
ＡＣＭＤ１に基づいて、ＭＵＴのメモリセルをアクセス
するアドレス用の複雑なアドレスパターンＡＰＡＴを所
定に発生し、上記データ発生部２００は上記シーケンス
制御部５００から供給されるデータ演算命令ＤＣＭＤ２
と、上記アドレス発生部１００から供給されるアドレス
パターンＡＰＡＴとに基づいて、ＭＵＴのメモリセルに
対する書込み用データ若しくは期待値比較用データとな
る複雑なデータパターンＤＰＡＴを発生し、且つ、上記
データ発生部２００には出力するデータパターンＤＰＡ
Ｔに対して所定にデータ反転を行う反転信号生成部６０
を備え、前記反転信号生成部６０はデータ反転を行う複
数種類の反転アルゴリズム演算器（例えばチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル、無反
転、その他）を備え、上記データ演算命令ＤＣＭＤ２の
所定の制御ビットに基づいて前記複数種類の反転アルゴ
リズム演算器の中で何れかが選択適用されて、上記デー
タ発生部２００から出力されるデータパターンＤＰＡＴ
を所定にデータ反転させ、上記データ用パターンを所定
にデータ反転するパターンプログラムに基づいて上記複
数種類の反転アルゴリズム演算器の中で何れかを選択制
御する上記データ演算命令ＤＣＭＤ２の制御ビットと実
質的に同等の反転制御が行われる反転制御切り替え手段
８０を備え、前記反転制御切り替え手段８０に基づいて
上記複数種類の反転アルゴリズム演算器の中で何れかを
選択制御する、ことを特徴とする半導体試験装置があ
る。
を示している。第２に、上記課題を解決するために、内
部にメモリ回路を備える被試験デバイスを対象とするパ
ターン発生器（ＡＬＰＧ）であって、上記ＡＬＰＧが少
なくともシーケンス制御部５００とアドレス発生部１０
０とデータ発生部２００とを備える半導体試験装置にお
いて、上記シーケンス制御部５００はパターンプログラ
ムに基づいて翻訳したコードデータを格納するインスト
ラクション・メモリＷＣＳを内部に備えて上記アドレス
発生部１００へアドレス演算命令ＡＣＭＤ１を供給し、
上記データ発生部２００へデータ演算命令ＤＣＭＤ２を
供給して、各発生部が発生するパターンの演算シーケン
スを所定に制御し、上記アドレス発生部１００は上記シ
ーケンス制御部５００から供給されるアドレス演算命令
ＡＣＭＤ１に基づいて、ＭＵＴのメモリセルをアクセス
するアドレス用の複雑なアドレスパターンＡＰＡＴを所
定に発生し、上記データ発生部２００は上記シーケンス
制御部５００から供給されるデータ演算命令ＤＣＭＤ２
と、上記アドレス発生部１００から供給されるアドレス
パターンＡＰＡＴとに基づいて、ＭＵＴのメモリセルに
対する書込み用データ若しくは期待値比較用データとな
る複雑なデータパターンＤＰＡＴを発生し、且つ、上記
データ発生部２００には出力するデータパターンＤＰＡ
Ｔに対して所定にデータ反転を行う反転信号生成部６０
を備え、前記反転信号生成部６０はデータ反転を行う複
数種類の反転アルゴリズム演算器（例えばチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル、無反
転、その他）を備え、上記データ演算命令ＤＣＭＤ２の
所定の制御ビットに基づいて前記複数種類の反転アルゴ
リズム演算器の中で何れかが選択適用されて、上記デー
タ発生部２００から出力されるデータパターンＤＰＡＴ
を所定にデータ反転させ、上記データ用パターンを所定
にデータ反転するパターンプログラムに基づいて上記複
数種類の反転アルゴリズム演算器の中で何れかを選択制
御する上記データ演算命令ＤＣＭＤ２の制御ビットと実
質的に同等の反転制御が行われる反転制御切り替え手段
８０を備え、前記反転制御切り替え手段８０に基づいて
上記複数種類の反転アルゴリズム演算器の中で何れかを
選択制御する、ことを特徴とする半導体試験装置があ
る。
【００２６】
【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。
【００２７】本発明について、図６と図７とを参照して
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。本願に
係るデータ発生部２００の要部構成は、図６に示すよう
に、従来構成要素に対して、反転制御切り替え手段８０
を追加した構成で成る。
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。本願に
係るデータ発生部２００の要部構成は、図６に示すよう
に、従来構成要素に対して、反転制御切り替え手段８０
を追加した構成で成る。
【００２８】反転制御切り替え手段８０は、従来動作モ
ードか、新規動作モードかに基づいて、ＷＣＳメモリか
らの転制御信号ＩＮＶＳＬを受けて、所定に生成した反
転制御信号４０ｓを反転信号生成部６０の選択部（ＭＵ
Ｘ）７０の選択制御入力端Ｓへ供給する。これを実現す
る具体構成例としては、図６に示すように、設定レジス
タ２０と、モード選択レジスタ２２と、無反転検出手段
３４と、第１マルチプレクサ（ＭＵＸ）３０と、第２マ
ルチプレクサ（ＭＵＸ）４０とを備える。
ードか、新規動作モードかに基づいて、ＷＣＳメモリか
らの転制御信号ＩＮＶＳＬを受けて、所定に生成した反
転制御信号４０ｓを反転信号生成部６０の選択部（ＭＵ
Ｘ）７０の選択制御入力端Ｓへ供給する。これを実現す
る具体構成例としては、図６に示すように、設定レジス
タ２０と、モード選択レジスタ２２と、無反転検出手段
３４と、第１マルチプレクサ（ＭＵＸ）３０と、第２マ
ルチプレクサ（ＭＵＸ）４０とを備える。
【００２９】設定レジスタ２０は、テスタバスＴＢＵＳ
を介して随時設定変更できる、例えば２ビット長のレジ
スタである。パターンプログラム上における反転制御信
号ＩＮＶＳＬに相当する任意の反転モード設定データ２
０ｓを、当該試験項目に先立って、このレジスタへ設定
しておく。例えば、非反転モードＦＰ０、チェッカーボ
ード反転モードＦＰ１、チェッカーボード反転モードＦ
Ｐ２、インバート・チェッカーボード反転モードＦＰ３
に相当するコードデータを設定しておく。この出力信号
はＭＵＸ３０の一方の入力端Ｂへ供給する。尚、この設
定変更は、メインプログラムから行うことができる。
を介して随時設定変更できる、例えば２ビット長のレジ
スタである。パターンプログラム上における反転制御信
号ＩＮＶＳＬに相当する任意の反転モード設定データ２
０ｓを、当該試験項目に先立って、このレジスタへ設定
しておく。例えば、非反転モードＦＰ０、チェッカーボ
ード反転モードＦＰ１、チェッカーボード反転モードＦ
Ｐ２、インバート・チェッカーボード反転モードＦＰ３
に相当するコードデータを設定しておく。この出力信号
はＭＵＸ３０の一方の入力端Ｂへ供給する。尚、この設
定変更は、メインプログラムから行うことができる。
【００３０】モード選択レジスタ２２は、従来動作モー
ドか、新規動作モードかの何れかの動作モードを指定す
る設定レジスタであって、テスタバスＴＢＵＳを介して
随時設定変更できる。この出力信号はＭＵＸ４０の選択
制御入力端Ｓへ供給する。
ドか、新規動作モードかの何れかの動作モードを指定す
る設定レジスタであって、テスタバスＴＢＵＳを介して
随時設定変更できる。この出力信号はＭＵＸ４０の選択
制御入力端Ｓへ供給する。
【００３１】無反転検出手段３４は、ＷＣＳメモリから
の反転制御信号ＩＮＶＳＬを受けて、無反転条件を示す
非反転モードＦＰ０、例えば”０”を検出したとき、こ
れを無反転検出信号３４ｓとしてＭＵＸ３０の選択制御
入力端Ｓへ供給する。
の反転制御信号ＩＮＶＳＬを受けて、無反転条件を示す
非反転モードＦＰ０、例えば”０”を検出したとき、こ
れを無反転検出信号３４ｓとしてＭＵＸ３０の選択制御
入力端Ｓへ供給する。
【００３２】ＭＵＸ３０は、２入力１出力型のセレクタ
であって、一方の入力端Ａには非反転モードＦＰ０に相
当する、例えば”０”を入力として受け、他方の入力端
Ｂには上記反転モード設定データ２０ｓを受ける。そし
て、上記無反転検出信号３４ｓがアサートのときには無
反転信号”０”を出力し、ネゲートのときには反転モー
ド設定データ２０ｓを出力する。この出力を反転モード
信号３０ｓとしてＭＵＸ４０の一方の入力端Ａへ供給す
る。これによれば、ＷＣＳメモリからの反転制御信号Ｉ
ＮＶＳＬが非反転モードであるＦＰ０のときは、そのま
まＦＰ０（”０”）として出力し、反転制御信号ＩＮＶ
ＳＬがＦＰ１、ＦＰ２、ＦＰ３のときは、反転モード設
定データ２０ｓに置き換えて出力できることとなる。
であって、一方の入力端Ａには非反転モードＦＰ０に相
当する、例えば”０”を入力として受け、他方の入力端
Ｂには上記反転モード設定データ２０ｓを受ける。そし
て、上記無反転検出信号３４ｓがアサートのときには無
反転信号”０”を出力し、ネゲートのときには反転モー
ド設定データ２０ｓを出力する。この出力を反転モード
信号３０ｓとしてＭＵＸ４０の一方の入力端Ａへ供給す
る。これによれば、ＷＣＳメモリからの反転制御信号Ｉ
ＮＶＳＬが非反転モードであるＦＰ０のときは、そのま
まＦＰ０（”０”）として出力し、反転制御信号ＩＮＶ
ＳＬがＦＰ１、ＦＰ２、ＦＰ３のときは、反転モード設
定データ２０ｓに置き換えて出力できることとなる。
【００３３】ＭＵＸ４０は、２入力１出力型の、例えば
２ビット幅のセレクタであって、従来動作モードか新規
動作モードかを切り替えるものである。即ち、一方の入
力端Ａには上記反転モード信号３０ｓを受け、他方の入
力端ＢにはＷＣＳメモリからの反転制御信号ＩＮＶＳＬ
を受ける。そして、上記モード選択レジスタ２２の動作
モードに基づき、第１に、従来動作モードの場合には反
転制御信号ＩＮＶＳＬを出力し、新規動作モードの場合
には上記反転モード信号３０ｓを出力する。この出力を
反転制御信号４０ｓとして反転信号生成部６０へ供給す
る。
２ビット幅のセレクタであって、従来動作モードか新規
動作モードかを切り替えるものである。即ち、一方の入
力端Ａには上記反転モード信号３０ｓを受け、他方の入
力端ＢにはＷＣＳメモリからの反転制御信号ＩＮＶＳＬ
を受ける。そして、上記モード選択レジスタ２２の動作
モードに基づき、第１に、従来動作モードの場合には反
転制御信号ＩＮＶＳＬを出力し、新規動作モードの場合
には上記反転モード信号３０ｓを出力する。この出力を
反転制御信号４０ｓとして反転信号生成部６０へ供給す
る。
【００３４】次に、図７を参照してメインプログラム側
とパターンプログラム側との動作関係を説明する。ここ
で、図７Ｄに示す反転制御信号ＩＮＶＳＬの記述におい
て、非反転のパターン行ではＦＰ０を記述し、反転すべ
きパターン行ではＦＰ０以外の任意のモード、例えばＦ
Ｐ１を記述しておく。メインプログラムは上から順番に
実行される。第１に、最初の”ｓｅｔ ＦＰ１”行で、
テスタバスＴＢＵＳを介して、設定レジスタ２０へチェ
ッカーボード反転モードＦＰ１が設定される。その後
に”ＭＥＡＳ Ａ”行で、図７Ａに示す共通パターンプ
ログラムがコールされて試験実行された後、メインプロ
グラムに戻る。この結果、ここではチェッカーボード反
転モードＦＰ１に基づいてデータ反転動作が行われて試
験実施されることとなる。第２に、メインプログラムに
おける次の”ｓｅｔ ＦＰ２”行で、テスタバスＴＢＵ
Ｓを介して、設定レジスタ２０へダイアゴナル反転モー
ドＦＰ２が設定される。その後に”ＭＥＡＳ Ａ”行
で、図７Ａに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではダイアゴナル反転モードＦＰ２に基づいて
データ反転動作が行われて試験実施されることとなる。
とパターンプログラム側との動作関係を説明する。ここ
で、図７Ｄに示す反転制御信号ＩＮＶＳＬの記述におい
て、非反転のパターン行ではＦＰ０を記述し、反転すべ
きパターン行ではＦＰ０以外の任意のモード、例えばＦ
Ｐ１を記述しておく。メインプログラムは上から順番に
実行される。第１に、最初の”ｓｅｔ ＦＰ１”行で、
テスタバスＴＢＵＳを介して、設定レジスタ２０へチェ
ッカーボード反転モードＦＰ１が設定される。その後
に”ＭＥＡＳ Ａ”行で、図７Ａに示す共通パターンプ
ログラムがコールされて試験実行された後、メインプロ
グラムに戻る。この結果、ここではチェッカーボード反
転モードＦＰ１に基づいてデータ反転動作が行われて試
験実施されることとなる。第２に、メインプログラムに
おける次の”ｓｅｔ ＦＰ２”行で、テスタバスＴＢＵ
Ｓを介して、設定レジスタ２０へダイアゴナル反転モー
ドＦＰ２が設定される。その後に”ＭＥＡＳ Ａ”行
で、図７Ａに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではダイアゴナル反転モードＦＰ２に基づいて
データ反転動作が行われて試験実施されることとなる。
【００３５】第３に、メインプログラムにおける次の”
ｓｅｔ ＦＰ３”行で、テスタバスＴＢＵＳを介して、
設定レジスタ２０へインバート・ダイアゴナル反転モー
ドＦＰ３が設定される。その後に”ＭＥＡＳ Ａ”行
で、図７Ａに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではインバート・ダイアゴナル反転モードＦＰ
３に基づいてデータ反転動作が行われて試験実施される
こととなる。
ｓｅｔ ＦＰ３”行で、テスタバスＴＢＵＳを介して、
設定レジスタ２０へインバート・ダイアゴナル反転モー
ドＦＰ３が設定される。その後に”ＭＥＡＳ Ａ”行
で、図７Ａに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではインバート・ダイアゴナル反転モードＦＰ
３に基づいてデータ反転動作が行われて試験実施される
こととなる。
【００３６】第４に、メインプログラムにおける次の”
ｓｅｔ ＦＰ０”行で、テスタバスＴＢＵＳを介して、
設定レジスタ２０へ非反転モードＦＰ０が設定される。
その後に”ＭＥＡＳ Ａ”行で、図７Ａに示す共通パタ
ーンプログラムがコールされて試験実行された後、メイ
ンプログラムに戻る。この結果、ここでは非反転モード
ＦＰ０に基づいてデータ反転無しで試験実施されること
となる。
ｓｅｔ ＦＰ０”行で、テスタバスＴＢＵＳを介して、
設定レジスタ２０へ非反転モードＦＰ０が設定される。
その後に”ＭＥＡＳ Ａ”行で、図７Ａに示す共通パタ
ーンプログラムがコールされて試験実行された後、メイ
ンプログラムに戻る。この結果、ここでは非反転モード
ＦＰ０に基づいてデータ反転無しで試験実施されること
となる。
【００３７】従って、上述構成によれば、ＷＣＳメモリ
からの反転制御信号ＩＮＶＳＬを受けて、所定に置き換
え変換して反転信号生成部６０へ供給できる結果、パタ
ーンプログラム上に記述されたＦＰ１〜ＦＰ３の指定に
依存されること無く、設定レジスタ２０側で設定したＦ
Ｐ０〜ＦＰ３に置き換えて動作させることが可能とな
る。この結果、この例では４種類のパターンプログラム
の共通化が図れる利点が得られる。また、ＷＣＳメモリ
の有効利用が計られてパターンプログラムが圧縮できる
結果、大きなパターンプログラムの場合においても、分
割してＷＣＳメモリへロードすること無く、実用的に適
用できる利点も得られる。
からの反転制御信号ＩＮＶＳＬを受けて、所定に置き換
え変換して反転信号生成部６０へ供給できる結果、パタ
ーンプログラム上に記述されたＦＰ１〜ＦＰ３の指定に
依存されること無く、設定レジスタ２０側で設定したＦ
Ｐ０〜ＦＰ３に置き換えて動作させることが可能とな
る。この結果、この例では４種類のパターンプログラム
の共通化が図れる利点が得られる。また、ＷＣＳメモリ
の有効利用が計られてパターンプログラムが圧縮できる
結果、大きなパターンプログラムの場合においても、分
割してＷＣＳメモリへロードすること無く、実用的に適
用できる利点も得られる。
【００３８】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、３種類の反転モードとした簡素な例で示し
たが、実際の反転信号生成部６０においては、多数種
類、例えば１０種類もの反転モードが適用されている。
この場合には、上述同様にパターンプログラムが共通化
される結果、わずか１／１０で済む大きな利点が得られ
る。また、将来、反転モードが更に増加する可能性もあ
るが、本発明手段によれば、増加する多数種類の反転モ
ードに依存されること無く、パターンプログラムの共通
利用が可能となる利点も得られる。
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、３種類の反転モードとした簡素な例で示し
たが、実際の反転信号生成部６０においては、多数種
類、例えば１０種類もの反転モードが適用されている。
この場合には、上述同様にパターンプログラムが共通化
される結果、わずか１／１０で済む大きな利点が得られ
る。また、将来、反転モードが更に増加する可能性もあ
るが、本発明手段によれば、増加する多数種類の反転モ
ードに依存されること無く、パターンプログラムの共通
利用が可能となる利点も得られる。
【００３９】また、上述実施例では、モード選択レジス
タ２２と第２マルチプレクサ４０とを備えて、従来動作
モードと新規動作モードとの両用が可能な構成例とした
具体例で示したが、従来動作モードのパターンプログラ
ムを、共通の１つのパターンに削減し、これに対応する
メインプログラムに修正して適用する場合においては、
前記要素を削除可能であり、所望により、これを削除し
た構成で実施しても良い。
タ２２と第２マルチプレクサ４０とを備えて、従来動作
モードと新規動作モードとの両用が可能な構成例とした
具体例で示したが、従来動作モードのパターンプログラ
ムを、共通の１つのパターンに削減し、これに対応する
メインプログラムに修正して適用する場合においては、
前記要素を削除可能であり、所望により、これを削除し
た構成で実施しても良い。
【００４０】また、上述実施例では、ＷＣＳメモリから
出力される反転制御信号ＩＮＶＳＬに適用する具体例で
説明したが、パターンプログラムの中で、パターンプロ
グラムの共通化が可能な他のパターン要素においても、
上述技術思想に基づき、パターンプログラムとは独立さ
せて変更可能な設定レジスタ等へ配設しておき、これに
対応する回路を追加する構成としても良い。
出力される反転制御信号ＩＮＶＳＬに適用する具体例で
説明したが、パターンプログラムの中で、パターンプロ
グラムの共通化が可能な他のパターン要素においても、
上述技術思想に基づき、パターンプログラムとは独立さ
せて変更可能な設定レジスタ等へ配設しておき、これに
対応する回路を追加する構成としても良い。
【００４１】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、パターンプログラムの共通化が可能なパタ
ーン要素（例えば反転制御信号ＩＮＶＳＬ）を、パター
ンプログラムとは独立させて、前記パターン要素を設定
変更可能に配設（例えば設定レジスタ２０）しておき、
これに対応する回路（例えば反転信号生成部６０）を備
える構成としたことにより、パターンプログラムの共通
化が図れるという大きな利点が得られ、且つ、ＷＣＳメ
モリの必要容量を大幅に低減可能となる利点が得られ
る。特に、同一の試験パターンを適用してチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル等の各
種反転データの発生が共通的に行なえる大きな利点が得
られる。従って、本発明の技術的効果は大であり、産業
上の経済効果も大である。
記に記載される効果を奏する。上述説明したように本発
明によれば、パターンプログラムの共通化が可能なパタ
ーン要素（例えば反転制御信号ＩＮＶＳＬ）を、パター
ンプログラムとは独立させて、前記パターン要素を設定
変更可能に配設（例えば設定レジスタ２０）しておき、
これに対応する回路（例えば反転信号生成部６０）を備
える構成としたことにより、パターンプログラムの共通
化が図れるという大きな利点が得られ、且つ、ＷＣＳメ
モリの必要容量を大幅に低減可能となる利点が得られ
る。特に、同一の試験パターンを適用してチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル等の各
種反転データの発生が共通的に行なえる大きな利点が得
られる。従って、本発明の技術的効果は大であり、産業
上の経済効果も大である。
【図１】半導体試験装置の概念構成図。
【図２】ＡＬＰＧの要部内部構成図。
【図３】チェッカーボードと、ダイアゴナルと、インバ
ート・ダイアゴナルとの反転データ発生例を示す。
ート・ダイアゴナルとの反転データ発生例を示す。
【図４】従来の、データ発生部の要部構成図。
【図５】従来の、メインプログラム側とパターンプログ
ラム側との動作関係を説明する図。
ラム側との動作関係を説明する図。
【図６】本発明の、データ発生部の要部構成図。
【図７】本発明の、メインプログラム側とパターンプロ
グラム側との動作関係を説明する図。
グラム側との動作関係を説明する図。
２０ 設定レジスタ ２２ モード選択レジスタ ３０，４０ マルチプレクサ（ＭＵＸ） ３４ 無反転検出手段 ５０ データ演算回路 ６０ 反転信号生成部 ６２ チェッカーボード反転信号発生部 ６４ ダイアゴナル反転信号発生部 ６６ インバート・チェッカーボード反転信号発生
部 ６８ 非反転信号発生部 ７０ 選択部（ＭＵＸ） ８０ 反転制御切り替え手段 ９０ データ反転回路 １００ アドレス発生部 ２００ データ発生部 ３００ 制御信号発生部 ５００ シーケンス制御部 ＤＣ 論理比較器 ＦＣ 波形整形器 ＰＤＳ プログラマブル・データ・セレクタ ＰＧ パターン発生器 ＴＢＵＳ テスタバス ＴＧ タイミング発生器
部 ６８ 非反転信号発生部 ７０ 選択部（ＭＵＸ） ８０ 反転制御切り替え手段 ９０ データ反転回路 １００ アドレス発生部 ２００ データ発生部 ３００ 制御信号発生部 ５００ シーケンス制御部 ＤＣ 論理比較器 ＦＣ 波形整形器 ＰＤＳ プログラマブル・データ・セレクタ ＰＧ パターン発生器 ＴＢＵＳ テスタバス ＴＧ タイミング発生器
Claims (5)
- 【請求項１】 デバイス試験用プログラムはメインプロ
グラムとパターンプログラムとに分かれて構成され、該
メインプログラムは少なくとも該パターンプログラムの
起動／停止を制御し、該パターンプログラムはパターン
プログラムの記述に基づいて翻訳したコードデータをイ
ンストラクション・メモリＷＣＳに格納し、これに基づ
いて発生する試験パターンを制御する構成を備える半導
体試験装置において、 該メインプログラムから呼び出されて連続的に実行した
後、該メインプログラムへ制御が戻る呼出単位のパター
ンプログラムを単位パターンプログラムと呼称し、該単
位パターンプログラムのコードデータの中で、該メイン
プログラム側から制御することが可能な特定のコードデ
ータを特定コードデータ要素としたとき、 実質的に該特定コードデータ要素と同等に、該メインプ
ログラム側から単位パターンプログラム毎に制御可能と
する特定コードデータ制御手段を備える、ことを特徴と
する半導体試験装置。 - 【請求項２】 特定コードデータ制御手段は、該メイン
プログラム側から制御することが可能な設定レジスタを
備え、該設定レジスタの設定条件に基づいて複数種類の
反転アルゴリズム演算器の何れかを所定に選択制御す
る、ことを特徴とする請求項１記載の半導体試験装置。 - 【請求項３】 特定コードデータ制御手段は、反転制御
切り替え手段である、ことを特徴とする請求項１記載の
半導体試験装置。 - 【請求項４】 特定コードデータ要素は、内部にメモリ
回路を備える被試験デバイス（ＭＵＴ）を対象とするパ
ターン発生器（ＡＬＰＧ）におけるデータパターンの発
生において、データ反転を行う複数種類の反転アルゴリ
ズム演算器を備えるとき、前記複数種類の何れかを所定
に選択制御する反転制御信号である、ことを特徴とする
請求項１記載の半導体試験装置。 - 【請求項５】 内部にメモリ回路を備える被試験デバイ
ス（ＭＵＴ）を対象とするパターン発生器（ＡＬＰＧ）
であって、該ＡＬＰＧが少なくともシーケンス制御部と
アドレス発生部とデータ発生部とを備える半導体試験装
置において、 該シーケンス制御部はパターンプログラムに基づいて翻
訳したコードデータを格納するインストラクション・メ
モリＷＣＳを内部に備えて該アドレス発生部へアドレス
演算命令を供給し、該データ発生部へデータ演算命令を
供給して、各発生部が発生するパターンの演算シーケン
スを所定に制御し、 該アドレス発生部は該シーケンス制御部から供給される
アドレス演算命令に基づいて、ＭＵＴのメモリセルをア
クセスするアドレス用の複雑なアドレスパターンを所定
に発生し、 該データ発生部は該シーケンス制御部から供給されるデ
ータ演算命令と、該アドレス発生部から供給されるアド
レスパターンとに基づいて、ＭＵＴのメモリセルに対す
る複雑なデータパターンを発生し、 且つ、該データ発生部には出力するデータパターンに対
して所定にデータ反転を行う反転信号生成部を備え、該
反転信号生成部はデータ反転を行う複数種類の反転アル
ゴリズム演算器を備え、該データ演算命令の所定の制御
ビットに基づいて該複数種類の反転アルゴリズム演算器
の中で何れかが選択適用されて、該データ発生部から出
力されるデータパターンを所定にデータ反転させ、 該データ用パターンを所定にデータ反転するパターンプ
ログラムに基づいて該複数種類の反転アルゴリズム演算
器の中で何れかを選択制御する該データ演算命令の制御
ビットと実質的に同等の反転制御が行われる反転制御切
り替え手段を備え、該反転制御切り替え手段に基づいて
該複数種類の反転アルゴリズム演算器の中で何れかを選
択制御する、ことを特徴とする半導体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263242A JP2002071766A (ja) | 2000-08-28 | 2000-08-28 | 半導体試験装置 |
| US09/941,394 US20020049943A1 (en) | 2000-08-28 | 2001-08-28 | Semiconductor test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263242A JP2002071766A (ja) | 2000-08-28 | 2000-08-28 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002071766A true JP2002071766A (ja) | 2002-03-12 |
Family
ID=18750813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000263242A Pending JP2002071766A (ja) | 2000-08-28 | 2000-08-28 | 半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020049943A1 (ja) |
| JP (1) | JP2002071766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114318A1 (ja) * | 2003-06-19 | 2004-12-29 | Advantest Corporation | 半導体試験装置及びその制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4291596B2 (ja) * | 2003-02-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 |
| DE102006008017A1 (de) * | 2006-02-21 | 2007-08-30 | Infineon Technologies Ag | Verfahren zum Herstellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers |
| KR20170130683A (ko) * | 2016-05-18 | 2017-11-29 | 에스케이하이닉스 주식회사 | 반도체장치 |
| KR20190074691A (ko) * | 2017-12-20 | 2019-06-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
| CN116259351B (zh) * | 2023-05-12 | 2023-07-07 | 粤芯半导体技术股份有限公司 | 一种存储器的测试方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| US5883905A (en) * | 1997-02-18 | 1999-03-16 | Schlumberger Technologies, Inc. | Pattern generator with extended register programming |
-
2000
- 2000-08-28 JP JP2000263242A patent/JP2002071766A/ja active Pending
-
2001
- 2001-08-28 US US09/941,394 patent/US20020049943A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114318A1 (ja) * | 2003-06-19 | 2004-12-29 | Advantest Corporation | 半導体試験装置及びその制御方法 |
| US7356435B2 (en) | 2003-06-19 | 2008-04-08 | Advantest Corporation | Semiconductor test apparatus and control method therefor |
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| Publication number | Publication date |
|---|---|
| US20020049943A1 (en) | 2002-04-25 |
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