JP2002071766A - 半導体試験装置 - Google Patents
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- G06F11/26—Functional testing
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- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】ALPGが備える試験パターンの発生を制御す
るWCSメモリに格納すべき制御信号と、実質的に等価
な制御手段を、当該WCSメモリ外に備えるALPGと
する半導体試験装置を提供する。 【解決手段】メインプログラムから呼び出されて連続的
に実行した後、メインプログラムへ制御が戻る呼出単位
のパターンプログラムを単位パターンプログラムと呼称
し、単位パターンプログラムのコードデータの中で、メ
インプログラム側から制御することが可能な特定のコー
ドデータを特定コードデータ要素としたとき、実質的に
特定コードデータ要素と同等に、メインプログラム側か
ら単位パターンプログラム毎に制御可能とする特定コー
ドデータ制御手段を備える、半導体試験装置。
るWCSメモリに格納すべき制御信号と、実質的に等価
な制御手段を、当該WCSメモリ外に備えるALPGと
する半導体試験装置を提供する。 【解決手段】メインプログラムから呼び出されて連続的
に実行した後、メインプログラムへ制御が戻る呼出単位
のパターンプログラムを単位パターンプログラムと呼称
し、単位パターンプログラムのコードデータの中で、メ
インプログラム側から制御することが可能な特定のコー
ドデータを特定コードデータ要素としたとき、実質的に
特定コードデータ要素と同等に、メインプログラム側か
ら単位パターンプログラム毎に制御可能とする特定コー
ドデータ制御手段を備える、半導体試験装置。
Description
【0001】
【発明の属する技術分野】この発明は、半導体試験装置
が備えるパターン発生器に関する。特に、パターン発生
器であるALPGが備える、被試験メモリ(MUT)へ
供給するアドレスに基づいて所定にデータ反転する機能
を備える半導体試験装置に関する。
が備えるパターン発生器に関する。特に、パターン発生
器であるALPGが備える、被試験メモリ(MUT)へ
供給するアドレスに基づいて所定にデータ反転する機能
を備える半導体試験装置に関する。
【0002】
【従来の技術】図1は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器TGと、パタ
ーン発生器PGと、プログラマブル・データ・セレクタ
PDSと、波形整形器FCと、ドライバDRと、コンパ
レータCPと、論理比較器DCと、アドレス・フェイル
・メモリAFMとを備える。この図で、本願に係る要部
を除き、その他の信号や構成要素は半導体試験装置が備
える通常の要素であり、公知であるからして説明を要し
ない。
る。この要部構成要素はタイミング発生器TGと、パタ
ーン発生器PGと、プログラマブル・データ・セレクタ
PDSと、波形整形器FCと、ドライバDRと、コンパ
レータCPと、論理比較器DCと、アドレス・フェイル
・メモリAFMとを備える。この図で、本願に係る要部
を除き、その他の信号や構成要素は半導体試験装置が備
える通常の要素であり、公知であるからして説明を要し
ない。
【0003】本願に係るパターン発生器PGは、メモリ
デバイスの試験に対応して、専用のアルゴリズミック・
パターン・ジェネレータALPGを備えている。ALP
Gの要部内部構成要素は、図2に示すように、シーケン
ス制御部500と、アドレス発生部100と、データ発
生部200と、制御信号発生部300とを備えていて、
個々に特化した専用の試験パターンを発生する。
デバイスの試験に対応して、専用のアルゴリズミック・
パターン・ジェネレータALPGを備えている。ALP
Gの要部内部構成要素は、図2に示すように、シーケン
ス制御部500と、アドレス発生部100と、データ発
生部200と、制御信号発生部300とを備えていて、
個々に特化した専用の試験パターンを発生する。
【0004】シーケンス制御部500は、パターンプロ
グラムを格納する数Kワードのインストラクション・メ
モリWCSと、プログラムカウンタPCと、PC制御部
PCCNTとを備えている。PCは、試験周期(テスト
レート)単位に動作してWCSメモリへ所定のアドレス
を順次供給する。PCCNTは、WCSメモリから与え
られる命令に基づき、PCに対するアドレス発生の制御
を所定に行う。WCSメモリには、所定に記述したパタ
ーンプログラムに基づいて翻訳生成された一連のパター
ン命令が格納されている。一連のパターン命令の中で、
アドレス発生部100へはアドレス演算命令ACMD1
が供給され、データ発生部200へはデータ演算命令D
CMD2が供給され、制御信号発生部300へは制御信
号演算命令CCMD3が供給され、各々同時並行して供
給される。
グラムを格納する数Kワードのインストラクション・メ
モリWCSと、プログラムカウンタPCと、PC制御部
PCCNTとを備えている。PCは、試験周期(テスト
レート)単位に動作してWCSメモリへ所定のアドレス
を順次供給する。PCCNTは、WCSメモリから与え
られる命令に基づき、PCに対するアドレス発生の制御
を所定に行う。WCSメモリには、所定に記述したパタ
ーンプログラムに基づいて翻訳生成された一連のパター
ン命令が格納されている。一連のパターン命令の中で、
アドレス発生部100へはアドレス演算命令ACMD1
が供給され、データ発生部200へはデータ演算命令D
CMD2が供給され、制御信号発生部300へは制御信
号演算命令CCMD3が供給され、各々同時並行して供
給される。
【0005】アドレス発生部100は、アドレス専用の
試験パターンの発生部であって、例えば、ロウ・アドレ
スRA用16ビット、カラム・アドレスCA用16ビッ
トによる合計32ビット幅の複雑なアドレスパターンA
PATを発生できる。これは、内部に専用の演算回路を
備えていて、WCSからのアドレス演算命令ACMD1
を受けて、これに基づいてメモリ試験用のロウ・アドレ
スRA、カラム・アドレスCAとなる複雑なアドレスパ
ターンAPATを発生する。このアドレスパターンAP
ATをデータ発生部200へも情報として供給する。
試験パターンの発生部であって、例えば、ロウ・アドレ
スRA用16ビット、カラム・アドレスCA用16ビッ
トによる合計32ビット幅の複雑なアドレスパターンA
PATを発生できる。これは、内部に専用の演算回路を
備えていて、WCSからのアドレス演算命令ACMD1
を受けて、これに基づいてメモリ試験用のロウ・アドレ
スRA、カラム・アドレスCAとなる複雑なアドレスパ
ターンAPATを発生する。このアドレスパターンAP
ATをデータ発生部200へも情報として供給する。
【0006】データ発生部200は、MUTへの書込み
用データあるいは期待値用データとして使用される専用
の試験パターンの発生部であって、内部に専用の演算回
路を備えていて、WCSからのデータ演算命令DCMD
2を受け、且つ上記アドレス発生部100からのアドレ
スパターンAPATを受けて、これに基づいてメモリ試
験用の複雑なデータパターンDPATを発生する。出力
するデータ幅は、例えば36ビットである。
用データあるいは期待値用データとして使用される専用
の試験パターンの発生部であって、内部に専用の演算回
路を備えていて、WCSからのデータ演算命令DCMD
2を受け、且つ上記アドレス発生部100からのアドレ
スパターンAPATを受けて、これに基づいてメモリ試
験用の複雑なデータパターンDPATを発生する。出力
するデータ幅は、例えば36ビットである。
【0007】制御信号発生部300は、主にMUTへ供
給する制御信号CPATを発生する専用の試験パターン
の発生部である。前記制御信号CPATの一例として
は、MUTのICピンへ供給するRD、WR、CE、O
E、RAS、CAS等、がある。
給する制御信号CPATを発生する専用の試験パターン
の発生部である。前記制御信号CPATの一例として
は、MUTのICピンへ供給するRD、WR、CE、O
E、RAS、CAS等、がある。
【0008】次に、データ発生部200の内部構成とし
て、図4の要部構成要素を参照して説明する。この構成
例では、反転信号生成部60と、データ演算回路50
と、データ反転回路90とを備える。前記反転信号生成
部60の内部構成の一例としては、チェッカーボード反
転信号発生部62と、ダイアゴナル反転信号発生部64
と、インバート・チェッカーボード反転信号発生部66
と、非反転信号発生部68と、選択部70とを備える。
て、図4の要部構成要素を参照して説明する。この構成
例では、反転信号生成部60と、データ演算回路50
と、データ反転回路90とを備える。前記反転信号生成
部60の内部構成の一例としては、チェッカーボード反
転信号発生部62と、ダイアゴナル反転信号発生部64
と、インバート・チェッカーボード反転信号発生部66
と、非反転信号発生部68と、選択部70とを備える。
【0009】チェッカーボード反転信号発生部62は、
アドレスパターンAPATを受けて、チェッカーボード
となるアドレス条件のときに第1反転信号62sを出力
する。図3(a)に、チェッカーボードでの発生例を示
す。ここでは、ロウ・アドレスRAが2ビットで、カラ
ム・アドレスCAが2ビットとした簡単な例である。ま
た、図3中におけるデータ値”1”は反転条件がアサー
ト(有効)であることを示す。チェッカーボードは、ロ
ウ・アドレスRAの最下位ビットRA0と、カラム・ア
ドレスCAの最下位ビットCA0とのEOR(XOR)
演算、即ち、CA0.eor.RA0の演算結果が"1"
の場合に、データパターンDPATを反転出力させる為
の第1反転信号62sを出力する。
アドレスパターンAPATを受けて、チェッカーボード
となるアドレス条件のときに第1反転信号62sを出力
する。図3(a)に、チェッカーボードでの発生例を示
す。ここでは、ロウ・アドレスRAが2ビットで、カラ
ム・アドレスCAが2ビットとした簡単な例である。ま
た、図3中におけるデータ値”1”は反転条件がアサー
ト(有効)であることを示す。チェッカーボードは、ロ
ウ・アドレスRAの最下位ビットRA0と、カラム・ア
ドレスCAの最下位ビットCA0とのEOR(XOR)
演算、即ち、CA0.eor.RA0の演算結果が"1"
の場合に、データパターンDPATを反転出力させる為
の第1反転信号62sを出力する。
【0010】図4に示すダイアゴナル反転信号発生部6
4は、アドレスパターンAPATを受けて、ダイアゴナ
ルとなるアドレス条件のときに第2反転信号64sを出
力する。図3(b)にダイアゴナルでの発生例を示す。
ダイアゴナルは、ロウ・アドレスRAと、対角線の位置
を指定する値(DIASL)の代数和がカラム・アドレ
スCAと等しいとき、即ち、RA+DIASL=CAの
ときに、データパターンDPATを反転出力させる為の
第2反転信号64sを出力する。
4は、アドレスパターンAPATを受けて、ダイアゴナ
ルとなるアドレス条件のときに第2反転信号64sを出
力する。図3(b)にダイアゴナルでの発生例を示す。
ダイアゴナルは、ロウ・アドレスRAと、対角線の位置
を指定する値(DIASL)の代数和がカラム・アドレ
スCAと等しいとき、即ち、RA+DIASL=CAの
ときに、データパターンDPATを反転出力させる為の
第2反転信号64sを出力する。
【0011】図4に示すインバート・チェッカーボード
反転信号発生部66は、アドレスパターンAPATを受
けて、インバート・ダイアゴナルとなるアドレス条件の
ときに第3反転信号66sを出力する。図3(c)にイ
ンバート・ダイアゴナルでの発生例を示す。インバート
・ダイアゴナルは、対角線の方向が上記ダイアゴナルと
逆となるように反転を行う。即ち、ロウ・アドレスRA
と、対角線の位置を指定する値(DIASL)との代数
和の反転値が、カラム・アドレスと等しいとき、即ち、
(RA+DIASL)=CAのときに、データパターン
DPATを反転出力させる為の第3反転信号66sを出
力する。
反転信号発生部66は、アドレスパターンAPATを受
けて、インバート・ダイアゴナルとなるアドレス条件の
ときに第3反転信号66sを出力する。図3(c)にイ
ンバート・ダイアゴナルでの発生例を示す。インバート
・ダイアゴナルは、対角線の方向が上記ダイアゴナルと
逆となるように反転を行う。即ち、ロウ・アドレスRA
と、対角線の位置を指定する値(DIASL)との代数
和の反転値が、カラム・アドレスと等しいとき、即ち、
(RA+DIASL)=CAのときに、データパターン
DPATを反転出力させる為の第3反転信号66sを出
力する。
【0012】図4に示す非反転信号発生部68は、常に
ローレベル”0”の非反転信号FIXLを出力する。こ
れは、データ演算回路50の出力を反転せず、そのまま
データパターンDPATとして出力したい場合に適用す
る。
ローレベル”0”の非反転信号FIXLを出力する。こ
れは、データ演算回路50の出力を反転せず、そのまま
データパターンDPATとして出力したい場合に適用す
る。
【0013】選択部(MUX)70は、図4の構成例で
は4入力1出力型のマルチプレクサが適用され、上記3
つの反転信号と、1つの非反転信号FIXLとを受け、
シーケンス制御部500からのデータ演算命令DCMD
2の中で、複数ビットからなる反転制御信号INVSL
を選択制御入力端Sで受けて、この選択条件に基づいて
何れかを選択し、これを反転信号70sとしてデータ反
転回路90へ供給する。
は4入力1出力型のマルチプレクサが適用され、上記3
つの反転信号と、1つの非反転信号FIXLとを受け、
シーケンス制御部500からのデータ演算命令DCMD
2の中で、複数ビットからなる反転制御信号INVSL
を選択制御入力端Sで受けて、この選択条件に基づいて
何れかを選択し、これを反転信号70sとしてデータ反
転回路90へ供給する。
【0014】データ演算回路50は、内部に専用の演算
回路を備えていて、シーケンス制御部500からのデー
タ演算命令DCMD2の中で、所定の複数ビットを受け
て、これに基づいてメモリ試験用の書込み用データある
いは期待値用データとして使用される、例えば36ビッ
ト幅の被反転データパターン50sを発生する。
回路を備えていて、シーケンス制御部500からのデー
タ演算命令DCMD2の中で、所定の複数ビットを受け
て、これに基づいてメモリ試験用の書込み用データある
いは期待値用データとして使用される、例えば36ビッ
ト幅の被反転データパターン50sを発生する。
【0015】データ反転回路90は、上記36ビット幅
の被反転データパターン50sを受けて、選択部70か
ら出力される1ビットの反転信号70sがアサートのと
き、36ビットの各々のデータを論理反転したデータパ
ターンDPATを出力する。
の被反転データパターン50sを受けて、選択部70か
ら出力される1ビットの反転信号70sがアサートのと
き、36ビットの各々のデータを論理反転したデータパ
ターンDPATを出力する。
【0016】次に、デバイス試験用プログラムのWCS
メモリ上への格納形態について、図5を参照しながら説
明する。先ず、デバイス試験用プログラムは、メインプ
ログラムとパターンプログラムとに分かれる。一方のメ
インプログラムは制御CPUのメモリ上に置かれる。こ
れは、主に、MUTに対する各種設定条件(例えばドラ
イバの振幅設定、コンパレータのスレッショルド・レベ
ル設定)を変更したり、パターンプログラムの起動/停
止等を制御したり、試験結果の解析処理等を行う。前記
各種設定条件はテスタバスTBUSを介して各装置へ設
定データが転送される。
メモリ上への格納形態について、図5を参照しながら説
明する。先ず、デバイス試験用プログラムは、メインプ
ログラムとパターンプログラムとに分かれる。一方のメ
インプログラムは制御CPUのメモリ上に置かれる。こ
れは、主に、MUTに対する各種設定条件(例えばドラ
イバの振幅設定、コンパレータのスレッショルド・レベ
ル設定)を変更したり、パターンプログラムの起動/停
止等を制御したり、試験結果の解析処理等を行う。前記
各種設定条件はテスタバスTBUSを介して各装置へ設
定データが転送される。
【0017】他方のパターンプログラムは、試験項目毎
に所定のスタートアドレスからパターンを発生する。試
験項目としては、各種ファンクション試験や、ACパラ
メトリック試験や、DCパラメトリック試験等があり、
対応するパターンプログラムがロードされて使用に供さ
れる。PCCNT用や、アドレスパターンAPAT用、
データパターンDPAT用、制御信号CPAT用のパタ
ーンデータは、パターンプログラムの記述に基づいて翻
訳生成されて、WCSメモリ上へ所定に格納される。そ
して、メインプログラムからの起動を受けて、試験項目
毎に指定のスタートアドレスからパターン発生を開始す
る。やがて当該パターン中に記述してある発生終了命令
により、メインプログラム側へ実行制御を戻す。
に所定のスタートアドレスからパターンを発生する。試
験項目としては、各種ファンクション試験や、ACパラ
メトリック試験や、DCパラメトリック試験等があり、
対応するパターンプログラムがロードされて使用に供さ
れる。PCCNT用や、アドレスパターンAPAT用、
データパターンDPAT用、制御信号CPAT用のパタ
ーンデータは、パターンプログラムの記述に基づいて翻
訳生成されて、WCSメモリ上へ所定に格納される。そ
して、メインプログラムからの起動を受けて、試験項目
毎に指定のスタートアドレスからパターン発生を開始す
る。やがて当該パターン中に記述してある発生終了命令
により、メインプログラム側へ実行制御を戻す。
【0018】図5A、B、C、Dに示すアドレス演算命
令ACMD1、データ演算命令DCMD2、制御信号演
算命令CCMD3のパターン内容は、図5Fに示す反転
制御信号INVSLの部位を除いて、各々同一パターン
内容であるものと仮定する。更に、図5Fに示すよう
に、反転制御信号INVSLに相当する記号のFP0、
FP1、FP2、FP3は、それぞれ非反転モードFP
0、チェッカーボード反転モードFP1、チェッカーボ
ード反転モードFP2、インバート・チェッカーボード
反転モードFP3、を示すニモニックであるものと仮定
する。更に、図5Aの試験項目期間中は、全てFP1モ
ード若しくはFP1とFP0とし、図5Bの試験項目期
間中は、全てFP2モード若しくはFP2とFP0と
し、図5Cの試験項目期間中は、全てFP3モード若し
くはFP3とFP0とし、図5Dの試験項目期間中は、
全てFP0モードと仮定する。更に、図5A、B、C、
Dは試験項目毎のパターンプログラムの単位とし、図5
に示すように、メインプログラムから順次コールされ
て、各パターンプログラムの先頭アドレス位置から実行
開始され、その末尾で終了してメインプログラムへ戻る
形態であるものと仮定する。
令ACMD1、データ演算命令DCMD2、制御信号演
算命令CCMD3のパターン内容は、図5Fに示す反転
制御信号INVSLの部位を除いて、各々同一パターン
内容であるものと仮定する。更に、図5Fに示すよう
に、反転制御信号INVSLに相当する記号のFP0、
FP1、FP2、FP3は、それぞれ非反転モードFP
0、チェッカーボード反転モードFP1、チェッカーボ
ード反転モードFP2、インバート・チェッカーボード
反転モードFP3、を示すニモニックであるものと仮定
する。更に、図5Aの試験項目期間中は、全てFP1モ
ード若しくはFP1とFP0とし、図5Bの試験項目期
間中は、全てFP2モード若しくはFP2とFP0と
し、図5Cの試験項目期間中は、全てFP3モード若し
くはFP3とFP0とし、図5Dの試験項目期間中は、
全てFP0モードと仮定する。更に、図5A、B、C、
Dは試験項目毎のパターンプログラムの単位とし、図5
に示すように、メインプログラムから順次コールされ
て、各パターンプログラムの先頭アドレス位置から実行
開始され、その末尾で終了してメインプログラムへ戻る
形態であるものと仮定する。
【0019】上記条件の場合において、図5A、B、
C、Dの各々は、反転制御信号INVSLが異なる動作
モードで試験する為に、他のパターン内容が同一であっ
ても共通化できない状態にある。従って、個別の試験パ
ターンとして格納される結果、4倍の格納領域が必要と
なってくる難点がある。これに伴い、複雑な回路機能を
内蔵するMUTの場合には容量不足を招く場合があり、
分割してWCSメモリへロードして試験する場合も生じ
る。また、反転制御の動作条件を変更した個々の複数パ
ターンプログラムを記述して作成しておかなければなら
ず、ソースファイル及びオブジェクトファイルの管理が
増加してしまう難点がある。これらの点において、従来
のALPGが備えるデータ反転制御機能においては、好
ましくなく実用上の難点が存在する。
C、Dの各々は、反転制御信号INVSLが異なる動作
モードで試験する為に、他のパターン内容が同一であっ
ても共通化できない状態にある。従って、個別の試験パ
ターンとして格納される結果、4倍の格納領域が必要と
なってくる難点がある。これに伴い、複雑な回路機能を
内蔵するMUTの場合には容量不足を招く場合があり、
分割してWCSメモリへロードして試験する場合も生じ
る。また、反転制御の動作条件を変更した個々の複数パ
ターンプログラムを記述して作成しておかなければなら
ず、ソースファイル及びオブジェクトファイルの管理が
増加してしまう難点がある。これらの点において、従来
のALPGが備えるデータ反転制御機能においては、好
ましくなく実用上の難点が存在する。
【0020】
【発明が解決しようとする課題】上述説明したように従
来技術においては、一例として、反転制御信号INVS
Lの反転条件のみが違うパターン発生を行いたい場合に
は、データの反転制御の選択記述のみ変更したパターン
を複数パターン用意しなければならない。一方で、AL
PGの格納容量は数Kワードと比較的小容量である。こ
の為、多様なMUT品種の中で、複雑な回路機能を内蔵
するMUTの場合には容量不足を招く場合がある。これ
に伴い、分割してWCSメモリへロードして試験実施す
る必要が生じる場合もあり、デバイス試験のスループッ
トの低下要因にもなり得る。これらの観点からして、従
来技術のALPGにおいては好ましくなく実用上の難点
がある。そこで、本発明が解決しようとする課題は、A
LPGが備える試験パターンの発生を制御するWCSメ
モリに格納すべき制御信号と、実質的に等価な制御手段
を、当該WCSメモリ外に備えるALPGとする半導体
試験装置を提供することである。また、パターンプログ
ラムの共通化が可能なパターン要素(例えば反転制御信
号INVSL)を、パターンプログラムとは独立させ
て、前記パターン要素を設定変更可能に配設(例えば設
定レジスタ20)しておき、これに対応する回路(例え
ば反転信号生成部60)を備える構成とする半導体試験
装置を提供することである。
来技術においては、一例として、反転制御信号INVS
Lの反転条件のみが違うパターン発生を行いたい場合に
は、データの反転制御の選択記述のみ変更したパターン
を複数パターン用意しなければならない。一方で、AL
PGの格納容量は数Kワードと比較的小容量である。こ
の為、多様なMUT品種の中で、複雑な回路機能を内蔵
するMUTの場合には容量不足を招く場合がある。これ
に伴い、分割してWCSメモリへロードして試験実施す
る必要が生じる場合もあり、デバイス試験のスループッ
トの低下要因にもなり得る。これらの観点からして、従
来技術のALPGにおいては好ましくなく実用上の難点
がある。そこで、本発明が解決しようとする課題は、A
LPGが備える試験パターンの発生を制御するWCSメ
モリに格納すべき制御信号と、実質的に等価な制御手段
を、当該WCSメモリ外に備えるALPGとする半導体
試験装置を提供することである。また、パターンプログ
ラムの共通化が可能なパターン要素(例えば反転制御信
号INVSL)を、パターンプログラムとは独立させ
て、前記パターン要素を設定変更可能に配設(例えば設
定レジスタ20)しておき、これに対応する回路(例え
ば反転信号生成部60)を備える構成とする半導体試験
装置を提供することである。
【0021】
【課題を解決するための手段】第1に、上記課題を解決
するために、デバイス試験用プログラムはメインプログ
ラムとパターンプログラムとに分かれて構成され、前記
メインプログラムはデバイス試験の各種設定条件を変更
し、前記パターンプログラムの起動/停止を制御し、前
記パターンプログラムはパターンプログラムの記述に基
づいて翻訳したコードデータをインストラクション・メ
モリWCSに格納し、これに基づいて発生する試験パタ
ーン(例えばデータパターンDPAT、アドレスパター
ンAPAT、その他)を制御する構成を備える半導体試
験装置において、上記メインプログラムから呼び出され
て連続的に実行した後、上記メインプログラムへ制御が
戻る呼出単位のパターンプログラムを単位パターンプロ
グラムと呼称し、前記単位パターンプログラムのコード
データの中で、上記メインプログラム側から制御するこ
とが可能な特定のコードデータを特定コードデータ要素
(例えば反転制御信号INVSL)としたとき、実質的
に上記特定コードデータ要素と同等に、上記メインプロ
グラム側から単位パターンプログラム毎に制御可能とす
る特定コードデータ制御手段(例えば反転制御切り替え
手段80)を備える、ことを特徴とする半導体試験装置
である。上記発明によれば、ALPGが備える試験パタ
ーンの発生を制御するWCSメモリに格納すべき、例え
ばデータ反転制御機能となる反転制御信号INVSL
と、実質的に等価な制御手段(例えば反転制御切り替え
手段80)を、当該WCSメモリ外に備えるALPGと
する半導体試験装置が実現できる。
するために、デバイス試験用プログラムはメインプログ
ラムとパターンプログラムとに分かれて構成され、前記
メインプログラムはデバイス試験の各種設定条件を変更
し、前記パターンプログラムの起動/停止を制御し、前
記パターンプログラムはパターンプログラムの記述に基
づいて翻訳したコードデータをインストラクション・メ
モリWCSに格納し、これに基づいて発生する試験パタ
ーン(例えばデータパターンDPAT、アドレスパター
ンAPAT、その他)を制御する構成を備える半導体試
験装置において、上記メインプログラムから呼び出され
て連続的に実行した後、上記メインプログラムへ制御が
戻る呼出単位のパターンプログラムを単位パターンプロ
グラムと呼称し、前記単位パターンプログラムのコード
データの中で、上記メインプログラム側から制御するこ
とが可能な特定のコードデータを特定コードデータ要素
(例えば反転制御信号INVSL)としたとき、実質的
に上記特定コードデータ要素と同等に、上記メインプロ
グラム側から単位パターンプログラム毎に制御可能とす
る特定コードデータ制御手段(例えば反転制御切り替え
手段80)を備える、ことを特徴とする半導体試験装置
である。上記発明によれば、ALPGが備える試験パタ
ーンの発生を制御するWCSメモリに格納すべき、例え
ばデータ反転制御機能となる反転制御信号INVSL
と、実質的に等価な制御手段(例えば反転制御切り替え
手段80)を、当該WCSメモリ外に備えるALPGと
する半導体試験装置が実現できる。
【0022】また、上述特定コードデータ制御手段の一
態様としては、上記メインプログラム側から制御するこ
とが可能な設定レジスタ20を備え、前記設定レジスタ
20の設定条件に基づいて複数種類の反転アルゴリズム
演算器の何れかを所定に選択制御する、ことを特徴とす
る上述半導体試験装置がある。
態様としては、上記メインプログラム側から制御するこ
とが可能な設定レジスタ20を備え、前記設定レジスタ
20の設定条件に基づいて複数種類の反転アルゴリズム
演算器の何れかを所定に選択制御する、ことを特徴とす
る上述半導体試験装置がある。
【0023】また、上述特定コードデータ制御手段の一
態様としては、反転制御切り替え手段80である、こと
を特徴とする上述半導体試験装置がある。
態様としては、反転制御切り替え手段80である、こと
を特徴とする上述半導体試験装置がある。
【0024】また、上述特定コードデータ要素の一態様
としては、内部にメモリ回路を備える被試験デバイス
(MUT)を対象とするパターン発生器(ALPG)に
おけるデータパターンDPATの発生において、データ
反転を行う複数種類の反転アルゴリズム演算器を備える
とき、前記複数種類の何れかを所定に選択制御する反転
制御信号INVSLである、ことを特徴とする上述半導
体試験装置がある。
としては、内部にメモリ回路を備える被試験デバイス
(MUT)を対象とするパターン発生器(ALPG)に
おけるデータパターンDPATの発生において、データ
反転を行う複数種類の反転アルゴリズム演算器を備える
とき、前記複数種類の何れかを所定に選択制御する反転
制御信号INVSLである、ことを特徴とする上述半導
体試験装置がある。
【0025】第6図と第7図は、本発明に係る解決手段
を示している。第2に、上記課題を解決するために、内
部にメモリ回路を備える被試験デバイスを対象とするパ
ターン発生器(ALPG)であって、上記ALPGが少
なくともシーケンス制御部500とアドレス発生部10
0とデータ発生部200とを備える半導体試験装置にお
いて、上記シーケンス制御部500はパターンプログラ
ムに基づいて翻訳したコードデータを格納するインスト
ラクション・メモリWCSを内部に備えて上記アドレス
発生部100へアドレス演算命令ACMD1を供給し、
上記データ発生部200へデータ演算命令DCMD2を
供給して、各発生部が発生するパターンの演算シーケン
スを所定に制御し、上記アドレス発生部100は上記シ
ーケンス制御部500から供給されるアドレス演算命令
ACMD1に基づいて、MUTのメモリセルをアクセス
するアドレス用の複雑なアドレスパターンAPATを所
定に発生し、上記データ発生部200は上記シーケンス
制御部500から供給されるデータ演算命令DCMD2
と、上記アドレス発生部100から供給されるアドレス
パターンAPATとに基づいて、MUTのメモリセルに
対する書込み用データ若しくは期待値比較用データとな
る複雑なデータパターンDPATを発生し、且つ、上記
データ発生部200には出力するデータパターンDPA
Tに対して所定にデータ反転を行う反転信号生成部60
を備え、前記反転信号生成部60はデータ反転を行う複
数種類の反転アルゴリズム演算器(例えばチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル、無反
転、その他)を備え、上記データ演算命令DCMD2の
所定の制御ビットに基づいて前記複数種類の反転アルゴ
リズム演算器の中で何れかが選択適用されて、上記デー
タ発生部200から出力されるデータパターンDPAT
を所定にデータ反転させ、上記データ用パターンを所定
にデータ反転するパターンプログラムに基づいて上記複
数種類の反転アルゴリズム演算器の中で何れかを選択制
御する上記データ演算命令DCMD2の制御ビットと実
質的に同等の反転制御が行われる反転制御切り替え手段
80を備え、前記反転制御切り替え手段80に基づいて
上記複数種類の反転アルゴリズム演算器の中で何れかを
選択制御する、ことを特徴とする半導体試験装置があ
る。
を示している。第2に、上記課題を解決するために、内
部にメモリ回路を備える被試験デバイスを対象とするパ
ターン発生器(ALPG)であって、上記ALPGが少
なくともシーケンス制御部500とアドレス発生部10
0とデータ発生部200とを備える半導体試験装置にお
いて、上記シーケンス制御部500はパターンプログラ
ムに基づいて翻訳したコードデータを格納するインスト
ラクション・メモリWCSを内部に備えて上記アドレス
発生部100へアドレス演算命令ACMD1を供給し、
上記データ発生部200へデータ演算命令DCMD2を
供給して、各発生部が発生するパターンの演算シーケン
スを所定に制御し、上記アドレス発生部100は上記シ
ーケンス制御部500から供給されるアドレス演算命令
ACMD1に基づいて、MUTのメモリセルをアクセス
するアドレス用の複雑なアドレスパターンAPATを所
定に発生し、上記データ発生部200は上記シーケンス
制御部500から供給されるデータ演算命令DCMD2
と、上記アドレス発生部100から供給されるアドレス
パターンAPATとに基づいて、MUTのメモリセルに
対する書込み用データ若しくは期待値比較用データとな
る複雑なデータパターンDPATを発生し、且つ、上記
データ発生部200には出力するデータパターンDPA
Tに対して所定にデータ反転を行う反転信号生成部60
を備え、前記反転信号生成部60はデータ反転を行う複
数種類の反転アルゴリズム演算器(例えばチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル、無反
転、その他)を備え、上記データ演算命令DCMD2の
所定の制御ビットに基づいて前記複数種類の反転アルゴ
リズム演算器の中で何れかが選択適用されて、上記デー
タ発生部200から出力されるデータパターンDPAT
を所定にデータ反転させ、上記データ用パターンを所定
にデータ反転するパターンプログラムに基づいて上記複
数種類の反転アルゴリズム演算器の中で何れかを選択制
御する上記データ演算命令DCMD2の制御ビットと実
質的に同等の反転制御が行われる反転制御切り替え手段
80を備え、前記反転制御切り替え手段80に基づいて
上記複数種類の反転アルゴリズム演算器の中で何れかを
選択制御する、ことを特徴とする半導体試験装置があ
る。
【0026】
【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。
【0027】本発明について、図6と図7とを参照して
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。本願に
係るデータ発生部200の要部構成は、図6に示すよう
に、従来構成要素に対して、反転制御切り替え手段80
を追加した構成で成る。
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。本願に
係るデータ発生部200の要部構成は、図6に示すよう
に、従来構成要素に対して、反転制御切り替え手段80
を追加した構成で成る。
【0028】反転制御切り替え手段80は、従来動作モ
ードか、新規動作モードかに基づいて、WCSメモリか
らの転制御信号INVSLを受けて、所定に生成した反
転制御信号40sを反転信号生成部60の選択部(MU
X)70の選択制御入力端Sへ供給する。これを実現す
る具体構成例としては、図6に示すように、設定レジス
タ20と、モード選択レジスタ22と、無反転検出手段
34と、第1マルチプレクサ(MUX)30と、第2マ
ルチプレクサ(MUX)40とを備える。
ードか、新規動作モードかに基づいて、WCSメモリか
らの転制御信号INVSLを受けて、所定に生成した反
転制御信号40sを反転信号生成部60の選択部(MU
X)70の選択制御入力端Sへ供給する。これを実現す
る具体構成例としては、図6に示すように、設定レジス
タ20と、モード選択レジスタ22と、無反転検出手段
34と、第1マルチプレクサ(MUX)30と、第2マ
ルチプレクサ(MUX)40とを備える。
【0029】設定レジスタ20は、テスタバスTBUS
を介して随時設定変更できる、例えば2ビット長のレジ
スタである。パターンプログラム上における反転制御信
号INVSLに相当する任意の反転モード設定データ2
0sを、当該試験項目に先立って、このレジスタへ設定
しておく。例えば、非反転モードFP0、チェッカーボ
ード反転モードFP1、チェッカーボード反転モードF
P2、インバート・チェッカーボード反転モードFP3
に相当するコードデータを設定しておく。この出力信号
はMUX30の一方の入力端Bへ供給する。尚、この設
定変更は、メインプログラムから行うことができる。
を介して随時設定変更できる、例えば2ビット長のレジ
スタである。パターンプログラム上における反転制御信
号INVSLに相当する任意の反転モード設定データ2
0sを、当該試験項目に先立って、このレジスタへ設定
しておく。例えば、非反転モードFP0、チェッカーボ
ード反転モードFP1、チェッカーボード反転モードF
P2、インバート・チェッカーボード反転モードFP3
に相当するコードデータを設定しておく。この出力信号
はMUX30の一方の入力端Bへ供給する。尚、この設
定変更は、メインプログラムから行うことができる。
【0030】モード選択レジスタ22は、従来動作モー
ドか、新規動作モードかの何れかの動作モードを指定す
る設定レジスタであって、テスタバスTBUSを介して
随時設定変更できる。この出力信号はMUX40の選択
制御入力端Sへ供給する。
ドか、新規動作モードかの何れかの動作モードを指定す
る設定レジスタであって、テスタバスTBUSを介して
随時設定変更できる。この出力信号はMUX40の選択
制御入力端Sへ供給する。
【0031】無反転検出手段34は、WCSメモリから
の反転制御信号INVSLを受けて、無反転条件を示す
非反転モードFP0、例えば”0”を検出したとき、こ
れを無反転検出信号34sとしてMUX30の選択制御
入力端Sへ供給する。
の反転制御信号INVSLを受けて、無反転条件を示す
非反転モードFP0、例えば”0”を検出したとき、こ
れを無反転検出信号34sとしてMUX30の選択制御
入力端Sへ供給する。
【0032】MUX30は、2入力1出力型のセレクタ
であって、一方の入力端Aには非反転モードFP0に相
当する、例えば”0”を入力として受け、他方の入力端
Bには上記反転モード設定データ20sを受ける。そし
て、上記無反転検出信号34sがアサートのときには無
反転信号”0”を出力し、ネゲートのときには反転モー
ド設定データ20sを出力する。この出力を反転モード
信号30sとしてMUX40の一方の入力端Aへ供給す
る。これによれば、WCSメモリからの反転制御信号I
NVSLが非反転モードであるFP0のときは、そのま
まFP0(”0”)として出力し、反転制御信号INV
SLがFP1、FP2、FP3のときは、反転モード設
定データ20sに置き換えて出力できることとなる。
であって、一方の入力端Aには非反転モードFP0に相
当する、例えば”0”を入力として受け、他方の入力端
Bには上記反転モード設定データ20sを受ける。そし
て、上記無反転検出信号34sがアサートのときには無
反転信号”0”を出力し、ネゲートのときには反転モー
ド設定データ20sを出力する。この出力を反転モード
信号30sとしてMUX40の一方の入力端Aへ供給す
る。これによれば、WCSメモリからの反転制御信号I
NVSLが非反転モードであるFP0のときは、そのま
まFP0(”0”)として出力し、反転制御信号INV
SLがFP1、FP2、FP3のときは、反転モード設
定データ20sに置き換えて出力できることとなる。
【0033】MUX40は、2入力1出力型の、例えば
2ビット幅のセレクタであって、従来動作モードか新規
動作モードかを切り替えるものである。即ち、一方の入
力端Aには上記反転モード信号30sを受け、他方の入
力端BにはWCSメモリからの反転制御信号INVSL
を受ける。そして、上記モード選択レジスタ22の動作
モードに基づき、第1に、従来動作モードの場合には反
転制御信号INVSLを出力し、新規動作モードの場合
には上記反転モード信号30sを出力する。この出力を
反転制御信号40sとして反転信号生成部60へ供給す
る。
2ビット幅のセレクタであって、従来動作モードか新規
動作モードかを切り替えるものである。即ち、一方の入
力端Aには上記反転モード信号30sを受け、他方の入
力端BにはWCSメモリからの反転制御信号INVSL
を受ける。そして、上記モード選択レジスタ22の動作
モードに基づき、第1に、従来動作モードの場合には反
転制御信号INVSLを出力し、新規動作モードの場合
には上記反転モード信号30sを出力する。この出力を
反転制御信号40sとして反転信号生成部60へ供給す
る。
【0034】次に、図7を参照してメインプログラム側
とパターンプログラム側との動作関係を説明する。ここ
で、図7Dに示す反転制御信号INVSLの記述におい
て、非反転のパターン行ではFP0を記述し、反転すべ
きパターン行ではFP0以外の任意のモード、例えばF
P1を記述しておく。メインプログラムは上から順番に
実行される。第1に、最初の”set FP1”行で、
テスタバスTBUSを介して、設定レジスタ20へチェ
ッカーボード反転モードFP1が設定される。その後
に”MEAS A”行で、図7Aに示す共通パターンプ
ログラムがコールされて試験実行された後、メインプロ
グラムに戻る。この結果、ここではチェッカーボード反
転モードFP1に基づいてデータ反転動作が行われて試
験実施されることとなる。第2に、メインプログラムに
おける次の”set FP2”行で、テスタバスTBU
Sを介して、設定レジスタ20へダイアゴナル反転モー
ドFP2が設定される。その後に”MEAS A”行
で、図7Aに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではダイアゴナル反転モードFP2に基づいて
データ反転動作が行われて試験実施されることとなる。
とパターンプログラム側との動作関係を説明する。ここ
で、図7Dに示す反転制御信号INVSLの記述におい
て、非反転のパターン行ではFP0を記述し、反転すべ
きパターン行ではFP0以外の任意のモード、例えばF
P1を記述しておく。メインプログラムは上から順番に
実行される。第1に、最初の”set FP1”行で、
テスタバスTBUSを介して、設定レジスタ20へチェ
ッカーボード反転モードFP1が設定される。その後
に”MEAS A”行で、図7Aに示す共通パターンプ
ログラムがコールされて試験実行された後、メインプロ
グラムに戻る。この結果、ここではチェッカーボード反
転モードFP1に基づいてデータ反転動作が行われて試
験実施されることとなる。第2に、メインプログラムに
おける次の”set FP2”行で、テスタバスTBU
Sを介して、設定レジスタ20へダイアゴナル反転モー
ドFP2が設定される。その後に”MEAS A”行
で、図7Aに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではダイアゴナル反転モードFP2に基づいて
データ反転動作が行われて試験実施されることとなる。
【0035】第3に、メインプログラムにおける次の”
set FP3”行で、テスタバスTBUSを介して、
設定レジスタ20へインバート・ダイアゴナル反転モー
ドFP3が設定される。その後に”MEAS A”行
で、図7Aに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではインバート・ダイアゴナル反転モードFP
3に基づいてデータ反転動作が行われて試験実施される
こととなる。
set FP3”行で、テスタバスTBUSを介して、
設定レジスタ20へインバート・ダイアゴナル反転モー
ドFP3が設定される。その後に”MEAS A”行
で、図7Aに示す共通パターンプログラムがコールされ
て試験実行された後、メインプログラムに戻る。この結
果、ここではインバート・ダイアゴナル反転モードFP
3に基づいてデータ反転動作が行われて試験実施される
こととなる。
【0036】第4に、メインプログラムにおける次の”
set FP0”行で、テスタバスTBUSを介して、
設定レジスタ20へ非反転モードFP0が設定される。
その後に”MEAS A”行で、図7Aに示す共通パタ
ーンプログラムがコールされて試験実行された後、メイ
ンプログラムに戻る。この結果、ここでは非反転モード
FP0に基づいてデータ反転無しで試験実施されること
となる。
set FP0”行で、テスタバスTBUSを介して、
設定レジスタ20へ非反転モードFP0が設定される。
その後に”MEAS A”行で、図7Aに示す共通パタ
ーンプログラムがコールされて試験実行された後、メイ
ンプログラムに戻る。この結果、ここでは非反転モード
FP0に基づいてデータ反転無しで試験実施されること
となる。
【0037】従って、上述構成によれば、WCSメモリ
からの反転制御信号INVSLを受けて、所定に置き換
え変換して反転信号生成部60へ供給できる結果、パタ
ーンプログラム上に記述されたFP1〜FP3の指定に
依存されること無く、設定レジスタ20側で設定したF
P0〜FP3に置き換えて動作させることが可能とな
る。この結果、この例では4種類のパターンプログラム
の共通化が図れる利点が得られる。また、WCSメモリ
の有効利用が計られてパターンプログラムが圧縮できる
結果、大きなパターンプログラムの場合においても、分
割してWCSメモリへロードすること無く、実用的に適
用できる利点も得られる。
からの反転制御信号INVSLを受けて、所定に置き換
え変換して反転信号生成部60へ供給できる結果、パタ
ーンプログラム上に記述されたFP1〜FP3の指定に
依存されること無く、設定レジスタ20側で設定したF
P0〜FP3に置き換えて動作させることが可能とな
る。この結果、この例では4種類のパターンプログラム
の共通化が図れる利点が得られる。また、WCSメモリ
の有効利用が計られてパターンプログラムが圧縮できる
結果、大きなパターンプログラムの場合においても、分
割してWCSメモリへロードすること無く、実用的に適
用できる利点も得られる。
【0038】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、3種類の反転モードとした簡素な例で示し
たが、実際の反転信号生成部60においては、多数種
類、例えば10種類もの反転モードが適用されている。
この場合には、上述同様にパターンプログラムが共通化
される結果、わずか1/10で済む大きな利点が得られ
る。また、将来、反転モードが更に増加する可能性もあ
るが、本発明手段によれば、増加する多数種類の反転モ
ードに依存されること無く、パターンプログラムの共通
利用が可能となる利点も得られる。
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、3種類の反転モードとした簡素な例で示し
たが、実際の反転信号生成部60においては、多数種
類、例えば10種類もの反転モードが適用されている。
この場合には、上述同様にパターンプログラムが共通化
される結果、わずか1/10で済む大きな利点が得られ
る。また、将来、反転モードが更に増加する可能性もあ
るが、本発明手段によれば、増加する多数種類の反転モ
ードに依存されること無く、パターンプログラムの共通
利用が可能となる利点も得られる。
【0039】また、上述実施例では、モード選択レジス
タ22と第2マルチプレクサ40とを備えて、従来動作
モードと新規動作モードとの両用が可能な構成例とした
具体例で示したが、従来動作モードのパターンプログラ
ムを、共通の1つのパターンに削減し、これに対応する
メインプログラムに修正して適用する場合においては、
前記要素を削除可能であり、所望により、これを削除し
た構成で実施しても良い。
タ22と第2マルチプレクサ40とを備えて、従来動作
モードと新規動作モードとの両用が可能な構成例とした
具体例で示したが、従来動作モードのパターンプログラ
ムを、共通の1つのパターンに削減し、これに対応する
メインプログラムに修正して適用する場合においては、
前記要素を削除可能であり、所望により、これを削除し
た構成で実施しても良い。
【0040】また、上述実施例では、WCSメモリから
出力される反転制御信号INVSLに適用する具体例で
説明したが、パターンプログラムの中で、パターンプロ
グラムの共通化が可能な他のパターン要素においても、
上述技術思想に基づき、パターンプログラムとは独立さ
せて変更可能な設定レジスタ等へ配設しておき、これに
対応する回路を追加する構成としても良い。
出力される反転制御信号INVSLに適用する具体例で
説明したが、パターンプログラムの中で、パターンプロ
グラムの共通化が可能な他のパターン要素においても、
上述技術思想に基づき、パターンプログラムとは独立さ
せて変更可能な設定レジスタ等へ配設しておき、これに
対応する回路を追加する構成としても良い。
【0041】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、パターンプログラムの共通化が可能なパタ
ーン要素(例えば反転制御信号INVSL)を、パター
ンプログラムとは独立させて、前記パターン要素を設定
変更可能に配設(例えば設定レジスタ20)しておき、
これに対応する回路(例えば反転信号生成部60)を備
える構成としたことにより、パターンプログラムの共通
化が図れるという大きな利点が得られ、且つ、WCSメ
モリの必要容量を大幅に低減可能となる利点が得られ
る。特に、同一の試験パターンを適用してチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル等の各
種反転データの発生が共通的に行なえる大きな利点が得
られる。従って、本発明の技術的効果は大であり、産業
上の経済効果も大である。
記に記載される効果を奏する。上述説明したように本発
明によれば、パターンプログラムの共通化が可能なパタ
ーン要素(例えば反転制御信号INVSL)を、パター
ンプログラムとは独立させて、前記パターン要素を設定
変更可能に配設(例えば設定レジスタ20)しておき、
これに対応する回路(例えば反転信号生成部60)を備
える構成としたことにより、パターンプログラムの共通
化が図れるという大きな利点が得られ、且つ、WCSメ
モリの必要容量を大幅に低減可能となる利点が得られ
る。特に、同一の試験パターンを適用してチェッカーボ
ード、ダイアゴナル、インバート・ダイアゴナル等の各
種反転データの発生が共通的に行なえる大きな利点が得
られる。従って、本発明の技術的効果は大であり、産業
上の経済効果も大である。
【図1】半導体試験装置の概念構成図。
【図2】ALPGの要部内部構成図。
【図3】チェッカーボードと、ダイアゴナルと、インバ
ート・ダイアゴナルとの反転データ発生例を示す。
ート・ダイアゴナルとの反転データ発生例を示す。
【図4】従来の、データ発生部の要部構成図。
【図5】従来の、メインプログラム側とパターンプログ
ラム側との動作関係を説明する図。
ラム側との動作関係を説明する図。
【図6】本発明の、データ発生部の要部構成図。
【図7】本発明の、メインプログラム側とパターンプロ
グラム側との動作関係を説明する図。
グラム側との動作関係を説明する図。
20 設定レジスタ 22 モード選択レジスタ 30,40 マルチプレクサ(MUX) 34 無反転検出手段 50 データ演算回路 60 反転信号生成部 62 チェッカーボード反転信号発生部 64 ダイアゴナル反転信号発生部 66 インバート・チェッカーボード反転信号発生
部 68 非反転信号発生部 70 選択部(MUX) 80 反転制御切り替え手段 90 データ反転回路 100 アドレス発生部 200 データ発生部 300 制御信号発生部 500 シーケンス制御部 DC 論理比較器 FC 波形整形器 PDS プログラマブル・データ・セレクタ PG パターン発生器 TBUS テスタバス TG タイミング発生器
部 68 非反転信号発生部 70 選択部(MUX) 80 反転制御切り替え手段 90 データ反転回路 100 アドレス発生部 200 データ発生部 300 制御信号発生部 500 シーケンス制御部 DC 論理比較器 FC 波形整形器 PDS プログラマブル・データ・セレクタ PG パターン発生器 TBUS テスタバス TG タイミング発生器
Claims (5)
- 【請求項1】 デバイス試験用プログラムはメインプロ
グラムとパターンプログラムとに分かれて構成され、該
メインプログラムは少なくとも該パターンプログラムの
起動/停止を制御し、該パターンプログラムはパターン
プログラムの記述に基づいて翻訳したコードデータをイ
ンストラクション・メモリWCSに格納し、これに基づ
いて発生する試験パターンを制御する構成を備える半導
体試験装置において、 該メインプログラムから呼び出されて連続的に実行した
後、該メインプログラムへ制御が戻る呼出単位のパター
ンプログラムを単位パターンプログラムと呼称し、該単
位パターンプログラムのコードデータの中で、該メイン
プログラム側から制御することが可能な特定のコードデ
ータを特定コードデータ要素としたとき、 実質的に該特定コードデータ要素と同等に、該メインプ
ログラム側から単位パターンプログラム毎に制御可能と
する特定コードデータ制御手段を備える、ことを特徴と
する半導体試験装置。 - 【請求項2】 特定コードデータ制御手段は、該メイン
プログラム側から制御することが可能な設定レジスタを
備え、該設定レジスタの設定条件に基づいて複数種類の
反転アルゴリズム演算器の何れかを所定に選択制御す
る、ことを特徴とする請求項1記載の半導体試験装置。 - 【請求項3】 特定コードデータ制御手段は、反転制御
切り替え手段である、ことを特徴とする請求項1記載の
半導体試験装置。 - 【請求項4】 特定コードデータ要素は、内部にメモリ
回路を備える被試験デバイス(MUT)を対象とするパ
ターン発生器(ALPG)におけるデータパターンの発
生において、データ反転を行う複数種類の反転アルゴリ
ズム演算器を備えるとき、前記複数種類の何れかを所定
に選択制御する反転制御信号である、ことを特徴とする
請求項1記載の半導体試験装置。 - 【請求項5】 内部にメモリ回路を備える被試験デバイ
ス(MUT)を対象とするパターン発生器(ALPG)
であって、該ALPGが少なくともシーケンス制御部と
アドレス発生部とデータ発生部とを備える半導体試験装
置において、 該シーケンス制御部はパターンプログラムに基づいて翻
訳したコードデータを格納するインストラクション・メ
モリWCSを内部に備えて該アドレス発生部へアドレス
演算命令を供給し、該データ発生部へデータ演算命令を
供給して、各発生部が発生するパターンの演算シーケン
スを所定に制御し、 該アドレス発生部は該シーケンス制御部から供給される
アドレス演算命令に基づいて、MUTのメモリセルをア
クセスするアドレス用の複雑なアドレスパターンを所定
に発生し、 該データ発生部は該シーケンス制御部から供給されるデ
ータ演算命令と、該アドレス発生部から供給されるアド
レスパターンとに基づいて、MUTのメモリセルに対す
る複雑なデータパターンを発生し、 且つ、該データ発生部には出力するデータパターンに対
して所定にデータ反転を行う反転信号生成部を備え、該
反転信号生成部はデータ反転を行う複数種類の反転アル
ゴリズム演算器を備え、該データ演算命令の所定の制御
ビットに基づいて該複数種類の反転アルゴリズム演算器
の中で何れかが選択適用されて、該データ発生部から出
力されるデータパターンを所定にデータ反転させ、 該データ用パターンを所定にデータ反転するパターンプ
ログラムに基づいて該複数種類の反転アルゴリズム演算
器の中で何れかを選択制御する該データ演算命令の制御
ビットと実質的に同等の反転制御が行われる反転制御切
り替え手段を備え、該反転制御切り替え手段に基づいて
該複数種類の反転アルゴリズム演算器の中で何れかを選
択制御する、ことを特徴とする半導体試験装置。
Priority Applications (2)
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JP2000263242A JP2002071766A (ja) | 2000-08-28 | 2000-08-28 | 半導体試験装置 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000263242A JP2002071766A (ja) | 2000-08-28 | 2000-08-28 | 半導体試験装置 |
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Country Status (2)
Country | Link |
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JP (1) | JP2002071766A (ja) |
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KR20190074691A (ko) * | 2017-12-20 | 2019-06-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
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US5883905A (en) * | 1997-02-18 | 1999-03-16 | Schlumberger Technologies, Inc. | Pattern generator with extended register programming |
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2001
- 2001-08-28 US US09/941,394 patent/US20020049943A1/en not_active Abandoned
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WO2004114318A1 (ja) * | 2003-06-19 | 2004-12-29 | Advantest Corporation | 半導体試験装置及びその制御方法 |
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