JP4922506B2 - 半導体メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ，ＳＲＡＭ等のメモリデバイスを試験する半導体メモリ試験装置に関し、特に、メモリデバイスの内部セル及びインターフェイス部に入力される試験パターン信号の切替え及び固定を自由に選択，制御できる試験パターン信号切替え手段を備えることにより、メモリデバイスの任意の入力ピンに対して所望の試験パターン信号を固定，解除することが可能となり、内部セルの機能試験とインターフェイス部のロジック試験を並行して行うことができる、Ｄ−ＲＤＲＡＭ（Direct−ＲＤＲＡＭ）やＤＤＲ−ＳＤＲＡＭ（Double Data Rate−ＳＤＲＡＭ）等の試験に好適な半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ試験装置は、被試験対象（ＤＵＴ又はＭＵＴ）となるＤＲＡＭやＳＲＡＭ等のメモリデバイスへ試験パターン信号を入力するとともに、メモリデバイスから出力される応答信号を期待値パターン信号と比較し、その一致，不一致を判定することにより、メモリデバイスの不良をメモリセルごとに検出する装置である。
ここで、この種の半導体メモリ試験においては、メモリデバイスの内部セルにアドレス信号やデータ信号を入力して行われる機能試験の他に、メモリデバイスのインターフェイス部について、所定の試験パターン信号を入力することによりロジック試験が行われることが一般的になってきている。
【０００３】
以下、メモリデバイスの内部セルの機能試験及びインターフェイス部のロジック試験が行える従来の半導体メモリ試験装置について図３を参照して説明する。
図３は、このような従来の半導体メモリ試験装置の基本構成を示すブロック図である。
同図に示すメモリ試験装置は、パターン発生器１１０，データ・メモリ１２０，データ・セレクタ１３０及び論理比較器１４０を備えており、被試験対象となる被試験メモリ１５０の試験装置を構成している。
【０００４】
パターン発生器１１０は、図示しないタイミング発生器で発生される基準クロック信号に従い、被試験メモリ１５０の内部セルの機能試験を行うための試験パターン信号を発生させる信号発生手段で、図３に示すように、インストラクションメモリ１１１と、アドレス発生部１１２，データ発生部１１３，制御信号発生部１１４及びシーケンス制御部１１５を備えている。
インストラクションメモリ１１１は、所定の試験パターン信号のプログラムを格納する記憶手段であり、具体的には、試験パターンプログラムのシーケンスを制御する命令や、アドレス，データの演算命令，制御信号を出力するための命令等を実行するためのデータが格納されている。
【０００５】
アドレス発生部１１２は、インストラクションメモリ１１１から読み出されるデータに従って、被試験メモリ１５０の内部セルを特定するためのアドレス信号を発生させる。
同様に、データ発生部１１３は、インストラクションメモリ１１１のデータに従い、被試験メモリ１５０への入力データ信号を発生させ、制御信号発生部１１４は、インストラクションメモリ１１１のデータに従い、被試験メモリ１５０の書込み／読出し動作を制御する制御信号を発生させる。
シーケンス制御部１１５は、アドレス発生部１１２，データ発生部１１３及び制御信号発生部１１４を制御する制御手段である。
インストラクションメモリ１１１へアクセスするアドレスは、このシーケンス制御部１１５によって決定され、当該アドレスから読み出されたデータに従って、上述したアドレス信号，データ信号及び制御信号が生成されるようになっている。
【０００６】
データ・メモリ１２０は、被試験対象となる被試験メモリ１５０のインターフェイス部のロジック試験を行うための試験パターン信号を発生させる信号発生手段である。
具体的には、データ・メモリ１２０には、被試験メモリ１５０へ印加するアドレス，データ，制御信号及び期待値データが予め書き込まれており、インストラクションメモリ１１１のパターンプログラムに記述された命令に従い、このデータ・メモリ１２０のデータが読み出され、被試験メモリ１５０に入力されるようになっている。
【０００７】
データ・セレクタ１３０は、パターン発生器１１０及びデータ・メモリ１２０から入力される試験パターン信号を選択し、いずれか一方の試験パターン信号を被試験メモリ１５０の入力ピンに入力する試験パターンの切替え手段で、被試験メモリの各入力ピンごとに設けられている。
このデータ・セレクタ１３０における試験パターンの切替え動作により、被試験メモリ１５０に対して、内部セルの機能試験又はインターフェイス部のロジック試験のための信号が入力される。
【０００８】
データ・セレクタ１３０から信号を入力された被試験メモリ１５０は、与えられたアドレス，データ及び制御信号に基づき、データ信号の書込み又は読出しの動作が行われ、所定の応答信号が出力される。
そして、被試験メモリ１５０からの応答信号が論理比較器１４０に与えられる。
論理比較器１４０は、被試験メモリ１５０からの応答信号を入力するとともに、データ・セレクタ１３０からの期待値データ信号を入力し、これら応答信号と期待値データ信号とを比較し、その一致，不一致を検出する比較検出手段となっている。
この論理比較器１４０の検出結果により、被試験メモリ１５０の内部セル又はインターフェイス部の良否判定が行われることになる。
【０００９】
次に、以上のような構成からなる従来の半導体メモリ試験装置の、データ・セレクタ１３０における試験パターン信号の切替え動作について、図３及び図４を参照しつつ説明する。
図４は、従来の半導体メモリ試験装置における試験パターン信号の切替え動作を説明する真理値表である。
まず、従来のデータ・セレクタ１３０は、図３に示すように、レジスタ１３１，ＡＮＤ回路１３３及びセレクタ１３５を備えている。
【００１０】
レジスタ１３１には、内部セル用とインターフェイス部用の試験パターン信号を切り替えるための切替えパターン信号が予め設定，記憶されており、このレジスタ１３１からの出力信号がＡＮＤ回路１３３に入力されるようになっている。
ＡＮＤ回路１３３は、図３に示すように、レジスタ１３１からの出力信号が入力されるとともに、インストラクションメモリ１１１のパターンプログラムに記憶された切替え制御信号が反転入力されるようになっている。
そして、このＡＮＤ回路１３３から出力される信号が、セレクタ１３５に入力されるようになっている。
【００１１】
セレクタ１３５には、パターン発生器１１０からの内部セル用の試験パターン信号及びデータ・メモリ１２０からのインターフェイス部用の試験パターン信号が入力されるようになっており、この二つの信号のうち一つが、ＡＮＤ回路１３３から入力される信号により選択され、被試験メモリ１５０に対して出力されるようになっている。
具体的には、セレクタ１３５は、ＡＮＤ回路１３３からの入力が「０」のときは内部セル用の試験パターン信号を、ＡＮＤ回路１３３からの入力が「１」のときはインターフェイス部用の試験パターン信号を出力するように設定されている（図３参照）。
【００１２】
そして、まずレジスタ１３１からの出力信号が「０」の場合には、図４に示すように、切替え制御信号の値にかかわらず、ＡＮＤ回路１３３からの出力は「０」となり、セレクタ１３５は内部セル用の試験パターンが出力される。従って、この状態では試験パターン信号は内部セル用に固定されることになる。
一方、レジスタ１３１の設定が「１」の場合には、図４に示すように、切替え制御信号の値によって試験パターン信号が切り替えられる。
すなわち、切替え制御信号が「０」の場合には、ＡＮＤ回路１３３からの出力は「１」となり、セレクタ１３５からはインターフェイス部用の試験パターン信号が出力される。また、切替え制御信号が「１」の場合には、ＡＮＤ回路１３３からの出力は「０」となるので、セレクタ１３５からは内部セル用の試験パターン信号が出力される。従って、この状態、試験パターン信号は切替え可能に設定されることになる。
【００１３】
このように、従来の半導体メモリ試験装置では、レジスタ１３１とＡＮＤ回路１３３の組合せからなる切替え手段を備えることで、切替え制御信号を入力して試験パターン信号を内部セル用とインターフェイス部用とに切り替えることができるようにしていた。
これによって、被試験メモリ１５０に対して、内部セル用とインターフェイス部用の試験パターン信号を選択的に切替え入力することができ、被試験メモリ１５０の内部セルの機能試験だけでなく、インターフェイス部に対するロジック試験も可能となり、Ｄ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等のメモリデバイスの試験に対応していた。
【００１４】
【発明が解決しようとする課題】
しかしながら、このような従来の試験装置では、試験パターン信号の切替え方法として、インターフェイス部用の試験パターンについては、図４で示した通り、常に切替え可能状態に設定されることになっていたので、特定の入力ピンに対してインターフェイス部用の試験パターン信号を固定できないという問題があった。
すなわち、レジスタの出力信号によりインターフェイス部用の試験パターン信号が出力可能状態に設定されると、切替え制御信号が入力された場合、すべての入力ピンに対する試験パターン信号が一括で切り替えられることになり、特定の入力ピンに対してインターフェイス用の試験パターン信号を入力しつつ、他の入力ピンに対して内部セル用の試験パターン信号を入力する、ということは不可能であった。
【００１５】
実際の半導体メモリの試験においては、例えば、Ｄ−ＲＤＲＡＭの試験を行う場合、シリアルポートの入力パターンは、内部セル用のパターン信号による試験中であっても、常にインターフェイス部用のパターン信号による制御が必要となる場合がある。
ところが、従来の試験装置では、上述したように、インターフェイス部用の試験パターン信号は、メモリデバイスのすべての入力ピンについて一括で切り替えられてしまうため、特定の入力ピンに関してインターフェイス部用の試験パターンを固定することができなかった。
このため、インターフェイス部のロジック試験と並行して内部セルの機能試験を行うといったことは不可能となり、Ｄ−ＲＤＲＡＭ等のメモリデバイスの試験に対応できないという問題が発生した。
【００１６】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、メモリデバイスの内部セル及びインターフェイス部に入力される試験パターン信号の切替え及び固定を自由に選択，制御できる試験パターン信号切替え手段を備えることにより、メモリデバイスの任意の入力ピンに対して所望の試験パターン信号を固定，解除することが可能となり、内部セルの機能試験とインターフェイス部のロジック試験を並行して行うことができる、特にＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の試験に好適な半導体メモリ試験装置の提供を目的とする。
【００１７】
上記目的を達成するため、本発明の半導体メモリ試験装置は、試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、前記メモリデバイスの内部セルに入力する試験パターン信号を発生させる第一のパターン発生手段と、前記メモリデバイスのインターフェイス部に入力する試験パターン信号を発生させる第二のパターン発生手段と、前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を前記メモリデバイスに対して出力する試験パターン信号切替え手段と、を備え、前記試験パターン信号切替え手段が、所定の切替え制御信号を入力するとともに、前記第一のパターン発生手段からの試験パターン信号の出力を禁止する信号，前記第二のパターン発生手段からの試験パターン信号の出力を禁止する信号、又は双方の試験パターン信号の出力を許可する信号を選択的に発生させる構成としてある。
【００１８】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号切替え手段を備えることにより、メモリデバイスの内部セルに入力される試験パターン信号と、インターフェイス部に入力される試験パターン信号について、いずれか一方の出力を禁止し、又は双方の出力を許可する信号を切替え自在に発生させることができる。
これにより、メモリデバイスの任意の入力ピンに対し、内部セル用又はインターフェイス部用の試験パターン信号を固定させることが可能となり、特定ピンについてインターフェイス部用の試験パターン信号を入力しつつ、他のピンに対して内部セル用の試験パターン信号を印加することができ、従来は不可能であった内部セルの機能試験とインターフェイス部のロジック試験の並行実施が可能となる。
【００１９】
特に、本発明の半導体メモリ試験装置では、前記試験パターン信号切替え手段が、前記メモリデバイスの入力ピンごとに備える構成としてある。
【００２０】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号切替え手段を、試験対象となるメモリデバイスの入力ピンの数に対応させて、各ピンごとに設けることで、入力ピンに対し、所望のピン単位ごとに試験パターン信号の固定及び切替えを行うことができる。
これによって、本発明にかかる内部セル用又はインターフェイス部用の試験パターン信号の固定及びその解除を、メモリデバイスのピン単位で行うことができ、より汎用性に富んだ試験装置を実現することができる。
【００２１】
そして、本発明の半導体メモリ試験装置は、前記試験パターン信号切替え手段が、前記第二のパターン発生手段からの試験パターン信号の出力を禁止し、前記第一のパターン発生手段からの試験パターン信号の出力を許可する信号を記憶した第一の記憶部と、前記第一のパターン発生手段からの試験パターン信号の出力を禁止し、前記第二のパターン発生手段からの試験パターン信号の出力を許可する信号を記憶した第二の記憶部と、前記第二の記憶部からの信号及び前記所定の切替え制御信号を入力する第一の論理積回路と、前記第一の記憶部からの信号及び前記第一の論理積回路からの信号を入力する第二の論理積回路と、前記第二の論理積回路からの信号を入力するとともに、前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を出力するパターン切替え部と、を備えた構成としてある。
【００２２】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号の切替え及び固定を制御する信号を、レジスタ等からなる記憶部とＡＮＤ回路の組合せによって発生，出力することができ、複雑な信号パターンや大容量のメモリ等を必要とすることなく、既存の回路を用いて容易に本発明にかかる試験装置を実現することができる。
【００２３】
また、本発明の半導体メモリ試験装置は、前記第一のパターン発生手段が、アルゴリズミック・パターン発生器からなる構成としてある。
【００２４】
このような構成からなる本発明の半導体メモリ試験装置によれば、内部セル用の試験パターン信号を発生させる第一のパターン発生手段を、アルゴリズミック・パターン発生器によって構成することができる。
アルゴリズミック・パターン発生器は、データの読出し又は書込みを行うメモリデバイスの内部セルのアドレス信号を、一定の算法に基づいて逐次発生させるパターン発生器であり、マイクロプログラムによってアドレス信号を発生させることができることから、大容量のパターンメモリを必要としない。
このため、本発明が適用されるＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の大容量化，高速化，多ビット化したメモリデバイスの試験に好適である。
【００２５】
さらに、本発明では、前記所定の切替え制御信号が、前記第一のパターン発生手段から出力される構成としてある。
【００２６】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号切替え手段に入力されて内部セル用又はインターフェイス部用の試験パターン信号を切り替える切替え制御信号を、第一のパターン発生手段から発生，出力することができる。
これにより、アルゴリズミック・パターン発生器等からなる第一のパターン発生手段により、切替え制御信号を容易に発生させることができ、別途メモリやパターン発生器等を備えることなく、本発明にかかる試験装置を実現することができる。
【００２７】
【発明の実施の形態】
以下、本発明にかかる半導体メモリ試験装置の好ましい実施形態について、図１及び図２を参照しつつ説明する。
図１は、本発明にかかる半導体メモリ試験装置の一実施形態を示すブロック図である。
図２は、本実施形態にかかる半導体メモリ試験装置における試験パターン信号の切替え動作を説明する真理値表である。
【００２８】
まず、図１を参照して、本実施形態にかかる半導体メモリ試験装置の基本構成について説明する。
同図に示すように、本実施形態にかかる半導体メモリ試験装置は、試験対象となるＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等のメモリデバイス（被試験メモリ５０）に対し、所定の試験パターン信号を入力し、被試験メモリ５０から出力される応答出力信号と所定の期待値データ信号を比較することにより、被試験メモリ５０の良否を判定する試験装置である。
具体的には、この半導体メモリ試験装置は、アルゴリズミック・パターン発生器（ＡＬＰＧ）１０，データ・バッファ・メモリ（ＤＢＭ）２０，プログラマブル・データ・セレクタ（ＰＤＳ）３０及び論理比較器４０を備えている。
【００２９】
ＡＬＰＧ１０は、本発明にかかる第一のパターン発生手段であり、図示しないタイミング発生器で発生される基準クロック信号に従い、被試験メモリ５０の内部セルの機能試験を行うための試験パターン信号を発生させるようになっている。
一般に、ＡＬＰＧ（アルゴリズミック・パターン発生器）は、データの読出し又は書込みを行うメモリデバイスの内部セルのアドレス信号を、一定の算法に基づいて逐次発生させるパターン発生器であり、大容量のパターンメモリ等を必要とすることなく、マイクロプログラムによってアドレス信号を発生させることができる。
従って、第一のパターン発生手段を、ＡＬＰＧ１０により構成する本実施形態によれば、本発明が適用されるＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の大容量化，高速化，多ビット化したメモリデバイスの試験に好適となる。
【００３０】
このＡＰＬＰＧ１０は、具体的には、図１に示すように、インストラクションメモリ１１と、アドレス発生部１２，データ発生部１３，制御信号発生部１４及びシーケンス制御部１５を備えている。
インストラクションメモリ１１は、所定の試験パターン信号のプログラムを格納する記憶手段であり、具体的には、試験パターンプログラムのシーケンスを制御する命令や、アドレス，データの演算命令，制御信号を出力するための命令等を実行するためのデータが格納されるようになっている。
【００３１】
アドレス発生部１２は、インストラクションメモリ１１から読み出されるデータに従い、被試験メモリ５０の内部セルを特定するためのアドレス信号を発生させる信号発生手段である。
データ発生部１３は、インストラクションメモリ１１のデータに従い、被試験メモリ５０への入力データ信号を発生させる信号発生手段である。
また、制御信号発生部１４は、インストラクションメモリ１１のデータに従い、被試験メモリ５０の書込み／読出し動作を制御する制御信号を発生させる信号発生手段となっている。
【００３２】
シーケンス制御部１５は、アドレス発生部１２，データ発生部１３及び制御信号発生部１４を制御する制御手段である。
インストラクションメモリ１１へアクセスするアドレスは、このシーケンス制御部１５によって決定され、当該アドレスから読み出されたデータに従って、上述したアドレス発生部１２，データ発生部１３及び制御信号発生部１４の各部において、アドレス信号，データ信号及び制御信号が生成されるようになっている。
そして、このアドレス信号，データ信号及び制御信号が、被試験メモリ５０の内部セルに入力される機能試験用の試験パターン信号となる。
【００３３】
さらに、本実施形態では、後述するＰＤＳ３０に入力される所定の切替え制御信号を、ＡＬＰＧ１０で発生，出力させるようにしてある。
この切替え制御信号は、後述するように、ＰＤＳ３０の第一ＡＮＤ回路３３に入力されることにより、ＡＬＰＧ１０から出力される被試験メモリ５０の内部セルに入力される試験パターン信号と、後述するＤＢＭ２０から出力される被試験メモリ５０のインターフェイス部に入力される試験パターン信号の切替えを制御する信号である。
この試験パターン信号を切り替える切替え制御信号を、ＡＬＰＧ１０において発生，出力させることにより、インストラクションメモリ１１のパターンプログラムによって、切替え制御信号を容易に発生させることができ、別途メモリやパターン発生器等を備えることなく、本発明にかかる試験装置を実現することが可能となる。
【００３４】
ＤＢＭ２０は、被試験メモリ５０のインターフェイス部のロジック試験を行うための試験パターン信号を発生させる信号発生手段であり、本発明の第二のパターン発生手段を構成している。
具体的には、ＤＢＭ２０は、被試験メモリ５０へ印加するアドレス，データ，制御信号及び期待値データが予め書き込まれた記憶手段で、ＡＬＰＧ１０のインストラクションメモリ１１のパターンプログラムに記述された命令に従い、所定のデータを出力するようになっている。
このＤＢＭ２０から読み出されるデータが、被試験メモリ５０のインターフェイス部に入力されるロジック試験用の試験パターン信号となる。
【００３５】
ＰＤＳ３０は、ＡＬＰＧ１０及びＤＢＭ２０から試験パターン信号が入力されるとともに、入力された各試験パターン信号のうち、いずれか一方の試験パターン信号を選択し、被試験メモリ５０の入力ピンに対して出力する切替え手段で、本発明の試験パターン信号切替え手段を構成している。
すなわち、ＰＤＳ３０は、上述したＡＬＰＧ１０からの切替え制御信号を入力するとともに、ＡＬＰＧ１０からの試験パターン信号の出力を禁止する信号と、ＤＢＭ２０からの試験パターン信号の出力を禁止する信号、又は双方の試験パターン信号の出力を許可する信号を選択的に発生させ、これによって、被試験メモリ５０に対する試験パターン信号の入力の切替え及び固定を制御するようになっている。
【００３６】
具体的には、本実施形態にかかるＰＤＳ３０は、図１に示すように、第一レジスタ３１，第二レジスタ３２，第一ＡＮＤ回路３３，第二ＡＮＤ回路３４及びセレクタ３５を備えている。
第一レジスタ３１及び第二レジスタ３２は、内部セル用又はインターフェイス部用の試験パターン信号を固定するためのパターン信号が予め設定，記憶された記憶手段である。
第一レジスタ３１は、ＤＢＭ２０からの試験パターン信号の出力を禁止する信号を設定，記憶した記憶手段で、本発明の第一の記憶部を構成している。
また、第二レジスタ３２は、ＡＬＰＧ１０からの試験パターン信号の出力を禁止する信号を設定，記憶した記憶手段であり、本発明の第二の記憶部を構成している。
そして、これら第一及び第二レジスタ３１，３２からの出力信号が、それぞれ、第二ＡＮＤ回路３４及び第一ＡＮＤ回路３３に入力されるようになっている。
【００３７】
第一ＡＮＤ回路３３は、図１に示すように、第二レジスタ３２からの出力信号が入力されるとともに、インストラクションメモリ１１のパターンプログラムに従って出力される切替え制御信号が入力され、これら入力信号の論理積を出力するようになっており、本発明の第一の論理積回路を構成している。
また、第二ＡＮＤ回路３４は、図１に示すように、第一レジスタ３１からの出力信号が入力されるとともに、第一ＡＮＤ回路３３から出力される信号が反転入力されるようになっており、これら入力信号の論理積を出力する、本発明の第二の論理積回路を構成している。
そして、この第二ＡＮＤ回路３４から出力される信号が、後述するように、被試験メモリ５０に対する試験パターン信号の入力の切替え及び固定を制御する信号となり、セレクタ３５に入力されるようになっている。
【００３８】
セレクタ３５は、本発明のパターン切替え部であり、ＡＬＰＧ１０からの内部セル用の試験パターン信号と、ＤＢＭ２０からのインターフェイス部用の試験パターン信号が入力されるとともに、これら二つの試験パターン信号の選択制御信号として、第二ＡＮＤ回路３４の出力信号が入力される。
そして、このセレクタ３５で選択された試験パターン信号が、被試験メモリ５０に入力されるようになっている。
【００３９】
ここで、以上のような構成からなるＰＤＳ３０は、被試験メモリ５０の各入力ピンごとに設けられるようになっている。
ＰＤＳ３０を、被試験メモリ５０の入力ピンの数に対応させて、各ピンごとに設けることにより、入力ピンに対し、所望のピン単位ごとに試験パターン信号の固定及び切替えを行うことができる。
これにより、本実施形態にかかる内部セル用又はインターフェイス部用の試験パターン信号の固定及びその解除を、被試験メモリ５０のピン単位で行うことができるようになっている。
また、本実施形態では、ＰＤＳ３０における試験パターン信号の切替え及び固定の制御を、レジスタとＡＮＤ回路の組合せによって実現しており、複雑な信号パターンや大容量のメモリ等を必要とすることなく、既存の回路を用いて容易に本発明にかかる試験装置を実現することができるようになっている。
【００４０】
そして、以上のような構成からなるＰＤＳ３０における試験パターン信号の切替え動作により、被試験メモリ５０には、内部セルの機能試験又はインターフェイス部のロジック試験のための信号が入力されることになる。
被試験メモリ５０では、与えられたアドレス，データ及び制御信号に基づき、データ信号の書込み又は読出しの動作が行われ、所定の応答信号が出力される。
そして、被試験メモリ５０からの応答信号が論理比較器４０に与えられる。
論理比較器４０は、被試験メモリ５０からの応答信号を入力するとともに、ＰＤＳ３０を介してＤＢＭ２０からの期待値データ信号を入力し、これら応答信号と期待値データ信号とを比較し、その一致，不一致を検出する比較検出手段となっている。
この論理比較器４０の検出結果により、被試験メモリ５０の内部セル又はインターフェイス部の良否判定が行われることになる。
【００４１】
次に、以上のような構成からなる本実施形態にかかる半導体メモリ試験装置の、ＰＤＳ３０における試験パターン信号の切替え動作について、図１及び図２を参照しつつ説明する。
まず、本実施形態のセレクタ３５は、ＡＬＰＧ１０からの内部セル用の試験パターン信号及びＤＢＭ２０からのインターフェイス部用の試験パターン信号が入力されるようになっており、この二つの信号のうち一つが、第二ＡＮＤ回路３４から入力される信号により選択され、被試験メモリ５０に対して出力されるようになっている。
具体的には、セレクタ３５は、図１に示すように、第二ＡＮＤ回路３４からの入力が「０」のときは内部セル用の試験パターン信号を、第二ＡＮＤ回路３４からの入力が「１」のときはインターフェイス部用の試験パターン信号を出力するように設定されている。
【００４２】
そして、まず、第一レジスタ３１からの出力信号が「０」の場合には、図２に示すように、第二レジスタ３２及び切替え制御信号の値にかかわらず、第二ＡＮＤ回路３４からは「０」が出力されるようになっており、セレクタ３５からは、常に内部セル用の試験パターン信号が出力される。
従って、この状態では、図２に示すように、試験パターン信号は内部セル用に固定されることになる。
【００４３】
一方、第一レジスタ３１の出力信号が「１」の場合には、図２に示すように、第二レジスタ３２及び切替え制御信号の値によって試験パターン信号が、インターフェイス部用に固定されるか、内部セル用又はインターフェイス部用に切替え可能になる。
すなわち、まず、第二レジスタ３２からの出力信号が「０」の場合には、第一レジスタ３１の出力信号が「１」なので、図２に示すように、切替え制御信号の値にかかわらず、第二ＡＮＤ回路３４から「１」が出力されることになり、セレクタ３５からは常にインターフェイス部用の試験パターンが出力される。
従って、この状態では、図２に示すように、試験パターン信号はインターフェイス部用に固定されることになる。
【００４４】
一方、第二レジスタ３２の出力信号が「１」の場合には、切替え制御信号の値によって試験パターン信号が、内部セル用又はインターフェイス部用に切替え可能になる。
すなわち、切替え制御信号が「０」の場合には、図２に示すように、第二ＡＮＤ回路３４からの出力は「１」となり、セレクタ３５からはインターフェイス部用の試験パターン信号が出力される。また、切替え制御信号が「１」の場合には、第二ＡＮＤ回路３４からの出力は「０」となるので、セレクタ３５からは内部セル用の試験パターン信号が出力される。従って、この状態、試験パターン信号は切替え可能に設定されることになる。
【００４５】
以上のように、本実施形態にかかる半導体メモリ試験装置によれば、ＰＤＳ３０からなる試験パターン信号切替え手段を備えることにより、被試験メモリ５０の内部セルに入力される試験パターン信号と、インターフェイス部に入力される試験パターン信号について、いずれか一方の出力を禁止し、又は双方の出力を許可する信号を切替え自在に発生させることができる。
これにより、被試験メモリ５０の任意の入力ピンに対し、内部セル用又はインターフェイス部用の試験パターン信号を固定させることが可能となり、特定ピンについてインターフェイス部用の試験パターン信号を入力しつつ、他のピンに対して内部セル用の試験パターン信号を印加することができる。
これによって、従来は不可能であった内部セルの機能試験とインターフェイス部のロジック試験の並行実施が可能となる。
【００４６】
また、ＰＤＳ３０からなる試験パターン信号切替え手段を、試験対象となるメモリデバイス（被試験メモリ５０）の入力ピンの数に対応させて設けてあるので、入力ピンごとに、本実施形態にかかる試験パターン信号の固定及び切替えを行うことができる。
これによって、本発明にかかる内部セル用又はインターフェイス部用の試験パターン信号の固定及びその解除を、メモリデバイスのピン単位で行うことができ、より汎用性に富んだ試験装置を実現することができる。
【００４７】
なお、本発明の半導体メモリ試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の要旨の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、本発明にかかる第一及び第二のパターン発生手段として、上述した実施形態では、それぞれＡＬＰＧ及びＤＢＭを備えているが、これを他の構成からなるパターン発生器や記憶手段により構成することもできる。
また、試験パターン信号切替え手段についても、上記実施形態におけるＰＤＳに替えて、他の信号選択手段を用いることも可能である。
【００４８】
【発明の効果】
以上説明したように、本発明の半導体メモリ試験装置によれば、メモリデバイスの内部セル及びインターフェイス部に入力される試験パターン信号の切替え及び固定を自由に選択，制御できる試験パターン信号切替え手段を備えることにより、メモリデバイスの任意の入力ピンに対して所望の試験パターン信号を固定，解除することが可能となる。
これにより、メモリデバイスの内部セルに対する機能試験とインターフェイス部に対するロジック試験を並行して行うことができ、特にＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の試験に好適である。
【図面の簡単な説明】
【図１】本発明にかかる半導体メモリ試験装置の一実施形態を示すブロック図である。
【図２】本発明にかかる半導体メモリ試験装置の一実施形態における試験パターン信号の切替え動作を説明する真理値表である。
【図３】従来の半導体メモリ試験装置の基本構成を示すブロック図である。
【図４】従来の半導体メモリ試験装置における試験パターン信号の切替え動作を説明する真理値表である。
【符号の説明】
１０ アルゴリズミック・パターン発生器（ＡＬＰＧ）
２０ データ・バッファ・メモリ（ＤＢＭ）
３０ プログラマブル・データ・セレクタ（ＰＤＳ）
３１ 第一レジスタ
３２ 第二レジスタ
３３ 第一ＡＮＤ回路
３４ 第二ＡＮＤ回路
３５ セレクタ
４０ 論理比較器
５０ 被試験メモリ
【発明の属する技術分野】
本発明は、ＤＲＡＭ，ＳＲＡＭ等のメモリデバイスを試験する半導体メモリ試験装置に関し、特に、メモリデバイスの内部セル及びインターフェイス部に入力される試験パターン信号の切替え及び固定を自由に選択，制御できる試験パターン信号切替え手段を備えることにより、メモリデバイスの任意の入力ピンに対して所望の試験パターン信号を固定，解除することが可能となり、内部セルの機能試験とインターフェイス部のロジック試験を並行して行うことができる、Ｄ−ＲＤＲＡＭ（Direct−ＲＤＲＡＭ）やＤＤＲ−ＳＤＲＡＭ（Double Data Rate−ＳＤＲＡＭ）等の試験に好適な半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ試験装置は、被試験対象（ＤＵＴ又はＭＵＴ）となるＤＲＡＭやＳＲＡＭ等のメモリデバイスへ試験パターン信号を入力するとともに、メモリデバイスから出力される応答信号を期待値パターン信号と比較し、その一致，不一致を判定することにより、メモリデバイスの不良をメモリセルごとに検出する装置である。
ここで、この種の半導体メモリ試験においては、メモリデバイスの内部セルにアドレス信号やデータ信号を入力して行われる機能試験の他に、メモリデバイスのインターフェイス部について、所定の試験パターン信号を入力することによりロジック試験が行われることが一般的になってきている。
【０００３】
以下、メモリデバイスの内部セルの機能試験及びインターフェイス部のロジック試験が行える従来の半導体メモリ試験装置について図３を参照して説明する。
図３は、このような従来の半導体メモリ試験装置の基本構成を示すブロック図である。
同図に示すメモリ試験装置は、パターン発生器１１０，データ・メモリ１２０，データ・セレクタ１３０及び論理比較器１４０を備えており、被試験対象となる被試験メモリ１５０の試験装置を構成している。
【０００４】
パターン発生器１１０は、図示しないタイミング発生器で発生される基準クロック信号に従い、被試験メモリ１５０の内部セルの機能試験を行うための試験パターン信号を発生させる信号発生手段で、図３に示すように、インストラクションメモリ１１１と、アドレス発生部１１２，データ発生部１１３，制御信号発生部１１４及びシーケンス制御部１１５を備えている。
インストラクションメモリ１１１は、所定の試験パターン信号のプログラムを格納する記憶手段であり、具体的には、試験パターンプログラムのシーケンスを制御する命令や、アドレス，データの演算命令，制御信号を出力するための命令等を実行するためのデータが格納されている。
【０００５】
アドレス発生部１１２は、インストラクションメモリ１１１から読み出されるデータに従って、被試験メモリ１５０の内部セルを特定するためのアドレス信号を発生させる。
同様に、データ発生部１１３は、インストラクションメモリ１１１のデータに従い、被試験メモリ１５０への入力データ信号を発生させ、制御信号発生部１１４は、インストラクションメモリ１１１のデータに従い、被試験メモリ１５０の書込み／読出し動作を制御する制御信号を発生させる。
シーケンス制御部１１５は、アドレス発生部１１２，データ発生部１１３及び制御信号発生部１１４を制御する制御手段である。
インストラクションメモリ１１１へアクセスするアドレスは、このシーケンス制御部１１５によって決定され、当該アドレスから読み出されたデータに従って、上述したアドレス信号，データ信号及び制御信号が生成されるようになっている。
【０００６】
データ・メモリ１２０は、被試験対象となる被試験メモリ１５０のインターフェイス部のロジック試験を行うための試験パターン信号を発生させる信号発生手段である。
具体的には、データ・メモリ１２０には、被試験メモリ１５０へ印加するアドレス，データ，制御信号及び期待値データが予め書き込まれており、インストラクションメモリ１１１のパターンプログラムに記述された命令に従い、このデータ・メモリ１２０のデータが読み出され、被試験メモリ１５０に入力されるようになっている。
【０００７】
データ・セレクタ１３０は、パターン発生器１１０及びデータ・メモリ１２０から入力される試験パターン信号を選択し、いずれか一方の試験パターン信号を被試験メモリ１５０の入力ピンに入力する試験パターンの切替え手段で、被試験メモリの各入力ピンごとに設けられている。
このデータ・セレクタ１３０における試験パターンの切替え動作により、被試験メモリ１５０に対して、内部セルの機能試験又はインターフェイス部のロジック試験のための信号が入力される。
【０００８】
データ・セレクタ１３０から信号を入力された被試験メモリ１５０は、与えられたアドレス，データ及び制御信号に基づき、データ信号の書込み又は読出しの動作が行われ、所定の応答信号が出力される。
そして、被試験メモリ１５０からの応答信号が論理比較器１４０に与えられる。
論理比較器１４０は、被試験メモリ１５０からの応答信号を入力するとともに、データ・セレクタ１３０からの期待値データ信号を入力し、これら応答信号と期待値データ信号とを比較し、その一致，不一致を検出する比較検出手段となっている。
この論理比較器１４０の検出結果により、被試験メモリ１５０の内部セル又はインターフェイス部の良否判定が行われることになる。
【０００９】
次に、以上のような構成からなる従来の半導体メモリ試験装置の、データ・セレクタ１３０における試験パターン信号の切替え動作について、図３及び図４を参照しつつ説明する。
図４は、従来の半導体メモリ試験装置における試験パターン信号の切替え動作を説明する真理値表である。
まず、従来のデータ・セレクタ１３０は、図３に示すように、レジスタ１３１，ＡＮＤ回路１３３及びセレクタ１３５を備えている。
【００１０】
レジスタ１３１には、内部セル用とインターフェイス部用の試験パターン信号を切り替えるための切替えパターン信号が予め設定，記憶されており、このレジスタ１３１からの出力信号がＡＮＤ回路１３３に入力されるようになっている。
ＡＮＤ回路１３３は、図３に示すように、レジスタ１３１からの出力信号が入力されるとともに、インストラクションメモリ１１１のパターンプログラムに記憶された切替え制御信号が反転入力されるようになっている。
そして、このＡＮＤ回路１３３から出力される信号が、セレクタ１３５に入力されるようになっている。
【００１１】
セレクタ１３５には、パターン発生器１１０からの内部セル用の試験パターン信号及びデータ・メモリ１２０からのインターフェイス部用の試験パターン信号が入力されるようになっており、この二つの信号のうち一つが、ＡＮＤ回路１３３から入力される信号により選択され、被試験メモリ１５０に対して出力されるようになっている。
具体的には、セレクタ１３５は、ＡＮＤ回路１３３からの入力が「０」のときは内部セル用の試験パターン信号を、ＡＮＤ回路１３３からの入力が「１」のときはインターフェイス部用の試験パターン信号を出力するように設定されている（図３参照）。
【００１２】
そして、まずレジスタ１３１からの出力信号が「０」の場合には、図４に示すように、切替え制御信号の値にかかわらず、ＡＮＤ回路１３３からの出力は「０」となり、セレクタ１３５は内部セル用の試験パターンが出力される。従って、この状態では試験パターン信号は内部セル用に固定されることになる。
一方、レジスタ１３１の設定が「１」の場合には、図４に示すように、切替え制御信号の値によって試験パターン信号が切り替えられる。
すなわち、切替え制御信号が「０」の場合には、ＡＮＤ回路１３３からの出力は「１」となり、セレクタ１３５からはインターフェイス部用の試験パターン信号が出力される。また、切替え制御信号が「１」の場合には、ＡＮＤ回路１３３からの出力は「０」となるので、セレクタ１３５からは内部セル用の試験パターン信号が出力される。従って、この状態、試験パターン信号は切替え可能に設定されることになる。
【００１３】
このように、従来の半導体メモリ試験装置では、レジスタ１３１とＡＮＤ回路１３３の組合せからなる切替え手段を備えることで、切替え制御信号を入力して試験パターン信号を内部セル用とインターフェイス部用とに切り替えることができるようにしていた。
これによって、被試験メモリ１５０に対して、内部セル用とインターフェイス部用の試験パターン信号を選択的に切替え入力することができ、被試験メモリ１５０の内部セルの機能試験だけでなく、インターフェイス部に対するロジック試験も可能となり、Ｄ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等のメモリデバイスの試験に対応していた。
【００１４】
【発明が解決しようとする課題】
しかしながら、このような従来の試験装置では、試験パターン信号の切替え方法として、インターフェイス部用の試験パターンについては、図４で示した通り、常に切替え可能状態に設定されることになっていたので、特定の入力ピンに対してインターフェイス部用の試験パターン信号を固定できないという問題があった。
すなわち、レジスタの出力信号によりインターフェイス部用の試験パターン信号が出力可能状態に設定されると、切替え制御信号が入力された場合、すべての入力ピンに対する試験パターン信号が一括で切り替えられることになり、特定の入力ピンに対してインターフェイス用の試験パターン信号を入力しつつ、他の入力ピンに対して内部セル用の試験パターン信号を入力する、ということは不可能であった。
【００１５】
実際の半導体メモリの試験においては、例えば、Ｄ−ＲＤＲＡＭの試験を行う場合、シリアルポートの入力パターンは、内部セル用のパターン信号による試験中であっても、常にインターフェイス部用のパターン信号による制御が必要となる場合がある。
ところが、従来の試験装置では、上述したように、インターフェイス部用の試験パターン信号は、メモリデバイスのすべての入力ピンについて一括で切り替えられてしまうため、特定の入力ピンに関してインターフェイス部用の試験パターンを固定することができなかった。
このため、インターフェイス部のロジック試験と並行して内部セルの機能試験を行うといったことは不可能となり、Ｄ−ＲＤＲＡＭ等のメモリデバイスの試験に対応できないという問題が発生した。
【００１６】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、メモリデバイスの内部セル及びインターフェイス部に入力される試験パターン信号の切替え及び固定を自由に選択，制御できる試験パターン信号切替え手段を備えることにより、メモリデバイスの任意の入力ピンに対して所望の試験パターン信号を固定，解除することが可能となり、内部セルの機能試験とインターフェイス部のロジック試験を並行して行うことができる、特にＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の試験に好適な半導体メモリ試験装置の提供を目的とする。
【００１７】
上記目的を達成するため、本発明の半導体メモリ試験装置は、試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、前記メモリデバイスの内部セルに入力する試験パターン信号を発生させる第一のパターン発生手段と、前記メモリデバイスのインターフェイス部に入力する試験パターン信号を発生させる第二のパターン発生手段と、前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を前記メモリデバイスに対して出力する試験パターン信号切替え手段と、を備え、前記試験パターン信号切替え手段が、所定の切替え制御信号を入力するとともに、前記第一のパターン発生手段からの試験パターン信号の出力を禁止する信号，前記第二のパターン発生手段からの試験パターン信号の出力を禁止する信号、又は双方の試験パターン信号の出力を許可する信号を選択的に発生させる構成としてある。
【００１８】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号切替え手段を備えることにより、メモリデバイスの内部セルに入力される試験パターン信号と、インターフェイス部に入力される試験パターン信号について、いずれか一方の出力を禁止し、又は双方の出力を許可する信号を切替え自在に発生させることができる。
これにより、メモリデバイスの任意の入力ピンに対し、内部セル用又はインターフェイス部用の試験パターン信号を固定させることが可能となり、特定ピンについてインターフェイス部用の試験パターン信号を入力しつつ、他のピンに対して内部セル用の試験パターン信号を印加することができ、従来は不可能であった内部セルの機能試験とインターフェイス部のロジック試験の並行実施が可能となる。
【００１９】
特に、本発明の半導体メモリ試験装置では、前記試験パターン信号切替え手段が、前記メモリデバイスの入力ピンごとに備える構成としてある。
【００２０】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号切替え手段を、試験対象となるメモリデバイスの入力ピンの数に対応させて、各ピンごとに設けることで、入力ピンに対し、所望のピン単位ごとに試験パターン信号の固定及び切替えを行うことができる。
これによって、本発明にかかる内部セル用又はインターフェイス部用の試験パターン信号の固定及びその解除を、メモリデバイスのピン単位で行うことができ、より汎用性に富んだ試験装置を実現することができる。
【００２１】
そして、本発明の半導体メモリ試験装置は、前記試験パターン信号切替え手段が、前記第二のパターン発生手段からの試験パターン信号の出力を禁止し、前記第一のパターン発生手段からの試験パターン信号の出力を許可する信号を記憶した第一の記憶部と、前記第一のパターン発生手段からの試験パターン信号の出力を禁止し、前記第二のパターン発生手段からの試験パターン信号の出力を許可する信号を記憶した第二の記憶部と、前記第二の記憶部からの信号及び前記所定の切替え制御信号を入力する第一の論理積回路と、前記第一の記憶部からの信号及び前記第一の論理積回路からの信号を入力する第二の論理積回路と、前記第二の論理積回路からの信号を入力するとともに、前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を出力するパターン切替え部と、を備えた構成としてある。
【００２２】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号の切替え及び固定を制御する信号を、レジスタ等からなる記憶部とＡＮＤ回路の組合せによって発生，出力することができ、複雑な信号パターンや大容量のメモリ等を必要とすることなく、既存の回路を用いて容易に本発明にかかる試験装置を実現することができる。
【００２３】
また、本発明の半導体メモリ試験装置は、前記第一のパターン発生手段が、アルゴリズミック・パターン発生器からなる構成としてある。
【００２４】
このような構成からなる本発明の半導体メモリ試験装置によれば、内部セル用の試験パターン信号を発生させる第一のパターン発生手段を、アルゴリズミック・パターン発生器によって構成することができる。
アルゴリズミック・パターン発生器は、データの読出し又は書込みを行うメモリデバイスの内部セルのアドレス信号を、一定の算法に基づいて逐次発生させるパターン発生器であり、マイクロプログラムによってアドレス信号を発生させることができることから、大容量のパターンメモリを必要としない。
このため、本発明が適用されるＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の大容量化，高速化，多ビット化したメモリデバイスの試験に好適である。
【００２５】
さらに、本発明では、前記所定の切替え制御信号が、前記第一のパターン発生手段から出力される構成としてある。
【００２６】
このような構成からなる本発明の半導体メモリ試験装置によれば、試験パターン信号切替え手段に入力されて内部セル用又はインターフェイス部用の試験パターン信号を切り替える切替え制御信号を、第一のパターン発生手段から発生，出力することができる。
これにより、アルゴリズミック・パターン発生器等からなる第一のパターン発生手段により、切替え制御信号を容易に発生させることができ、別途メモリやパターン発生器等を備えることなく、本発明にかかる試験装置を実現することができる。
【００２７】
【発明の実施の形態】
以下、本発明にかかる半導体メモリ試験装置の好ましい実施形態について、図１及び図２を参照しつつ説明する。
図１は、本発明にかかる半導体メモリ試験装置の一実施形態を示すブロック図である。
図２は、本実施形態にかかる半導体メモリ試験装置における試験パターン信号の切替え動作を説明する真理値表である。
【００２８】
まず、図１を参照して、本実施形態にかかる半導体メモリ試験装置の基本構成について説明する。
同図に示すように、本実施形態にかかる半導体メモリ試験装置は、試験対象となるＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等のメモリデバイス（被試験メモリ５０）に対し、所定の試験パターン信号を入力し、被試験メモリ５０から出力される応答出力信号と所定の期待値データ信号を比較することにより、被試験メモリ５０の良否を判定する試験装置である。
具体的には、この半導体メモリ試験装置は、アルゴリズミック・パターン発生器（ＡＬＰＧ）１０，データ・バッファ・メモリ（ＤＢＭ）２０，プログラマブル・データ・セレクタ（ＰＤＳ）３０及び論理比較器４０を備えている。
【００２９】
ＡＬＰＧ１０は、本発明にかかる第一のパターン発生手段であり、図示しないタイミング発生器で発生される基準クロック信号に従い、被試験メモリ５０の内部セルの機能試験を行うための試験パターン信号を発生させるようになっている。
一般に、ＡＬＰＧ（アルゴリズミック・パターン発生器）は、データの読出し又は書込みを行うメモリデバイスの内部セルのアドレス信号を、一定の算法に基づいて逐次発生させるパターン発生器であり、大容量のパターンメモリ等を必要とすることなく、マイクロプログラムによってアドレス信号を発生させることができる。
従って、第一のパターン発生手段を、ＡＬＰＧ１０により構成する本実施形態によれば、本発明が適用されるＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の大容量化，高速化，多ビット化したメモリデバイスの試験に好適となる。
【００３０】
このＡＰＬＰＧ１０は、具体的には、図１に示すように、インストラクションメモリ１１と、アドレス発生部１２，データ発生部１３，制御信号発生部１４及びシーケンス制御部１５を備えている。
インストラクションメモリ１１は、所定の試験パターン信号のプログラムを格納する記憶手段であり、具体的には、試験パターンプログラムのシーケンスを制御する命令や、アドレス，データの演算命令，制御信号を出力するための命令等を実行するためのデータが格納されるようになっている。
【００３１】
アドレス発生部１２は、インストラクションメモリ１１から読み出されるデータに従い、被試験メモリ５０の内部セルを特定するためのアドレス信号を発生させる信号発生手段である。
データ発生部１３は、インストラクションメモリ１１のデータに従い、被試験メモリ５０への入力データ信号を発生させる信号発生手段である。
また、制御信号発生部１４は、インストラクションメモリ１１のデータに従い、被試験メモリ５０の書込み／読出し動作を制御する制御信号を発生させる信号発生手段となっている。
【００３２】
シーケンス制御部１５は、アドレス発生部１２，データ発生部１３及び制御信号発生部１４を制御する制御手段である。
インストラクションメモリ１１へアクセスするアドレスは、このシーケンス制御部１５によって決定され、当該アドレスから読み出されたデータに従って、上述したアドレス発生部１２，データ発生部１３及び制御信号発生部１４の各部において、アドレス信号，データ信号及び制御信号が生成されるようになっている。
そして、このアドレス信号，データ信号及び制御信号が、被試験メモリ５０の内部セルに入力される機能試験用の試験パターン信号となる。
【００３３】
さらに、本実施形態では、後述するＰＤＳ３０に入力される所定の切替え制御信号を、ＡＬＰＧ１０で発生，出力させるようにしてある。
この切替え制御信号は、後述するように、ＰＤＳ３０の第一ＡＮＤ回路３３に入力されることにより、ＡＬＰＧ１０から出力される被試験メモリ５０の内部セルに入力される試験パターン信号と、後述するＤＢＭ２０から出力される被試験メモリ５０のインターフェイス部に入力される試験パターン信号の切替えを制御する信号である。
この試験パターン信号を切り替える切替え制御信号を、ＡＬＰＧ１０において発生，出力させることにより、インストラクションメモリ１１のパターンプログラムによって、切替え制御信号を容易に発生させることができ、別途メモリやパターン発生器等を備えることなく、本発明にかかる試験装置を実現することが可能となる。
【００３４】
ＤＢＭ２０は、被試験メモリ５０のインターフェイス部のロジック試験を行うための試験パターン信号を発生させる信号発生手段であり、本発明の第二のパターン発生手段を構成している。
具体的には、ＤＢＭ２０は、被試験メモリ５０へ印加するアドレス，データ，制御信号及び期待値データが予め書き込まれた記憶手段で、ＡＬＰＧ１０のインストラクションメモリ１１のパターンプログラムに記述された命令に従い、所定のデータを出力するようになっている。
このＤＢＭ２０から読み出されるデータが、被試験メモリ５０のインターフェイス部に入力されるロジック試験用の試験パターン信号となる。
【００３５】
ＰＤＳ３０は、ＡＬＰＧ１０及びＤＢＭ２０から試験パターン信号が入力されるとともに、入力された各試験パターン信号のうち、いずれか一方の試験パターン信号を選択し、被試験メモリ５０の入力ピンに対して出力する切替え手段で、本発明の試験パターン信号切替え手段を構成している。
すなわち、ＰＤＳ３０は、上述したＡＬＰＧ１０からの切替え制御信号を入力するとともに、ＡＬＰＧ１０からの試験パターン信号の出力を禁止する信号と、ＤＢＭ２０からの試験パターン信号の出力を禁止する信号、又は双方の試験パターン信号の出力を許可する信号を選択的に発生させ、これによって、被試験メモリ５０に対する試験パターン信号の入力の切替え及び固定を制御するようになっている。
【００３６】
具体的には、本実施形態にかかるＰＤＳ３０は、図１に示すように、第一レジスタ３１，第二レジスタ３２，第一ＡＮＤ回路３３，第二ＡＮＤ回路３４及びセレクタ３５を備えている。
第一レジスタ３１及び第二レジスタ３２は、内部セル用又はインターフェイス部用の試験パターン信号を固定するためのパターン信号が予め設定，記憶された記憶手段である。
第一レジスタ３１は、ＤＢＭ２０からの試験パターン信号の出力を禁止する信号を設定，記憶した記憶手段で、本発明の第一の記憶部を構成している。
また、第二レジスタ３２は、ＡＬＰＧ１０からの試験パターン信号の出力を禁止する信号を設定，記憶した記憶手段であり、本発明の第二の記憶部を構成している。
そして、これら第一及び第二レジスタ３１，３２からの出力信号が、それぞれ、第二ＡＮＤ回路３４及び第一ＡＮＤ回路３３に入力されるようになっている。
【００３７】
第一ＡＮＤ回路３３は、図１に示すように、第二レジスタ３２からの出力信号が入力されるとともに、インストラクションメモリ１１のパターンプログラムに従って出力される切替え制御信号が入力され、これら入力信号の論理積を出力するようになっており、本発明の第一の論理積回路を構成している。
また、第二ＡＮＤ回路３４は、図１に示すように、第一レジスタ３１からの出力信号が入力されるとともに、第一ＡＮＤ回路３３から出力される信号が反転入力されるようになっており、これら入力信号の論理積を出力する、本発明の第二の論理積回路を構成している。
そして、この第二ＡＮＤ回路３４から出力される信号が、後述するように、被試験メモリ５０に対する試験パターン信号の入力の切替え及び固定を制御する信号となり、セレクタ３５に入力されるようになっている。
【００３８】
セレクタ３５は、本発明のパターン切替え部であり、ＡＬＰＧ１０からの内部セル用の試験パターン信号と、ＤＢＭ２０からのインターフェイス部用の試験パターン信号が入力されるとともに、これら二つの試験パターン信号の選択制御信号として、第二ＡＮＤ回路３４の出力信号が入力される。
そして、このセレクタ３５で選択された試験パターン信号が、被試験メモリ５０に入力されるようになっている。
【００３９】
ここで、以上のような構成からなるＰＤＳ３０は、被試験メモリ５０の各入力ピンごとに設けられるようになっている。
ＰＤＳ３０を、被試験メモリ５０の入力ピンの数に対応させて、各ピンごとに設けることにより、入力ピンに対し、所望のピン単位ごとに試験パターン信号の固定及び切替えを行うことができる。
これにより、本実施形態にかかる内部セル用又はインターフェイス部用の試験パターン信号の固定及びその解除を、被試験メモリ５０のピン単位で行うことができるようになっている。
また、本実施形態では、ＰＤＳ３０における試験パターン信号の切替え及び固定の制御を、レジスタとＡＮＤ回路の組合せによって実現しており、複雑な信号パターンや大容量のメモリ等を必要とすることなく、既存の回路を用いて容易に本発明にかかる試験装置を実現することができるようになっている。
【００４０】
そして、以上のような構成からなるＰＤＳ３０における試験パターン信号の切替え動作により、被試験メモリ５０には、内部セルの機能試験又はインターフェイス部のロジック試験のための信号が入力されることになる。
被試験メモリ５０では、与えられたアドレス，データ及び制御信号に基づき、データ信号の書込み又は読出しの動作が行われ、所定の応答信号が出力される。
そして、被試験メモリ５０からの応答信号が論理比較器４０に与えられる。
論理比較器４０は、被試験メモリ５０からの応答信号を入力するとともに、ＰＤＳ３０を介してＤＢＭ２０からの期待値データ信号を入力し、これら応答信号と期待値データ信号とを比較し、その一致，不一致を検出する比較検出手段となっている。
この論理比較器４０の検出結果により、被試験メモリ５０の内部セル又はインターフェイス部の良否判定が行われることになる。
【００４１】
次に、以上のような構成からなる本実施形態にかかる半導体メモリ試験装置の、ＰＤＳ３０における試験パターン信号の切替え動作について、図１及び図２を参照しつつ説明する。
まず、本実施形態のセレクタ３５は、ＡＬＰＧ１０からの内部セル用の試験パターン信号及びＤＢＭ２０からのインターフェイス部用の試験パターン信号が入力されるようになっており、この二つの信号のうち一つが、第二ＡＮＤ回路３４から入力される信号により選択され、被試験メモリ５０に対して出力されるようになっている。
具体的には、セレクタ３５は、図１に示すように、第二ＡＮＤ回路３４からの入力が「０」のときは内部セル用の試験パターン信号を、第二ＡＮＤ回路３４からの入力が「１」のときはインターフェイス部用の試験パターン信号を出力するように設定されている。
【００４２】
そして、まず、第一レジスタ３１からの出力信号が「０」の場合には、図２に示すように、第二レジスタ３２及び切替え制御信号の値にかかわらず、第二ＡＮＤ回路３４からは「０」が出力されるようになっており、セレクタ３５からは、常に内部セル用の試験パターン信号が出力される。
従って、この状態では、図２に示すように、試験パターン信号は内部セル用に固定されることになる。
【００４３】
一方、第一レジスタ３１の出力信号が「１」の場合には、図２に示すように、第二レジスタ３２及び切替え制御信号の値によって試験パターン信号が、インターフェイス部用に固定されるか、内部セル用又はインターフェイス部用に切替え可能になる。
すなわち、まず、第二レジスタ３２からの出力信号が「０」の場合には、第一レジスタ３１の出力信号が「１」なので、図２に示すように、切替え制御信号の値にかかわらず、第二ＡＮＤ回路３４から「１」が出力されることになり、セレクタ３５からは常にインターフェイス部用の試験パターンが出力される。
従って、この状態では、図２に示すように、試験パターン信号はインターフェイス部用に固定されることになる。
【００４４】
一方、第二レジスタ３２の出力信号が「１」の場合には、切替え制御信号の値によって試験パターン信号が、内部セル用又はインターフェイス部用に切替え可能になる。
すなわち、切替え制御信号が「０」の場合には、図２に示すように、第二ＡＮＤ回路３４からの出力は「１」となり、セレクタ３５からはインターフェイス部用の試験パターン信号が出力される。また、切替え制御信号が「１」の場合には、第二ＡＮＤ回路３４からの出力は「０」となるので、セレクタ３５からは内部セル用の試験パターン信号が出力される。従って、この状態、試験パターン信号は切替え可能に設定されることになる。
【００４５】
以上のように、本実施形態にかかる半導体メモリ試験装置によれば、ＰＤＳ３０からなる試験パターン信号切替え手段を備えることにより、被試験メモリ５０の内部セルに入力される試験パターン信号と、インターフェイス部に入力される試験パターン信号について、いずれか一方の出力を禁止し、又は双方の出力を許可する信号を切替え自在に発生させることができる。
これにより、被試験メモリ５０の任意の入力ピンに対し、内部セル用又はインターフェイス部用の試験パターン信号を固定させることが可能となり、特定ピンについてインターフェイス部用の試験パターン信号を入力しつつ、他のピンに対して内部セル用の試験パターン信号を印加することができる。
これによって、従来は不可能であった内部セルの機能試験とインターフェイス部のロジック試験の並行実施が可能となる。
【００４６】
また、ＰＤＳ３０からなる試験パターン信号切替え手段を、試験対象となるメモリデバイス（被試験メモリ５０）の入力ピンの数に対応させて設けてあるので、入力ピンごとに、本実施形態にかかる試験パターン信号の固定及び切替えを行うことができる。
これによって、本発明にかかる内部セル用又はインターフェイス部用の試験パターン信号の固定及びその解除を、メモリデバイスのピン単位で行うことができ、より汎用性に富んだ試験装置を実現することができる。
【００４７】
なお、本発明の半導体メモリ試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の要旨の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、本発明にかかる第一及び第二のパターン発生手段として、上述した実施形態では、それぞれＡＬＰＧ及びＤＢＭを備えているが、これを他の構成からなるパターン発生器や記憶手段により構成することもできる。
また、試験パターン信号切替え手段についても、上記実施形態におけるＰＤＳに替えて、他の信号選択手段を用いることも可能である。
【００４８】
【発明の効果】
以上説明したように、本発明の半導体メモリ試験装置によれば、メモリデバイスの内部セル及びインターフェイス部に入力される試験パターン信号の切替え及び固定を自由に選択，制御できる試験パターン信号切替え手段を備えることにより、メモリデバイスの任意の入力ピンに対して所望の試験パターン信号を固定，解除することが可能となる。
これにより、メモリデバイスの内部セルに対する機能試験とインターフェイス部に対するロジック試験を並行して行うことができ、特にＤ−ＲＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の試験に好適である。
【図面の簡単な説明】
【図１】本発明にかかる半導体メモリ試験装置の一実施形態を示すブロック図である。
【図２】本発明にかかる半導体メモリ試験装置の一実施形態における試験パターン信号の切替え動作を説明する真理値表である。
【図３】従来の半導体メモリ試験装置の基本構成を示すブロック図である。
【図４】従来の半導体メモリ試験装置における試験パターン信号の切替え動作を説明する真理値表である。
【符号の説明】
１０ アルゴリズミック・パターン発生器（ＡＬＰＧ）
２０ データ・バッファ・メモリ（ＤＢＭ）
３０ プログラマブル・データ・セレクタ（ＰＤＳ）
３１ 第一レジスタ
３２ 第二レジスタ
３３ 第一ＡＮＤ回路
３４ 第二ＡＮＤ回路
３５ セレクタ
４０ 論理比較器
５０ 被試験メモリ
Claims (4)
- 試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、
前記メモリデバイスの内部セルに入力する試験パターン信号を発生させる第一のパターン発生手段と、
前記メモリデバイスのインターフェイス部に入力する試験パターン信号を発生させる第二のパターン発生手段と、
前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を前記メモリデバイスに対して出力する試験パターン信号切替え手段と、を備え、
前記試験パターン信号切替え手段が、
前記第二のパターン発生手段からの試験パターン信号の出力と前記第一のパターン発生手段からの試験パターン信号の出力を切り替えるための信号が予め設定，記憶された第一の記憶部と、
前記第一のパターン発生手段からの試験パターン信号の出力と前記第二のパターン発生手段からの試験パターン信号の出力を切り替えるための信号が予め設定，記憶された第二の記憶部と、
前記第二の記憶部からの信号及び所定の切替え制御信号を入力し、これら入力信号の論理積を出力する第一の論理積回路と、
前記第一の記憶部からの信号及び前記第一の論理積回路からの信号を入力、これら入力信号の論理積を出力する第二の論理積回路と、
前記第二の論理積回路からの信号を入力するとともに、前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を出力するパターン切替え部と、を備えたことを特徴とする半導体メモリ試験装置。 - 前記試験パターン信号切替え手段が、前記メモリデバイスの入力ピンごとに備えられた請求項１記載の半導体メモリ試験装置。
- 前記第一のパターン発生手段が、アルゴリズミック・パターン発生器からなる請求項１又は２記載の半導体メモリ試験装置。
- 前記所定の切替え制御信号が、前記第一のパターン発生手段から出力される請求項１乃至３のいずれか一項記載の半導体メモリ試験装置。
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