JPH11203893A - 半導体装置及び半導体装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】容量が異なる複数のメモリ回路に対する試験時
間の短縮を図ることのできる半導体装置を提供するこ
と。 【解決手段】半導体装置の基板１上には、複数のメモリ
回路２，３とアドレス判定回路４が形成されている。複
数のメモリ回路２，３は、異なる容量に設定され、試験
時にはテストアドレス信号ＴＡＤＲが同時に入力され、
テストアドレス信号ＴＡＤＲて同時に試験が行われる。
アドレス判定回路４は、メモリ回路３に対応して設けら
れ、テストアドレス信号ＴＡＤＲが入力される。アドレ
ス判定回路４は、テストアドレス信号ＴＡＤＲがメモリ
回路３に対して有効か否かを判断する。そして、アドレ
ス判定回路４は、判定結果に基づく判定信号を出力し、
テストアドレス信号ＴＡＤＲがメモリ回路３に必要とす
るアドレス信号と一致しない場合にそのテストアドレス
信号に基づくメモリ動作を禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に備えら
れた構成の異なる複数のメモリ回路に対する試験方法に
関するものである。

【０００２】近年の半導体装置（ＬＳＩ）、例えばＡＳ
ＩＣ等は、高集積化に伴い、ロジック回路とともにメモ
リ回路が搭載されるようになってきている。ＬＳＩは、
出荷に先立ってロジック回路及びメモリ回路が正常に動
作しているか否かをテストする動作試験が実施される。
そして、ＬＳＩに搭載されるメモリ回路が多くなると、
それに伴い試験時間が長くなってＬＳＩチップのコスト
上昇を招くことから、試験時間の短縮が要求されてい
る。

【０００３】

【従来の技術】近年、半導体装置（ＬＳＩ）は、その製
造技術の進展により高集積化され、１つのチップ上にロ
ジック回路と大容量メモリ回路が混載されている。更
に、ＬＳＩは、ユーザ仕様により搭載される機能の多様
化に伴って、容量やバス幅等の構成の異なる複数のメモ
リ回路が搭載されている。

【０００４】このＬＳＩは、チップ外部にメモリを接続
する場合に比べて、ロジック回路とメモリ回路の間で高
い転送レート（単位時間あたりに転送するデータ量）を
可能としている。また、このＬＳＩは、ロジック回路と
メモリ回路の間に入出力回路が不要となるため、ロジッ
ク回路を搭載したＬＳＩとメモリを搭載したＬＳＩを接
続する場合に比べて全体の消費電力を少なくすることが
できる。

【０００５】ところで、上記のＬＳＩは、出荷前に試験
装置によりロジック回路及びメモリ回路が正常に動作し
ているか否かをテストする動作試験が実施される。そし
て、ＬＳＩに搭載されたメモリ回路、特にＤＲＡＭは、
その構造に依存する微妙な不良モードが多数存在する。
これらの不良モードを確実に除去するために、メモリ回
路に対して各種条件下で多数の試験パターンデータを用
いて試験を行う必要がある。

【０００６】

【発明が解決しようとする課題】しかしながら、試験パ
ターンデータは、メモリ回路の容量やデータ幅等の構成
により異なるため、試験装置は、構成の異なる複数のメ
モリ回路に対する試験を同時に行うことができない。例
えば、容量の異なる複数のメモリ回路の場合、各メモリ
回路に搭載されたメモリセルの数が異なるため、各メモ
リ回路に必要なアドレスの数、即ちアドレス幅が異な
る。複数のメモリ回路を同時に試験すると、小さい容量
のメモリ回路は、そのメモリ回路に実際にメモりセルが
存在しないアドレスに対するアクセスが実行される場合
がある。この存在しないメモリセルに対するアクセス
は、存在するメモリセルに記憶されたデータに影響を与
える場合がある。すると、試験結果が異なってくるた
め、試験装置は、良品を不良品と誤判断してしまう。従
って、試験装置は各メモリ回路を同時に実施することが
できないので、メモリ回路に対する試験時間が長くな
る。

【０００７】また、各メモリ回路に対する試験パターン
データは、各メモリ回路を同時に試験することができな
いので、各メモリ回路の容量等に合わせて個別に作成す
る必要がある。１つのメモリ回路に対する試験パターン
データは、複雑かつ多数の不良モードを確認するため、
データ量が多くなり作成に長時間を要する。そのため、
全てのメモリ回路に対する試験パターンを作成するため
の時間が長くなり、メモリ回路に対する試験時間が長く
なる。

【０００８】従って、従来の試験方法には、各メモリ回
路に必要なデータ作成時間、各メモリ回路の試験時間が
長くなり、試験に要するコストが上昇するので、ＬＳＩ
のコストが上昇するという問題がある。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は容量が異なる複数のメモ
リ回路に対する試験時間の短縮を図ることのできる半導
体装置及び半導体装置の試験方法を提供することにあ
る。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。即ち、半導体装置の基板１上には、複数のメ
モリ回路２，３とアドレス判定回路４が形成されてい
る。複数のメモリ回路２，３は、異なる容量に設定さ
れ、試験時にはテストアドレス信号ＴＡＤＲ或いはその
情報が同時に入力され、テストアドレス信号ＴＡＤＲに
て同時に試験が行われる。アドレス判定回路４は、メモ
リ回路３に対応して設けられ、テストアドレス信号ＴＡ
ＤＲが入力される。アドレス判定回路４は、テストアド
レス信号ＴＡＤＲの内容がメモリ回路３に対して有効か
否かを判断する。そして、アドレス判定回路４は、判定
結果に基づく判定信号を出力し、テストアドレス信号Ｔ
ＡＤＲがメモリ回路３に必要とするアドレス信号と一致
しない場合にそのテストアドレス信号に基づくメモリ動
作を禁止する。

【００１１】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記アドレス判定部は、各メモ
リ回路の動作サイクルに基づいて、少なくともリフレッ
シュ動作を含むテストアドレス信号に基づかないメモリ
動作の時に該メモリ動作を許容するようにした。

【００１２】請求項３に記載の発明は、請求項１又は２
に記載の半導体装置において、前記アドレス判定回路
は、前記複数のメモリ回路のうち、最大容量に設定され
たメモリ回路以外に対応して備えられている。

【００１３】請求項４に記載の発明は、請求項１又は２
に記載の半導体装置において、前記アドレス判定回路
は、全てのメモリ回路に備えられている。請求項５に記
載の発明は、請求項３又は４に記載の半導体装置におい
て、前記アドレス判定回路は、対応するメモリ回路内に
形成されている。

【００１４】請求項６に記載の発明は、請求項１乃至５
のうちの何れか１項に記載の半導体装置において、前記
複数のメモリ回路は、それぞれ所定のバス幅のセルアレ
イを備え、該セルアレイには試験時に入力されるテスト
入力信号に基づくデータが書き込まれ、その後セルアレ
イから読み出された出力データ信号と前記テスト入力信
号に対応して入力される期待データ信号と比較するテス
トが行われるものであり、前記セルアレイから読み出さ
れた複数ビットの出力データ信号を圧縮するとともに、
圧縮した信号と前記期待データ信号とを比較した結果に
基づくテスト出力信号を生成するデータ圧縮回路を備え
た。

【００１５】請求項７に記載の発明は、請求項６に記載
の半導体装置において、前記データ圧縮回路は、干渉試
験を行うために予め設定され、前記セルアレイに書き込
まれる所定のパターンデータに基づくデータを記憶する
パターンレジスタと、セルアレイから読み出した複数ビ
ットの出力データ信号を圧縮するとともに、圧縮した信
号と前記期待データ信号とを比較した結果の信号を出力
するデータ判定回路とを備えた。

【００１６】請求項８に記載の発明は、請求項７に記載
の半導体装置において、前記データ判定回路は、セルア
レイから読み出した複数ビットの出力データ信号と、期
待データ信号を所定の論理演算して圧縮した演算結果の
信号と前記期待データ信号とを排他的論理和演算し、そ
の演算結果に基づく判定信号を出力するようにした。

【００１７】請求項９に記載の発明は、請求項６乃至８
のうちの何れか１項に記載の半導体装置において、前記
複数のメモリ回路は、該メモリ回路が正常な時に該メモ
リ回路から読み出される出力データ信号に基づいて前記
データ判定回路から出力される判定信号に対応する疑似
信号を生成する疑似信号生成回路をそれぞれ備え、前記
データ圧縮回路は、前記アドレス判定部がテストアドレ
ス信号を無効と判断したときに前記判定信号に代えて前
記疑似判定信号をテスト出力信号として出力するように
した。

【００１８】請求項１０に記載の発明は、請求項７に記
載の半導体装置において、前記パターンレジスタは、４
ビット又はその正数倍のビット数のレジスタを１つ又は
複数備え、前記レジスタに記憶されたデータに基づくパ
ターン信号を、周期的に前記セルアレイのバス幅に展開
して前記セルアレイに所定のパターンデータを記憶する
ようにした。

【００１９】請求項１１に記載の発明は、請求項１０に
記載の半導体装置において、前記レジスタにアドレス信
号を記憶させるようにした。請求項１２に記載の発明
は、請求項１１に記載の半導体装置において、前記レジ
スタに記憶させるテストアドレス信号のビット位置を変
更する変更回路を備えた。

【００２０】請求項１３に記載の発明は、請求項１０に
記載の半導体装置において、前記レジスタに対して、前
記テストアドレス信号が行又は列アドレス処理部にてプ
リデコードされたプリデコード信号を入力するようにし
た。

【００２１】請求項１４に記載の発明は、請求項７乃至
１３のうちの何れか１項に記載の半導体装置において、
前記データ判定回路は、前記データ出力信号と前記期待
データ信号とが一致する場合に前記テスト入力信号又は
前記期待データ信号と一致するレベルの信号を出力し、
前記データ出力信号と前記期待データ信号とが一致しな
い場合にハイインピーダンスを出力する３値出力回路に
て構成され、該装置の外部に信号を出力するために備え
られ、試験時に３値にて前記データ判定回路の出力信号
を外部へ出力する出力回路を備えた。

【００２２】請求項１５に記載の発明は、請求項１乃至
１４のうちの何れか１項に記載の半導体装置において、
前記複数のメモリ回路は、ロウアドレス信号とコラムア
ドレス信号が時分割にて入力されるアドレスマルチプレ
クス方式にてテストアドレス信号が入力されるものであ
り、前記アドレス判定回路には前記複数のメモリ回路に
必要に応じて入力されるテストアドレス信号が時分割さ
れないで専用に入力されるようにした。

【００２３】請求項１６に記載の発明は、請求項１乃至
１５のうちの何れか１項に記載の半導体装置において、
前記複数のメモリ回路は、１つ又は複数のメモリ回路の
アクセス方式が他のメモリ回路のアクセス方式と異なる
ものであり、１つのアクセス方式に設定されたメモリ回
路に接続され、試験時に他のメモリ回路に設定された他
のアクセス方式による信号が入力され、該信号を接続さ
れたメモリ回路のアクセス方式に変換する方式変換回路
を備えた。

【００２４】請求項１７に記載の発明は、請求項１乃至
１６のうちの何れか１項に記載の半導体装置において、
前記複数のメモリ回路が形成された基板上には、外部か
ら入力されるテストモード信号に基づいて通常動作を行
う通常モードと前記複数のメモリ回路に対して試験を行
うテストモードが切り替えられ、通常モードの時には前
記複数のメモリ回路に対してそれぞれの容量に応じたア
ドレス信号を出力して各メモリ回路を個別にアクセス
し、テストモードの時には前記複数のメモリ回路に対し
て外部の試験装置から入力されるテストアドレス信号を
共通で入力するように各メモリ回路と外部端子を接続す
るロジック回路を備えた。

【００２５】請求項１８に記載の発明は、請求項１乃至
１６のうちの何れか１項に記載の半導体装置において、
前記複数のメモリ回路が形成された基板上に前記複数の
メモリ回路を試験する自己試験回路を備えた。

【００２６】請求項１９に記載の発明は、複数のメモリ
回路が形成された半導体装置に対して、前記各メモリ回
路の試験を行うための半導体装置の試験方法であって、
前記複数のメモリ回路は異なる容量に設定され、各メモ
リ回路には共通の前記テストアドレス信号が同時に入力
され、該テストアドレス信号に対応するメモリセルが存
在して前記テストアドレス信号が有効な場合にそのテス
トアドレス信号に基づくメモリ動作を許容し、前記テス
トアドレス信号に対応するメモリセルが存在しない場合
にそのアドレス信号に基づくメモリ動作を禁止するよう
にした。

【００２７】請求項２０に記載の発明は、請求項１９に
記載の半導体装置の試験方法において、前記各メモリ回
路の動作サイクルに基づいて、少なくともリフレッシュ
動作を含むテストアドレス信号に基づかないメモリ動作
の時には該メモリ動作を許容するようにした。

【００２８】請求項２１に記載の発明は、請求項１９又
は２０に記載の半導体装置の試験方法において、前記メ
モリ動作の制御は、前記複数のメモリ回路のうち、最大
容量に設定されたメモリ回路以外に対して行われる。

【００２９】請求項２２に記載の発明は、請求項１９乃
至２１のうちの何れか１項に記載の半導体装置の試験方
法において、前記各メモリ回路はそれぞれ所定のバス幅
のセルアレイを備え、テストモード時に入力されるテス
ト入力信号に基づいてセルアレイにデータを書き込んだ
後、セルアレイから読み出した出力データを圧縮すると
共に、前記テスト入力信号に対応して入力される期待デ
ータ信号と前記圧縮信号を比較した結果に基づくテスト
出力信号を出力するようにした。

【００３０】請求項２３に記載の発明は、請求項１９乃
至２２のうちの何れか１項に記載の半導体装置の試験方
法において、前記各メモリ回路に対して干渉試験を行う
場合に、前記セルアレイのバス幅に対応するビット数の
パターン信号をセルアレイのバス幅に展開して該セルア
レイに所定のパターンデータを書き込むようにした。

【００３１】請求項２４に記載の発明は、請求項１９乃
至２３のうちの何れか１項に記載の半導体装置の試験方
法において、前記テストアドレス信号がメモリ回路に対
して無効と判断されたときに、該メモリ回路が正常なと
きに該メモリ回路から読み出される出力データ信号に基
づく疑似信号を試験回路に出力するようにした。

【００３２】請求項２５に記載の発明は、請求項１９乃
至２４のうちの何れか１項に記載の半導体装置の試験方
法において、前記複数のメモリ回路は、ロウアドレス信
号とコラムアドレス信号が時分割にて入力されるアドレ
スマルチプレクス方式にてテストアドレス信号が入力さ
れるものであり、前記アドレス判定回路には前記複数の
メモリ回路に必要に応じて入力されるテストアドレス信
号が専用に入力されるようにした。

【００３３】請求項２６に記載の発明は、請求項１９乃
至２５のうちの何れか１項に記載の半導体装置の試験方
法において、前記複数のメモリ回路は、１つ又は複数の
メモリ回路のアクセス方式が他のメモリ回路のアクセス
方式と異なるものであり、試験時に他のメモリ回路に設
定された他のアクセス方式による信号をそのメモリ回路
のアクセス方式に変換するようにした。

【００３４】（作用）従って、請求項１に記載の発明に
よれば、メモリ回路３は、アドレス判定部４によってテ
ストアドレス信号ＴＡＤＲ或いはその情報がメモリ回路
３に対して有効ではない時に、そのテストアドレス信号
ＴＡＤＲに基づくメモリ動作が禁止されるため、メモリ
回路３に記憶されたデータに対する影響が防止される。
その結果、容量の異なるメモリ回路２，３が同時に入力
されるテストアドレス信号ＴＡＤＲに基づいて同時にテ
ストできるので、半導体装置の試験時間が短くなる。

【００３５】請求項２に記載の発明によれば、各メモリ
回路の動作サイクルに基づいて、少なくともリフレッシ
ュ動作を含むテストアドレス信号に基づかないメモリ動
作の時にそのメモリ動作が許容されるため、メモリ回路
に記憶されたデータを保持することができる。

【００３６】請求項３に記載の発明によれば、アドレス
判定回路は、複数のメモリ回路のうち、最大容量に設定
されたメモリ回路以外に対応して備えられているため、
その分メモリ回路の占有面積を小さくすることができ
る。

【００３７】請求項４に記載の発明によれば、アドレス
判定回路は、全てのメモリ回路に備えられているため、
複数のメモリ回路を共通に設計することができ、設計時
間を短縮してコストの低減を図ることができる。

【００３８】請求項５に記載の発明によれば、アドレス
判定回路は、対応するメモリ回路内に形成されているた
め、メモリ回路を独立して設計することができるため、
設計が容易になる。

【００３９】請求項６に記載の発明によれば、データ圧
縮回路は、セルアレイから読み出された複数ビットの出
力データ信号を圧縮するとともに、圧縮した信号と期待
データ信号とを比較した結果に基づくテスト出力信号を
生成する。そのため、テスト出力信号に基づいてバス幅
の大きなセルアレイの良否を判定する事ができるため、
判定に必要な時間が短くなり、試験時間を短縮すること
ができる。

【００４０】請求項７に記載の発明によれば、データ圧
縮回路は、干渉試験を行うために予め設定され、セルア
レイに書き込まれる所定のパターンデータに基づくデー
タを記憶するパターンレジスタと、セルアレイから読み
出した複数ビットの出力データ信号を圧縮するととも
に、圧縮した信号と期待データ信号とを比較した結果の
信号を出力するデータ判定回路とを備えている。そのた
め、パターンレジスタにに記憶するデータにより、多数
のパターンをセルアレイに書き込んで干渉試験を行うこ
とができる。

【００４１】請求項８に記載の発明によれば、データ判
定回路によりセルアレイから読み出した複数ビットの出
力データ信号と、期待データ信号が所定の論理演算され
て圧縮された演算結果の信号と期待データ信号とが排他
的論理和演算され、その演算結果に基づく判定信号が出
力される。

【００４２】請求項９に記載の発明によれば、データ圧
縮回路は、アドレス判定部がテストアドレス信号を無効
と判断したときに判定信号に代えて疑似判定信号をテス
ト出力信号として出力する。そのため、テストアドレス
信号がメモリ回路にとって有効ではない場合にも、その
メモリ回路を正常と判断できるため、試験が継続して行
われる。

【００４３】請求項１０に記載の発明によれば、パター
ンレジスタは、４ビット又はその正数倍のビット数のレ
ジスタを１つ又は複数備える。レジスタに記憶されたデ
ータに基づくパターン信号を、周期的にセルアレイのバ
ス幅に展開されてセルアレイに所定のパターンデータを
記憶される。そのため、バス幅の広いメモリ回路におい
ても、ビット数が少なく占有面積の小さなレジスタにて
データを書き込むことができる。

【００４４】請求項１１に記載の発明によれば、レジス
タにアドレス信号を記憶させるようにしたため、レジス
タに書き込むデータの配線等を省略する事ができる。請
求項１２に記載の発明によれば、レジスタに記憶させる
テストアドレス信号のビット位置を変更する変更回路が
備えられるため、アドレスの変化に対するパターンの変
化の偏りを防ぐことができる。

【００４５】請求項１３に記載の発明によれば、レジス
タに対して、テストアドレス信号が行又は列アドレス処
理部にてプリデコードされたプリデコード信号が入力さ
れる。

【００４６】請求項１４に記載の発明によれば、データ
判定回路は、データ出力信号と期待データ信号とが一致
する場合にテスト入力信号又は期待データ信号と一致す
るレベルの信号を出力し、データ出力信号と期待データ
信号とが一致しない場合にハイインピーダンスを出力す
る３値出力回路にて構成され、その装置の外部に信号を
出力するために備えられ、試験時に３値にてデータ判定
回路の出力信号を外部へ出力する出力回路が備えられ
る。そのため、データが何れのレベルにて一致するか、
又は一致しないかを容易に判定することができる。

【００４７】請求項１５に記載の発明によれば、アドレ
ス判定回路には複数のメモリ回路に必要に応じて入力さ
れるテストアドレス信号が時分割されないで専用に入力
されるようにしたため、時分割にて全てのアドレス信号
が入力される前に、そのアドレスが有効か否かを判定す
る事ができ、試験時間の短縮を図ることができる。

【００４８】請求項１６に記載の発明によれば、方式変
更回路によりアクセス方式を変更してメモリ回路をアク
セスすることができるため、アクセス方式の異なるメモ
リ回路を同時に試験することができる。

【００４９】請求項１７に記載の発明によれば、通常モ
ードの時には複数のメモリ回路に対してそれぞれの容量
に応じたアドレス信号を出力して各メモリ回路を個別に
アクセスし、テストモードの時には複数のメモリ回路に
対して外部の試験装置から入力されるテストアドレス信
号を共通で入力するように各メモリ回路と外部端子を接
続するロジック回路が備えられる。そのため、複数のメ
モリ回路には、テストアドレス信号が共通して容易に入
力される。

【００５０】請求項１８に記載の発明によれば、複数の
メモリ回路が形成された基板上に複数のメモリ回路を試
験する自己試験回路が備えられる。そのため、出荷後に
もメモリ回路を容易に試験することができる。

【００５１】請求項１９に記載の発明によれば、複数の
メモリ回路は、テストアドレス信号に対応するメモリセ
ルが存在しない場合にそのアドレス信号に基づくメモリ
動作が禁止されるため、容量の異なる複数のメモリ回路
を同時に試験することができ、試験時間が短くなる。

【００５２】請求項２０に記載の発明によれば、各メモ
リ回路の動作サイクルに基づいて、少なくともリフレッ
シュ動作を含むテストアドレス信号に基づかないメモリ
動作の時にそのメモリ動作が許容されるため、メモリ回
路に記憶されたデータを保持することができる。

【００５３】請求項２１に記載の発明によれば、メモリ
動作の制御は、複数のメモリ回路のうち、最大容量に設
定されたメモリ回路以外に対して行われるため、その分
最大容量のメモリ回路における動作を簡単にすることが
できる。

【００５４】請求項２２に記載の発明によれば、セルア
レイから読み出された複数ビットの出力データ信号を圧
縮するとともに、圧縮した信号と期待データ信号とを比
較した結果に基づくテスト出力信号を生成する。そのた
め、テスト出力信号に基づいてバス幅の大きなセルアレ
イの良否を判定する事ができるため、判定に必要な時間
が短くなり、試験時間を短縮することができる。

【００５５】請求項２３に記載の発明によれば、各メモ
リ回路に対して干渉試験を行う場合に、セルアレイのバ
ス幅に対応するビット数のパターン信号をセルアレイの
バス幅に展開されてそのセルアレイに所定のパターンデ
ータを書き込むようにしたため、所望のパターンをセル
アレイに書き込んで干渉試験を行うことができる。

【００５６】請求項２４に記載の発明によれば、テスト
アドレス信号が無効と判断されたときに判定信号に代え
て疑似判定信号をテスト出力信号として出力される。そ
のため、テストアドレス信号がメモリ回路にとって有効
ではない場合にも、そのメモリ回路を正常と判断できる
ため、試験が継続して行われる。

【００５７】請求項２５に記載の発明によれば、複数の
メモリ回路に必要に応じて入力されるテストアドレス信
号が時分割されないで専用に入力されるようにしたた
め、時分割にて全てのアドレス信号が入力される前に、
そのアドレスが有効か否かを判定する事ができ、試験時
間の短縮を図ることができる。

【００５８】請求項２６に記載の発明によれば、アクセ
ス方式を変更してメモリ回路をアクセスすることができ
るため、アクセス方式の異なるメモリ回路を同時に試験
することができる。

【００５９】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図１１に従って説明する。図２は、一実
施形態の半導体集積回路装置（以下、ＬＳＩという）の
概略レイアウトを示す。平面図である。ＬＳＩ１１のチ
ップ１２には、ロジック回路１３と複数（本実施形態で
は３つ）のメモリ回路１４，１５，１６が形成されてい
る。

【００６０】チップ１２には、複数の外部端子１７が形
成されている。外部端子１７は、チップ１２の周辺に沿
って配列されている。複数の入出力回路１８は、外部端
子１７とロジック回路１３の間の領域に形成されてい
る。複数の入出力回路１８はチップ１２の周縁に沿って
配列されている。

【００６１】ロジック回路１３は、ユーザの仕様に基づ
いた論理回路よりなる。各メモリ回路１４〜１６は、ユ
ーザの仕様に基づいた構成（容量，バス幅等）のメモ
リ、例えばＤＲＡＭ（Dynamic Random Access Memory）
にて形成されている。

【００６２】尚、本実施形態では、第１〜第３メモリ回
路１４〜１６は、バス幅が同じで容量が異なるように構
成されている。従って、第１〜第３メモリ回路１４〜１
６は、それぞれ異なるアドレスの範囲（アドレス幅）に
構成されている。そして、第１メモリ回路１４が最も大
きな容量を持ち、第３メモリ回路１６が最も小さい容量
を持つように構成されている。

【００６３】図３に示すように、外部端子１７は、１つ
又は複数がモード信号ＴＭを入力するためのテスト端子
１７ａに割り当てられている。図３に示すように、テス
ト端子１７ａが未接続或いは通常モードのための信号が
入力される場合、ＬＳＩ１１は、通常モードにて動作す
る。一方、図４に示すように、テスト端子１７ａからモ
ード信号ＴＭが入力される場合、ＬＳＩ１１はテストモ
ードにて動作する。

【００６４】通常モードは、ロジック部１３及び各メモ
リ回路１４〜１６が通常動作を行うモードである。テス
トモードは、各メモリ回路１４〜１６に対する各種の試
験を行うモードである。ロジック部１３は、各メモリ回
路１４〜１６と入出力回路１８に対する接続状態を、設
定されるモードに対応して変更する。

【００６５】図３は、通常モードにおける接続状態を示
す。ロジック回路１３は、各メモリ回路１４〜１６にそ
れぞれ接続されている。ロジック回路１３は、入出力回
路１８を介して外部端子１７に接続されている。外部端
子１７は、１又は複数のＬＳＩよりなる外部回路２１に
接続されている。

【００６６】ロジック回路１３は、外部回路２１と入出
力回路１８及び外部端子１７を介してデータ等の授受を
行う。ロジック回路１３は、入力されるデータ等に基づ
いて動作し、その動作において第１〜第３メモリ回路１
４〜１６を独立してアクセスする。

【００６７】即ち、ロジック回路１３は、第１メモリ回
路１４に対して容量に対応した範囲の第１アドレス信号
ＡＤＲ１と第１制御信号ＣＴＬ１を出力し、第１メモリ
回路１４の間で第１データ信号Ｄａｔａ１の授受を行
う。また、ロジック回路１３は、第２メモリ回路１５に
対して容量に対応した範囲の第２アドレス信号ＡＤＲ２
と第２制御信号ＣＴＬ２を出力し、第２メモリ回路１５
の間で第２データ信号Ｄａｔａ２の授受を行う。更に、
ロジック回路１３は、第３メモリ回路１６に対して容量
に対応した範囲の第３アドレス信号ＡＤＲ３と第３制御
信号ＣＴＬ３を出力し、第３メモリ回路１６の間で第３
データ信号Ｄａｔａ３の授受を行う。

【００６８】図４は、テストモードにおける接続状態を
示す。ＬＳＩ１１は、外部端子１７とテスト端子１７ａ
が試験装置２２に接続される。試験装置２２は、ＬＳＩ
１１をテストモードに設定すべくモード信号ＴＭを出力
する。試験装置２２には、最大の容量を持つ第１メモリ
回路１４に対応する量の試験データを格納したファイル
２２ａが予め作成され記憶されている。

【００６９】ロジック回路１３は、モード信号ＴＭが入
力されると、通常モードからテストモードに切り換え
る。そのテストモードにおいて、ロジック回路１３は、
各メモリ回路１４〜１６を入出力回路１８に直接接続す
るように構成されている。また、ロジック回路１３は、
各メモリ回路１４〜１６に対して、テストアドレス信号
ＴＡＤＲ，テスト制御信号ＴＣＴＬ等が共通に入力され
るように接続する。

【００７０】このとき、ロジック回路１３は、通常モー
ドにおいて外部回路２１とデータの授受を行うための外
部端子１７を介して、試験装置２２が出力するテストア
ドレス信号ＴＡＤＲ等を各メモリ回路１４〜１６に供給
するように接続する。即ち、外部端子１７は、通常モー
ド時には外部回路２１に接続され、テストモード時には
試験装置２２に接続される。このように、外部端子１７
を通常モードと試験モードの両モードにおいて使用する
ことにより、試験のための外部端子を設ける必要が無
く、外部端子１７の数の増加を抑えてチップ１２の面積
が大きくなるのを防止する。

【００７１】前記試験データは、第１〜第３メモリ回路
１４〜１６を試験するためにＬＳＩ１１に供給するアド
レスデータ、試験パターンデータ、試験データ、期待デ
ータ等を含む。試験装置２２は、ファイル２２ａの試験
データに基づいて、各メモリ回路１４〜１６に対して様
々な試験を実施する。例えば、干渉試験は、試験装置２
２は、各メモリ回路１４〜１６に対して所定のパターン
の試験パターンデータ、試験データを書き込んだ後、各
メモリ回路１４〜１６から読み出したデータが予め設定
した期待データと一致するか否かを判断する試験であ
る。

【００７２】読み出したデータが期待データと一致する
場合、試験装置２２はそのデータを読み出したメモリセ
ル及びそのデータの伝達経路が正常であると判断する。
一方、読み出したデータが期待データと一致しない場
合、試験装置２２は、そのデータを読み出したメモリセ
ル又はそのデータの伝達経路に干渉があるとして一致し
ないデータを読み出したメモリ回路を不良と判断する。

【００７３】この干渉試験において、先ず、試験装置２
２は、外部端子１７及び入出力回路１８を介して各メモ
リ回路１４〜１６に対してテストアドレス信号ＴＡＤ
Ｒ、書き込みを行うためのテスト制御信号ＴＣＴＬ、テ
ストデータ信号ＴＤａｔａを出力する。各メモリ回路１
４〜１６は、共通接続されているため、各メモリ回路１
４〜１６が同じテストアドレス信号ＴＡＤＲを入力す
る。従って、試験装置２２は、第１〜第３メモリ回路１
４〜１６を同時にアクセスする。

【００７４】各メモリ回路１４〜１６は、それぞれアド
レス判定回路１４ａ〜１６ａを備えている。これによ
り、各メモリ回路１４〜１６がそれぞれ他のメモリ回路
又はロジック回路１３と別々に独立して設計する事がで
きるため、設計時間の短縮を図ることができる。

【００７５】アドレス判定回路１４ａ〜１６ａは、テス
トアドレス信号ＴＡＤＲが共通に入力される。アドレス
判定回路１４ａ〜１６ａは、該判定回路がそれぞれ備え
られたメモリ回路１４〜１６のメモリ容量に基づいて、
それぞれ入力されるテストアドレス信号ＴＡＤＲが有効
か否かを判断する。アドレス判定回路１４ａ〜１６ａ
は、テストアドレス信号ＴＡＤＲに基づいて指定される
メモリセルがそのメモリ回路１４〜１６内に存在する場
合、該アドレス信号ＴＡＤＲを有効と判断し、対応する
メモリセルがメモリ回路１４〜１６内に存在しない場
合、該アドレス信号ＴＡＤＲを無効と判断する。アドレ
ス判定回路１４ａ〜１６ａは、各メモリ回路１４〜１６
に共通に入力されるテストアドレス信号ＴＡＤＲを有効
と判断した場合に、各メモリ回路１４〜１６に対してメ
モリ動作を許容する。アドレス判定回路１４ａ〜１６ａ
は、テストアドレス信号ＴＡＤＲを無効と判断した場合
に、各メモリ回路１４〜１６に対して入力されるテスト
アドレス信号ＴＡＤＲに基づくメモリ動作を禁止する。
メモリ動作は、データの書き込み動作、データの読み出
し動作、リフレッシュ動作、等を含む。

【００７６】即ち、各メモリ回路１４〜１６は、アドレ
ス判定回路１４ａ〜１６ａが有効と判断したテストアド
レス信号ＴＡＤＲに基づいて指定したメモリセルに対し
てテストデータ信号ＴＤａｔａ１〜ＴＤａｔａ３の書き
込みを行う。

【００７７】一方、各メモリ回路１４〜１６は、アドレ
ス判定回路１４ａ〜１６ａがその時のテストアドレス信
号ＴＡＤＲを無効と判断した場合、メモリセルに対する
書き込みを実行しない。これにより、メモリ回路１４〜
１６に存在しないテストアドレス信号ＴＡＤＲに基づく
書き込み動作が、実際に搭載されたメモリセルに記憶さ
れたセル情報に影響を与えることが防止される。

【００７８】次に、試験装置２２は、各メモリ回路１４
〜１６に対してテストアドレス信号ＴＡＤＲと読み出し
を行うためのテスト制御信号ＴＣＴＬを出力する。各メ
モリ回路１４〜１６のアドレス判定回路１４ａ〜１６ａ
は、書き込みを行う場合と同様にメモリ回路１４〜１６
のメモリ容量に基づいて、その時に入力されるテストア
ドレス信号ＴＡＤＲが有効か否かを判断する。

【００７９】アドレス判定回路１４ａ〜１６ａがテスト
アドレス信号ＴＡＤＲを有効と判断した場合、各メモリ
回路１４〜１６は、テストアドレス信号ＴＡＤＲに基づ
いて指定したメモリセルからセル情報を読み出し、その
セル情報をテストデータ信号ＴＤａｔａ１〜ＴＤａｔａ
３として出力する。試験装置２２は、そのテストデータ
信号ＴＤａｔａ１〜ＴＤａｔａ３に基づいて、その時の
テストアドレス信号ＴＡＤＲに対応するメモリセルが正
常か否かを判断する。

【００８０】各メモリ回路１４〜１６は、アドレス判定
回路１４ａ〜１６ａが有効と判断したテストアドレス信
号ＴＡＤＲに基づいて指定したメモリセルに記憶された
セル情報を読み出す。そして、各メモリ回路１４〜１６
は、読み出したセル情報をテストデータ信号ＴＤａｔａ
１〜ＴＤａｔａ３として試験装置２２に出力する。

【００８１】試験装置２２は、各メモリ回路１４〜１６
から読み出したテストデータ信号ＴＤａｔａ１〜ＴＤａ
ｔａ３と、各メモリ回路１４〜１６へ書き込んだテスト
データとを比較し、その比較結果に基づいてＬＳＩ１１
が正常か否かを判断する。

【００８２】一方、アドレス判定回路１４ａ〜１６ａが
その時のテストアドレス信号ＴＡＤＲを無効と判断した
場合、各メモリ回路１４〜１６は、疑似信号を生成し、
その疑似信号をテストデータ信号ＴＤａｔａ１〜ＴＤａ
ｔａ３として出力する。この疑似信号は、メモリセルが
正常な時に出力されるテストデータ信号ＴＤａｔａ１〜
ＴＤａｔａ３と同じ論理（レベル）の信号である。

【００８３】尚、実際には、試験装置２２が出力するテ
ストアドレス信号ＴＡＤＲは、容量の最も大きな第１メ
モリ回路１４に対応している。そのため、第１メモリ回
路１４のアドレス判定回路１４ａはテストアドレス信号
ＴＡＤＲを常に有効と判断し、第２，第３メモリ回路１
５，１６のアドレス判定回路１５ａ，１６ａはテストア
ドレス信号ＴＤＡＲが有効か無効かを判断する。そし
て、第２，第３メモリ回路１５，１６は、それぞれアド
レス判定回路１５ａ，１６ａがテストアドレス信号ＴＡ
ＤＲを無効と判断した場合に疑似信号をテストデータ信
号ＴＤａｔａ２，ＴＤａｔａ３を出力する。

【００８４】試験装置２２は、テストデータ信号ＴＤａ
ｔａ１〜ＴＤａｔａ３として出力される疑似信号に基づ
いて、試験データに対してアドレス範囲の小さなメモリ
回路１５，１６を正常と判断するため、試験を継続す
る。これにより、試験装置２２は、アドレス範囲の大き
なメモリ回路１４に対する試験を継続して最後まで実行
することができる。そのため、試験装置２２は、各メモ
リ回路１４〜１６の全てのメモリセルに対する試験を同
時に行うことができる。

【００８５】即ち、第１メモリ回路１４よりも容量の小
さな第２，第３メモリ回路１５，１６がテストデータ信
号ＴＤａｔａ２，３として疑似信号を出力しない場合、
試験装置２２は、その時のテストアドレス信号ＴＡＤＲ
において、第２，第３メモリ回路１５，１６が不良であ
ると判断するため、試験を中断する。その結果、容量の
最も小さな第３メモリ回路１６に備えられたメモリセル
に対する試験は終了するものの、その第３メモリ回路１
６よりも容量の大きな第１，第２メモリ回路１４，１５
は、全てのメモリセルに対する試験を実施できない。こ
れを防ぐために疑似信号をテストデータ信号ＴＤａｔａ
２，３として出力するようにしている。

【００８６】尚、第１メモリ回路１４は、第２，第３メ
モリ回路１５，１６と同様に疑似信号を出力する回路構
成を備える。即ち、第１〜第３メモリ回路１４〜１６
は、回路構成が同じであり、メモリの容量が異なるのみ
である。このことは、第１〜第３メモリ回路１４〜１６
の設計を容易にし、設計時間を短縮する効果がある。即
ち、１つの回路構成のデータを予め用意しておき、仕様
に応じてメモり容量を変更して複数のメモリ回路を構成
する。これにより、複数のメモリ回路を容易に設計する
ことができると共に複数のメモリ回路をそれぞれ設計す
る場合に比べて設計時間が短くなる。

【００８７】また、ＬＳＩ１１のチップ１２上に形成し
たメモリ回路１４〜１６のうち、容量が最大の第１メモ
リ回路１４にもアドレス判定回路１４ａを備えることに
より、他のＬＳＩに搭載され構成が異なるメモリ回路に
用いるパターンデータを共用することが可能となる。即
ち、設計可能な最大容量のメモリ回路に対するパターン
データを１つ用意しておく。そのパターンデータを用い
てＬＳＩ１１に搭載された各メモリ回路１４〜１６の試
験を同時に行うことができる。また、他のＬＳＩに搭載
され、メモリ回路１４〜１６と異なる構成のメモリ回路
に対しても、同じパターンデータを用いて試験を行うこ
とができる。

【００８８】その結果、１つのパターンデータを用いて
複数の構成の異なるＬＳＩの試験を実施することができ
るため、１つのパターンデータを作成すれば、他のＬＳ
Ｉに対応するパターンデータを作成する必要がないの
で、その分データの作成時間を省略することができ、必
要な時間は単にＬＳＩを試験するだけの時間となるた
め、試験時間を短縮することができる。

【００８９】更にまた、試験装置２２は、上記のＬＳＩ
１１と構成の異なる複数のメモリ回路を備えた他のＬＳ
Ｉに対する試験と、上記のＬＳＩ１１に対する試験を同
時に行うことができるようになる。そのため、各ＬＳＩ
を個々に試験する場合に比べて試験時間を短縮すること
が可能となる。

【００９０】尚、容量が最も大きなメモリ回路のアドレ
ス判定回路、即ち第１メモリ回路１４の第１アドレス判
定回路１４ａを省略して実施しても良い。これは、試験
装置２２に記憶したテストデータが第１メモリ回路１４
の容量に対応している、即ち、ファイル２２ａに格納し
た試験データに基づいて試験装置２２が第１メモリ回路
１４のアドレス範囲以外のアドレスを指定しない場合に
行われる。第１アドレス判定回路１４ａを省略すること
により、その分ＬＳＩ１１の回路設計（パターンの引き
回し等）に余裕ができる。

【００９１】［メモリ回路の回路構成］次に、第１〜第
３メモリ回路１４〜１６の構成を図５〜７に従って詳述
する。先ず、通常モードにおける第１〜第３メモリ回路
１４〜１６について説明する。

【００９２】図５は、第１メモリ回路１４のブロック回
路図を示す。図６は、第２メモリ回路１５の一部ブロッ
ク回路図、図７は第３メモリ回路１６の一部ブロック回
路図を示す。

【００９３】第１メモリ回路１４は、ユーザの使用に基
づく容量のメモリセル（図示略）にて構成されるセルア
レイ３１ａを備えている。第１メモリ回路１４は、セル
アレイ３１ａの容量に応じたビット数のアドレス信号が
入力される。本実施形態では、第１メモリ回路１４は、
ロウアドレス信号ＲＡ０〜ＲＡ９とコラムアドレス信号
ＣＡ０〜ＣＡ５が図３の第１アドレス信号ＡＤＲ１とし
て入力される。

【００９４】ロウアドレス信号ＲＡ０〜ＲＡ９は行アド
レス処理部３２ａに入力され、コラムアドレス信号ＣＡ
０〜ＣＡ５は列アドレス処理部３３ａに入力される。
行，列アドレス処理部３２ａ，３３ａは、ロウアドレス
信号ＲＡ０〜ＲＡ９，コラムアドレス信号ＣＡ０〜ＣＡ
５に基づいて、バス幅のビット数に対応する数のメモリ
セルを選択する。

【００９５】書き込み動作の場合、データ入力回路３５
は、図３のロジック回路１３から入力される多ビットの
データ信号Ｄａｔａ１（本実施形態では３２ビットであ
って、図５に示す入力データ信号Ｄｉ０〜Ｄｉ３１）を
増幅してセンスアンプ３４を介してセルアレイ３１ａに
出力する。データ信号Ｄａｔａ１は、列及び行アドレス
処理部３２ａ，３３ａにて選択された複数のメモリセル
（図示略）に記憶される。

【００９６】読み出し動作の場合、データ出力回路３６
は、行及び列アドレス処理部３２ａ，３３ａにて選択さ
れた複数のメモリセルに記憶されたデータがセンスアン
プ３４を介して入力される。データ出力回路３６は入力
されるデータを増幅した出力データ信号Ｄｏ０〜Ｄｏ３
１を図３に示すデータ信号Ｄａｔａ１としてロジック回
路１３に出力する。

【００９７】メモリ動作制御回路３７は、図３の制御信
号ＣＴＬとしてロウアドレスストローブ信号ＲＡＳ、コ
ラムアドレスストローブ信号ＣＡＳ、ライトイネーブル
信号ＷＥが入力される。メモリ動作制御回路３７は、入
力信号に基づいて、その時々の動作（書き込み動作／読
み出し動作）に応じて行，列アドレス処理部３２，３
３、センスアンプ３４、データ入力回路３５、データ出
力回路３６を活性化させるための制御信号を出力する。

【００９８】行，列アドレス処理部３２，３３は制御信
号に応答してロウ及びコラムアドレス信号ＲＡ０〜ＲＡ
９，ＣＡ０〜ＣＡ５に基づくメモリセルを選択する。セ
ンスアンプ３４，データ入力，出力回路３５，３６は、
制御信号に応答して入力データ信号Ｄｉ０〜Ｄｉ３１の
書き込み又は出力データ信号Ｄｏ０〜Ｄｏ３１の読み出
しを行う。

【００９９】また、メモリ動作制御回路３７は、入力信
号に基づいて、リフレッシュ動作に対応する制御信号を
出力し、行，列アドレス処理部３２，３３、センスアン
プ３４、データ入力，出力回路３５，３６を制御して、
セルアレイ３１ａのリフレッシュを実行する。

【０１００】図６に示すように、第２メモリ回路１５
は、ユーザの使用に基づく容量をメモリセル（図示略）
にて構成されるセルアレイ３１ｂを備えている。行アド
レス処理部３２ｂ及び列アドレス処理部３３ｂは、セル
アレイ３１ｂの容量に応じた回路規模に形成されてい
る。

【０１０１】第２メモリ回路１５は、セルアレイ３１ｂ
の容量に応じたビット数のアドレス信号が入力される。
本実施形態では、第２メモリ回路１５は、ロウアドレス
信号ＲＡ０〜ＲＡ８とコラムアドレス信号ＣＡ０〜ＣＡ
４が図３の第２アドレス信号ＡＤＲ２として入力され
る。

【０１０２】ロウアドレス信号ＲＡ０〜ＲＡ８は行アド
レス処理部３２ｂに入力され、コラムアドレス信号ＣＡ
０〜ＣＡ４は列アドレス処理部３３ｂに入力される。
行，列アドレス処理部３２ｂ，３３ｂは、ロウアドレス
信号ＲＡ０〜ＲＡ８，コラムアドレス信号ＣＡ０〜ＣＡ
４に基づいて、バス幅のビット数に対応する数のメモリ
セルを選択する。選択したメモリセルに対する図３のデ
ータ信号Ｄａｔａ２の書き込み等の動作は、第１メモリ
回路１４と同じであるため、説明を省略する。

【０１０３】図７に示すように、第３メモリ回路１６
は、ユーザの使用に基づく容量をメモリセル（図示略）
にて構成されるセルアレイ３１ｃを備えている。行アド
レス処理部３２ｃ及び列アドレス処理部３３ｃは、セル
アレイ３１ｃの容量に応じた回路規模に形成されてい
る。

【０１０４】第３メモリ回路１６は、セルアレイ３１ｃ
の容量に応じたビット数のアドレス信号が入力される。
本実施形態では、第３メモリ回路１６は、ロウアドレス
信号ＲＡ０〜ＲＡ７とコラムアドレス信号ＣＡ０〜ＣＡ
３が図３の第３アドレス信号ＡＤＲ３として入力され
る。

【０１０５】ロウアドレス信号ＲＡ０〜ＲＡ７は行アド
レス処理部３２ｃに入力され、コラムアドレス信号ＣＡ
０〜ＣＡ３は列アドレス処理部３３ｃに入力される。
行，列アドレス処理部３２ｃ，３３ｃは、ロウアドレス
信号ＲＡ０〜ＲＡ７，コラムアドレス信号ＣＡ０〜ＣＡ
３に基づいて、バス幅のビット数に対応する数のメモリ
セルを選択する。選択したメモリセルに対する図３のデ
ータ信号Ｄａｔａ３の書き込み等の動作は、第１メモリ
回路１４と同じであるため、説明を省略する。

【０１０６】次に、テストモードにおける第１〜第３メ
モリ回路１４〜１６について説明する。第１〜第３メモ
リ回路１４〜１６は、図４の試験装置２２からテストア
ドレス信号ＴＡＤＲが共通に入力される。尚、本実施形
態では、テストアドレス信号ＴＡＤＲは、最も容量の大
きなメモリ回路に通常モードにおいて入力されるアドレ
ス信号と同じアドレス幅の信号が入力される。

【０１０７】本実施形態において、最も容量の大きな第
１メモリ回路１４は、アドレス信号としてロウアドレス
信号ＲＡ０〜ＲＡ９及びコラムアドレス信号ＣＡ０〜Ｃ
Ａ５が入力される。従って、第１〜第３メモリ回路１４
〜１６は、テストアドレス信号ＴＡＤＲとしてロウアド
レス信号ＲＡ０〜ＲＡ９及びコラムアドレス信号ＣＡ０
〜ＣＡ５が入力される。尚、図６，７において、テスト
モードの時に入力されるロウ，コラムアドレス信号に括
弧を付けて示してある。

【０１０８】第１〜第３メモリ回路１４〜１６のアドレ
ス判定回路１４ａ〜１６ａは、それぞれ各メモリ回路１
４〜１６において必要性が異なる上位のアドレス信号が
入力される。具体的には、各アドレス判定回路１４ａ〜
１６ａは、当該回路が搭載されたメモリ回路（以下、自
メモリ回路と呼ぶ）１４〜１６において実装されていな
いメモリセルを指定するためのアドレス信号が入力され
る。

【０１０９】先ず、第１メモリ回路１４のアドレス判定
回路１４ａについて説明する。上記したように、第１メ
モリ回路１４のセルアレイ３１ａは、その容量に応じて
ロウアドレス信号ＲＡ０〜ＲＡ９及びコラムアドレス信
号ＣＡ０〜ＣＡ５のアドレス幅を持つ。それらアドレス
信号ＲＡ０〜ＲＡ９，ＣＡ０〜ＣＡ５は、セルアレイ３
１ａに含まれるメモリセルを選択するために利用され
る。即ち、セルアレイ３１ａは、ロウアドレス信号ＲＡ
０〜ＲＡ９及びコラムアドレス信号ＣＡ０〜ＣＡ５の全
てを必要とする。

【０１１０】従って、第１メモリ回路１４のアドレス判
定回路１４ａは、アドレス信号が入力されない。そし
て、第１メモリ回路１４のアドレス判定回路１４ａは、
メモリ動作制御回路３７を常に動作させるための判定信
号Ｈ１ａを生成するように構成される。例えば、アドレ
ス判定回路１４ａは、常にデータ「１」の判定信号Ｈ１
ａを出力するように構成されている。

【０１１１】メモリ動作制御回路３７は、データ「１」
の判定信号Ｈ１ａに基づいて活性化する。活性化したメ
モリ動作制御回路３７は、入力信号ＲＡＳ等に基づく制
御信号を出力する。これにより、データ入力回路３５，
データ出力回路３６が常に動作して、入力されるアドレ
ス信号の全てにおいて、セルアレイ３１ａに対するテス
トデータ信号の書き込み又は読み出しが行われる。

【０１１２】次に、第２メモリ回路１５のアドレス判定
回路１５ａについて説明する。第２メモリ回路１５は、
セルアレイ３１ｂの容量に応じてロウアドレス信号ＲＡ
０〜ＲＡ８及びコラムアドレス信号ＣＡ０〜ＣＡ４のア
ドレス幅を持つ。即ち、セルアレイ３１ｂは、データ
「１」のロウアドレス信号ＲＡ９に対応するメモリセル
が備えられていない。また、セルアレイ３１ｂは、デー
タ「１」のコラムアドレス信号ＣＡ５に対応するメモリ
セルが備えられていない。

【０１１３】従って、第２メモリ回路１５のアドレス判
定回路１５ａは、ロウアドレス信号ＲＡ９とコラムアド
レス信号ＣＡ５が入力される。アドレス判定回路１５ａ
は、アドレス信号ＲＡ９，ＣＡ５のうちの少なくとも一
方がデータ「１」の場合にメモリ動作制御回路３７の動
作を停止させるための判定信号Ｈ１ｂを生成するように
構成される。

【０１１４】例えば、アドレス判定回路１５ａは、ノア
回路により構成される。そのノア回路にはロウアドレス
信号ＲＡ９とコラムアドレス信号ＣＡ５が入力される。
ノア回路は、アドレス信号ＲＡ９，ＣＡ５が共にデータ
「０」の場合にデータ「１」の判定信号Ｈ１ｂを出力
し、それ以外の場合にデータ「０」の判定信号Ｈ１ｂを
出力する。

【０１１５】メモリ動作制御回路３７は、データ「１」
の判定信号Ｈ１ｂに基づいて活性化し、データ「０」の
判定信号Ｈ１ｂに基づいて非活性化する。非活性化した
メモリ動作制御回路３７は、制御信号を出力しない。こ
れにより、データ入力回路３５，データ出力回路３６が
動作しないので、セルアレイ３１ｂに対してメモリセル
が実装されていないアドレスにおけるデータの書き込み
又は読み出しが行われない。

【０１１６】次に、第３メモリ回路１６のアドレス判定
回路１６ａについて説明する。第３メモリ回路１６は、
セルアレイ３１ｃの容量に応じてロウアドレス信号ＲＡ
０〜ＲＡ７及びコラムアドレス信号ＣＡ０〜ＣＡ３のア
ドレス幅を持つ。即ち、セルアレイ３１ｃは、データ
「１」のロウアドレス信号ＲＡ８，ＲＡ９に対応するメ
モリセルが備えられていない。また、セルアレイ３１ｃ
は、データ「１」のコラムアドレス信号ＣＡ４，ＣＡ５
に対応するメモリセルが備えられていない。

【０１１７】従って、第３メモリ回路１６のアドレス判
定回路１６ａは、ロウアドレス信号ＲＡ８，ＲＡ９とコ
ラムアドレス信号ＣＡ４，ＣＡ５が入力される。アドレ
ス判定回路１６ａは、アドレス信号ＲＡ８，ＲＡ９，Ｃ
Ａ４，ＣＡ５のうちの１つでもデータ「１」の場合にメ
モリ動作制御回路３７の動作を停止させるための判定信
号Ｈ１ｃを生成するように構成される。

【０１１８】例えば、アドレス判定回路１６ａは、ノア
回路により構成される。そのノア回路にはロウアドレス
信号ＲＡ８，ＲＡ９とコラムアドレス信号ＣＡ４，ＣＡ
５が入力される。ノア回路は、アドレス信号ＲＡ８，Ｒ
Ａ９，ＣＡ４，ＣＡ５が全てデータ「０」の場合にデー
タ「１」の判定信号Ｈ１ｃを出力し、それ以外の場合に
データ「０」の判定信号Ｈ１ｃを出力する。

【０１１９】メモリ動作制御回路３７は、データ「１」
の判定信号Ｈ１ｃに基づいて活性化し、データ「０」の
判定信号Ｈ１ｃに基づいて非活性化する。非活性化した
メモリ動作制御回路３７は、制御信号Ｈ１ｃを出力しな
い。これにより、データ入力回路，データ出力回路が動
作しないので、セルアレイ３１ｃに対してメモリセルが
実装されていないアドレスにおけるデータの書き込み又
は読み出しが行われない。

【０１２０】上記の構成により、各メモリ回路１４〜１
６のアドレス判定回路１４ａ〜１６ａは、それぞれ自メ
モリ回路１４〜１６に入力されるテストアドレス信号Ｔ
ＡＤＲが有効か無効かを判断する。

【０１２１】アドレス判定回路１４ａ〜１６ａは、自メ
モリ回路１４〜１６に備えられたセルアレイ３１ａ〜３
１ｃに実在するメモリセルを選択するテストアドレス信
号ＴＡＤＲを有効と判断し、その判断結果に基づく判定
信号Ｈ１ａ〜Ｈ１ｃを出力する。各メモリ回路１４〜１
６のメモリ動作制御回路３７は、判定信号Ｈ１ａ〜Ｈ１
ｃによりテストアドレス信号ＴＡＤＲが有効な時に活性
化するため、セルアレイ３１ａ〜３１ｃに対してデータ
の書き込み／読み出しが行われる。

【０１２２】一方、アドレス判定回路１４ａ〜１６ａ
は、セルアレイ３１ａ〜３１ｃにメモリセルが実在しな
いテストアドレス信号ＴＡＤＲを無効と判断し、その判
断結果に基づく判定信号Ｈ１ａ〜Ｈ１ｃを出力する。各
メモリ回路１４〜１６のメモリ動作制御回路３７は、判
定信号Ｈ１ａ〜Ｈ１ｃによりテストアドレス信号ＴＡＤ
Ｒが無効な時に非活性化するため、セルアレイ３１ａ〜
３１ｃに対するデータの書き込み／読み出しが行われな
い。その結果、メモリセルが実在しないテストアドレス
信号ＴＡＤＲに基づく書き込み／読み出し動作が実在す
るメモリセルに影響を与えることはない。

【０１２３】各メモリ回路１４〜１６は、第１疑似信号
生成回路（以下、第１生成回路という）３８を備える。
第１生成回路３８は、各アドレス判定回路１４ａ〜１６
ａとメモリ動作制御回路３７の間に接続されている。

【０１２４】各メモリ回路１４〜１６の第１生成回路３
８は、それぞれアドレス判定回路１４ａ〜１６ａから判
定信号Ｈ１ａ〜Ｈ１ｃが入力される。また、第１生成回
路３８は、制御クロック信号φ１が入力される。

【０１２５】制御クロック信号φ１は、各メモリ回路１
４〜１６の動作サイクルに応じた信号であり、各メモリ
回路１４〜１６の外部回路、例えば、図４の試験装置２
２にて生成され入力される。詳しくは、制御クロック信
号φ１は、各メモリ回路１４〜１６に入力される第１生
成回路３８は、各メモリ回路１４〜１６の動作サイクル
により、アドレス判定回路１４ａ〜１６ａが出力する判
定信号Ｈ１ａ〜Ｈ１ｃに関わらずにメモリ動作制御回路
３７を活性化させるために備えられている。各メモリ回
路１４〜１６は、ＤＲＡＭよりなるセルアレイ３１ａ〜
３１ｃに対して、セルアレイ３１ａ〜３１ｃのメモリセ
ルをリフレッシュするための動作サイクルを備える。こ
の場合、判定信号Ｈ１ａ〜Ｈ１ｃに基づいてメモリ動作
制御回路３７を非活性化させると、動作サイクルによっ
ては各セルアレイ３１ａ〜３１ｃのメモリセルがリフレ
ッシュされない場合がある。すると、各メモリセルに記
憶したセル情報が消失してしまう。

【０１２６】そのため、第１生成回路３８は、制御クロ
ック信号φ１に基づいて、動作サイクルがリフレッシュ
動作であるときに各メモリ回路１４〜１６のメモリ動作
制御回路３７を活性化させるために図５〜７の疑似判定
信号Ｐ１ａ〜Ｐ１ｃを生成し出力する。各メモリ動作制
御回路３７は、疑似判定信号Ｐ１ａ〜Ｐ１ｃに基づい
て、アドレス信号に関わらずに動作して各メモリ回路１
４〜１６のセルアレイ３１ａ〜３１ｃをリフレッシュす
る。

【０１２７】即ち、第１生成回路３８は、アドレス信号
に基づかないメモリ動作を許容するために備えられる。
これにより、各セルアレイ３１ａ〜３１ｃのメモリセル
に記憶されたセル情報の消失を防ぐことができる。

【０１２８】図５に示すように、第１〜第３メモリ回路
１４〜１６は、データ圧縮回路３９、疑似信号生成回路
４０を備える。データ圧縮回路３９は、各セルアレイ３
１ａ〜３１ｃに対する試験時間の短縮を図るために備え
られている。疑似信号生成回路４０は、上記のメモリセ
ルが実在しないテストアドレス信号ＴＡＤＲにおいて図
４の試験装置２２がＬＳＩ１１を不良と誤判定するのを
防止するために備えられている。

【０１２９】データ圧縮回路３９は、パターンレジスタ
４１、データ判定回路４２、マルチプレクサ（以下、Ｍ
ＵＸという）４３を備えている。データ圧縮回路３９
は、図４の試験装置２２からテスト入力信号Ｔｉｎと期
待データ信号Ｅｘｐが入力される。パターンレジスタ４
１は、試験装置２２からバスの干渉試験に対応するデー
タが試験の開始時に入力され、パターンレジスタ４１は
データを記憶する。バスの干渉試験は、隣接して形成さ
れ入力データ信号Ｄｉ０〜Ｄｉ３１，出力データ信号Ｄ
ｏ０〜Ｄｏ３１を転送するバスの配線間における干渉を
試験するためのものである。

【０１３０】テスト入力信号Ｔｉｎは、データ入力回路
３５に入力される。データ入力回路３５は、テスト入力
信号Ｔｉｎとパターンレジスタ３９に記憶されたデータ
に基づく３２ビットのテスト信号を出力する。テスト信
号は、テストアドレス信号として入力されるロウアドレ
ス信号ＲＡ０〜ＲＡ９とコラムアドレス信号ＣＡ０〜Ｃ
Ａ５に基づいて選択される複数のメモリセルに同時に書
き込まれる。これにより、テストデータの書き込み時間
を短縮する。

【０１３１】図９に示すように、パターンレジスタ４１
は、所定のビット数の第１，第２レジスタ４１ａ，４１
ｂを備える。第１，第２レジスタ４１ａ，４１ｂのビッ
ト数は、セルアレイ３１ａに対して同時に入出力される
データ信号Ｄａｔａ１のビット数に対応して設定されて
いる。尚、本実施形態では、第１，第２レジスタ４１
ａ，４１ｂのビット数は、セルアレイ３１ａに対して入
出力されるデータ信号Ｄａｔａ１のビット数３２に対し
てそれぞれ４ビットに設定されている。

【０１３２】第１，第２レジスタ４１ａ，４１ｂは、そ
れぞれパターン制御信号ＰＴ１，ＰＴ２が入力される。
パターン制御信号ＰＴ１，ＰＴ２は、試験装置２２によ
りファイル２２ａに格納された試験データに基づいて所
定のパターンデータに対応して生成される。第１，第２
レジスタ４１ａ，４１ｂは、パターン制御信号ＰＴ１，
ＰＴ２に基づくデータを記憶する。

【０１３３】第１，第２レジスタ４１ａ，４１ｂは、記
憶したデータを、それぞれパターン信号Ｒｅｇ０〜Ｒｅ
ｇ３，Ｒｅｇ４〜Ｒｅｇ７として出力する。パターン信
号Ｒｅｇ０〜Ｒｅｇ７は、データ入力回路３５に出力さ
れる。

【０１３４】データ入力回路３５は、テスト入力信号Ｔ
ｉｎが入力される。データ入力回路３５は、図示しない
インバータ回路によりテスト入力信号Ｔｉｎを反転した
反転データ信号Ｔｉｎｘを生成する。尚、反転テスト信
号Ｔｉｎｘを図４のロジック回路１３，試験装置２２等
において作成し、データ入力信号Ｔｉｎと共にデータ入
力回路３５に入力される構成としてもよい。また、干渉
試験以外の試験に対しては、反転テスト信号Ｔｉｎｘを
テスト入力信号Ｔｉｎと同じレベルとして入力する構成
（インバータ回路を介さずに入力する構成）としてもよ
い。

【０１３５】データ入力回路３５は、入力データ信号Ｄ
ｉ０〜Ｄｉ３１に対応した数のセレクタＳ０〜Ｓ３１を
備える。各セレクタＳ０〜Ｓ３１は、下位ビットの入力
データ信号Ｄｉ０が入力されるセレクタＳ０から順番に
パターンレジスタ４１に記憶されたパターンデータが周
期的に入力される。即ち、各セレクタＳ０〜Ｓ３１は、
第１，第２レジスタ４１ａ，４１ｂに記憶されたデータ
に対応するパターン信号Ｒｅｇ０〜Ｒｅｇ７が周期的に
入力される。また、各セレクタＳ０〜Ｓ３１は、下位ビ
ットの入力データ信号Ｄｉ０が入力されるセレクタＳ０
から順番にテスト入力信号Ｔｉｎと反転テスト信号Ｔｉ
ｎｘが周期的に入力される。

【０１３６】図９に示すように、セレクタ回路Ｓ０〜Ｓ
３１は、第１レジスタ４１ａから出力されるパターン信
号Ｒｅｇ０〜Ｒｅｇ３と第２レジスタ４１ｂから出力さ
れるパターン信号Ｒｅｇ４〜Ｒｅｇ７が繰り返されると
共に交互に入力される。また、セレクタ回路Ｓ０〜Ｓ３
１は、第１，第２レジスタ４１ａ，４１ｂのビット数に
対応した数（図９において４つ）毎にテスト入力信号Ｔ
ｉｎと反転テスト信号Ｔｉｎｘが交互に入力される。

【０１３７】即ち、第１〜第４セレクタ回路Ｓ０〜Ｓ３
は、テスト入力信号Ｔｉｎが入力されると共に、パター
ン信号Ｒｅｇ０〜Ｒｅｇ３が順次入力される。次の第５
〜第８セレクタ回路Ｓ４〜Ｓ７は、反転テスト信号Ｔｉ
ｎｘが入力されると共に、パターン信号Ｒｅｇ０〜Ｒｅ
ｇ３が順次入力される。

【０１３８】更に、第９〜第１２セレクタ回路Ｓ８〜Ｓ
１１は、テスト入力信号Ｔｉｎが入力されると共に、パ
ターン信号Ｒｅｇ４〜Ｒｅｇ７が順次入力される。次の
第１３〜第１６セレクタ回路Ｓ１２〜Ｓ１５は、反転テ
スト信号Ｔｉｎｘが入力されると共に、パターン信号Ｒ
ｅｇ４〜Ｒｅｇ７が順次入力される。

【０１３９】同様に、第１７セレクタ回路Ｓ１６は、テ
スト入力信号Ｔｉｎが入力されると共に、パターン信号
Ｒｅｇ０が入力される。従って、第１７セレクタ回路Ｓ
１６は、第１セレクタ回路Ｓ０と同じ信号が入力され
る。

【０１４０】また、第３２セレクタ回路Ｓ３１は、反転
テスト信号Ｔｉｎｘが入力されると共に、パターン信号
Ｒｅｇ７が入力される。従って、第３２セレクタ回路Ｓ
３１は、第１６セレクタ回路Ｓ１５と同じ信号が入力さ
れる。

【０１４１】従って、セレクタ回路Ｓ０〜Ｓ３１は、８
つのパターン信号Ｒｅｇ０〜Ｒｅｇ７と、２つのテスト
入力信号Ｔｉｎ，反転テストＴｉｎｘの組み合わせが２
度繰り返して入力される。即ち、１６個のセレクタ回路
Ｓ０〜Ｓ１５（又はＳ１６〜Ｓ３１）には、それぞれパ
ターン信号Ｒｅｇ０〜Ｒｅｇ７とテスト入力信号Ｔｉ
ｎ，反転テスト信号Ｔｉｎｘが異なる組み合わせにて入
力される。

【０１４２】図８は、第１セレクタ回路Ｓ０の構成の一
例を示す。尚、第２〜第３１セレクタ回路Ｓ１〜Ｓ３１
は、第１セレクタ回路Ｓ０と同じ構成であるため、図面
及び説明を省略する。

【０１４３】第１セレクタ回路Ｓ０は、排他的論理和回
路（以下、ＸＯＲ回路という）４５とマルチプレクサ
（以下、ＭＵＸという）４６を備えている。ＸＯＲ回路
４５は、テスト入力信号Ｔｉｎとパターン信号Ｒｅｇ０
が入力される。ＸＯＲ回路４５は、テスト入力信号Ｔｉ
ｎとパターン信号Ｒｅｇ０の排他的論理和演算し、その
演算結果に基づく信号Ｘ１を出力する。

【０１４４】ＭＵＸ４６は、信号Ｘ１、入力データ信号
Ｄｉ０、切替制御信号φ２が入力される。切替制御信号
φ２は、前記テストモード信号ＴＭに基づく信号であ
り、図４のロジック回路１３又は試験装置２２により生
成され入力される。

【０１４５】ＭＵＸ４６は、切替制御信号φ２に基づい
て、データ入力信号Ｄｉ０又は選択ＸＯＲ回路４５の出
力信号Ｘ１の一方を選択する。詳しくは、ＭＵＸ４６
は、切替制御信号φ２に基づいて、通常モードの時には
入力データ信号Ｄｉ０を、テストモードの時には出力信
号Ｘ１を選択する。そして、ＭＵＸ４６は、選択した信
号をセンスアンプ３４に出力する。

【０１４６】従って、第１セレクタＳ０は、テストモー
ドの時に、テスト入力信号Ｔｉｎとパターン信号Ｒｅｇ
０を論理演算した結果に基づく信号を出力する。同様
に、第２〜第３１セレクタＳ１〜Ｓ３１は、テスト入力
信号Ｔｉｎ又は反転テスト信号Ｔｉｎｘと、パターン信
号Ｒｅｇ１〜Ｒｅｇ７を論理演算した結果に基づく信号
を出力する。その出力信号は、図５のセンスアンプ３４
を介して３２ビットのテスト信号としてセルアレイ３１
ａに書き込まれる。

【０１４７】これにより、１ビットのテスト入力信号Ｔ
ｉｎが４ビットの第１，第２レジスタ４１ａ，４１ｂの
データと共にセルアレイ３１ａのデータバスのバス幅ま
で展開される。

【０１４８】１ビットのテスト入力信号Ｔｉｎをセルア
レイ３１ａのデータバスのバス幅まで展開する方法とし
てシフトレジスタを用いる方法がある。シフトレジスタ
は、データバスのバス幅に対応した段数に形成され、テ
スト入力信号Ｔｉｎが入力される。シフトレジスタは、
テスト入力信号Ｔｉｎをラッチするとともに順次後段へ
シフトする。これにより、試験装置は、データバスのバ
ス幅に応じた複数の信号をセンスアンプ３４を介してセ
ルアレイ３１ａに格納し、バス干渉テスト等を実施す
る。

【０１４９】しかし、セルアレイ３１ａのバス幅は、デ
ータの転送速度を向上させるために大きくなる。そし
て、シフトレジスタは、段数が多いほど回路を構成する
面積（占有面積）が大きくなる。そのため、チップ１２
の面積を増加させる。これにより、チップ１２のコスト
が上昇する。

【０１５０】一方、本実施形態では、４ビットの第１，
第２レジスタ４１ａ，４１ｂに記憶したデータに基づい
て、テスト入力信号Ｔｉｎと反転テスト信号Ｔｉｎｘを
セルアレイ３１ａのデータバスのバス幅にまで展開して
セルアレイ３１ａに書き込むようにしている。４ビット
の第１，第２レジスタ４１ａ，４１ｂは、多段に形成さ
れたシフトレジスタに比べて占有する面積が非常に小さ
い。そして、セルアレイ３１ａのバス幅が大きくなって
も、４ビットの第１，第２レジスタ４１ａ，４１ｂを形
成するだけで、対応することができる。そのため、ＬＳ
Ｉ１１のチップ１２の面積の増加を抑えることができ
る。

【０１５１】図５の期待データ信号Ｅｘｐは、セルアレ
イ３１ａにテストデータを書き込むためのテスト入力信
号Ｔｉｎに対して、セルアレイ３１ａから期待通りのデ
ータ信号が出力されるか否かを判断するための信号であ
る。試験装置２２は、セルアレイ３１に書き込んだテス
ト入力信号Ｔｉｎに対して、セルアレイ３１ａから読み
出したデータが期待データ信号Ｅｘｐと一致していれ
ば、隣接するバスの配線間や隣接したメモリセル間に干
渉が無いと判断する。

【０１５２】セルアレイ３１ａから読み出されたデータ
は、センスアンプ３４とデータ出力回路３６を介して出
力データ信号Ｄｏ０〜Ｄｏ３１としてデータ判定回路４
２に入力される。また、データ判定回路４２は、パター
ンレジスタ４１に記憶されたデータと期待データ信号Ｅ
ｘｐが入力される。データ判定回路４２は、パターンレ
ジスタ４１から入力されるデータに基づいて出力データ
信号Ｄｏ０〜Ｄｏ３１をビット反転する。そして、その
ビット反転したデータ信号ＤＡＴＡのレベルと期待デー
タ信号ＥＸＰのレベルが一致するか否かを判定し、その
判定結果に応じた判定信号Ｈ２を出力する。

【０１５３】図１０示すように、データ判定回路４２
は、ＡＮＤ回路５１、ＮＯＲ回路５２、ＮＡＮＤ回路５
３、ＸＯＲ回路５４を備える。ＡＮＤ回路５１とＮＯＲ
回路５２には、出力データ信号Ｄｏ０〜Ｄｏ３１と期待
データ信号Ｅｘｐ、その期待データ信号Ｅｘｐを反転し
た反転期待信号Ｅｘｐｘ、及び、図９の第１，第２レジ
スタ４１ａ，４１ｂのパターン信号Ｒｅｇ０〜Ｒｅｇ７
が入力される。尚、ＡＮＤ回路５１及びＮＯＲ回路５２
内部では、前記パターン信号Ｒｅｇ０〜Ｒｅｇ７及び期
待信号Ｅｘｐ，Ｅｘｐｘが入力されることで、図９にお
けるパターン信号Ｒｅｇ０〜Ｒｅｇ７及びテスト信号Ｔ
ｉｎ，Ｔｉｎｘ（＝Ｅｘｐ，Ｅｘｐｘ）の組み合わせ論
理が再現されている。

【０１５４】ＡＮＤ回路５１の出力信号とＮＯＲ回路５
２の出力信号はＮＡＮＤ回路５３に入力され、ＮＡＮＤ
回路５３の出力信号はＸＯＲ回路５４に入力される。Ｘ
ＯＲ回路５４には期待データ信号Ｅｘｐが入力される。
ＸＯＲ回路５４の出力信号がデータ判定回路４２の判定
信号Ｈ２として出力される。

【０１５５】図１１に示すように、データ判定回路４２
は、セルアレイ３１ａから読み出した出力データ信号Ｄ
ｏ０〜Ｄｏ３１の値と期待データ信号Ｅｘｐの値が一致
する場合には期待データ信号ＥＸＰと同じレベルの判定
信号Ｈ２を出力する。一方、データ判定回路４２は、セ
ルアレイ３１ａから読み出した出力データ信号Ｄｏ０〜
Ｄｏ３１の値と期待データ信号Ｅｘｐの値が一致しない
場合に、期待データ信号Ｅｘｐのレベルを反転させたレ
ベルの判定信号Ｈ２を出力する。データ判定回路４２
は、判定信号Ｈ２を、図５のＭＵＸ４３に出力する。

【０１５６】図５のＭＵＸ４３は、アドレス判定回路１
４ａから出力される第１判定信号Ｈ１ａが入力される。
また、ＭＵＸ４３は、データ判定回路４２から出力され
る第２判定信号Ｈ２と、疑似信号生成回路４０が出力す
る疑似判定信号Ｐ２が入力される。

【０１５７】疑似信号生成回路４０は、データ判定回路
４２が、セルアレイ３１ａから読み出した出力データ信
号Ｄｏ０〜Ｄｏ３１の値と期待データ信号Ｅｘｐの値が
一致した場合に出力する第２判定信号Ｈ２と同じレベル
の疑似判定信号Ｐ２を常に出力するように構成されてい
る。ＭＵＸ４３は、第１判定信号Ｈ１ａに基づいて、第
２判定信号Ｈ２と疑似判定信号Ｐ２のいずれか一方をテ
スト出力信号Ｔｏｕｔ１として出力するように構成され
ている。

【０１５８】アドレス判定回路１４ａは、該回路が備え
られた自メモリ回路１４に入力されるテストアドレス信
号ＴＡＤＲ（ロウアドレス信号ＲＡ０〜ＲＡ９、コラム
アドレス信号ＣＡ０〜ＣＡ５）が有効な時にデータ
「１」の第１判定信号Ｈ１ａを、テストアドレス信号Ｔ
ＡＤＲが無効な時にデータ「０」の第１判定信号Ｈ１ａ
を出力する。そして、本実施形態では、アドレス判定回
路１４ａは、常にデータ「１」の第１判定信号Ｈ１ａを
出力するように構成されている。

【０１５９】従って、ＭＵＸ４３は、データ「１」の第
１判定信号Ｈ１ａに基づいて、第２判定信号Ｈ２を選択
し、その選択した第２判定信号Ｈ２をテスト出力信号Ｔ
ｏｕｔ１として出力する。テスト出力信号Ｔｏｕｔ１
は、図４の試験装置２２に入力される。試験装置２２
は、入力するテスト出力信号Ｔｏｕｔ１とテスト入力信
号Ｔｉｎとを比較して第１メモリ回路１４が正常か否か
を判断する。

【０１６０】第２，第３メモリ回路１５，１６は、同様
に構成されたデータ圧縮回路３９を備える。第２，第３
メモリ回路１５，１６のアドレス判定回路１５ａ，１６
ａは、該回路がそれぞれ備えられた自メモリ回路１５，
１６に入力されるテストアドレス信号ＴＡＤＲが有効な
時にデータ「１」の第１判定信号Ｈ１ｂ，Ｈ１ｃを、無
効な時にデータ「０」の第１判定信号Ｈ１ｂ，Ｈ１ｃを
出力する。

【０１６１】第２，第３メモリ回路１５，１６のデータ
圧縮回路３９は、データ「１」の第１判定信号Ｈ１ｂ，
Ｈ１ｃに基づいて第２判定信号Ｈ２を選択し、その選択
した第２判定信号Ｈ２を図４のテスト出力信号Ｔｏｕｔ
２，Ｔｏｕｔ３として出力する。第２判定信号Ｈ２は、
各メモリセル３１ｂ，３１ｃから読み出したデータに基
づいている。そのため、試験装置２２は、テスト出力信
号Ｔｏｕｔ２，Ｔｏｕｔ３とテスト入力信号Ｔｉｎとを
比較して第２，第３メモリ回路１５，１６が正常か否か
を判断する。

【０１６２】また、第２，第３メモリ回路１５，１６の
データ圧縮回路は、データ「０」の第１判定信号Ｈ１
ｂ，Ｈ１ｃに基づいて疑似判定信号Ｐ２を選択し、その
選択した疑似判定信号Ｐ２を図４のテスト出力信号Ｔｏ
ｕｔ２，Ｔｏｕｔ３として出力する。疑似判定信号Ｐ２
は、各メモリセル３１ｂ，３１ｃから読み出したデータ
と期待データ信号Ｅｘｐが一致した場合の第２判定信号
Ｈ２と同じレベルである。そのため、試験装置２２は、
テスト出力信号Ｔｏｕｔ２，Ｔｏｕｔ３とテスト入力信
号Ｔｉｎとを比較して第２，第３メモリ回路１５，１６
を正常と判断する。これにより、第２，第３メモリ回路
１５，１６に実際にメモリセルが備えられていないテス
トアドレス信号ＴＡＤＲにおいても、試験を継続するこ
とができる。

【０１６３】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）アドレス判定回路１４ａ〜１６ａは、テストアド
レス信号ＴＡＤＲを無効と判断した場合に、各メモリ回
路１４〜１６に対して入力されるテストアドレス信号Ｔ
ＡＤＲに基づくメモリ動作を禁止する。従って、各メモ
リ回路１４〜１６は、アドレス判定回路１４ａ〜１６ａ
がその時のテストアドレス信号ＴＡＤＲを無効と判断し
た場合、メモリセルに対する書き込みを実行しない。そ
の結果、メモリ回路１４〜１６に存在しないテストアド
レス信号ＴＡＤＲに基づく書き込み動作が、実際に搭載
されたメモリセルに記憶されたセル情報に影響を与える
ことが防止されるため、第１〜第３メモリ回路１４〜１
６の試験を同時に行うことができる。

【０１６４】（２）第１〜第３メモリ回路１４〜１６
は、入力されるテストアドレス信号ＴＡＤＲが無効と判
断されたときに、各メモリ回路１４〜１６が正常な時の
判定信号に対応する疑似信号を出力するようにした。従
って、試験装置２２は、テストデータ信号ＴＤａｔａ１
〜ＴＤａｔａ３として出力される疑似信号に基づいて、
試験データに対してアドレス範囲の小さなメモリ回路１
５，１６を正常と判断するため、試験を継続する。その
結果、試験装置２２は、各メモリ回路１４〜１６の全て
のメモリセルに対する試験を行うことができる。 （３）第１〜第３メモリ回路１４〜１６には、データ圧
縮回路３９を備え、各セルアレイ３１ａ〜３１ｃから読
み出された出力データ信号Ｄｏ０〜Ｄｏ３１を圧縮する
とともに、期待データ信号Ｅｘｐと比較し、その比較結
果に基づいて１ビットのテスト出力信号Ｔｏｕｔ１〜Ｔ
ｏｕｔ３を出力するようにした。その結果、各メモリ回
路１４〜１６の良否判定をそれぞれ１ビットのテスト出
力信号Ｔｏｕｔ１〜Ｔｏｕｔ３により判定できるため、
判定のための時間が出力データ信号Ｄｏ０〜Ｄｏ３１の
全ビットを利用する場合に比べて短くなり試験時間を短
縮することができる。

【０１６５】（４）データ圧縮回路３９には、パターン
レジスタ４１を備え、そのパターンレジスタ４１に記憶
したデータをバス幅に展開して、バス幅の広いセルアレ
イ３１ａ〜３１ｃに対して所望のパターンデータを書き
込むようにした。その結果、シフトレジスタを用いてパ
ターンデータを書き込む場合に比べて、レジスタの面積
がシフトレジスタに比べて非常に小さいので、ＬＳＩ１
１の面積の増加を抑えることができる。

【０１６６】尚、本発明は上記実施形態の他、以下の態
様にて実施してもよい。 ○上記実施形態では、第１〜第３メモリ回路１４〜１６
にテストアドレス信号ＴＡＤＲとしてロウアドレス信号
ＲＡ０〜ＲＡ９とコラムアドレス信号ＣＡ０〜ＣＡ５を
分離して入力する構成としたが、一般的なアドレスマル
チプレクス方式によりアドレス信号を入力する構成とし
てもよい。図４の試験装置２２は、テストアドレス信号
ＴＡＤＲとしてロウアドレス信号ＲＡ０〜ＲＡ９とコラ
ムアドレス信号ＣＡ０〜ＣＡ５を時分割にて出力する。
また、試験装置２２は、第１〜第３メモリ回路１４〜１
６のメモリ容量に応じて、各メモリ回路１４〜１６に共
通に利用されないアドレス信号、即ち、ロウアドレス信
号ＲＡ８，ＲＡ９とコラムアドレス信号ＣＡ４，ＣＡ５
を時分割しないで専用のロウ，コラムアドレス信号とし
て各メモリ回路１４〜１６のアドレス判定回路１４ａ〜
１６ａに、時分割したロウアドレス信号ＲＡ０〜ＲＡ９
と同時に出力する。

【０１６７】図１２に示すように、第１〜第３メモリ回
路１４〜１６は、アドレス処理回路６１ａ〜６１ｃを備
えている。各アドレス処理回路６１ａ〜６１ｃは、テス
トアドレス信号ＴＡＤＲとしてロウアドレス信号ＲＡ０
〜ＲＡ７とコラムアドレス信号ＣＡ０〜ＣＡ３が時分割
して入力され、ロウアドレスＲＡ８，ＲＡ９とコラムア
ドレス信号ＣＡ４，ＣＡ５が専用に入力される。また、
各アドレス処理回路６１ａ〜６１ｃは、図５〜７のメモ
リ制御回路３７から制御信号が入力される。各アドレス
処理回路６１ａ〜６１ｃは、制御信号に基づいて、それ
ぞれの回路が備えられた自メモリ回路１４〜１６の容量
に応じたロウアドレス信号とコラムアドレス信号を行ア
ドレス処理回路３２ａ〜３２ｃ、列アドレス処理回路３
３ａ〜３３ｃに出力する。尚、行アドレス処理回路３２
ａ〜３２ｃと列アドレス処理回路３３ａ〜３３ｃにラッ
チ機能を持たせ、時分割されたテストアドレス信号ＴＡ
ＤＲを直接両処理回路３２ａ〜３２ｃ，３３ａ〜３３ｃ
に入力する構成としてもよい。

【０１６８】この構成により、第１〜第３メモリ回路１
４〜１６の回路を設計する際に、一般的なＤＲＡＭの回
路データを用いることができるため、設計が容易にな
る。また、アドレス判定回路１４ａ〜１６ａは、判定に
必要なアドレス信号を時分割しないでロウアドレス信号
と同時に入力することにより、時分割されたコラムアド
レス信号ＣＡ０〜ＣＡ５の入力を待つことなく判定を行
うことができため、その結果、簡単な構成の判定回路を
使用することができる。

【０１６９】○上記実施形態において、パターンレジス
タ４１の構成及び接続を適宜変更して実施してもよい。
例えば、図１３に示すように、、パターンレジスタ４１
を８ビットのレジスタにより構成する。この構成の場合
にも、上記実施形態と同様の効果が得られる。尚、この
場合には、テスト入力信号Ｔｉｎと反転テスト信号Ｔｉ
ｎｘをパターンレジスタ４１のビット数に対応して８つ
毎にテスト入力信号Ｔｉｎと反転テスト信号Ｔｉｎｘを
セレクタ回路Ｓ０〜Ｓ３１に入力するようにする。

【０１７０】また、図１４に示すように、パターンレジ
スタ４１を構成する第１，第２レジスタ４１ａ，４１ｂ
の接続を変更してもよい。セレクタ回路Ｓ０〜Ｓ３１
は、第１レジスタ４１ａから出力されるパターン信号Ｒ
ｅｇ０〜Ｒｅｇ３が繰り返し入力される。また、セレク
タ回路Ｓ０〜Ｓ３１は、第２レジスタ４１ｂから出力さ
れるパターン信号Ｒｅｇ４〜Ｒｅｇ７が４つ毎順次繰り
返して入力される。

【０１７１】○上記実施形態では、パターンレジスタ４
１に試験装置２２から出力されるパターン制御信号ＰＴ
１，ＰＴ２に基づくデータを記憶するようにしたが、図
１５（ａ）に示すようにアドレス信号Ａ０〜Ａ３（ロウ
アドレス信号ＲＡ０〜ＲＡ３又はコラムアドレス信号Ｃ
Ａ０〜ＣＡ３）を入力する。また、図１３のパターンレ
ジスタ４１には、図１５（ｂ）に示すようにアドレス信
号Ａ０〜Ａ７（ロウアドレス信号ＲＡ０〜ＲＡ７）を入
力する。この構成により、パターン制御信号ＰＴ１，Ｐ
Ｔ２を入力する必要がなくなるため、テストモード時に
各メモリ回路１４〜１６と外部端子１７を接続する配線
数が少なくなる。これにより、図４のロジック回路１３
の構成を簡略化することができる。

【０１７２】また、図１６に示すように、アドレス信号
の順番（配列）を変更するために複数の変更回路６５ａ
〜６５ｄを備える構成としてもよい。各変更回路６５ａ
〜６５ｄは、アドレス信号のビット数に対応した数のス
イッチＳＷよりなる。試験装置２２から出力される制御
信号に基づいて、変更回路６５ａ〜６５ｄのうちの１つ
を構成するスイッチＳＷをオンに制御する。例えば、変
更回路６５ｂのスイッチＳＷをオンに制御すると、アド
レス信号Ａ０，Ａ１，Ａ２，Ａ３の順番がアドレス信号
Ａ２，Ａ３，Ａ０，Ａ１に変更される。アドレス信号
は、メモリセルを順番に指定していくと、下位のアドレ
ス信号の変化が早く、上位になるほど変化がゆっくりと
なるため、変化に偏りが生じる。この変化の偏りは、試
験に影響を与える場合がある。このため、アドレス信号
の配列を適宜変更することにより、変化の偏りをなくす
ことができる。

【０１７３】更に、レジスタ４１に外部からのアドレス
信号を直接入力するのではなく、図１７に示すように、
行アドレス処理部３２ａ（又は列アドレス処理部３３
ａ）を構成するプリデコーダ５６から出力されるプリデ
コード信号を入力するようにしてもよい。尚、第２，第
３メモリ回路１５，１６においても同様に構成する。プ
リデコード信号を伝達するための配線は、アドレス信号
の入力側からデータ信号の出力側まで配線されている。
そして、レジスタ４１は、データ信号の出力側に設けら
れるため、プリデコード信号を伝達するための配線に容
易に接続することができる。

【０１７４】○上記実施形態において、データ判定回路
４２の構成を適宜変更して実施してもよい。例えば、図
１８に示すように、データ判定回路４２は、ＡＮＤ回路
５１、ＮＯＲ回路５２、ＮＡＮＤ回路５３、インバータ
回路５５を備える構成としてもよい。この場合、データ
判定回路４２は、読み出したデータ信号ＤＡＴＡと期待
データ信号Ｅｘｐが一致する場合にデータ「１」の判定
信号Ｈ２を、一致しない場合にデータ「０」の判定信号
Ｈ２を出力する。

【０１７５】また、データ判定回路４２を、データ
「１」にて一致する時にはデータ「１」の判定信号Ｈ２
を、データ「０」にて一致する時にはデータ「０」の判
定信号Ｈ２を、一致しないときに判定信号Ｈ２をハイイ
ンピーダンス出力とする構成にしてもよい。この構成に
より、データが何れのレベルにて一致するか、又は一致
しないかを容易に判定することができる。

【０１７６】○上記実施形態において、図３，４に示す
入出力回路１８の構成を適宜変更して実施してもよい。
例えば、３値出力と２値出力を切替可能な出力回路７１
を備える。図１９（ａ）に示すように、テストモード信
号ＴＭに基づいて、通常モードの時には出力回路７１
は、Ｈレベル又はＬレベルの２値出力として動作する。
また、図１９（ｂ）に示すように、テストモード信号Ｔ
Ｍに基づいて、テストモードの時には出力回路７１はＨ
レベル、Ｌレベル、又はＺレベル（ハイインピーダン
ス）の３値出力回路として動作する。この構成により、
図５のデータ判定回路４２及びＭＵＸ４３がデータ
「１」にて一致する時にはデータ「１」の判定信号Ｈ２
を、データ「０」にて一致する時にはデータ「０」の判
定信号Ｈ２を、一致しないときに判定信号Ｈ２をハイイ
ンピーダンス出力とする構成に対応することが可能とな
る。

【０１７７】○上記実施形態において、ＬＳＩ１１に搭
載された第１〜第３メモリ回路１４〜１６のアクセス方
式を適宜変更して実施してもよい。アクセス方式には、
ＥＤＯ，ＳＹＮＣＲＯＮＯＵＳ，ＲＡＭＢＵＳ等があ
る。例えば、図２０に示すように、第１メモリ回路１４
は方式Ａ（SYNCRONOUS方式）に構成され、第２メモリ回
路１５は方式Ｂ（ＥＤＯ方式）に設定されている。通常
モードにおいて、図３に示すロジック回路１３は、それ
ぞれの方式により第１，第２メモリ回路１４，１５をア
クセスする。そして、テストモードの時には、図４の試
験装置２２は、第１，第２メモリ回路１４，１５を同時
にアクセスするため、アクセス方式が同じである必要が
ある。そのため、ロジック回路１３には、図２０に示す
変換回路７２が備えられている。変換回路７２は、テス
トモード信号ＴＭに基づいてテストモードのときに活性
化し、方式Ａによるアクセスを方式Ｂに変換する。これ
により、試験装置２２は、方式Ａにより第１，第２メモ
リ回路１４，１５を同時アクセスすることが可能とな
り、両メモリ回路１４，１５を同時に試験することがで
きるため、試験時間を短縮することができる。

【０１７８】○上記実施形態では、第１〜第３メモリ回
路１４〜１６を同時に試験する場合について説明した
が、試験の内容によっては、各メモリ回路１４〜１６を
別々に試験する必要がある。例えば、各メモリ回路１４
〜１６における電流試験等である。そのため、図２１に
示すように、各メモリ回路１４〜１６に動作制御回路７
３〜７５を接続した構成としてもよい。各動作制御回路
７３〜７５は、共通制御信号Ｃ１が共通して入力され
る。また、動作制御回路７３〜７５は、それぞれ個別制
御信号Ｃ２ａ〜Ｃ２ｃが入力される。制御信号Ｃ１，Ｃ
２ａ〜Ｃ２ｃは、例えば図４の試験装置２２から入力さ
れる。各動作制御回路７３〜７５は、個別制御信号Ｃ２
ａ〜Ｃ２ｃが入力されないときには、共通制御信号Ｃ１
を各メモリ回路１４〜１６に出力する。これにより、第
１〜第３メモリ回路１４〜１６が同時に動作して試験が
同時に行われる。また、各動作制御回路７３は、それぞ
れ個別制御信号Ｃ２ａ〜Ｃ２ｃが入力されないとき、共
通制御信号Ｃ１を対応するメモリ回路１４〜１６に出力
しない。この構成により、各メモリ回路１４〜１６毎
に、又は２つのメモリ回路を同時に動作させることがで
き、任意のメモリ回路に対する試験を行うことができ
る。

【０１７９】○上記実施形態において、図２のチップ１
２上に図２２に示すパラレル−シリアル変換回路（以
下、ＰＳ変換回路という）７６を備える構成とする。Ｐ
Ｓ変換回路７６は、第１〜第３メモリ回路１４〜１６の
出力データ信号Ｄａｔａ１〜Ｄａｔａ３が入力される。
図４の試験装置２２は、ＰＳ変換回路７６から出力され
るシリアル信号を入力する。これにより、各メモリ回路
１４〜１６のデータバスのいずれが干渉しているかを確
認することが可能となる。即ち、データ圧縮回路３９で
は、出力テスト信号Ｔｏｕｔ１が１ビットであるために
確認のための時間が短く、データバスに干渉があるか否
かが確認できる。しかし、データ圧縮回路３９のテスト
出力データＴｏｕｔ１では、何れのビットで干渉が起き
ているかを確認することができない。そのため、ＰＳ変
換回路７６を備えることにより、試験装置２２は、シリ
アル信号に基づいて何れのビットにて干渉が起きている
かを容易に確認することができる。

【０１８０】○上記実施形態では、第１〜第３メモリ回
路１４〜１６にそれぞれアドレス判定回路１４ａ〜１６
ａを備える構成としたが、図２３に示すように、第１〜
第３メモリ回路１４〜１６に対して１つのアドレス判定
回路７７を備える構成としてもよい。各メモリ回路１４
〜１６には、テストアドレス信号ＴＡＤＲとしてロウア
ドレス信号ＲＡ０〜ＲＡ９とコラムアドレス信号ＣＡ０
〜ＣＡ５が共通に入力される。アドレス判定回路７７
は、ロウアドレス信号ＲＡ８，ＲＡ９とコラムアドレス
信号ＣＡ４，ＣＡ５に基づいて、各メモリ回路１４〜１
６に対する判定信号Ｈ１ａ〜Ｈ１ｃを出力する。各メモ
リ回路１４〜１６は、入力される判定信号Ｈ１ａ〜Ｈ１
ｃに基づいて、入力されるテストアドレス信号ＴＡＤＲ
に基づくメモリ制御を有効又は無効とする。この構成に
よると、各メモリ回路１４〜１６の構成を、一般的なメ
モリ回路を搭載したチップを作成するための回路データ
を少ない変更で利用することができるため、設計時間を
短縮してコスト低減を図ることができる。

【０１８１】○上記実施形態では、ＬＳＩ１１の外部に
接続した試験装置２２により第１〜第３メモリ回路１４
〜１６の試験を行うようにしたが、図２４に示すよう
に、ＬＳＩ１１に自己試験回路（ＢＩＳＴ回路：Built
In Self Test Circuit）７８を備え、ＬＳＩ１１内部に
て試験を実施するようにしてもよい。自己試験回路７８
は、外部端子１７ｂに接続され、外部から試験を開始す
るための信号が入力される。自己試験回路７８は、テス
トモード時にバス７９を介して第１〜第３メモリ回路１
４〜１６に接続される。また、自己試験回路７８は、図
２５に示すように、第１〜第３メモリ回路１４〜１６に
別々に接続されてもよい。自己試験回路７８は、各メモ
リ回路１４〜１６の試験を実行し、その試験結果に応じ
た信号を外部端子１７ｃから外部に出力する。この構成
により、出荷後にもＬＳＩ１１を試験することが可能と
なる。

【０１８２】○上記実施形態では、第１〜第３メモリ回
路１４〜１６を搭載したＬＳＩ１１に具体化したが、２
個又は４個以上のメモリ回路を搭載したＬＳＩに具体化
して実施してもよい。

【０１８３】○上記実施形態では、第１〜第３メモリ回
路１４〜１６にそれぞれ備えられて疑似信号Ｐ１ａ〜Ｐ
１ｃを出力する第１生成回路３８と、判定信号Ｈ１ａ〜
Ｈ１ｃを出力するメモリ判定回路１４ａ〜１６ａを別々
の構成としたが、第１生成回路３８と各メモリ判定回路
１４ａ〜１６ａを１つのアドレス判定回路として構成し
てもよい。

【０１８４】○上記実施形態では、各メモリ回路１４〜
１６の３２ビットのバス幅を持つ構成としたが、各メモ
リ回路１４〜１６のバス幅を適宜変更して実施してもよ
い。また、各メモリ回路１４〜１６を異なるバス幅を持
つ構成として実施してもよい。

【０１８５】○上記実施形態では、アドレス判定回路１
４ａ〜１６ａは、第１〜第３メモリ回路１４〜１６に対
して必要に応じて入力されるロウアドレス信号ＲＡ８，
ＲＡ９及びコラムアドレス信号ＣＡ４，ＣＡ５に基づい
て該アドレス信号が有効か無効かを判断するようにした
が、アドレス信号の情報として各アドレス信号ＲＡ８，
ＲＡ９，ＣＡ４，ＣＡ５に基づいく情報、又は各アドレ
ス信号ＲＡ８，ＲＡ９，ＣＡ４，ＣＡ５の一部、等に基
づいて該アドレス信号が各メモリ回路に対して有効か無
効かを判断するようにしてもよい。

【０１８６】

【発明の効果】以上詳述したように、請求項１乃至１８
に記載の発明によれば、容量が異なる複数のメモリ回路
に対する試験時間の短縮を図ることのできる半導体装置
を提供することができる。

【０１８７】また、請求項１９乃至２６に記載の発明に
よれば、容量が異なる複数のメモリ回路に対する試験時
間の短縮を図ることのできる半導体装置の試験方法を提
供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 一実施形態の半導体集積回路装置の概略平面
図。

【図３】 通常モード時の各回路の接続状態を示すブロ
ック回路図。

【図４】 テストモード時の各回路の接続状態を示すブ
ロック回路図。

【図５】 一実施形態の第１メモリ回路のブロック回路
図。

【図６】 一実施形態の第２メモリ回路の一部ブロック
回路図。

【図７】 一実施形態の第３メモリ回路の一部ブロック
回路図。

【図８】 データ入力回路の一部ブロック回路図。

【図９】 パターンレジスタの接続を示す説明図。

【図１０】 データ判定回路の回路図。

【図１１】 圧縮テストにおけるデータを示す論理図。

【図１２】 アドレスマルチプレクスを示す説明図。

【図１３】 別のパターンレジスタの接続を示す説明
図。

【図１４】 別のパターンレジスタの接続を示す説明
図。

【図１５】 (a), (b)は、レジスタに対するデータの書
き込みを示す説明図。

【図１６】 パターン変更回路を示す説明図。

【図１７】 別のレジスタに対するデータの書き込みを
示す説明図。

【図１８】 別のデータ判定回路の回路図。

【図１９】 (a), (b)は、出力回路の状態を示す説明
図。

【図２０】 データ転送方式の変換を示す説明図。

【図２１】 動作制御回路を備えた場合の接続を示すブ
ロック図。

【図２２】 パラレル−シリアル変換回路を備えた場合
を示すブロック図。

【図２３】 アドレス判定回路を共通化した場合を示す
ブロック図。

【図２４】 自己試験回路と各メモリ回路の接続を示す
ブロック図。

【図２５】 自己試験回路と各メモリ回路の別の接続を
示すブロック図。

【符号の説明】

１ 基板 ２，３ メモリ回路 ４ アドレス判定回路 ＴＡＤＲ テストアドレス信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 板倉 賀津彦 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 柳田 浩慶 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (26)

【特許請求の範囲】
1. 【請求項１】 異なる容量に設定され、試験時にはテス
   トアドレス信号が共通に入力され、該テストアドレス信
   号に基づくメモリ動作を実施する複数のメモリ回路と、 前記複数のメモリ回路のうちの少なくとも１つに対応し
   て設けられ、前記テストアドレス信号或いはその情報が
   入力され、該テストアドレス信号の内容が前記対応する
   メモリ回路に対して有効か否かを判定し、その判定結果
   に基づいて、前記テストアドレス信号が必要とするアド
   レス信号と一致しない場合に該テストアドレス信号に基
   づくメモリ動作を禁止するアドレス判定回路とを備えた
   半導体装置。
2. 【請求項２】 前記アドレス判定部は、各メモリ回路の
   動作サイクルに基づいて、少なくともリフレッシュ動作
   を含むテストアドレス信号に基づかないメモリ動作の時
   に該メモリ動作を許容するようにした請求項１に記載の
   半導体装置。
3. 【請求項３】 前記アドレス判定回路は、前記複数のメ
   モリ回路のうち、最大容量に設定されたメモリ回路以外
   に対応して備えられている請求項１又は２に記載の半導
   体装置。
4. 【請求項４】 前記アドレス判定回路は、全てのメモリ
   回路に備えられた請求項１又は２に記載の半導体装置。
5. 【請求項５】 前記アドレス判定回路は、対応するメモ
   リ回路内に形成されている請求項３又は４に記載の半導
   体装置。
6. 【請求項６】 前記複数のメモリ回路は、それぞれ所定
   のバス幅のセルアレイを備え、該セルアレイには試験時
   に入力されるテスト入力信号に基づくデータが書き込ま
   れ、その後セルアレイから読み出された出力データ信号
   と前記テスト入力信号に対応して入力される期待データ
   信号と比較するテストが行われるものであり、 前記セルアレイから読み出された複数ビットの出力デー
   タ信号を圧縮するとともに、圧縮した信号と前記期待デ
   ータ信号とを比較した結果に基づくテスト出力信号を生
   成するデータ圧縮回路を備えた請求項１乃至５のうちの
   何れか１項に記載の半導体装置。
7. 【請求項７】 前記データ圧縮回路は、 干渉試験を行うために予め設定され、前記セルアレイに
   書き込まれる所定のパターンデータに基づくデータを記
   憶するパターンレジスタと、 セルアレイから読み出した複数ビットの出力データ信号
   を圧縮するとともに、圧縮した信号と前記期待データ信
   号とを比較した結果の信号を出力するデータ判定回路と
   を備えた請求項６に記載の半導体装置。
8. 【請求項８】 前記データ判定回路は、セルアレイから
   読み出した複数ビットの出力データ信号と、期待データ
   信号を所定の論理演算して圧縮した演算結果の信号と前
   記期待データ信号とを排他的論理和演算し、その演算結
   果に基づく判定信号を出力するようにした請求項７に記
   載の半導体装置。
9. 【請求項９】 前記複数のメモリ回路は、該メモリ回路
   が正常な時に該メモリ回路から読み出される出力データ
   信号に基づいて前記データ判定回路から出力される判定
   信号に対応する疑似信号を生成する疑似信号生成回路を
   それぞれ備え、 前記データ圧縮回路は、前記アドレス判定部がテストア
   ドレス信号を無効と判断したときに前記判定信号に代え
   て前記疑似判定信号をテスト出力信号として出力するよ
   うにした請求項６乃至８のうちの何れか１項に記載の半
   導体装置。
10. 【請求項１０】 前記パターンレジスタは、４ビット又
    はその正数倍のビット数のレジスタを１つ又は複数備
    え、 前記レジスタに記憶されたデータに基づくパターン信号
    を、周期的に前記セルアレイのバス幅に展開して前記セ
    ルアレイに所定のパターンデータを記憶するようにした
    請求項７に記載の半導体装置。
11. 【請求項１１】 前記レジスタにアドレス信号を記憶さ
    せるようにした請求項１０に記載の半導体装置。
12. 【請求項１２】 前記レジスタに記憶させるテストアド
    レス信号のビット位置を変更する変更回路を備えた請求
    項１１に記載の半導体装置。
13. 【請求項１３】 前記レジスタに対して、前記テストア
    ドレス信号が行又は列アドレス処理部にてプリデコード
    されたプリデコード信号を入力するようにした請求項１
    ０に記載の半導体装置。
14. 【請求項１４】 前記データ判定回路は、前記データ出
    力信号と前記期待データ信号とが一致する場合に前記テ
    スト入力信号又は前記期待データ信号と一致するレベル
    の信号を出力し、前記データ出力信号と前記期待データ
    信号とが一致しない場合にハイインピーダンスを出力す
    る３値出力回路にて構成され、 該装置の外部に信号を出力するために備えられ、試験時
    に３値にて前記データ判定回路の出力信号を外部へ出力
    する出力回路を備えた請求項７乃至１３のうちの何れか
    １項に記載の半導体装置。
15. 【請求項１５】 前記複数のメモリ回路は、ロウアドレ
    ス信号とコラムアドレス信号が時分割にて入力されるア
    ドレスマルチプレクス方式にてテストアドレス信号が入
    力されるものであり、前記アドレス判定回路には前記複
    数のメモリ回路に必要に応じて入力されるテストアドレ
    ス信号が時分割されないで専用に入力されるようにした
    請求項１乃至１４のうちの何れか１項に記載の半導体装
    置。
16. 【請求項１６】 前記複数のメモリ回路は、１つ又は複
    数のメモリ回路のアクセス方式が他のメモリ回路のアク
    セス方式と異なるものであり、 １つのアクセス方式に設定されたメモリ回路に接続さ
    れ、試験時に他のメモリ回路に設定された他のアクセス
    方式による信号が入力され、該信号を接続されたメモリ
    回路のアクセス方式に変換する方式変換回路を備えた請
    求項１乃至１５のうちの何れか１項に記載の半導体装
    置。
17. 【請求項１７】 前記複数のメモリ回路が形成された基
    板上には、外部から入力されるテストモード信号に基づ
    いて通常動作を行う通常モードと前記複数のメモリ回路
    に対して試験を行うテストモードが切り替えられ、通常
    モードの時には前記複数のメモリ回路に対してそれぞれ
    の容量に応じたアドレス信号を出力して各メモリ回路を
    個別にアクセスし、テストモードの時には前記複数のメ
    モリ回路に対して外部の試験装置から入力されるテスト
    アドレス信号を共通で入力するように各メモリ回路と外
    部端子を接続するロジック回路を備えた請求項１乃至１
    ６のうちの何れか１項に記載の半導体装置。
18. 【請求項１８】 前記複数のメモリ回路が形成された基
    板上に前記複数のメモリ回路を試験する自己試験回路を
    備えた請求項１乃至１６のうちの何れか１項に記載の半
    導体装置。
19. 【請求項１９】 複数のメモリ回路が形成された半導体
    装置に対して、前記各メモリ回路の試験を行うための半
    導体装置の試験方法であって、 前記複数のメモリ回路は異なる容量に設定され、各メモ
    リ回路には共通の前記テストアドレス信号が同時に入力
    され、該テストアドレス信号に対応するメモリセルが存
    在して前記テストアドレス信号が有効な場合にそのテス
    トアドレス信号に基づくメモリ動作を許容し、前記テス
    トアドレス信号に対応するメモリセルが存在しない場合
    にそのアドレス信号に基づくメモリ動作を禁止するよう
    にした半導体装置の試験方法。
20. 【請求項２０】 前記各メモリ回路の動作サイクルに基
    づいて、少なくともリフレッシュ動作を含むテストアド
    レス信号に基づかないメモリ動作の時には該メモリ動作
    を許容するようにした請求項１９に記載の半導体装置の
    試験方法。
21. 【請求項２１】 前記メモリ動作の制御は、前記複数の
    メモリ回路のうち、最大容量に設定されたメモリ回路以
    外に対して行われる請求項１９又は２０に記載の半導体
    装置の試験方法。
22. 【請求項２２】 前記各メモリ回路はそれぞれ所定のバ
    ス幅のセルアレイを備え、テストモード時に入力される
    テスト入力信号に基づいてセルアレイにデータを書き込
    んだ後、セルアレイから読み出した出力データを圧縮す
    ると共に、前記テスト入力信号に対応して入力される期
    待データ信号と前記圧縮信号を比較した結果に基づくテ
    スト出力信号を出力するようにした請求項１９乃至２１
    のうちの何れか１項に記載の半導体装置の試験方法。
23. 【請求項２３】 前記各メモリ回路に対して干渉試験を
    行う場合に、前記セルアレイのバス幅に対応するビット
    数のパターン信号をセルアレイのバス幅に展開して該セ
    ルアレイに所定のパターンデータを書き込むようにした
    請求項１９乃至２２のうちの何れか１項に記載の半導体
    装置の試験方法。
24. 【請求項２４】 前記テストアドレス信号がメモリ回路
    に対して無効と判断されたときに、該メモリ回路が正常
    なときに該メモリ回路から読み出される出力データ信号
    に基づく疑似信号を試験回路に出力するようにした請求
    項１９乃至２３のうちの何れか１項に記載の半導体装置
    の試験方法。
25. 【請求項２５】 前記複数のメモリ回路は、ロウアドレ
    ス信号とコラムアドレス信号が時分割にて入力されるア
    ドレスマルチプレクス方式にてテストアドレス信号が入
    力されるものであり、前記アドレス判定回路には前記複
    数のメモリ回路に必要に応じて入力されるテストアドレ
    ス信号が専用に入力されるようにした請求項１９乃至２
    ４のうちの何れか１項に記載の半導体装置の試験方法。
26. 【請求項２６】 前記複数のメモリ回路は、１つ又は複
    数のメモリ回路のアクセス方式が他のメモリ回路のアク
    セス方式と異なるものであり、試験時に他のメモリ回路
    に設定された他のアクセス方式による信号をそのメモリ
    回路のアクセス方式に変換するようにした請求項１９乃
    至２５のうちの何れか１項に記載の半導体装置の試験方
    法。