JPH11203893A - 半導体装置及び半導体装置の試験方法 - Google Patents
半導体装置及び半導体装置の試験方法Info
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- JPH11203893A JPH11203893A JP10000176A JP17698A JPH11203893A JP H11203893 A JPH11203893 A JP H11203893A JP 10000176 A JP10000176 A JP 10000176A JP 17698 A JP17698 A JP 17698A JP H11203893 A JPH11203893 A JP H11203893A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
間の短縮を図ることのできる半導体装置を提供するこ
と。 【解決手段】半導体装置の基板1上には、複数のメモリ
回路2,3とアドレス判定回路4が形成されている。複
数のメモリ回路2,3は、異なる容量に設定され、試験
時にはテストアドレス信号TADRが同時に入力され、
テストアドレス信号TADRて同時に試験が行われる。
アドレス判定回路4は、メモリ回路3に対応して設けら
れ、テストアドレス信号TADRが入力される。アドレ
ス判定回路4は、テストアドレス信号TADRがメモリ
回路3に対して有効か否かを判断する。そして、アドレ
ス判定回路4は、判定結果に基づく判定信号を出力し、
テストアドレス信号TADRがメモリ回路3に必要とす
るアドレス信号と一致しない場合にそのテストアドレス
信号に基づくメモリ動作を禁止する。
Description
れた構成の異なる複数のメモリ回路に対する試験方法に
関するものである。
IC等は、高集積化に伴い、ロジック回路とともにメモ
リ回路が搭載されるようになってきている。LSIは、
出荷に先立ってロジック回路及びメモリ回路が正常に動
作しているか否かをテストする動作試験が実施される。
そして、LSIに搭載されるメモリ回路が多くなると、
それに伴い試験時間が長くなってLSIチップのコスト
上昇を招くことから、試験時間の短縮が要求されてい
る。
造技術の進展により高集積化され、1つのチップ上にロ
ジック回路と大容量メモリ回路が混載されている。更
に、LSIは、ユーザ仕様により搭載される機能の多様
化に伴って、容量やバス幅等の構成の異なる複数のメモ
リ回路が搭載されている。
する場合に比べて、ロジック回路とメモリ回路の間で高
い転送レート(単位時間あたりに転送するデータ量)を
可能としている。また、このLSIは、ロジック回路と
メモリ回路の間に入出力回路が不要となるため、ロジッ
ク回路を搭載したLSIとメモリを搭載したLSIを接
続する場合に比べて全体の消費電力を少なくすることが
できる。
装置によりロジック回路及びメモリ回路が正常に動作し
ているか否かをテストする動作試験が実施される。そし
て、LSIに搭載されたメモリ回路、特にDRAMは、
その構造に依存する微妙な不良モードが多数存在する。
これらの不良モードを確実に除去するために、メモリ回
路に対して各種条件下で多数の試験パターンデータを用
いて試験を行う必要がある。
ターンデータは、メモリ回路の容量やデータ幅等の構成
により異なるため、試験装置は、構成の異なる複数のメ
モリ回路に対する試験を同時に行うことができない。例
えば、容量の異なる複数のメモリ回路の場合、各メモリ
回路に搭載されたメモリセルの数が異なるため、各メモ
リ回路に必要なアドレスの数、即ちアドレス幅が異な
る。複数のメモリ回路を同時に試験すると、小さい容量
のメモリ回路は、そのメモリ回路に実際にメモりセルが
存在しないアドレスに対するアクセスが実行される場合
がある。この存在しないメモリセルに対するアクセス
は、存在するメモリセルに記憶されたデータに影響を与
える場合がある。すると、試験結果が異なってくるた
め、試験装置は、良品を不良品と誤判断してしまう。従
って、試験装置は各メモリ回路を同時に実施することが
できないので、メモリ回路に対する試験時間が長くな
る。
データは、各メモリ回路を同時に試験することができな
いので、各メモリ回路の容量等に合わせて個別に作成す
る必要がある。1つのメモリ回路に対する試験パターン
データは、複雑かつ多数の不良モードを確認するため、
データ量が多くなり作成に長時間を要する。そのため、
全てのメモリ回路に対する試験パターンを作成するため
の時間が長くなり、メモリ回路に対する試験時間が長く
なる。
路に必要なデータ作成時間、各メモリ回路の試験時間が
長くなり、試験に要するコストが上昇するので、LSI
のコストが上昇するという問題がある。
れたものであって、その目的は容量が異なる複数のメモ
リ回路に対する試験時間の短縮を図ることのできる半導
体装置及び半導体装置の試験方法を提供することにあ
る。
図である。即ち、半導体装置の基板1上には、複数のメ
モリ回路2,3とアドレス判定回路4が形成されてい
る。複数のメモリ回路2,3は、異なる容量に設定さ
れ、試験時にはテストアドレス信号TADR或いはその
情報が同時に入力され、テストアドレス信号TADRに
て同時に試験が行われる。アドレス判定回路4は、メモ
リ回路3に対応して設けられ、テストアドレス信号TA
DRが入力される。アドレス判定回路4は、テストアド
レス信号TADRの内容がメモリ回路3に対して有効か
否かを判断する。そして、アドレス判定回路4は、判定
結果に基づく判定信号を出力し、テストアドレス信号T
ADRがメモリ回路3に必要とするアドレス信号と一致
しない場合にそのテストアドレス信号に基づくメモリ動
作を禁止する。
の半導体装置において、前記アドレス判定部は、各メモ
リ回路の動作サイクルに基づいて、少なくともリフレッ
シュ動作を含むテストアドレス信号に基づかないメモリ
動作の時に該メモリ動作を許容するようにした。
に記載の半導体装置において、前記アドレス判定回路
は、前記複数のメモリ回路のうち、最大容量に設定され
たメモリ回路以外に対応して備えられている。
に記載の半導体装置において、前記アドレス判定回路
は、全てのメモリ回路に備えられている。請求項5に記
載の発明は、請求項3又は4に記載の半導体装置におい
て、前記アドレス判定回路は、対応するメモリ回路内に
形成されている。
のうちの何れか1項に記載の半導体装置において、前記
複数のメモリ回路は、それぞれ所定のバス幅のセルアレ
イを備え、該セルアレイには試験時に入力されるテスト
入力信号に基づくデータが書き込まれ、その後セルアレ
イから読み出された出力データ信号と前記テスト入力信
号に対応して入力される期待データ信号と比較するテス
トが行われるものであり、前記セルアレイから読み出さ
れた複数ビットの出力データ信号を圧縮するとともに、
圧縮した信号と前記期待データ信号とを比較した結果に
基づくテスト出力信号を生成するデータ圧縮回路を備え
た。
の半導体装置において、前記データ圧縮回路は、干渉試
験を行うために予め設定され、前記セルアレイに書き込
まれる所定のパターンデータに基づくデータを記憶する
パターンレジスタと、セルアレイから読み出した複数ビ
ットの出力データ信号を圧縮するとともに、圧縮した信
号と前記期待データ信号とを比較した結果の信号を出力
するデータ判定回路とを備えた。
の半導体装置において、前記データ判定回路は、セルア
レイから読み出した複数ビットの出力データ信号と、期
待データ信号を所定の論理演算して圧縮した演算結果の
信号と前記期待データ信号とを排他的論理和演算し、そ
の演算結果に基づく判定信号を出力するようにした。
のうちの何れか1項に記載の半導体装置において、前記
複数のメモリ回路は、該メモリ回路が正常な時に該メモ
リ回路から読み出される出力データ信号に基づいて前記
データ判定回路から出力される判定信号に対応する疑似
信号を生成する疑似信号生成回路をそれぞれ備え、前記
データ圧縮回路は、前記アドレス判定部がテストアドレ
ス信号を無効と判断したときに前記判定信号に代えて前
記疑似判定信号をテスト出力信号として出力するように
した。
載の半導体装置において、前記パターンレジスタは、4
ビット又はその正数倍のビット数のレジスタを1つ又は
複数備え、前記レジスタに記憶されたデータに基づくパ
ターン信号を、周期的に前記セルアレイのバス幅に展開
して前記セルアレイに所定のパターンデータを記憶する
ようにした。
記載の半導体装置において、前記レジスタにアドレス信
号を記憶させるようにした。請求項12に記載の発明
は、請求項11に記載の半導体装置において、前記レジ
スタに記憶させるテストアドレス信号のビット位置を変
更する変更回路を備えた。
記載の半導体装置において、前記レジスタに対して、前
記テストアドレス信号が行又は列アドレス処理部にてプ
リデコードされたプリデコード信号を入力するようにし
た。
13のうちの何れか1項に記載の半導体装置において、
前記データ判定回路は、前記データ出力信号と前記期待
データ信号とが一致する場合に前記テスト入力信号又は
前記期待データ信号と一致するレベルの信号を出力し、
前記データ出力信号と前記期待データ信号とが一致しな
い場合にハイインピーダンスを出力する3値出力回路に
て構成され、該装置の外部に信号を出力するために備え
られ、試験時に3値にて前記データ判定回路の出力信号
を外部へ出力する出力回路を備えた。
14のうちの何れか1項に記載の半導体装置において、
前記複数のメモリ回路は、ロウアドレス信号とコラムア
ドレス信号が時分割にて入力されるアドレスマルチプレ
クス方式にてテストアドレス信号が入力されるものであ
り、前記アドレス判定回路には前記複数のメモリ回路に
必要に応じて入力されるテストアドレス信号が時分割さ
れないで専用に入力されるようにした。
15のうちの何れか1項に記載の半導体装置において、
前記複数のメモリ回路は、1つ又は複数のメモリ回路の
アクセス方式が他のメモリ回路のアクセス方式と異なる
ものであり、1つのアクセス方式に設定されたメモリ回
路に接続され、試験時に他のメモリ回路に設定された他
のアクセス方式による信号が入力され、該信号を接続さ
れたメモリ回路のアクセス方式に変換する方式変換回路
を備えた。
16のうちの何れか1項に記載の半導体装置において、
前記複数のメモリ回路が形成された基板上には、外部か
ら入力されるテストモード信号に基づいて通常動作を行
う通常モードと前記複数のメモリ回路に対して試験を行
うテストモードが切り替えられ、通常モードの時には前
記複数のメモリ回路に対してそれぞれの容量に応じたア
ドレス信号を出力して各メモリ回路を個別にアクセス
し、テストモードの時には前記複数のメモリ回路に対し
て外部の試験装置から入力されるテストアドレス信号を
共通で入力するように各メモリ回路と外部端子を接続す
るロジック回路を備えた。
16のうちの何れか1項に記載の半導体装置において、
前記複数のメモリ回路が形成された基板上に前記複数の
メモリ回路を試験する自己試験回路を備えた。
回路が形成された半導体装置に対して、前記各メモリ回
路の試験を行うための半導体装置の試験方法であって、
前記複数のメモリ回路は異なる容量に設定され、各メモ
リ回路には共通の前記テストアドレス信号が同時に入力
され、該テストアドレス信号に対応するメモリセルが存
在して前記テストアドレス信号が有効な場合にそのテス
トアドレス信号に基づくメモリ動作を許容し、前記テス
トアドレス信号に対応するメモリセルが存在しない場合
にそのアドレス信号に基づくメモリ動作を禁止するよう
にした。
記載の半導体装置の試験方法において、前記各メモリ回
路の動作サイクルに基づいて、少なくともリフレッシュ
動作を含むテストアドレス信号に基づかないメモリ動作
の時には該メモリ動作を許容するようにした。
は20に記載の半導体装置の試験方法において、前記メ
モリ動作の制御は、前記複数のメモリ回路のうち、最大
容量に設定されたメモリ回路以外に対して行われる。
至21のうちの何れか1項に記載の半導体装置の試験方
法において、前記各メモリ回路はそれぞれ所定のバス幅
のセルアレイを備え、テストモード時に入力されるテス
ト入力信号に基づいてセルアレイにデータを書き込んだ
後、セルアレイから読み出した出力データを圧縮すると
共に、前記テスト入力信号に対応して入力される期待デ
ータ信号と前記圧縮信号を比較した結果に基づくテスト
出力信号を出力するようにした。
至22のうちの何れか1項に記載の半導体装置の試験方
法において、前記各メモリ回路に対して干渉試験を行う
場合に、前記セルアレイのバス幅に対応するビット数の
パターン信号をセルアレイのバス幅に展開して該セルア
レイに所定のパターンデータを書き込むようにした。
至23のうちの何れか1項に記載の半導体装置の試験方
法において、前記テストアドレス信号がメモリ回路に対
して無効と判断されたときに、該メモリ回路が正常なと
きに該メモリ回路から読み出される出力データ信号に基
づく疑似信号を試験回路に出力するようにした。
至24のうちの何れか1項に記載の半導体装置の試験方
法において、前記複数のメモリ回路は、ロウアドレス信
号とコラムアドレス信号が時分割にて入力されるアドレ
スマルチプレクス方式にてテストアドレス信号が入力さ
れるものであり、前記アドレス判定回路には前記複数の
メモリ回路に必要に応じて入力されるテストアドレス信
号が専用に入力されるようにした。
至25のうちの何れか1項に記載の半導体装置の試験方
法において、前記複数のメモリ回路は、1つ又は複数の
メモリ回路のアクセス方式が他のメモリ回路のアクセス
方式と異なるものであり、試験時に他のメモリ回路に設
定された他のアクセス方式による信号をそのメモリ回路
のアクセス方式に変換するようにした。
よれば、メモリ回路3は、アドレス判定部4によってテ
ストアドレス信号TADR或いはその情報がメモリ回路
3に対して有効ではない時に、そのテストアドレス信号
TADRに基づくメモリ動作が禁止されるため、メモリ
回路3に記憶されたデータに対する影響が防止される。
その結果、容量の異なるメモリ回路2,3が同時に入力
されるテストアドレス信号TADRに基づいて同時にテ
ストできるので、半導体装置の試験時間が短くなる。
回路の動作サイクルに基づいて、少なくともリフレッシ
ュ動作を含むテストアドレス信号に基づかないメモリ動
作の時にそのメモリ動作が許容されるため、メモリ回路
に記憶されたデータを保持することができる。
判定回路は、複数のメモリ回路のうち、最大容量に設定
されたメモリ回路以外に対応して備えられているため、
その分メモリ回路の占有面積を小さくすることができ
る。
判定回路は、全てのメモリ回路に備えられているため、
複数のメモリ回路を共通に設計することができ、設計時
間を短縮してコストの低減を図ることができる。
判定回路は、対応するメモリ回路内に形成されているた
め、メモリ回路を独立して設計することができるため、
設計が容易になる。
縮回路は、セルアレイから読み出された複数ビットの出
力データ信号を圧縮するとともに、圧縮した信号と期待
データ信号とを比較した結果に基づくテスト出力信号を
生成する。そのため、テスト出力信号に基づいてバス幅
の大きなセルアレイの良否を判定する事ができるため、
判定に必要な時間が短くなり、試験時間を短縮すること
ができる。
縮回路は、干渉試験を行うために予め設定され、セルア
レイに書き込まれる所定のパターンデータに基づくデー
タを記憶するパターンレジスタと、セルアレイから読み
出した複数ビットの出力データ信号を圧縮するととも
に、圧縮した信号と期待データ信号とを比較した結果の
信号を出力するデータ判定回路とを備えている。そのた
め、パターンレジスタにに記憶するデータにより、多数
のパターンをセルアレイに書き込んで干渉試験を行うこ
とができる。
定回路によりセルアレイから読み出した複数ビットの出
力データ信号と、期待データ信号が所定の論理演算され
て圧縮された演算結果の信号と期待データ信号とが排他
的論理和演算され、その演算結果に基づく判定信号が出
力される。
縮回路は、アドレス判定部がテストアドレス信号を無効
と判断したときに判定信号に代えて疑似判定信号をテス
ト出力信号として出力する。そのため、テストアドレス
信号がメモリ回路にとって有効ではない場合にも、その
メモリ回路を正常と判断できるため、試験が継続して行
われる。
ンレジスタは、4ビット又はその正数倍のビット数のレ
ジスタを1つ又は複数備える。レジスタに記憶されたデ
ータに基づくパターン信号を、周期的にセルアレイのバ
ス幅に展開されてセルアレイに所定のパターンデータを
記憶される。そのため、バス幅の広いメモリ回路におい
ても、ビット数が少なく占有面積の小さなレジスタにて
データを書き込むことができる。
タにアドレス信号を記憶させるようにしたため、レジス
タに書き込むデータの配線等を省略する事ができる。請
求項12に記載の発明によれば、レジスタに記憶させる
テストアドレス信号のビット位置を変更する変更回路が
備えられるため、アドレスの変化に対するパターンの変
化の偏りを防ぐことができる。
タに対して、テストアドレス信号が行又は列アドレス処
理部にてプリデコードされたプリデコード信号が入力さ
れる。
判定回路は、データ出力信号と期待データ信号とが一致
する場合にテスト入力信号又は期待データ信号と一致す
るレベルの信号を出力し、データ出力信号と期待データ
信号とが一致しない場合にハイインピーダンスを出力す
る3値出力回路にて構成され、その装置の外部に信号を
出力するために備えられ、試験時に3値にてデータ判定
回路の出力信号を外部へ出力する出力回路が備えられ
る。そのため、データが何れのレベルにて一致するか、
又は一致しないかを容易に判定することができる。
ス判定回路には複数のメモリ回路に必要に応じて入力さ
れるテストアドレス信号が時分割されないで専用に入力
されるようにしたため、時分割にて全てのアドレス信号
が入力される前に、そのアドレスが有効か否かを判定す
る事ができ、試験時間の短縮を図ることができる。
更回路によりアクセス方式を変更してメモリ回路をアク
セスすることができるため、アクセス方式の異なるメモ
リ回路を同時に試験することができる。
ードの時には複数のメモリ回路に対してそれぞれの容量
に応じたアドレス信号を出力して各メモリ回路を個別に
アクセスし、テストモードの時には複数のメモリ回路に
対して外部の試験装置から入力されるテストアドレス信
号を共通で入力するように各メモリ回路と外部端子を接
続するロジック回路が備えられる。そのため、複数のメ
モリ回路には、テストアドレス信号が共通して容易に入
力される。
メモリ回路が形成された基板上に複数のメモリ回路を試
験する自己試験回路が備えられる。そのため、出荷後に
もメモリ回路を容易に試験することができる。
メモリ回路は、テストアドレス信号に対応するメモリセ
ルが存在しない場合にそのアドレス信号に基づくメモリ
動作が禁止されるため、容量の異なる複数のメモリ回路
を同時に試験することができ、試験時間が短くなる。
リ回路の動作サイクルに基づいて、少なくともリフレッ
シュ動作を含むテストアドレス信号に基づかないメモリ
動作の時にそのメモリ動作が許容されるため、メモリ回
路に記憶されたデータを保持することができる。
動作の制御は、複数のメモリ回路のうち、最大容量に設
定されたメモリ回路以外に対して行われるため、その分
最大容量のメモリ回路における動作を簡単にすることが
できる。
レイから読み出された複数ビットの出力データ信号を圧
縮するとともに、圧縮した信号と期待データ信号とを比
較した結果に基づくテスト出力信号を生成する。そのた
め、テスト出力信号に基づいてバス幅の大きなセルアレ
イの良否を判定する事ができるため、判定に必要な時間
が短くなり、試験時間を短縮することができる。
リ回路に対して干渉試験を行う場合に、セルアレイのバ
ス幅に対応するビット数のパターン信号をセルアレイの
バス幅に展開されてそのセルアレイに所定のパターンデ
ータを書き込むようにしたため、所望のパターンをセル
アレイに書き込んで干渉試験を行うことができる。
アドレス信号が無効と判断されたときに判定信号に代え
て疑似判定信号をテスト出力信号として出力される。そ
のため、テストアドレス信号がメモリ回路にとって有効
ではない場合にも、そのメモリ回路を正常と判断できる
ため、試験が継続して行われる。
メモリ回路に必要に応じて入力されるテストアドレス信
号が時分割されないで専用に入力されるようにしたた
め、時分割にて全てのアドレス信号が入力される前に、
そのアドレスが有効か否かを判定する事ができ、試験時
間の短縮を図ることができる。
ス方式を変更してメモリ回路をアクセスすることができ
るため、アクセス方式の異なるメモリ回路を同時に試験
することができる。
の形態を図2〜図11に従って説明する。図2は、一実
施形態の半導体集積回路装置(以下、LSIという)の
概略レイアウトを示す。平面図である。LSI11のチ
ップ12には、ロジック回路13と複数(本実施形態で
は3つ)のメモリ回路14,15,16が形成されてい
る。
成されている。外部端子17は、チップ12の周辺に沿
って配列されている。複数の入出力回路18は、外部端
子17とロジック回路13の間の領域に形成されてい
る。複数の入出力回路18はチップ12の周縁に沿って
配列されている。
いた論理回路よりなる。各メモリ回路14〜16は、ユ
ーザの仕様に基づいた構成(容量,バス幅等)のメモ
リ、例えばDRAM(Dynamic Random Access Memory)
にて形成されている。
路14〜16は、バス幅が同じで容量が異なるように構
成されている。従って、第1〜第3メモリ回路14〜1
6は、それぞれ異なるアドレスの範囲(アドレス幅)に
構成されている。そして、第1メモリ回路14が最も大
きな容量を持ち、第3メモリ回路16が最も小さい容量
を持つように構成されている。
又は複数がモード信号TMを入力するためのテスト端子
17aに割り当てられている。図3に示すように、テス
ト端子17aが未接続或いは通常モードのための信号が
入力される場合、LSI11は、通常モードにて動作す
る。一方、図4に示すように、テスト端子17aからモ
ード信号TMが入力される場合、LSI11はテストモ
ードにて動作する。
リ回路14〜16が通常動作を行うモードである。テス
トモードは、各メモリ回路14〜16に対する各種の試
験を行うモードである。ロジック部13は、各メモリ回
路14〜16と入出力回路18に対する接続状態を、設
定されるモードに対応して変更する。
す。ロジック回路13は、各メモリ回路14〜16にそ
れぞれ接続されている。ロジック回路13は、入出力回
路18を介して外部端子17に接続されている。外部端
子17は、1又は複数のLSIよりなる外部回路21に
接続されている。
力回路18及び外部端子17を介してデータ等の授受を
行う。ロジック回路13は、入力されるデータ等に基づ
いて動作し、その動作において第1〜第3メモリ回路1
4〜16を独立してアクセスする。
路14に対して容量に対応した範囲の第1アドレス信号
ADR1と第1制御信号CTL1を出力し、第1メモリ
回路14の間で第1データ信号Data1の授受を行
う。また、ロジック回路13は、第2メモリ回路15に
対して容量に対応した範囲の第2アドレス信号ADR2
と第2制御信号CTL2を出力し、第2メモリ回路15
の間で第2データ信号Data2の授受を行う。更に、
ロジック回路13は、第3メモリ回路16に対して容量
に対応した範囲の第3アドレス信号ADR3と第3制御
信号CTL3を出力し、第3メモリ回路16の間で第3
データ信号Data3の授受を行う。
示す。LSI11は、外部端子17とテスト端子17a
が試験装置22に接続される。試験装置22は、LSI
11をテストモードに設定すべくモード信号TMを出力
する。試験装置22には、最大の容量を持つ第1メモリ
回路14に対応する量の試験データを格納したファイル
22aが予め作成され記憶されている。
力されると、通常モードからテストモードに切り換え
る。そのテストモードにおいて、ロジック回路13は、
各メモリ回路14〜16を入出力回路18に直接接続す
るように構成されている。また、ロジック回路13は、
各メモリ回路14〜16に対して、テストアドレス信号
TADR,テスト制御信号TCTL等が共通に入力され
るように接続する。
ドにおいて外部回路21とデータの授受を行うための外
部端子17を介して、試験装置22が出力するテストア
ドレス信号TADR等を各メモリ回路14〜16に供給
するように接続する。即ち、外部端子17は、通常モー
ド時には外部回路21に接続され、テストモード時には
試験装置22に接続される。このように、外部端子17
を通常モードと試験モードの両モードにおいて使用する
ことにより、試験のための外部端子を設ける必要が無
く、外部端子17の数の増加を抑えてチップ12の面積
が大きくなるのを防止する。
14〜16を試験するためにLSI11に供給するアド
レスデータ、試験パターンデータ、試験データ、期待デ
ータ等を含む。試験装置22は、ファイル22aの試験
データに基づいて、各メモリ回路14〜16に対して様
々な試験を実施する。例えば、干渉試験は、試験装置2
2は、各メモリ回路14〜16に対して所定のパターン
の試験パターンデータ、試験データを書き込んだ後、各
メモリ回路14〜16から読み出したデータが予め設定
した期待データと一致するか否かを判断する試験であ
る。
場合、試験装置22はそのデータを読み出したメモリセ
ル及びそのデータの伝達経路が正常であると判断する。
一方、読み出したデータが期待データと一致しない場
合、試験装置22は、そのデータを読み出したメモリセ
ル又はそのデータの伝達経路に干渉があるとして一致し
ないデータを読み出したメモリ回路を不良と判断する。
2は、外部端子17及び入出力回路18を介して各メモ
リ回路14〜16に対してテストアドレス信号TAD
R、書き込みを行うためのテスト制御信号TCTL、テ
ストデータ信号TDataを出力する。各メモリ回路1
4〜16は、共通接続されているため、各メモリ回路1
4〜16が同じテストアドレス信号TADRを入力す
る。従って、試験装置22は、第1〜第3メモリ回路1
4〜16を同時にアクセスする。
レス判定回路14a〜16aを備えている。これによ
り、各メモリ回路14〜16がそれぞれ他のメモリ回路
又はロジック回路13と別々に独立して設計する事がで
きるため、設計時間の短縮を図ることができる。
トアドレス信号TADRが共通に入力される。アドレス
判定回路14a〜16aは、該判定回路がそれぞれ備え
られたメモリ回路14〜16のメモリ容量に基づいて、
それぞれ入力されるテストアドレス信号TADRが有効
か否かを判断する。アドレス判定回路14a〜16a
は、テストアドレス信号TADRに基づいて指定される
メモリセルがそのメモリ回路14〜16内に存在する場
合、該アドレス信号TADRを有効と判断し、対応する
メモリセルがメモリ回路14〜16内に存在しない場
合、該アドレス信号TADRを無効と判断する。アドレ
ス判定回路14a〜16aは、各メモリ回路14〜16
に共通に入力されるテストアドレス信号TADRを有効
と判断した場合に、各メモリ回路14〜16に対してメ
モリ動作を許容する。アドレス判定回路14a〜16a
は、テストアドレス信号TADRを無効と判断した場合
に、各メモリ回路14〜16に対して入力されるテスト
アドレス信号TADRに基づくメモリ動作を禁止する。
メモリ動作は、データの書き込み動作、データの読み出
し動作、リフレッシュ動作、等を含む。
ス判定回路14a〜16aが有効と判断したテストアド
レス信号TADRに基づいて指定したメモリセルに対し
てテストデータ信号TData1〜TData3の書き
込みを行う。
ス判定回路14a〜16aがその時のテストアドレス信
号TADRを無効と判断した場合、メモリセルに対する
書き込みを実行しない。これにより、メモリ回路14〜
16に存在しないテストアドレス信号TADRに基づく
書き込み動作が、実際に搭載されたメモリセルに記憶さ
れたセル情報に影響を与えることが防止される。
〜16に対してテストアドレス信号TADRと読み出し
を行うためのテスト制御信号TCTLを出力する。各メ
モリ回路14〜16のアドレス判定回路14a〜16a
は、書き込みを行う場合と同様にメモリ回路14〜16
のメモリ容量に基づいて、その時に入力されるテストア
ドレス信号TADRが有効か否かを判断する。
アドレス信号TADRを有効と判断した場合、各メモリ
回路14〜16は、テストアドレス信号TADRに基づ
いて指定したメモリセルからセル情報を読み出し、その
セル情報をテストデータ信号TData1〜TData
3として出力する。試験装置22は、そのテストデータ
信号TData1〜TData3に基づいて、その時の
テストアドレス信号TADRに対応するメモリセルが正
常か否かを判断する。
回路14a〜16aが有効と判断したテストアドレス信
号TADRに基づいて指定したメモリセルに記憶された
セル情報を読み出す。そして、各メモリ回路14〜16
は、読み出したセル情報をテストデータ信号TData
1〜TData3として試験装置22に出力する。
から読み出したテストデータ信号TData1〜TDa
ta3と、各メモリ回路14〜16へ書き込んだテスト
データとを比較し、その比較結果に基づいてLSI11
が正常か否かを判断する。
その時のテストアドレス信号TADRを無効と判断した
場合、各メモリ回路14〜16は、疑似信号を生成し、
その疑似信号をテストデータ信号TData1〜TDa
ta3として出力する。この疑似信号は、メモリセルが
正常な時に出力されるテストデータ信号TData1〜
TData3と同じ論理(レベル)の信号である。
ストアドレス信号TADRは、容量の最も大きな第1メ
モリ回路14に対応している。そのため、第1メモリ回
路14のアドレス判定回路14aはテストアドレス信号
TADRを常に有効と判断し、第2,第3メモリ回路1
5,16のアドレス判定回路15a,16aはテストア
ドレス信号TDARが有効か無効かを判断する。そし
て、第2,第3メモリ回路15,16は、それぞれアド
レス判定回路15a,16aがテストアドレス信号TA
DRを無効と判断した場合に疑似信号をテストデータ信
号TData2,TData3を出力する。
ta1〜TData3として出力される疑似信号に基づ
いて、試験データに対してアドレス範囲の小さなメモリ
回路15,16を正常と判断するため、試験を継続す
る。これにより、試験装置22は、アドレス範囲の大き
なメモリ回路14に対する試験を継続して最後まで実行
することができる。そのため、試験装置22は、各メモ
リ回路14〜16の全てのメモリセルに対する試験を同
時に行うことができる。
さな第2,第3メモリ回路15,16がテストデータ信
号TData2,3として疑似信号を出力しない場合、
試験装置22は、その時のテストアドレス信号TADR
において、第2,第3メモリ回路15,16が不良であ
ると判断するため、試験を中断する。その結果、容量の
最も小さな第3メモリ回路16に備えられたメモリセル
に対する試験は終了するものの、その第3メモリ回路1
6よりも容量の大きな第1,第2メモリ回路14,15
は、全てのメモリセルに対する試験を実施できない。こ
れを防ぐために疑似信号をテストデータ信号TData
2,3として出力するようにしている。
モリ回路15,16と同様に疑似信号を出力する回路構
成を備える。即ち、第1〜第3メモリ回路14〜16
は、回路構成が同じであり、メモリの容量が異なるのみ
である。このことは、第1〜第3メモリ回路14〜16
の設計を容易にし、設計時間を短縮する効果がある。即
ち、1つの回路構成のデータを予め用意しておき、仕様
に応じてメモり容量を変更して複数のメモリ回路を構成
する。これにより、複数のメモリ回路を容易に設計する
ことができると共に複数のメモリ回路をそれぞれ設計す
る場合に比べて設計時間が短くなる。
たメモリ回路14〜16のうち、容量が最大の第1メモ
リ回路14にもアドレス判定回路14aを備えることに
より、他のLSIに搭載され構成が異なるメモリ回路に
用いるパターンデータを共用することが可能となる。即
ち、設計可能な最大容量のメモリ回路に対するパターン
データを1つ用意しておく。そのパターンデータを用い
てLSI11に搭載された各メモリ回路14〜16の試
験を同時に行うことができる。また、他のLSIに搭載
され、メモリ回路14〜16と異なる構成のメモリ回路
に対しても、同じパターンデータを用いて試験を行うこ
とができる。
複数の構成の異なるLSIの試験を実施することができ
るため、1つのパターンデータを作成すれば、他のLS
Iに対応するパターンデータを作成する必要がないの
で、その分データの作成時間を省略することができ、必
要な時間は単にLSIを試験するだけの時間となるた
め、試験時間を短縮することができる。
11と構成の異なる複数のメモリ回路を備えた他のLS
Iに対する試験と、上記のLSI11に対する試験を同
時に行うことができるようになる。そのため、各LSI
を個々に試験する場合に比べて試験時間を短縮すること
が可能となる。
ス判定回路、即ち第1メモリ回路14の第1アドレス判
定回路14aを省略して実施しても良い。これは、試験
装置22に記憶したテストデータが第1メモリ回路14
の容量に対応している、即ち、ファイル22aに格納し
た試験データに基づいて試験装置22が第1メモリ回路
14のアドレス範囲以外のアドレスを指定しない場合に
行われる。第1アドレス判定回路14aを省略すること
により、その分LSI11の回路設計(パターンの引き
回し等)に余裕ができる。
3メモリ回路14〜16の構成を図5〜7に従って詳述
する。先ず、通常モードにおける第1〜第3メモリ回路
14〜16について説明する。
路図を示す。図6は、第2メモリ回路15の一部ブロッ
ク回路図、図7は第3メモリ回路16の一部ブロック回
路図を示す。
づく容量のメモリセル(図示略)にて構成されるセルア
レイ31aを備えている。第1メモリ回路14は、セル
アレイ31aの容量に応じたビット数のアドレス信号が
入力される。本実施形態では、第1メモリ回路14は、
ロウアドレス信号RA0〜RA9とコラムアドレス信号
CA0〜CA5が図3の第1アドレス信号ADR1とし
て入力される。
レス処理部32aに入力され、コラムアドレス信号CA
0〜CA5は列アドレス処理部33aに入力される。
行,列アドレス処理部32a,33aは、ロウアドレス
信号RA0〜RA9,コラムアドレス信号CA0〜CA
5に基づいて、バス幅のビット数に対応する数のメモリ
セルを選択する。
は、図3のロジック回路13から入力される多ビットの
データ信号Data1(本実施形態では32ビットであ
って、図5に示す入力データ信号Di0〜Di31)を
増幅してセンスアンプ34を介してセルアレイ31aに
出力する。データ信号Data1は、列及び行アドレス
処理部32a,33aにて選択された複数のメモリセル
(図示略)に記憶される。
は、行及び列アドレス処理部32a,33aにて選択さ
れた複数のメモリセルに記憶されたデータがセンスアン
プ34を介して入力される。データ出力回路36は入力
されるデータを増幅した出力データ信号Do0〜Do3
1を図3に示すデータ信号Data1としてロジック回
路13に出力する。
号CTLとしてロウアドレスストローブ信号RAS、コ
ラムアドレスストローブ信号CAS、ライトイネーブル
信号WEが入力される。メモリ動作制御回路37は、入
力信号に基づいて、その時々の動作(書き込み動作/読
み出し動作)に応じて行,列アドレス処理部32,3
3、センスアンプ34、データ入力回路35、データ出
力回路36を活性化させるための制御信号を出力する。
号に応答してロウ及びコラムアドレス信号RA0〜RA
9,CA0〜CA5に基づくメモリセルを選択する。セ
ンスアンプ34,データ入力,出力回路35,36は、
制御信号に応答して入力データ信号Di0〜Di31の
書き込み又は出力データ信号Do0〜Do31の読み出
しを行う。
号に基づいて、リフレッシュ動作に対応する制御信号を
出力し、行,列アドレス処理部32,33、センスアン
プ34、データ入力,出力回路35,36を制御して、
セルアレイ31aのリフレッシュを実行する。
は、ユーザの使用に基づく容量をメモリセル(図示略)
にて構成されるセルアレイ31bを備えている。行アド
レス処理部32b及び列アドレス処理部33bは、セル
アレイ31bの容量に応じた回路規模に形成されてい
る。
の容量に応じたビット数のアドレス信号が入力される。
本実施形態では、第2メモリ回路15は、ロウアドレス
信号RA0〜RA8とコラムアドレス信号CA0〜CA
4が図3の第2アドレス信号ADR2として入力され
る。
レス処理部32bに入力され、コラムアドレス信号CA
0〜CA4は列アドレス処理部33bに入力される。
行,列アドレス処理部32b,33bは、ロウアドレス
信号RA0〜RA8,コラムアドレス信号CA0〜CA
4に基づいて、バス幅のビット数に対応する数のメモリ
セルを選択する。選択したメモリセルに対する図3のデ
ータ信号Data2の書き込み等の動作は、第1メモリ
回路14と同じであるため、説明を省略する。
は、ユーザの使用に基づく容量をメモリセル(図示略)
にて構成されるセルアレイ31cを備えている。行アド
レス処理部32c及び列アドレス処理部33cは、セル
アレイ31cの容量に応じた回路規模に形成されてい
る。
の容量に応じたビット数のアドレス信号が入力される。
本実施形態では、第3メモリ回路16は、ロウアドレス
信号RA0〜RA7とコラムアドレス信号CA0〜CA
3が図3の第3アドレス信号ADR3として入力され
る。
レス処理部32cに入力され、コラムアドレス信号CA
0〜CA3は列アドレス処理部33cに入力される。
行,列アドレス処理部32c,33cは、ロウアドレス
信号RA0〜RA7,コラムアドレス信号CA0〜CA
3に基づいて、バス幅のビット数に対応する数のメモリ
セルを選択する。選択したメモリセルに対する図3のデ
ータ信号Data3の書き込み等の動作は、第1メモリ
回路14と同じであるため、説明を省略する。
モリ回路14〜16について説明する。第1〜第3メモ
リ回路14〜16は、図4の試験装置22からテストア
ドレス信号TADRが共通に入力される。尚、本実施形
態では、テストアドレス信号TADRは、最も容量の大
きなメモリ回路に通常モードにおいて入力されるアドレ
ス信号と同じアドレス幅の信号が入力される。
1メモリ回路14は、アドレス信号としてロウアドレス
信号RA0〜RA9及びコラムアドレス信号CA0〜C
A5が入力される。従って、第1〜第3メモリ回路14
〜16は、テストアドレス信号TADRとしてロウアド
レス信号RA0〜RA9及びコラムアドレス信号CA0
〜CA5が入力される。尚、図6,7において、テスト
モードの時に入力されるロウ,コラムアドレス信号に括
弧を付けて示してある。
ス判定回路14a〜16aは、それぞれ各メモリ回路1
4〜16において必要性が異なる上位のアドレス信号が
入力される。具体的には、各アドレス判定回路14a〜
16aは、当該回路が搭載されたメモリ回路(以下、自
メモリ回路と呼ぶ)14〜16において実装されていな
いメモリセルを指定するためのアドレス信号が入力され
る。
回路14aについて説明する。上記したように、第1メ
モリ回路14のセルアレイ31aは、その容量に応じて
ロウアドレス信号RA0〜RA9及びコラムアドレス信
号CA0〜CA5のアドレス幅を持つ。それらアドレス
信号RA0〜RA9,CA0〜CA5は、セルアレイ3
1aに含まれるメモリセルを選択するために利用され
る。即ち、セルアレイ31aは、ロウアドレス信号RA
0〜RA9及びコラムアドレス信号CA0〜CA5の全
てを必要とする。
定回路14aは、アドレス信号が入力されない。そし
て、第1メモリ回路14のアドレス判定回路14aは、
メモリ動作制御回路37を常に動作させるための判定信
号H1aを生成するように構成される。例えば、アドレ
ス判定回路14aは、常にデータ「1」の判定信号H1
aを出力するように構成されている。
の判定信号H1aに基づいて活性化する。活性化したメ
モリ動作制御回路37は、入力信号RAS等に基づく制
御信号を出力する。これにより、データ入力回路35,
データ出力回路36が常に動作して、入力されるアドレ
ス信号の全てにおいて、セルアレイ31aに対するテス
トデータ信号の書き込み又は読み出しが行われる。
回路15aについて説明する。第2メモリ回路15は、
セルアレイ31bの容量に応じてロウアドレス信号RA
0〜RA8及びコラムアドレス信号CA0〜CA4のア
ドレス幅を持つ。即ち、セルアレイ31bは、データ
「1」のロウアドレス信号RA9に対応するメモリセル
が備えられていない。また、セルアレイ31bは、デー
タ「1」のコラムアドレス信号CA5に対応するメモリ
セルが備えられていない。
定回路15aは、ロウアドレス信号RA9とコラムアド
レス信号CA5が入力される。アドレス判定回路15a
は、アドレス信号RA9,CA5のうちの少なくとも一
方がデータ「1」の場合にメモリ動作制御回路37の動
作を停止させるための判定信号H1bを生成するように
構成される。
回路により構成される。そのノア回路にはロウアドレス
信号RA9とコラムアドレス信号CA5が入力される。
ノア回路は、アドレス信号RA9,CA5が共にデータ
「0」の場合にデータ「1」の判定信号H1bを出力
し、それ以外の場合にデータ「0」の判定信号H1bを
出力する。
の判定信号H1bに基づいて活性化し、データ「0」の
判定信号H1bに基づいて非活性化する。非活性化した
メモリ動作制御回路37は、制御信号を出力しない。こ
れにより、データ入力回路35,データ出力回路36が
動作しないので、セルアレイ31bに対してメモリセル
が実装されていないアドレスにおけるデータの書き込み
又は読み出しが行われない。
回路16aについて説明する。第3メモリ回路16は、
セルアレイ31cの容量に応じてロウアドレス信号RA
0〜RA7及びコラムアドレス信号CA0〜CA3のア
ドレス幅を持つ。即ち、セルアレイ31cは、データ
「1」のロウアドレス信号RA8,RA9に対応するメ
モリセルが備えられていない。また、セルアレイ31c
は、データ「1」のコラムアドレス信号CA4,CA5
に対応するメモリセルが備えられていない。
定回路16aは、ロウアドレス信号RA8,RA9とコ
ラムアドレス信号CA4,CA5が入力される。アドレ
ス判定回路16aは、アドレス信号RA8,RA9,C
A4,CA5のうちの1つでもデータ「1」の場合にメ
モリ動作制御回路37の動作を停止させるための判定信
号H1cを生成するように構成される。
回路により構成される。そのノア回路にはロウアドレス
信号RA8,RA9とコラムアドレス信号CA4,CA
5が入力される。ノア回路は、アドレス信号RA8,R
A9,CA4,CA5が全てデータ「0」の場合にデー
タ「1」の判定信号H1cを出力し、それ以外の場合に
データ「0」の判定信号H1cを出力する。
の判定信号H1cに基づいて活性化し、データ「0」の
判定信号H1cに基づいて非活性化する。非活性化した
メモリ動作制御回路37は、制御信号H1cを出力しな
い。これにより、データ入力回路,データ出力回路が動
作しないので、セルアレイ31cに対してメモリセルが
実装されていないアドレスにおけるデータの書き込み又
は読み出しが行われない。
6のアドレス判定回路14a〜16aは、それぞれ自メ
モリ回路14〜16に入力されるテストアドレス信号T
ADRが有効か無効かを判断する。
モリ回路14〜16に備えられたセルアレイ31a〜3
1cに実在するメモリセルを選択するテストアドレス信
号TADRを有効と判断し、その判断結果に基づく判定
信号H1a〜H1cを出力する。各メモリ回路14〜1
6のメモリ動作制御回路37は、判定信号H1a〜H1
cによりテストアドレス信号TADRが有効な時に活性
化するため、セルアレイ31a〜31cに対してデータ
の書き込み/読み出しが行われる。
は、セルアレイ31a〜31cにメモリセルが実在しな
いテストアドレス信号TADRを無効と判断し、その判
断結果に基づく判定信号H1a〜H1cを出力する。各
メモリ回路14〜16のメモリ動作制御回路37は、判
定信号H1a〜H1cによりテストアドレス信号TAD
Rが無効な時に非活性化するため、セルアレイ31a〜
31cに対するデータの書き込み/読み出しが行われな
い。その結果、メモリセルが実在しないテストアドレス
信号TADRに基づく書き込み/読み出し動作が実在す
るメモリセルに影響を与えることはない。
生成回路(以下、第1生成回路という)38を備える。
第1生成回路38は、各アドレス判定回路14a〜16
aとメモリ動作制御回路37の間に接続されている。
8は、それぞれアドレス判定回路14a〜16aから判
定信号H1a〜H1cが入力される。また、第1生成回
路38は、制御クロック信号φ1が入力される。
4〜16の動作サイクルに応じた信号であり、各メモリ
回路14〜16の外部回路、例えば、図4の試験装置2
2にて生成され入力される。詳しくは、制御クロック信
号φ1は、各メモリ回路14〜16に入力される第1生
成回路38は、各メモリ回路14〜16の動作サイクル
により、アドレス判定回路14a〜16aが出力する判
定信号H1a〜H1cに関わらずにメモリ動作制御回路
37を活性化させるために備えられている。各メモリ回
路14〜16は、DRAMよりなるセルアレイ31a〜
31cに対して、セルアレイ31a〜31cのメモリセ
ルをリフレッシュするための動作サイクルを備える。こ
の場合、判定信号H1a〜H1cに基づいてメモリ動作
制御回路37を非活性化させると、動作サイクルによっ
ては各セルアレイ31a〜31cのメモリセルがリフレ
ッシュされない場合がある。すると、各メモリセルに記
憶したセル情報が消失してしまう。
ック信号φ1に基づいて、動作サイクルがリフレッシュ
動作であるときに各メモリ回路14〜16のメモリ動作
制御回路37を活性化させるために図5〜7の疑似判定
信号P1a〜P1cを生成し出力する。各メモリ動作制
御回路37は、疑似判定信号P1a〜P1cに基づい
て、アドレス信号に関わらずに動作して各メモリ回路1
4〜16のセルアレイ31a〜31cをリフレッシュす
る。
に基づかないメモリ動作を許容するために備えられる。
これにより、各セルアレイ31a〜31cのメモリセル
に記憶されたセル情報の消失を防ぐことができる。
14〜16は、データ圧縮回路39、疑似信号生成回路
40を備える。データ圧縮回路39は、各セルアレイ3
1a〜31cに対する試験時間の短縮を図るために備え
られている。疑似信号生成回路40は、上記のメモリセ
ルが実在しないテストアドレス信号TADRにおいて図
4の試験装置22がLSI11を不良と誤判定するのを
防止するために備えられている。
41、データ判定回路42、マルチプレクサ(以下、M
UXという)43を備えている。データ圧縮回路39
は、図4の試験装置22からテスト入力信号Tinと期
待データ信号Expが入力される。パターンレジスタ4
1は、試験装置22からバスの干渉試験に対応するデー
タが試験の開始時に入力され、パターンレジスタ41は
データを記憶する。バスの干渉試験は、隣接して形成さ
れ入力データ信号Di0〜Di31,出力データ信号D
o0〜Do31を転送するバスの配線間における干渉を
試験するためのものである。
35に入力される。データ入力回路35は、テスト入力
信号Tinとパターンレジスタ39に記憶されたデータ
に基づく32ビットのテスト信号を出力する。テスト信
号は、テストアドレス信号として入力されるロウアドレ
ス信号RA0〜RA9とコラムアドレス信号CA0〜C
A5に基づいて選択される複数のメモリセルに同時に書
き込まれる。これにより、テストデータの書き込み時間
を短縮する。
は、所定のビット数の第1,第2レジスタ41a,41
bを備える。第1,第2レジスタ41a,41bのビッ
ト数は、セルアレイ31aに対して同時に入出力される
データ信号Data1のビット数に対応して設定されて
いる。尚、本実施形態では、第1,第2レジスタ41
a,41bのビット数は、セルアレイ31aに対して入
出力されるデータ信号Data1のビット数32に対し
てそれぞれ4ビットに設定されている。
れぞれパターン制御信号PT1,PT2が入力される。
パターン制御信号PT1,PT2は、試験装置22によ
りファイル22aに格納された試験データに基づいて所
定のパターンデータに対応して生成される。第1,第2
レジスタ41a,41bは、パターン制御信号PT1,
PT2に基づくデータを記憶する。
憶したデータを、それぞれパターン信号Reg0〜Re
g3,Reg4〜Reg7として出力する。パターン信
号Reg0〜Reg7は、データ入力回路35に出力さ
れる。
inが入力される。データ入力回路35は、図示しない
インバータ回路によりテスト入力信号Tinを反転した
反転データ信号Tinxを生成する。尚、反転テスト信
号Tinxを図4のロジック回路13,試験装置22等
において作成し、データ入力信号Tinと共にデータ入
力回路35に入力される構成としてもよい。また、干渉
試験以外の試験に対しては、反転テスト信号Tinxを
テスト入力信号Tinと同じレベルとして入力する構成
(インバータ回路を介さずに入力する構成)としてもよ
い。
i0〜Di31に対応した数のセレクタS0〜S31を
備える。各セレクタS0〜S31は、下位ビットの入力
データ信号Di0が入力されるセレクタS0から順番に
パターンレジスタ41に記憶されたパターンデータが周
期的に入力される。即ち、各セレクタS0〜S31は、
第1,第2レジスタ41a,41bに記憶されたデータ
に対応するパターン信号Reg0〜Reg7が周期的に
入力される。また、各セレクタS0〜S31は、下位ビ
ットの入力データ信号Di0が入力されるセレクタS0
から順番にテスト入力信号Tinと反転テスト信号Ti
nxが周期的に入力される。
31は、第1レジスタ41aから出力されるパターン信
号Reg0〜Reg3と第2レジスタ41bから出力さ
れるパターン信号Reg4〜Reg7が繰り返されると
共に交互に入力される。また、セレクタ回路S0〜S3
1は、第1,第2レジスタ41a,41bのビット数に
対応した数(図9において4つ)毎にテスト入力信号T
inと反転テスト信号Tinxが交互に入力される。
は、テスト入力信号Tinが入力されると共に、パター
ン信号Reg0〜Reg3が順次入力される。次の第5
〜第8セレクタ回路S4〜S7は、反転テスト信号Ti
nxが入力されると共に、パターン信号Reg0〜Re
g3が順次入力される。
11は、テスト入力信号Tinが入力されると共に、パ
ターン信号Reg4〜Reg7が順次入力される。次の
第13〜第16セレクタ回路S12〜S15は、反転テ
スト信号Tinxが入力されると共に、パターン信号R
eg4〜Reg7が順次入力される。
スト入力信号Tinが入力されると共に、パターン信号
Reg0が入力される。従って、第17セレクタ回路S
16は、第1セレクタ回路S0と同じ信号が入力され
る。
テスト信号Tinxが入力されると共に、パターン信号
Reg7が入力される。従って、第32セレクタ回路S
31は、第16セレクタ回路S15と同じ信号が入力さ
れる。
つのパターン信号Reg0〜Reg7と、2つのテスト
入力信号Tin,反転テストTinxの組み合わせが2
度繰り返して入力される。即ち、16個のセレクタ回路
S0〜S15(又はS16〜S31)には、それぞれパ
ターン信号Reg0〜Reg7とテスト入力信号Ti
n,反転テスト信号Tinxが異なる組み合わせにて入
力される。
例を示す。尚、第2〜第31セレクタ回路S1〜S31
は、第1セレクタ回路S0と同じ構成であるため、図面
及び説明を省略する。
路(以下、XOR回路という)45とマルチプレクサ
(以下、MUXという)46を備えている。XOR回路
45は、テスト入力信号Tinとパターン信号Reg0
が入力される。XOR回路45は、テスト入力信号Ti
nとパターン信号Reg0の排他的論理和演算し、その
演算結果に基づく信号X1を出力する。
Di0、切替制御信号φ2が入力される。切替制御信号
φ2は、前記テストモード信号TMに基づく信号であ
り、図4のロジック回路13又は試験装置22により生
成され入力される。
て、データ入力信号Di0又は選択XOR回路45の出
力信号X1の一方を選択する。詳しくは、MUX46
は、切替制御信号φ2に基づいて、通常モードの時には
入力データ信号Di0を、テストモードの時には出力信
号X1を選択する。そして、MUX46は、選択した信
号をセンスアンプ34に出力する。
ドの時に、テスト入力信号Tinとパターン信号Reg
0を論理演算した結果に基づく信号を出力する。同様
に、第2〜第31セレクタS1〜S31は、テスト入力
信号Tin又は反転テスト信号Tinxと、パターン信
号Reg1〜Reg7を論理演算した結果に基づく信号
を出力する。その出力信号は、図5のセンスアンプ34
を介して32ビットのテスト信号としてセルアレイ31
aに書き込まれる。
inが4ビットの第1,第2レジスタ41a,41bの
データと共にセルアレイ31aのデータバスのバス幅ま
で展開される。
レイ31aのデータバスのバス幅まで展開する方法とし
てシフトレジスタを用いる方法がある。シフトレジスタ
は、データバスのバス幅に対応した段数に形成され、テ
スト入力信号Tinが入力される。シフトレジスタは、
テスト入力信号Tinをラッチするとともに順次後段へ
シフトする。これにより、試験装置は、データバスのバ
ス幅に応じた複数の信号をセンスアンプ34を介してセ
ルアレイ31aに格納し、バス干渉テスト等を実施す
る。
ータの転送速度を向上させるために大きくなる。そし
て、シフトレジスタは、段数が多いほど回路を構成する
面積(占有面積)が大きくなる。そのため、チップ12
の面積を増加させる。これにより、チップ12のコスト
が上昇する。
第2レジスタ41a,41bに記憶したデータに基づい
て、テスト入力信号Tinと反転テスト信号Tinxを
セルアレイ31aのデータバスのバス幅にまで展開して
セルアレイ31aに書き込むようにしている。4ビット
の第1,第2レジスタ41a,41bは、多段に形成さ
れたシフトレジスタに比べて占有する面積が非常に小さ
い。そして、セルアレイ31aのバス幅が大きくなって
も、4ビットの第1,第2レジスタ41a,41bを形
成するだけで、対応することができる。そのため、LS
I11のチップ12の面積の増加を抑えることができ
る。
イ31aにテストデータを書き込むためのテスト入力信
号Tinに対して、セルアレイ31aから期待通りのデ
ータ信号が出力されるか否かを判断するための信号であ
る。試験装置22は、セルアレイ31に書き込んだテス
ト入力信号Tinに対して、セルアレイ31aから読み
出したデータが期待データ信号Expと一致していれ
ば、隣接するバスの配線間や隣接したメモリセル間に干
渉が無いと判断する。
は、センスアンプ34とデータ出力回路36を介して出
力データ信号Do0〜Do31としてデータ判定回路4
2に入力される。また、データ判定回路42は、パター
ンレジスタ41に記憶されたデータと期待データ信号E
xpが入力される。データ判定回路42は、パターンレ
ジスタ41から入力されるデータに基づいて出力データ
信号Do0〜Do31をビット反転する。そして、その
ビット反転したデータ信号DATAのレベルと期待デー
タ信号EXPのレベルが一致するか否かを判定し、その
判定結果に応じた判定信号H2を出力する。
は、AND回路51、NOR回路52、NAND回路5
3、XOR回路54を備える。AND回路51とNOR
回路52には、出力データ信号Do0〜Do31と期待
データ信号Exp、その期待データ信号Expを反転し
た反転期待信号Expx、及び、図9の第1,第2レジ
スタ41a,41bのパターン信号Reg0〜Reg7
が入力される。尚、AND回路51及びNOR回路52
内部では、前記パターン信号Reg0〜Reg7及び期
待信号Exp,Expxが入力されることで、図9にお
けるパターン信号Reg0〜Reg7及びテスト信号T
in,Tinx(=Exp,Expx)の組み合わせ論
理が再現されている。
2の出力信号はNAND回路53に入力され、NAND
回路53の出力信号はXOR回路54に入力される。X
OR回路54には期待データ信号Expが入力される。
XOR回路54の出力信号がデータ判定回路42の判定
信号H2として出力される。
は、セルアレイ31aから読み出した出力データ信号D
o0〜Do31の値と期待データ信号Expの値が一致
する場合には期待データ信号EXPと同じレベルの判定
信号H2を出力する。一方、データ判定回路42は、セ
ルアレイ31aから読み出した出力データ信号Do0〜
Do31の値と期待データ信号Expの値が一致しない
場合に、期待データ信号Expのレベルを反転させたレ
ベルの判定信号H2を出力する。データ判定回路42
は、判定信号H2を、図5のMUX43に出力する。
4aから出力される第1判定信号H1aが入力される。
また、MUX43は、データ判定回路42から出力され
る第2判定信号H2と、疑似信号生成回路40が出力す
る疑似判定信号P2が入力される。
42が、セルアレイ31aから読み出した出力データ信
号Do0〜Do31の値と期待データ信号Expの値が
一致した場合に出力する第2判定信号H2と同じレベル
の疑似判定信号P2を常に出力するように構成されてい
る。MUX43は、第1判定信号H1aに基づいて、第
2判定信号H2と疑似判定信号P2のいずれか一方をテ
スト出力信号Tout1として出力するように構成され
ている。
られた自メモリ回路14に入力されるテストアドレス信
号TADR(ロウアドレス信号RA0〜RA9、コラム
アドレス信号CA0〜CA5)が有効な時にデータ
「1」の第1判定信号H1aを、テストアドレス信号T
ADRが無効な時にデータ「0」の第1判定信号H1a
を出力する。そして、本実施形態では、アドレス判定回
路14aは、常にデータ「1」の第1判定信号H1aを
出力するように構成されている。
1判定信号H1aに基づいて、第2判定信号H2を選択
し、その選択した第2判定信号H2をテスト出力信号T
out1として出力する。テスト出力信号Tout1
は、図4の試験装置22に入力される。試験装置22
は、入力するテスト出力信号Tout1とテスト入力信
号Tinとを比較して第1メモリ回路14が正常か否か
を判断する。
に構成されたデータ圧縮回路39を備える。第2,第3
メモリ回路15,16のアドレス判定回路15a,16
aは、該回路がそれぞれ備えられた自メモリ回路15,
16に入力されるテストアドレス信号TADRが有効な
時にデータ「1」の第1判定信号H1b,H1cを、無
効な時にデータ「0」の第1判定信号H1b,H1cを
出力する。
圧縮回路39は、データ「1」の第1判定信号H1b,
H1cに基づいて第2判定信号H2を選択し、その選択
した第2判定信号H2を図4のテスト出力信号Tout
2,Tout3として出力する。第2判定信号H2は、
各メモリセル31b,31cから読み出したデータに基
づいている。そのため、試験装置22は、テスト出力信
号Tout2,Tout3とテスト入力信号Tinとを
比較して第2,第3メモリ回路15,16が正常か否か
を判断する。
データ圧縮回路は、データ「0」の第1判定信号H1
b,H1cに基づいて疑似判定信号P2を選択し、その
選択した疑似判定信号P2を図4のテスト出力信号To
ut2,Tout3として出力する。疑似判定信号P2
は、各メモリセル31b,31cから読み出したデータ
と期待データ信号Expが一致した場合の第2判定信号
H2と同じレベルである。そのため、試験装置22は、
テスト出力信号Tout2,Tout3とテスト入力信
号Tinとを比較して第2,第3メモリ回路15,16
を正常と判断する。これにより、第2,第3メモリ回路
15,16に実際にメモリセルが備えられていないテス
トアドレス信号TADRにおいても、試験を継続するこ
とができる。
ば、以下の効果を奏する。 (1)アドレス判定回路14a〜16aは、テストアド
レス信号TADRを無効と判断した場合に、各メモリ回
路14〜16に対して入力されるテストアドレス信号T
ADRに基づくメモリ動作を禁止する。従って、各メモ
リ回路14〜16は、アドレス判定回路14a〜16a
がその時のテストアドレス信号TADRを無効と判断し
た場合、メモリセルに対する書き込みを実行しない。そ
の結果、メモリ回路14〜16に存在しないテストアド
レス信号TADRに基づく書き込み動作が、実際に搭載
されたメモリセルに記憶されたセル情報に影響を与える
ことが防止されるため、第1〜第3メモリ回路14〜1
6の試験を同時に行うことができる。
は、入力されるテストアドレス信号TADRが無効と判
断されたときに、各メモリ回路14〜16が正常な時の
判定信号に対応する疑似信号を出力するようにした。従
って、試験装置22は、テストデータ信号TData1
〜TData3として出力される疑似信号に基づいて、
試験データに対してアドレス範囲の小さなメモリ回路1
5,16を正常と判断するため、試験を継続する。その
結果、試験装置22は、各メモリ回路14〜16の全て
のメモリセルに対する試験を行うことができる。 (3)第1〜第3メモリ回路14〜16には、データ圧
縮回路39を備え、各セルアレイ31a〜31cから読
み出された出力データ信号Do0〜Do31を圧縮する
とともに、期待データ信号Expと比較し、その比較結
果に基づいて1ビットのテスト出力信号Tout1〜T
out3を出力するようにした。その結果、各メモリ回
路14〜16の良否判定をそれぞれ1ビットのテスト出
力信号Tout1〜Tout3により判定できるため、
判定のための時間が出力データ信号Do0〜Do31の
全ビットを利用する場合に比べて短くなり試験時間を短
縮することができる。
レジスタ41を備え、そのパターンレジスタ41に記憶
したデータをバス幅に展開して、バス幅の広いセルアレ
イ31a〜31cに対して所望のパターンデータを書き
込むようにした。その結果、シフトレジスタを用いてパ
ターンデータを書き込む場合に比べて、レジスタの面積
がシフトレジスタに比べて非常に小さいので、LSI1
1の面積の増加を抑えることができる。
様にて実施してもよい。 ○上記実施形態では、第1〜第3メモリ回路14〜16
にテストアドレス信号TADRとしてロウアドレス信号
RA0〜RA9とコラムアドレス信号CA0〜CA5を
分離して入力する構成としたが、一般的なアドレスマル
チプレクス方式によりアドレス信号を入力する構成とし
てもよい。図4の試験装置22は、テストアドレス信号
TADRとしてロウアドレス信号RA0〜RA9とコラ
ムアドレス信号CA0〜CA5を時分割にて出力する。
また、試験装置22は、第1〜第3メモリ回路14〜1
6のメモリ容量に応じて、各メモリ回路14〜16に共
通に利用されないアドレス信号、即ち、ロウアドレス信
号RA8,RA9とコラムアドレス信号CA4,CA5
を時分割しないで専用のロウ,コラムアドレス信号とし
て各メモリ回路14〜16のアドレス判定回路14a〜
16aに、時分割したロウアドレス信号RA0〜RA9
と同時に出力する。
路14〜16は、アドレス処理回路61a〜61cを備
えている。各アドレス処理回路61a〜61cは、テス
トアドレス信号TADRとしてロウアドレス信号RA0
〜RA7とコラムアドレス信号CA0〜CA3が時分割
して入力され、ロウアドレスRA8,RA9とコラムア
ドレス信号CA4,CA5が専用に入力される。また、
各アドレス処理回路61a〜61cは、図5〜7のメモ
リ制御回路37から制御信号が入力される。各アドレス
処理回路61a〜61cは、制御信号に基づいて、それ
ぞれの回路が備えられた自メモリ回路14〜16の容量
に応じたロウアドレス信号とコラムアドレス信号を行ア
ドレス処理回路32a〜32c、列アドレス処理回路3
3a〜33cに出力する。尚、行アドレス処理回路32
a〜32cと列アドレス処理回路33a〜33cにラッ
チ機能を持たせ、時分割されたテストアドレス信号TA
DRを直接両処理回路32a〜32c,33a〜33c
に入力する構成としてもよい。
4〜16の回路を設計する際に、一般的なDRAMの回
路データを用いることができるため、設計が容易にな
る。また、アドレス判定回路14a〜16aは、判定に
必要なアドレス信号を時分割しないでロウアドレス信号
と同時に入力することにより、時分割されたコラムアド
レス信号CA0〜CA5の入力を待つことなく判定を行
うことができため、その結果、簡単な構成の判定回路を
使用することができる。
タ41の構成及び接続を適宜変更して実施してもよい。
例えば、図13に示すように、、パターンレジスタ41
を8ビットのレジスタにより構成する。この構成の場合
にも、上記実施形態と同様の効果が得られる。尚、この
場合には、テスト入力信号Tinと反転テスト信号Ti
nxをパターンレジスタ41のビット数に対応して8つ
毎にテスト入力信号Tinと反転テスト信号Tinxを
セレクタ回路S0〜S31に入力するようにする。
スタ41を構成する第1,第2レジスタ41a,41b
の接続を変更してもよい。セレクタ回路S0〜S31
は、第1レジスタ41aから出力されるパターン信号R
eg0〜Reg3が繰り返し入力される。また、セレク
タ回路S0〜S31は、第2レジスタ41bから出力さ
れるパターン信号Reg4〜Reg7が4つ毎順次繰り
返して入力される。
1に試験装置22から出力されるパターン制御信号PT
1,PT2に基づくデータを記憶するようにしたが、図
15(a)に示すようにアドレス信号A0〜A3(ロウ
アドレス信号RA0〜RA3又はコラムアドレス信号C
A0〜CA3)を入力する。また、図13のパターンレ
ジスタ41には、図15(b)に示すようにアドレス信
号A0〜A7(ロウアドレス信号RA0〜RA7)を入
力する。この構成により、パターン制御信号PT1,P
T2を入力する必要がなくなるため、テストモード時に
各メモリ回路14〜16と外部端子17を接続する配線
数が少なくなる。これにより、図4のロジック回路13
の構成を簡略化することができる。
の順番(配列)を変更するために複数の変更回路65a
〜65dを備える構成としてもよい。各変更回路65a
〜65dは、アドレス信号のビット数に対応した数のス
イッチSWよりなる。試験装置22から出力される制御
信号に基づいて、変更回路65a〜65dのうちの1つ
を構成するスイッチSWをオンに制御する。例えば、変
更回路65bのスイッチSWをオンに制御すると、アド
レス信号A0,A1,A2,A3の順番がアドレス信号
A2,A3,A0,A1に変更される。アドレス信号
は、メモリセルを順番に指定していくと、下位のアドレ
ス信号の変化が早く、上位になるほど変化がゆっくりと
なるため、変化に偏りが生じる。この変化の偏りは、試
験に影響を与える場合がある。このため、アドレス信号
の配列を適宜変更することにより、変化の偏りをなくす
ことができる。
信号を直接入力するのではなく、図17に示すように、
行アドレス処理部32a(又は列アドレス処理部33
a)を構成するプリデコーダ56から出力されるプリデ
コード信号を入力するようにしてもよい。尚、第2,第
3メモリ回路15,16においても同様に構成する。プ
リデコード信号を伝達するための配線は、アドレス信号
の入力側からデータ信号の出力側まで配線されている。
そして、レジスタ41は、データ信号の出力側に設けら
れるため、プリデコード信号を伝達するための配線に容
易に接続することができる。
42の構成を適宜変更して実施してもよい。例えば、図
18に示すように、データ判定回路42は、AND回路
51、NOR回路52、NAND回路53、インバータ
回路55を備える構成としてもよい。この場合、データ
判定回路42は、読み出したデータ信号DATAと期待
データ信号Expが一致する場合にデータ「1」の判定
信号H2を、一致しない場合にデータ「0」の判定信号
H2を出力する。
「1」にて一致する時にはデータ「1」の判定信号H2
を、データ「0」にて一致する時にはデータ「0」の判
定信号H2を、一致しないときに判定信号H2をハイイ
ンピーダンス出力とする構成にしてもよい。この構成に
より、データが何れのレベルにて一致するか、又は一致
しないかを容易に判定することができる。
入出力回路18の構成を適宜変更して実施してもよい。
例えば、3値出力と2値出力を切替可能な出力回路71
を備える。図19(a)に示すように、テストモード信
号TMに基づいて、通常モードの時には出力回路71
は、Hレベル又はLレベルの2値出力として動作する。
また、図19(b)に示すように、テストモード信号T
Mに基づいて、テストモードの時には出力回路71はH
レベル、Lレベル、又はZレベル(ハイインピーダン
ス)の3値出力回路として動作する。この構成により、
図5のデータ判定回路42及びMUX43がデータ
「1」にて一致する時にはデータ「1」の判定信号H2
を、データ「0」にて一致する時にはデータ「0」の判
定信号H2を、一致しないときに判定信号H2をハイイ
ンピーダンス出力とする構成に対応することが可能とな
る。
載された第1〜第3メモリ回路14〜16のアクセス方
式を適宜変更して実施してもよい。アクセス方式には、
EDO,SYNCRONOUS,RAMBUS等があ
る。例えば、図20に示すように、第1メモリ回路14
は方式A(SYNCRONOUS方式)に構成され、第2メモリ回
路15は方式B(EDO方式)に設定されている。通常
モードにおいて、図3に示すロジック回路13は、それ
ぞれの方式により第1,第2メモリ回路14,15をア
クセスする。そして、テストモードの時には、図4の試
験装置22は、第1,第2メモリ回路14,15を同時
にアクセスするため、アクセス方式が同じである必要が
ある。そのため、ロジック回路13には、図20に示す
変換回路72が備えられている。変換回路72は、テス
トモード信号TMに基づいてテストモードのときに活性
化し、方式Aによるアクセスを方式Bに変換する。これ
により、試験装置22は、方式Aにより第1,第2メモ
リ回路14,15を同時アクセスすることが可能とな
り、両メモリ回路14,15を同時に試験することがで
きるため、試験時間を短縮することができる。
路14〜16を同時に試験する場合について説明した
が、試験の内容によっては、各メモリ回路14〜16を
別々に試験する必要がある。例えば、各メモリ回路14
〜16における電流試験等である。そのため、図21に
示すように、各メモリ回路14〜16に動作制御回路7
3〜75を接続した構成としてもよい。各動作制御回路
73〜75は、共通制御信号C1が共通して入力され
る。また、動作制御回路73〜75は、それぞれ個別制
御信号C2a〜C2cが入力される。制御信号C1,C
2a〜C2cは、例えば図4の試験装置22から入力さ
れる。各動作制御回路73〜75は、個別制御信号C2
a〜C2cが入力されないときには、共通制御信号C1
を各メモリ回路14〜16に出力する。これにより、第
1〜第3メモリ回路14〜16が同時に動作して試験が
同時に行われる。また、各動作制御回路73は、それぞ
れ個別制御信号C2a〜C2cが入力されないとき、共
通制御信号C1を対応するメモリ回路14〜16に出力
しない。この構成により、各メモリ回路14〜16毎
に、又は2つのメモリ回路を同時に動作させることがで
き、任意のメモリ回路に対する試験を行うことができ
る。
2上に図22に示すパラレル−シリアル変換回路(以
下、PS変換回路という)76を備える構成とする。P
S変換回路76は、第1〜第3メモリ回路14〜16の
出力データ信号Data1〜Data3が入力される。
図4の試験装置22は、PS変換回路76から出力され
るシリアル信号を入力する。これにより、各メモリ回路
14〜16のデータバスのいずれが干渉しているかを確
認することが可能となる。即ち、データ圧縮回路39で
は、出力テスト信号Tout1が1ビットであるために
確認のための時間が短く、データバスに干渉があるか否
かが確認できる。しかし、データ圧縮回路39のテスト
出力データTout1では、何れのビットで干渉が起き
ているかを確認することができない。そのため、PS変
換回路76を備えることにより、試験装置22は、シリ
アル信号に基づいて何れのビットにて干渉が起きている
かを容易に確認することができる。
路14〜16にそれぞれアドレス判定回路14a〜16
aを備える構成としたが、図23に示すように、第1〜
第3メモリ回路14〜16に対して1つのアドレス判定
回路77を備える構成としてもよい。各メモリ回路14
〜16には、テストアドレス信号TADRとしてロウア
ドレス信号RA0〜RA9とコラムアドレス信号CA0
〜CA5が共通に入力される。アドレス判定回路77
は、ロウアドレス信号RA8,RA9とコラムアドレス
信号CA4,CA5に基づいて、各メモリ回路14〜1
6に対する判定信号H1a〜H1cを出力する。各メモ
リ回路14〜16は、入力される判定信号H1a〜H1
cに基づいて、入力されるテストアドレス信号TADR
に基づくメモリ制御を有効又は無効とする。この構成に
よると、各メモリ回路14〜16の構成を、一般的なメ
モリ回路を搭載したチップを作成するための回路データ
を少ない変更で利用することができるため、設計時間を
短縮してコスト低減を図ることができる。
接続した試験装置22により第1〜第3メモリ回路14
〜16の試験を行うようにしたが、図24に示すよう
に、LSI11に自己試験回路(BIST回路:Built
In Self Test Circuit)78を備え、LSI11内部に
て試験を実施するようにしてもよい。自己試験回路78
は、外部端子17bに接続され、外部から試験を開始す
るための信号が入力される。自己試験回路78は、テス
トモード時にバス79を介して第1〜第3メモリ回路1
4〜16に接続される。また、自己試験回路78は、図
25に示すように、第1〜第3メモリ回路14〜16に
別々に接続されてもよい。自己試験回路78は、各メモ
リ回路14〜16の試験を実行し、その試験結果に応じ
た信号を外部端子17cから外部に出力する。この構成
により、出荷後にもLSI11を試験することが可能と
なる。
路14〜16を搭載したLSI11に具体化したが、2
個又は4個以上のメモリ回路を搭載したLSIに具体化
して実施してもよい。
路14〜16にそれぞれ備えられて疑似信号P1a〜P
1cを出力する第1生成回路38と、判定信号H1a〜
H1cを出力するメモリ判定回路14a〜16aを別々
の構成としたが、第1生成回路38と各メモリ判定回路
14a〜16aを1つのアドレス判定回路として構成し
てもよい。
16の32ビットのバス幅を持つ構成としたが、各メモ
リ回路14〜16のバス幅を適宜変更して実施してもよ
い。また、各メモリ回路14〜16を異なるバス幅を持
つ構成として実施してもよい。
4a〜16aは、第1〜第3メモリ回路14〜16に対
して必要に応じて入力されるロウアドレス信号RA8,
RA9及びコラムアドレス信号CA4,CA5に基づい
て該アドレス信号が有効か無効かを判断するようにした
が、アドレス信号の情報として各アドレス信号RA8,
RA9,CA4,CA5に基づいく情報、又は各アドレ
ス信号RA8,RA9,CA4,CA5の一部、等に基
づいて該アドレス信号が各メモリ回路に対して有効か無
効かを判断するようにしてもよい。
に記載の発明によれば、容量が異なる複数のメモリ回路
に対する試験時間の短縮を図ることのできる半導体装置
を提供することができる。
よれば、容量が異なる複数のメモリ回路に対する試験時
間の短縮を図ることのできる半導体装置の試験方法を提
供することができる。
図。
ック回路図。
ロック回路図。
図。
回路図。
回路図。
図。
図。
き込みを示す説明図。
示す説明図。
図。
ロック図。
を示すブロック図。
ブロック図。
ブロック図。
示すブロック図。
Claims (26)
- 【請求項1】 異なる容量に設定され、試験時にはテス
トアドレス信号が共通に入力され、該テストアドレス信
号に基づくメモリ動作を実施する複数のメモリ回路と、 前記複数のメモリ回路のうちの少なくとも1つに対応し
て設けられ、前記テストアドレス信号或いはその情報が
入力され、該テストアドレス信号の内容が前記対応する
メモリ回路に対して有効か否かを判定し、その判定結果
に基づいて、前記テストアドレス信号が必要とするアド
レス信号と一致しない場合に該テストアドレス信号に基
づくメモリ動作を禁止するアドレス判定回路とを備えた
半導体装置。 - 【請求項2】 前記アドレス判定部は、各メモリ回路の
動作サイクルに基づいて、少なくともリフレッシュ動作
を含むテストアドレス信号に基づかないメモリ動作の時
に該メモリ動作を許容するようにした請求項1に記載の
半導体装置。 - 【請求項3】 前記アドレス判定回路は、前記複数のメ
モリ回路のうち、最大容量に設定されたメモリ回路以外
に対応して備えられている請求項1又は2に記載の半導
体装置。 - 【請求項4】 前記アドレス判定回路は、全てのメモリ
回路に備えられた請求項1又は2に記載の半導体装置。 - 【請求項5】 前記アドレス判定回路は、対応するメモ
リ回路内に形成されている請求項3又は4に記載の半導
体装置。 - 【請求項6】 前記複数のメモリ回路は、それぞれ所定
のバス幅のセルアレイを備え、該セルアレイには試験時
に入力されるテスト入力信号に基づくデータが書き込ま
れ、その後セルアレイから読み出された出力データ信号
と前記テスト入力信号に対応して入力される期待データ
信号と比較するテストが行われるものであり、 前記セルアレイから読み出された複数ビットの出力デー
タ信号を圧縮するとともに、圧縮した信号と前記期待デ
ータ信号とを比較した結果に基づくテスト出力信号を生
成するデータ圧縮回路を備えた請求項1乃至5のうちの
何れか1項に記載の半導体装置。 - 【請求項7】 前記データ圧縮回路は、 干渉試験を行うために予め設定され、前記セルアレイに
書き込まれる所定のパターンデータに基づくデータを記
憶するパターンレジスタと、 セルアレイから読み出した複数ビットの出力データ信号
を圧縮するとともに、圧縮した信号と前記期待データ信
号とを比較した結果の信号を出力するデータ判定回路と
を備えた請求項6に記載の半導体装置。 - 【請求項8】 前記データ判定回路は、セルアレイから
読み出した複数ビットの出力データ信号と、期待データ
信号を所定の論理演算して圧縮した演算結果の信号と前
記期待データ信号とを排他的論理和演算し、その演算結
果に基づく判定信号を出力するようにした請求項7に記
載の半導体装置。 - 【請求項9】 前記複数のメモリ回路は、該メモリ回路
が正常な時に該メモリ回路から読み出される出力データ
信号に基づいて前記データ判定回路から出力される判定
信号に対応する疑似信号を生成する疑似信号生成回路を
それぞれ備え、 前記データ圧縮回路は、前記アドレス判定部がテストア
ドレス信号を無効と判断したときに前記判定信号に代え
て前記疑似判定信号をテスト出力信号として出力するよ
うにした請求項6乃至8のうちの何れか1項に記載の半
導体装置。 - 【請求項10】 前記パターンレジスタは、4ビット又
はその正数倍のビット数のレジスタを1つ又は複数備
え、 前記レジスタに記憶されたデータに基づくパターン信号
を、周期的に前記セルアレイのバス幅に展開して前記セ
ルアレイに所定のパターンデータを記憶するようにした
請求項7に記載の半導体装置。 - 【請求項11】 前記レジスタにアドレス信号を記憶さ
せるようにした請求項10に記載の半導体装置。 - 【請求項12】 前記レジスタに記憶させるテストアド
レス信号のビット位置を変更する変更回路を備えた請求
項11に記載の半導体装置。 - 【請求項13】 前記レジスタに対して、前記テストア
ドレス信号が行又は列アドレス処理部にてプリデコード
されたプリデコード信号を入力するようにした請求項1
0に記載の半導体装置。 - 【請求項14】 前記データ判定回路は、前記データ出
力信号と前記期待データ信号とが一致する場合に前記テ
スト入力信号又は前記期待データ信号と一致するレベル
の信号を出力し、前記データ出力信号と前記期待データ
信号とが一致しない場合にハイインピーダンスを出力す
る3値出力回路にて構成され、 該装置の外部に信号を出力するために備えられ、試験時
に3値にて前記データ判定回路の出力信号を外部へ出力
する出力回路を備えた請求項7乃至13のうちの何れか
1項に記載の半導体装置。 - 【請求項15】 前記複数のメモリ回路は、ロウアドレ
ス信号とコラムアドレス信号が時分割にて入力されるア
ドレスマルチプレクス方式にてテストアドレス信号が入
力されるものであり、前記アドレス判定回路には前記複
数のメモリ回路に必要に応じて入力されるテストアドレ
ス信号が時分割されないで専用に入力されるようにした
請求項1乃至14のうちの何れか1項に記載の半導体装
置。 - 【請求項16】 前記複数のメモリ回路は、1つ又は複
数のメモリ回路のアクセス方式が他のメモリ回路のアク
セス方式と異なるものであり、 1つのアクセス方式に設定されたメモリ回路に接続さ
れ、試験時に他のメモリ回路に設定された他のアクセス
方式による信号が入力され、該信号を接続されたメモリ
回路のアクセス方式に変換する方式変換回路を備えた請
求項1乃至15のうちの何れか1項に記載の半導体装
置。 - 【請求項17】 前記複数のメモリ回路が形成された基
板上には、外部から入力されるテストモード信号に基づ
いて通常動作を行う通常モードと前記複数のメモリ回路
に対して試験を行うテストモードが切り替えられ、通常
モードの時には前記複数のメモリ回路に対してそれぞれ
の容量に応じたアドレス信号を出力して各メモリ回路を
個別にアクセスし、テストモードの時には前記複数のメ
モリ回路に対して外部の試験装置から入力されるテスト
アドレス信号を共通で入力するように各メモリ回路と外
部端子を接続するロジック回路を備えた請求項1乃至1
6のうちの何れか1項に記載の半導体装置。 - 【請求項18】 前記複数のメモリ回路が形成された基
板上に前記複数のメモリ回路を試験する自己試験回路を
備えた請求項1乃至16のうちの何れか1項に記載の半
導体装置。 - 【請求項19】 複数のメモリ回路が形成された半導体
装置に対して、前記各メモリ回路の試験を行うための半
導体装置の試験方法であって、 前記複数のメモリ回路は異なる容量に設定され、各メモ
リ回路には共通の前記テストアドレス信号が同時に入力
され、該テストアドレス信号に対応するメモリセルが存
在して前記テストアドレス信号が有効な場合にそのテス
トアドレス信号に基づくメモリ動作を許容し、前記テス
トアドレス信号に対応するメモリセルが存在しない場合
にそのアドレス信号に基づくメモリ動作を禁止するよう
にした半導体装置の試験方法。 - 【請求項20】 前記各メモリ回路の動作サイクルに基
づいて、少なくともリフレッシュ動作を含むテストアド
レス信号に基づかないメモリ動作の時には該メモリ動作
を許容するようにした請求項19に記載の半導体装置の
試験方法。 - 【請求項21】 前記メモリ動作の制御は、前記複数の
メモリ回路のうち、最大容量に設定されたメモリ回路以
外に対して行われる請求項19又は20に記載の半導体
装置の試験方法。 - 【請求項22】 前記各メモリ回路はそれぞれ所定のバ
ス幅のセルアレイを備え、テストモード時に入力される
テスト入力信号に基づいてセルアレイにデータを書き込
んだ後、セルアレイから読み出した出力データを圧縮す
ると共に、前記テスト入力信号に対応して入力される期
待データ信号と前記圧縮信号を比較した結果に基づくテ
スト出力信号を出力するようにした請求項19乃至21
のうちの何れか1項に記載の半導体装置の試験方法。 - 【請求項23】 前記各メモリ回路に対して干渉試験を
行う場合に、前記セルアレイのバス幅に対応するビット
数のパターン信号をセルアレイのバス幅に展開して該セ
ルアレイに所定のパターンデータを書き込むようにした
請求項19乃至22のうちの何れか1項に記載の半導体
装置の試験方法。 - 【請求項24】 前記テストアドレス信号がメモリ回路
に対して無効と判断されたときに、該メモリ回路が正常
なときに該メモリ回路から読み出される出力データ信号
に基づく疑似信号を試験回路に出力するようにした請求
項19乃至23のうちの何れか1項に記載の半導体装置
の試験方法。 - 【請求項25】 前記複数のメモリ回路は、ロウアドレ
ス信号とコラムアドレス信号が時分割にて入力されるア
ドレスマルチプレクス方式にてテストアドレス信号が入
力されるものであり、前記アドレス判定回路には前記複
数のメモリ回路に必要に応じて入力されるテストアドレ
ス信号が専用に入力されるようにした請求項19乃至2
4のうちの何れか1項に記載の半導体装置の試験方法。 - 【請求項26】 前記複数のメモリ回路は、1つ又は複
数のメモリ回路のアクセス方式が他のメモリ回路のアク
セス方式と異なるものであり、試験時に他のメモリ回路
に設定された他のアクセス方式による信号をそのメモリ
回路のアクセス方式に変換するようにした請求項19乃
至25のうちの何れか1項に記載の半導体装置の試験方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10000176A JPH11203893A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置及び半導体装置の試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10000176A JPH11203893A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置及び半導体装置の試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11203893A true JPH11203893A (ja) | 1999-07-30 |
Family
ID=11466710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10000176A Pending JPH11203893A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置及び半導体装置の試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11203893A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1998-01-05 JP JP10000176A patent/JPH11203893A/ja active Pending
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