JP4542852B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、複数の被試験デバイスを試験する試験装置及び試験方法に関する。

従来、フラッシュメモリ等の半導体デバイスを試験する試験装置が知られている。これらの試験装置は、例えば、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）に試験信号を印加すると共に、当該試験信号に応答してＤＵＴから出力された結果信号を基準電圧と比較し、比較結果が期待値と一致するか否かに基づいてＤＵＴの良否を判定する機能試験を行う。なお、フラッシュメモリを試験する場合に、試験装置は、試験パターンとして、フラッシュメモリにおける動作パラメータ、例えばメモリセルへの書込電圧の設定値等を書き込む必要がある（例えば、特許文献１参照。）。

特開２００１−９３２９６号公報

複数のフラッシュメモリを並行して試験する場合において、試験装置は、ＤＵＴ毎の特性のばらつきにより、それぞれのＤＵＴに個別の試験パターンを設定する必要がある。また、それぞれのＤＵＴに個別の試験パターンは、当該ＤＵＴについてのデータの書き込み試験等における成否の判定結果に基づいて動的に決定される場合がある。

しかしながら、従来の試験装置においては、複数のＤＵＴに共通の予め定められた試験パターンを供給して当該複数のＤＵＴを試験している途中で、それぞれのＤＵＴに個別の試験パターンを当該ＤＵＴに供給する場合には、ＤＵＴへの試験パターンの供給を一旦停止して、試験装置を制御するソフトウェア等により試験パターンの設定を行う必要があり、試験の長時間化の要因となっていた。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、複数の被試験デバイスを試験する試験装置であって、複数の被試験デバイスに共通の試験信号のパターンである共通パターンを発生する共通パターン発生部と、複数の被試験デバイスのそれぞれに対応して設けられ、共通パターンに基づく試験信号に応答して当該被試験デバイスから出力される結果信号と基準電圧との比較結果が期待値と一致するか否かを判定する論理比較部と、比較結果が期待値と一致する場合及び一致しない場合のそれぞれにおいて、共通パターンに付加すべき付加パターンを予め格納している付加パターン格納部と、複数の被試験デバイスのそれぞれに対応して設けられ、当該被試験デバイスについての比較結果が期待値と一致するか否かに基づいて、付加パターン格納部から、当該被試験デバイスに個別の付加パターンを読み出し、共通パターンに付加して被試験デバイスに与える個別パターン付加部とを備える。

被試験デバイスは、データ信号線上に直列に接続された複数のメモリセルを有し、当該複数のメモリセルの中で、データの書き込みを行うべきメモリセルに対して書込電圧を与えると共に、他のメモリセルに対してデータを示すデータ信号を通過させる通過電圧を与えることによって、当該書き込みを行うべきメモリセルにデータを書き込み、付加パターン格納部は、複数の書込電圧、及び複数の通過電圧のそれぞれを設定する付加パターンを予め格納しており、個別パターン付加部のそれぞれは、書込電圧及び通過電圧を設定する付加パターンを、付加パターン格納部に格納されている複数の付加パターンから選択して読み出し、対応する被試験デバイスに与えてもよい。付加パターン格納部は、複数の書込電圧、及び複数の通過電圧のそれぞれを設定する付加パターンを、書込電圧または通過電圧が増加する順または減少する順に格納しており、個別パターン付加部のそれぞれは、比較結果が期待値と一致する、最小の書込電圧及び通過電圧を設定する付加パターンを、付加パターン格納部に格納されている複数の付加パターンから、二分探索法を用いて選択して読み出し、対応する被試験デバイスに与えてもよい。

付加パターン格納部は、被試験デバイスから出力される結果信号における、複数の出力タイミングのそれぞれを設定する付加パターンを予め格納しており、個別パターン付加部のそれぞれは、出力タイミングを設定する付加パターンを、付加パターン格納部に格納されている複数の付加パターンから選択して読み出し、対応する被試験デバイスに与えてもよい。付加パターン格納部は、複数の出力タイミングのそれぞれを設定する付加パターンを、出力タイミングが早くなる順または遅くなる順に格納しており、個別パターン付加部のそれぞれは、比較結果が期待値と一致する、最も早い出力タイミングを設定する付加パターンを、付加パターン格納部に格納されている複数の付加パターンから、二分探索法を用いて選択して読み出し、対応する被試験デバイスに与えてもよい。

付加パターン格納部は、被試験デバイスから出力される結果信号における、複数の出力電圧のそれぞれを設定する付加パターンを予め格納しており、個別パターン付加部のそれぞれは、出力電圧を設定する付加パターンを、付加パターン格納部に格納されている複数の付加パターンから選択して読み出し、対応する被試験デバイスに与えてもよい。付加パターン格納部は、複数の出力電圧のそれぞれを設定する付加パターンを、出力電圧が増加する順または減少する順に格納しており、個別パターン付加部のそれぞれは、比較結果が期待値と一致する、最も低い出力電圧を設定する付加パターンを、付加パターン格納部に格納されている複数の付加パターンから、二分探索法を用いて選択して読み出し、対応する被試験デバイスに与えてもよい。

また、本発明の第２の形態においては、複数の被試験デバイスを試験する試験方法であって、複数の被試験デバイスに共通の試験信号のパターンである共通パターンを発生する共通パターン発生段階と、複数の被試験デバイスのそれぞれについて、共通パターンに基づく試験信号に応答して当該被試験デバイスから出力される結果信号と基準電圧との比較結果が期待値と一致するか否かを判定する論理比較段階と、付加パターン格納部が、比較結果が期待値と一致する場合及び一致しない場合のそれぞれにおいて、共通パターンに付加すべき付加パターンを予め格納している付加パターン格納段階と、複数の被試験デバイスのそれぞれについて、当該被試験デバイスについての比較結果が期待値と一致するか否かに基づいて、付加パターン格納部から、当該被試験デバイスに個別の付加パターンを読み出し、共通パターンに付加して被試験デバイスに与える個別パターン付加段階とを備える。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、複数の被試験デバイスを並行して試験する場合であっても、試験パターンの供給を停止させることなく、それぞれの被試験デバイスに個別の試験パターンを供給して試験を行うことができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置２０の構成の一例を示すブロック図である。試験装置２０は、試験制御部１０及び複数のＤＵＴ（３０ａ、３０ｂ、・・・３０ｃ。以降３０と表記）と接続し、試験制御部１０による制御を受けて、複数のＤＵＴ３０のそれぞれを試験する。例えば、試験装置２０は、予め定められたパターンに基づく試験信号を生成してそれぞれのＤＵＴ３０に与えると共に、当該試験信号に応答してそれぞれのＤＵＴ３０から出力された結果信号を基準電圧と比較した結果が、当該パターンに対応する期待値と一致するか否かを判定することにより、それぞれのＤＵＴ３０の良否を判定する機能試験を行う。

ここで、図２及び図３を用いて、ＤＵＴ３０について説明する。図２は、本発明の実施形態に係るＤＵＴ３０の等価回路の一例を示す。ＤＵＴ３０は、ＮＡＮＤ型フラッシュメモリであり、データ信号線上に直列に接続された複数のメモリセル（３００ａ、３００ｂ、３００ｃ、・・・３００ｄ。以降３００と表記）を有する。ＤＵＴ３０は、データを書き込む場合において、複数のメモリセル３００のうち、データの書き込みを行うべきメモリセル３００ｂに対して書込電圧Ｖｐｇｍ（例えば１５Ｖ）を与えると共に、他のメモリセル３００に対してデータを示すデータ信号を通過させる通過電圧Ｖｐａｓｓ（例えば７Ｖ）を与えることによって、当該書き込みを行うべきメモリセル３００ｂにデータを書き込む。

ここで、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓは、ＤＵＴ３０毎の特性のばらつきにより、ＤＵＴ３０毎に調整される必要がある。具体的には、ＤＵＴ３０は、ＤＵＴ３０のメーカ等によって定められた、Ｖｐｇｍ及びＶｐａｓｓにおける信頼性の高い複数の組合せを格納しており、Ｖｐｇｍ及びＶｐａｓｓは、予め定められた動作コマンドコードがＤＵＴ３０に与えられて、ＤＵＴ３０の内部レジスタに設定値が書き込まれることにより、当該複数の組合せのうちの、一の組合せとして設定される。

図３は、本発明の実施形態に係るＤＵＴ３０における、Ｖｐｇｍ及びＶｐａｓｓの組合せ毎の電圧値と、それぞれの電圧値を設定する設定値との一例を示す。例えば、ＤＵＴ３０は、Ｘ＝０として示されているように、設定値＃４７が内部レジスタに書き込まれることによってＶｐｇｍを１４．２０Ｖとして設定し、設定値＃０１が内部レジスタに書き込まれることによってＶｐａｓｓを５．６０Ｖとして設定する。なお、それぞれの組合せにおけるＶｐｇｍ及びＶｐａｓｓの電圧値、並びに当該電圧値のそれぞれを設定する設定値は非公開とされているので、図３は、仮想的な設定値及び電圧値を示している。

ここで、試験装置２０は、ＤＵＴ３０の前工程試験として、図３に示したようなＶｐｇｍ及びＶｐａｓｓにおける複数の組合せのうち、最適な組合せを検出する処理を実行する必要がある。具体的には、試験装置２０は、図３に示したようなＶｐｇｍ及びＶｐａｓｓにおける複数の組合せから選択した一の組合せにＶｐｇｍ及びＶｐａｓｓを設定するべく、当該一の組合せに対応する設定値をＤＵＴ３０の内部レジスタに書き込むことのできる動作コマンドコードをＤＵＴ３０に与える。そして、試験装置２０は、Ｖｐｇｍ及びＶｐａｓｓが正常に設定された後で、ＤＵＴ３０に対してデータの書き込み試験を行い、試験結果がＰａｓｓであった場合に、設定した一の組合せでＤＵＴ３０が正常に動作すると判定する。そして、試験装置２０は、ＤＵＴ３０が正常に動作するＶｐｇｍ及びＶｐａｓｓの組合せのうち、最も電圧値の低い組合せ、例えば図３においてＸの値が最も小さい組合せを、最適な組合せとして検出する。以上のような処理は、一般に、トリミング処理と呼ばれる。なお、複数のＤＵＴ３０に対して、以上のようなトリミング処理を行った場合、ＤＵＴ毎の特性のばらつきにより、それぞれのＤＵＴ３０について検出されるＶｐｇｍ及びＶｐａｓｓが異なる場合がある。

本発明の実施形態に係る試験装置２０は、特性の異なる複数のＤＵＴ３０に対して並行してトリミング処理を行う場合において、ＤＵＴ３０毎に異なる設定値を書き込む度に試験パターンを停止させることなく、トリミング処理を行うことを目的とする。また、本発明の実施形態に係る試験装置２０は、二分探索法を用いることにより、より短い時間でトリミング処理を行うことを更なる目的とする。

以降、再び図１を用いて、本発明の実施形態に係る試験装置２０の構成について説明する。試験装置２０は、共通パターン発生部２２、タイミング発生部２４、及び複数のテストボード（２６ａ、２６ｂ、・・・２６ｃ。以降２６と表記）、を有する。共通パターン発生部２２は、試験制御部１０によって制御され、複数のＤＵＴ３０に共通の試験信号のパターンである共通パターンを発生する。また、共通パターン発生部２２は、試験信号に応答してＤＵＴ３０から出力される結果信号と基準電圧との比較結果における期待値を更に発生する。また、共通パターン発生部２２は、ＤＵＴ３０における最適なＶｐｇｍ及びＶｐａｓｓを検出するトリミング処理を制御する制御信号を更に発生する。ここで、制御信号とは、例えば、トリミング処理において、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓの設定を変更するタイミングを示す信号を含んでいてよい。そして、共通パターン発生部２２は、発生した共通パターン、期待値、及び制御信号をそれぞれのテストボード２６に出力する。タイミング発生部２４は、試験制御部１０によって制御され、複数のＤＵＴ３０に共通のタイミングを示すタイミング信号を発生する。そして、タイミング発生部２４は、発生したタイミング信号をそれぞれのテストボード２６に出力する。

テストボード２６は、複数のＤＵＴ３０のそれぞれに対応して設けられ、共通パターン発生部２２から受け取った共通パターン、期待値、及び制御信号、並びにタイミング発生部２４から受け取ったタイミング信号に基づいて、対応するＤＵＴ３０に試験信号を与えることにより、当該ＤＵＴ３０を試験する。また、テストボード２６のそれぞれは、制御信号遅延部２００、個別パターン付加部２１０、レベルコンパレータ２３０、タイミングコンパレータ２４０、論理比較部２５０、及びフェイルメモリ２６０を含む。制御信号遅延部２００は、共通パターン発生部２２が発生した、ＤＵＴ３０における最適なＶｐｇｍ及びＶｐａｓｓを検出するトリミング処理を制御する制御信号を遅延させる。そして、制御信号遅延部２００は、遅延させた制御信号を個別パターン付加部２１０に出力する。

個別パターン付加部２１０は、当該テストボード２６に対応するＤＵＴ３０に個別のパターンを共通パターンに付加してＤＵＴ３０に与える。個別パターン付加部２１０は、二分探索部２１２、付加パターン格納部２１４、マルチプレクサ２１６、波形成形部２１８、及びドライバ２２０を含む。二分探索部２１２は、トリミング処理が行われる場合に、ＤＵＴ３０に設定されるＶｐｇｍ及びＶｐａｓｓのそれぞれを、例えば図３に示したようなＶｐｇｍ及びＶｐａｓｓのうち、何れにするかを選択する。そして、二分探索法２１２は、選択したＶｐｇｍ及びＶｐａｓｓを示す情報を付加パターン格納部２１４に出力する。

付加パターン格納部２１４は、試験信号に応答してＤＵＴ３０から出力される結果信号と基準電圧との比較結果が期待値と一致する場合と、一致しない場合とのそれぞれにおいて、共通パターン発生部２２により発生された共通パターンに付加すべき付加パターンを予め格納している。具体的には、付加パターン格納部２１４は、ＤＵＴ３０における複数のＶｐｇｍ及び複数のＶｐａｓｓのそれぞれを設定する付加パターンを予め格納している。ここで、付加パターンとは、例えば、図３に示した複数のＶｐｇｍ及び複数のＶｐａｓｓのそれぞれに対応する設定値を含んでいてよい。そして、付加パターン格納部２１４は、二分探索部２１２から受け取った、トリミング試験においてＤＵＴ３０に設定すべきＶｐｇｍ及びＶｐａｓｓを示す情報を受け取り、当該情報により示されるＶｐｇｍ及びＶｐａｓｓのそれぞれを設定する付加パターンをマルチプレクサ２１６に出力する。

マルチプレクサ２１６は、制御信号遅延部２００から受け取った、トリミング処理を制御する制御信号に基づき、共通パターン発生部２２から受け取った共通パターンと、付加パターン格納部２１４から受け取った付加パターンとの何れか一方を選択する。具体的には、マルチプレクサ２１６は、受け取った制御信号により、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを設定されるタイミングである旨が示されている場合には、付加パターン、つまりＤＵＴ３０においてＶｐｇｍ及びＶｐａｓｓを設定する信号のパターンを選択する。一方、マルチプレクサ２１６は、受け取った制御信号により、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓが設定されるタイミングである旨が示されていない場合には、共通パターンを選択する。そして、マルチプレクサ２１６は、選択したパターンを波形成形部２１８に出力する。波形成形部２１８は、マルチプレクサ２１６から受け取った共通パターンまたは付加パターンの何れか一方と、タイミング発生部２４から受け取ったタイミング信号とに基づいて、ＤＵＴ３０に与える試験信号の波形を成形する。そして、波形成形部２１８は、試験信号をドライバ２２０に出力する。ドライバ２２０は、波形成形部２１８から受け取った試験信号をＤＵＴ３０に与える。

以上のようにして、個別パターン付加部２１０は、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを、付加パターン格納部２１４に格納されている複数の付加パターンから選択して読み出し、読み出した付加パターンを共通パターンに付加してＤＵＴ３０に与えることができる。

レベルコンパレータ２３０は、ドライバ２２０によって与えられた共通パターンに基づく試験信号に応答してＤＵＴ３０から出力される結果信号を、予め定められた基準電圧と比較し、比較結果をタイミングコンパレータ２４０に出力する。タイミングコンパレータ２４０は、レベルコンパレータ２３０における、結果信号と基準電圧との比較結果を、タイミング発生部２４が発生したタイミング信号に基づくタイミングで保持し、保持した比較結果を論理比較部２５０に出力する。

論理比較部２５０は、タイミングコンパレータ２４０から受け取った比較結果が、共通パターン発生部２２から受け取った期待値と一致するか否かを判定し、判定結果をフェイルメモリ２６０に格納する。また、論理比較部２５０は、当該判定結果を二分探索部２１２に出力する。そして、二分探索部２１２は、論理比較部２５０から受け取った判定結果に基づいて、複数のＶｐｇｍ及び複数のＶｐａｓｓの中から、次にＤＵＴ３０に設定されるＶｐｇｍ及びＶｐａｓｓを選択する。ここで、二分探索部２１２は、選択するＶｐｇｍ及びＶｐａｓｓを、二分探索法を用いて決定する。そして、二分探索部２１２は、二分探索を繰り返して行うことにより、最適なＶｐｇｍ及びＶｐａｓｓを検出する。なお、二分探索部２１２による、二分探索法を用いた最適なＶｐｇｍ及びＶｐａｓｓの検出処理の詳細は後述する。

本発明の実施形態に係る試験装置２０によれば、複数のＤＵＴに共通の試験信号パターンに、それぞれのＤＵＴ３０に個別のパターンを付加して、当該ＤＵＴ３０に与えることができる。また、共通パターンに付加する付加パターンを、それぞれのＤＵＴ３０における、論理比較部２５０による判定結果に基づいて決定することができる。これにより、トリミング処理のような、判定結果に基づいてＤＵＴ３０における動作設定を変更する処理を、複数のＤＵＴ３０について並行して行うことができる。

また、試験装置２０によれば、ＤＵＴ毎に異なる付加パターンを読み出して当該ＤＵＴ３０に試験信号として与える処理を、試験制御部１０で動作するソフトウェア等において制御するのでなく、試験装置２０の内部で制御することができるので、試験パターンを停止させることなくトリミング処理を行うことができる。これにより、トリミング処理を含む試験全体に要する時間を短縮することができる。

また、本発明の実施形態に係る試験装置２０によれば、ＮＡＮＤ型フラッシュメモリにおける、最適な書込電圧Ｖｐｇｍ及び通過電圧Ｖｐａｓｓを検出するトリミング処理を行う場合において、動作特性の異なる複数のフラッシュメモリを用いる場合であっても、それぞれのフラッシュメモリにおける最適なＶｐｇｍ及びＶｐａｓｓを、試験パターンを中断することなく検出することができるので、短い時間でトリミング処理を完了することができる。

なお、試験装置２０の構成は、本図に示した構成に限定されず、本図に示した構成に多様な変更を加えた構成であってもよい。例えば、付加パターン格納部２１４は、個別パターン付加部２１０に含まれていなくともよい。更に、付加パターン格納部２１４は、テストボード２６毎、つまりＤＵＴ３０毎に設けられているのではなく、複数のＤＵＴ３０に対して共通に設けられていてもよい。これらの場合、二分探索部２１２は、ＤＵＴ３０に設定すべきＶｐｇｍ及びＶｐａｓｓに対応する付加パターンを付加パターン格納部２１４から読み出して、マルチプレクサ２１６に出力してもよい。

図４は、本発明の実施形態に係る個別パターン付加部２１０における処理の一例を示す。本例において、付加パターン格納部２１４は、ＤＵＴ３０における、複数の書込電圧Ｖｐｇｍ、及び複数の通過電圧Ｖｐａｓｓのそれぞれを設定する付加パターンを、Ｖｐｇｍ及びＶｐａｓｓの増加する順または減少する順に格納している。例えば、付加パターン格納部２１４は、図３に示したＸの値が増加する順、または減少する順に、Ｖｐｇｍ及びＶｐａｓｓのそれぞれを設定する付加パターンを格納している。ここで、付加パターンとは、例えば、対応するＶｐｇｍ及びＶｐａｓｓのそれぞれにおける、ＤＵＴ３０の内部レジスタに書き込むべき設定値を含んでいてよい。また、付加パターン格納部２１４は、Ｖｐｇｍ及びＶｐａｓｓのそれぞれを、互いに独立して順に格納していてよく、また、例えば図３において対応するＸの値が同一である組合せ毎に、順に格納していてもよい。

図４は、図３に示したそれぞれの組合せでＶｐｇｍ及びＶｐａｓｓを設定したと仮定した場合の、データの書き込み試験における成否の判定結果を示している。但し、本発明の実施形態に係る試験装置２０は、すべての組合せでＶｐｇｍ及びＶｐａｓｓを設定するのではなく、二分探索部２１２による二分探索法を用いて、より少ない組合せでＶｐｇｍ及びＶｐａｓｓを設定して、最適な組合せを検出する。なお、図４に示した例において、最適なＶｐｇｍ及びＶｐａｓｓの組合せは、Ｘ＝９の組合せである。

以降、二分探索部２１２による、二分探索法を用いたＶｐｇｍ及びＶｐａｓｓの最適な組合せの検出処理の流れについて説明する。まず、二分探索部２１２は、Ｘの値が０から１４まで順に格納されているＶｐｇｍ及びＶｐａｓｓのうち、中央にあたるＸ＝７に対応するＶｐｇｍ及びＶｐａｓｓを、ＤＵＴ３０に設定するＶｐｇｍ及びＶｐａｓｓとして選択する。そして、二分探索部２１２は、選択したＶｐｇｍ及びＶｐａｓｓのそれぞれを設定する付加パターンを示す、付加パターン格納部２１４におけるアドレスポインタを、付加パターン格納部２１４に出力する。そして、付加パターン格納部２１４は、二分探索部２１２から受け取ったアドレスポインタにより示される付加パターンを、マルチプレクサ２１６に出力する。そして、ドライバ２２０は、付加パターン格納部２１４が出力した付加パターンに基づく信号をＤＵＴ３０に与えることにより、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを、Ｘ＝７に対応するＶｐｇｍ及びＶｐａｓｓに設定する。続いて、ドライバ２２０は、ＤＵＴ３０に対する書き込み試験を行うべく、共通パターンに基づく試験信号をＤＵＴ３０に与える。そして、論理比較部２５０は、試験信号に応答してＤＵＴ３０から出力された結果信号と基準電圧との比較結果が期待値に一致するか否かを判定する。ここで、結果信号とは、例えば、ＤＵＴ３０へのデータの書き込みが正常に終了したが否かを示すステータス信号であってよい。そして、論理比較部２５０は、図４に示したように、結果信号と基準電圧との比較結果が期待値と一致しない、具体的には、書き込み結果を示すステータス信号が、少なくとも一のページにおいて書き込みに失敗した旨を示すＦａｉｌであると判定する。

次に、二分探索部２１２は、論理比較部２５０から受け取った判定結果がＦａｉｌであったことに基づいて、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを、より高い電圧値に設定させるべく、他のＶｐｇｍ及びＶｐａｓｓを選択する。具体的には、二分探索部２１２は、直前に用いたＸ＝７の直後にあたるＸ＝８から、末尾であるＸ＝１４までの順列において、中央にあたるＸ＝１１の組合せを選択する。更に具体的には、二分探索部２１２は、Ｘ＝７を選択した場合におけるアドレスポインタに、インデックスとして４を加算したアドレスポインタを、付加パターン格納部２１４に出力する。そして、Ｘ＝７の場合と同様に、ドライバ２２０は、Ｘ＝１１として付加パターン格納部２１４に格納されている付加パターンに基づく信号をＤＵＴ３０に与えることにより、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓの値を、Ｘ＝１１に対応するＶｐｇｍ及びＶｐａｓｓに設定する。そして、論理比較部２５０は、続いて行われた書き込み試験における判定結果を、すべてのページにおいて正常に書き込みが終了した旨を示すＰａｓｓであるとする。

次に、二分探索部２１２は、論理比較部２５０から受け取った判定結果がＰａｓｓであったことに基づいて、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを、より低い電圧値に設定させるべく、他のＶｐｇｍ及びＶｐａｓｓを選択する。具体的には、二分探索部２１２は、最初に用いたＸ＝７から、直前に用いたＸ＝１１までの順列において、中央にあたるＸ＝９の組合せを選択する。更に具体的には、二分探索部２１２は、Ｘ＝１１を選択した場合のアドレスポインタに、インデックスとして２を減算したアドレスポインタを、付加パターン格納部２１４に出力する。そして、ドライバ２２０は、Ｘ＝９として付加パターン格納部２１４に格納されている付加パターンに基づく信号をＤＵＴ３０に与えることにより、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓの値を、Ｘ＝９に対応するＶｐｇｍ及びＶｐａｓｓに設定する。そして、論理比較部２５０は、続いて行われた書き込み試験における判定結果を、すべてのページにおいて正常に書き込みが終了した旨を示すＰａｓｓであるとする。

次に、二分探索部２１２は、論理比較部２５０から受け取った判定結果がＰａｓｓであったことに基づいて、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを、より低い電圧値に設定させるべく、他のＶｐｇｍ及びＶｐａｓｓを選択する。具体的には、二分探索部２１２は、最初に用いたＸ＝７から、直前に用いたＸ＝９までの順列において、中央にあたるＸ＝８の組合せを選択する。更に具体的には、二分探索部２１２は、Ｘ＝９を選択した場合のアドレスポインタに、インデックスとして１を減算したアドレスポインタを、付加パターン格納部２１４に出力する。そして、ドライバ２２０は、Ｘ＝８として付加パターン格納部２１４に格納されている付加パターンに基づく信号をＤＵＴ３０に与えることにより、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓの値を、Ｘ＝８に対応するＶｐｇｍ及びＶｐａｓｓに設定する。そして、論理比較部２５０は、続いて行われた書き込み試験における判定結果を、少なくとも一のページにおいて正常に書き込みが終了しなかった旨を示すＦａｉｌであるとする。

ここで、試験装置２０は、ＤＵＴ３０においてＶｐｇｍ及びＶｐａｓｓを設定した回数が、当該トリミング処理において予め定められた規定回数である４回に達していることにより、この時点で組合せの変更を終了する。なお、当該規定回数は、付加パターン格納部２１４に格納されているＶｐｇｍやＶｐａｓｓといった設定値の数等に基づいて、予め定められていてよい。そして、試験装置２０は、二分探索部２１２において用いられたＶｐｇｍ及びＶｐａｓｓの組合せのうち、書き込み試験における判定結果がＰａｓｓであった最後の組合せであるＸ＝９の組合せを、ＤＵＴ３０において最適なＶｐｇｍ及びＶｐａｓｓの組合せとして検出する。

以上のようにして、二分探索部２１２は、ＤＵＴ３０から出力される結果信号と基準電圧との比較結果が期待値と一致する、最小のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを、付加パターン格納部２１４に格納されている複数の付加パターンから、二分探索法を用いて読み出し、ＤＵＴ３０に与えることができる。

図５は、図１に示した範囲４０の等価回路の一例を示す。本図では、図４に示した二分探索法を用いたトリミング処理が、回路上でどのように実現されるかについて説明する。本図に示した二分探索部２１２は、共通パターン発生部２２が発生する制御信号の一例であるＦＣＭＤ０、ＦＣＭＤ１、ＦＣＭＤ２、ＦＣＭＤ３、ＦＣＭＤ４、及びＦＣＭＤ５に基づいて動作する。

まず、ＦＣＭＤ０及びＦＣＭＤ１について説明する。本図に示す二分探索部２１２は、トリミング処理の結果、つまり、最適なＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示す、付加パターン格納部２１４におけるアドレスポインタを複数格納することができる。具体的には、二分探索部２１２は、トリミング処理の結果であるアドレスポインタを格納することのできる複数のレジスタを含む。そして、ＦＣＭＤ０及びＦＣＭＤ１は、トリミング処理が行われる場合に、何れのレジスタにトリミング処理の結果が格納されるかを示す。

次に、ＦＣＭＤ２及びＦＣＭＤ３について説明する。二分探索部２１２は、図４に示すように、トリミング処理において、ＤＵＴ３０に設定するＶｐｇｍ及びＶｐａｓｓを順次選択する。ここで、二分探索部２１２は、選択するそれぞれのＶｐｇｍ及びＶｐａｓｓの組合せ毎に、次の２つの処理を行う。第１の処理として、二分探索部２１２は、Ｖｐｇｍ及びＶｐａｓｓのそれぞれを設定する付加パターンを示す、付加パターン格納部２１４におけるアドレスポインタを付加パターン格納部２１４に出力する。第２の処理として、二分探索部２１２は、第１の処理において出力したアドレスポインタに対応する付加パターンに基づいてＶｐｇｍ及びＶｐａｓｓが設定された状態で行われた書き込み試験における成否の判定結果を論理比較部２５０から受け取ると共に、当該判定結果に基づいて、次のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示すアドレスポインタを算出する。

そして、第１の処理において、二分探索部２１２は、ＦＣＭＤ２がＨ論理を示す場合に、Ｖｐｇｍを設定する付加パターンを示すアドレスポインタを出力する。また、第１の処理において、二分探索部２１２は、ＦＣＭＤ３がＨ論理を示す場合には、Ｖｐａｓｓを設定する付加パターンを示すアドレスポインタを出力する。また、第２の処理において、二分探索部２１２は、ＦＣＭＤ２がＨ論理を示す場合に、次のＶｐｇｍを設定する付加パターンを示すアドレスポインタを算出する。また、第２の処理において、二分探索部２１２は、ＦＣＭＤ３がＨ論理を示す場合には、次のＶｐｇｍを設定する付加パターンを示すアドレスポインタを算出する。一般に、フラッシュメモリにおいて、Ｖｐｇｍ及びＶｐａｓｓは、単一の動作コマンドコードによって同時に設定されるのではなく、複数の動作コマンドコードによって個別に設定される。つまり、通常、第１の処理において、ＦＣＭＤ２及びＦＣＭＤ３の双方が同時にＨ論理を示すことはない。但し、二分探索部２１２は、次のアドレスポインタを算出する処理を、Ｖｐｇｍ及びＶｐａｓｓのそれぞれについて並行して行うことができるので、第２の処理においては、ＦＣＭＤ２及びＦＣＭＤ３の双方が同時にＨ論理を示してもよい。

次に、ＦＣＭＤ４及びＦＣＭＤ５について説明する。ＦＣＭＤ５は、マルチプレクサ２１６が、共通パターン発生部２２が発生した共通パターンと、付加パターン格納部２１４が出力した付加パターンとの何れを選択して出力するかを示す。具体的には、ＦＣＭＤ５がＬ論理を示す場合、マルチプレクサ２１６は、共通パターンを選択して波形成形部２１８に出力し、ＦＣＭＤ５がＨ論理を示す場合、マルチプレクサ２１６は、付加パターンを選択して波形成形部２１８に出力する。一方、ＦＣＭＤ４は、ＦＣＭＤ５がＨ論理とＬ論理との何れを示すかによって、異なる意味を示す。ＦＣＭＤ５がＬ論理を示す場合、つまりマルチプレクサ２１６により共通パターンが選択される場合において、ＦＣＭＤ４がＨ論理を示す場合、二分探索部２１２は、前述した第２の処理を行い、次のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示すアドレスポインタを算出する。また、ＦＣＭＤ５がＨ論理を示す場合、つまりマルチプレクサ２１６により付加パターンが選択される場合において、二分探索部２１２は、前述した第１の処理を行うが、この場合、ＦＣＭＤ４は、二分探索部２１２が、アドレスポインタを格納している二種類のレジスタのうち、何れの種類のレジスタから付加パターン格納部２１４に出力するアドレスポインタを読み出すかを示す。この二種類のレジスタについては後述する。

本図に示した制御信号遅延部２００及び二分探索部２１２は、同一の基準クロックのタイミングに基づいて動作する。ここで、二分探索部２１２は、Ｖｐｇｍ及びＶｐａｓｓにおける一の組合せについて行う一連の処理を、複数のクロックに跨って行う。このため、制御信号遅延部２００は、二分探索部２１２に含まれる回路のそれぞれがＦＣＭＤ０〜５に基づいて動作する場合に、Ｖｐｇｍ及びＶｐａｓｓにおける一の組合せについて行う一連の処理の中で、当該回路のそれぞれを、同一のＦＣＭＤ０〜５に基づいて動作させるべく、共通パターン発生部２２から受け取ったＦＣＭＤ０〜５のそれぞれを適宜遅延させて、遅延させた信号を二分探索部２１２に含まれる回路のそれぞれに供給する。具体的には、制御信号遅延部２００は、ＦＣＭＤ０及びＦＣＭＤ１を遅延させるフリップフロップ４００、４０２、及び４０４と、ＦＣＭＤ２を遅延させるフリップフロップ４１０、４１２、及び４１４と、ＦＣＭＤ３を遅延させるフリップフロップ４２０、４２２、及び４２４と、ＦＣＭＤ４を遅延させるフリップフロップ４３０、４３２、及び４３４と、ＦＣＭＤ５を遅延させるフリップフロップ４４０、４４２、及び４４４とを含む。

また、制御信号遅延部２００は、それぞれの制御信号を更に遅延させるフリップフロップを含んでいてよい。例えば、二分探索部２１２が、前述した第１の処理を、ＦＣＭＤ０〜５に基づいて行い、その後、書き込み試験における判定結果を論理比較部２５０から受け取って、前述した第２の処理を行う場合に、制御信号遅延部２００は、第１の処理において用いられたＦＣＭＤ０〜５を、書き込み試験における判定結果を示す信号と同じ段数まで遅延させて、二分探索部２１２に、当該遅延させたＦＣＭＤ０〜５に基づいて第２の処理を行わせてよい。この場合、制御信号遅延部２００は、ＦＣＭＤ０〜５のそれぞれを、互いに異なる段数だけ遅延させてもよい。例えば、制御信号遅延部２００は、第１の処理において用いられる時点では互いに異なるタイミングでＨ論理を示しているＦＣＭＤ２及びＦＣＭＤ３のそれぞれを、第２の処理において用いられる時点では、同一のタイミングでＨ論理を示すようにするべく、何れか一方を、他方より長い時間遅延させてよい。

二分探索部２１２は、フリップフロップ５００、フリップフロップ５０２、フリップフロップ５０４、ＡＮＤゲート５０６、フリップフロップ５１０、方向レジスタ５１２、ＸＯＲゲート５１４、フリップフロップ５２０、フリップフロップ５３０、フリップフロップ５４０、ＡＮＤゲート５５０、フリップフロップ５５２、第１探索ブロック５６０、第２探索ブロック５７０、及びＯＲゲート５８０を含む。フリップフロップ５００は、論理比較部２５０が出力する、ＤＵＴ３０に対する書き込み試験における成否の判定結果を示す信号と同じ段数になるべく、制御信号遅延部２００によって遅延させられた、共通パターン発生部２２が発生したパターン発生サイクルの基準となるＲＡＴＥ信号を、基準クロックのタイミングで保持する。フリップフロップ５０２は、論理比較部２５０が出力する判定結果を示す信号と同じ段数になるべく、制御信号遅延部２００により遅延させられたＦＣＭＤ５を、基準クロックのタイミングで保持する。フリップフロップ５０４は、論理比較部２５０が出力する判定結果を示す信号と同じ段数になるべく、制御信号遅延部２００により遅延させられたＦＣＭＤ４を、基準クロックのタイミングで保持する。ＡＮＤゲート５０６は、フリップフロップ５００の出力信号と、フリップフロップ５０２の出力信号の反転値と、フリップフロップ５０４の出力信号との論理積を示す信号を出力する。ここで、ＡＮＤゲート５０６が出力する信号は、二分探索部２１２が、論理比較部２５０による判定結果に基づいて、前述した第２の処理を行うか否かを示す。

フリップフロップ５１０は、論理比較部２５０が出力する判定結果を示す信号を、基準クロックのタイミングで保持する。方向レジスタ５１２は、二分探索部２１２における探索方向を制御する論理値が予め格納されており、格納されている論理値を基準クロックに基づいて出力する。ＸＯＲゲート５１４は、フリップフロップ５１０の出力信号と、方向レジスタ５１２の出力信号との排他的論理和を示す信号を出力する。なお、探索方向とは、次のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示すアドレスポインタとして、直前に用いられアドレスポインタを増加させたアドレスポインタと、減少させたアドレスポインタとの何れが用いられるかを示す。本図に示した二分探索部２１２は、論理比較部２５０から受け取った判定結果がＰａｓｓを示している場合、次のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示すアドレスポインタとして、直前に用いたアドレスポインタを減少させたアドレスポインタを算出する。しかし、二分探索部２１２は、これに代えて、論理比較部２５０から受け取った判定結果がＰａｓｓを示している場合に、次のアドレスポインタとして、直前に用いたアドレスポインタを増加させたアドレスポインタを算出してもよい。また、通常、フラッシュメモリにおいて書き込み処理を行った場合に得られるステータス信号は、Ｐａｓｓである場合にはＬ論理を、Ｆａｉｌである場合にはＨ論理を示す。しかし、判定結果におけるＰａｓｓまたはＦａｉｌと、判定結果を示す信号の論理値とは、ＤＵＴ３０として用いる半導体デバイスや、トリミング処理の対象となる設定項目等によって決まり、常に前述したような対応関係を示すとは限らない。このように、探索方向や、判定結果と当該判定結果を示す信号の論理値との対応関係は、トリミング処理の対象である設定項目等により変化する場合があるが、本発明の実施形態に係る二分探索部２１２によれば、方向レジスタ５１２に格納する論理値を変更することにより、判定結果とＸＯＲゲート５１４から出力される信号とを、常に所望の対応関係を示すようにすることができる。例えば、本例においては、判定結果がＰａｓｓである場合に、判定結果を示す信号の論理値はＬ論理を示すが、方向レジスタ５１２にＬ論理を格納しておくことにより、判定結果がＰａｓｓである場合には、二分探索部２１２に、次のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示すアドレスポインタとして、直前に用いたアドレスポインタを減少させたアドレスポインタを算出させることができる。

フリップフロップ５２０は、論理比較部２５０が出力する判定結果を示す信号と同じ段数になるべく、制御信号遅延部２００により遅延させられたＦＣＭＤ２を、基準クロックのタイミングで保持する。フリップフロップ５３０は、論理比較部２５０が出力する判定結果を示す信号と同じ段数になるべく、制御信号遅延部２００により遅延させられたＦＣＭＤ０及びＦＣＭＤ１を、基準クロックのタイミングで保持する。フリップフロップ５４０は、論理比較部２５０が出力する判定結果を示す信号と同じ段数になるべく、制御信号遅延部２００により遅延させられたＦＣＭＤ３を、基準クロックのタイミングで保持する。

ＡＮＤゲート５５０は、ＡＮＤゲート５０６の出力信号と、ＸＯＲゲート５１４の出力信号との論理積を示す信号を出力する。フリップフロップ５５２は、ＡＮＤゲート５５０の出力信号を、基準クロックのタイミングで保持する。ここで、フリップフロップ５５２が出力する信号は、次のＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを示すアドレスポインタを算出する処理における、探索方向を示す。

第１探索ブロック５６０は、トリミング処理において、Ｖｐｇｍを設定する付加パターンを示すアドレスポインタを算出して出力すると共に、算出したアドレスポインタのうち、トリミング処理の結果である最適なＶｐｇｍに対応するアドレスポインタを格納する。また、第２探索ブロック５７０は、トリミング処理において、Ｖｐａｓｓを設定する付加パターンを示すアドレスポインタを算出して出力すると共に、算出したアドレスポインタのうち、トリミング処理の結果である最適なＶｐａｓｓに対応するアドレスポインタを格納する。本例においては、このように、第１探索ブロック５６０がＶｐｇｍについてのアドレスポインタを算出し、第２探索ブロック５７０がＶｐａｓｓについてのアドレスポインタを算出するとして説明するが、これに代えて、第１探索ブロック５６０がＶｐａｓｓについてのアドレスポインタを算出し、第２探索ブロック５７０がＶｐｇｍについてのアドレスポインタを算出してもよい。また、本例においては、ＦＣＭＤ２がＨ論理を示す場合には、二分探索部２１２は、Ｖｐｇｍについてのアドレスポインタの算出または出力を行い、ＦＣＭＤ３がＨ論理を示す場合には、Ｖｐａｓｓについてのアドレスポインタの算出または出力を行うとして説明するが、これに代えて、二分探索部２１２は、ＦＣＭＤ２がＨ論理を示す場合には、Ｖｐａｓｓについてのアドレスポインタの算出または出力を行い、ＦＣＭＤ３がＨ論理を示す場合には、Ｖｐｇｍについてのアドレスポインタの算出または出力を行ってもよい。

まず、第１探索ブロック５６０について説明する。第１探索ブロック５６０は、ＡＮＤゲート６００、シフトレジスタ６０２、フリップフロップ６０４、加減算器６１０、探索レジスタ６１２、フリップフロップ６２０、アドレスポインタレジスタデコーダ６２２、４個のＡＮＤゲート（６３０ａ、６３０ｂ、・・・６３０ｃ。以降６３０と表記）、４個のアドレスポインタレジスタ（６４０ａ、６４０ｂ、・・・６４０ｃ。以降６４０と表記）、アドレスポインタレジスタセレクタ６５０、ＡＮＤゲート６６０、及びＡＮＤゲート６６２を含む。

ＡＮＤゲート６００は、フリップフロップ５２０の出力信号と、ＡＮＤゲート５０６の出力信号との論理積を示す信号を出力する。ここで、ＡＮＤゲート６００が出力する信号は、次のＶｐｇｍを設定する付加パターンを示すアドレスポインタを算出するか否かを示す。シフトレジスタ６０２は、二分探索部２１２が、直前に用いたアドレスポインタにインデックス値を加算または減算することによって次のＶｐｇｍを設定する付加パターンを示すアドレスポインタを算出する場合の、当該インデックス値を格納しており、基準クロックのタイミングに基づいて、当該インデックス値を出力する。なお、図４に示したように、二分探索法において、当該インデックス値は、設定するＶｐｇｍを変更する毎に１／２に減少させる必要がある。そこで、シフトレジスタ６０２は、ＡＮＤゲート６００の出力信号がＨ論理を示す場合に、格納しているインデックス値を１／２に減少させることにより、二分探索部２１２における二分探索を実現する。フリップフロップ６０４は、ＡＮＤゲート６００の出力信号を、基準クロックのタイミングで保持する。

探索レジスタ６１２は、Ｖｐｇｍを設定する付加パターンを示す、付加パターン格納部２１４におけるアドレスポインタを格納しており、基準クロックのタイミングに基づいて、格納しているアドレスポインタを、加減算器６１０、アドレスポインタレジスタ６４０、及びＡＮＤゲート６６０に出力する。一方、加減算器６１０は、フリップフロップ５５２が出力する信号がＨ論理を示す場合に、探索レジスタ６１２が出力するアドレスポインタと、シフトレジスタ６０２が出力するインデックス値を加算して、結果を探索レジスタ６１２に出力する。また、フリップフロップ５５２が出力する信号がＬ論理を示す場合には、加減算器６１０は、探索レジスタ６１２が出力するアドレスポインタから、シフトレジスタ６０２が出力するインデックス値を減算して、結果を探索レジスタ６１２に出力する。そして、探索レジスタ６１２は、フリップフロップ６０４が出力する信号がＨ論理を示すタイミングで、加減算器６１０が出力した加算または減算の結果を、新たなアドレスポインタとして格納する。以上のようにして、探索レジスタ６１２に格納されているアドレスポインタは、論理比較部２５０における書き込み試験の判定結果に基づいて、シフトレジスタ６０２に格納されているインデックス値だけ加算または減算されて更新される。これにより、二分探索部２１２におけるアドレスポインタの二分探索が実現される。

フリップフロップ６２０は、フリップフロップ５３０が出力する信号を、基準クロックのタイミングで保持する。アドレスポインタレジスタデコーダ６２２は、フリップフロップ６２０から受け取った、ＦＣＭＤ０及びＦＣＭＤ１をデコードする。ここで、ＦＣＭＤ０及びＦＣＭＤ１は、探索レジスタ６１２に格納されているアドレスポインタの値が、アドレスポインタレジスタ６４０の何れに格納されるかを示している。例えば、ＦＣＭＤ１を上位ビットとし、ＦＣＭＤ０を下位ビットとする２ビットの値に基づいて、アドレスポインタの値を格納すべきアドレスポインタレジスタ６４０が選択されてよい。具体的には、ＦＣＭＤ１がＬ論理を示すと共にＦＣＭＤ０がＬ論理を示す場合には、アドレスポインタレジスタ６４０ａが選択され、また、ＦＣＭＤ１がＬ論理を示すと共にＦＣＭＤ０がＨ論理を示す場合には、アドレスポインタレジスタ６４０ｂが選択されてよい。そして、アドレスポインタレジスタデコーダ６２２は、アドレスポインタレジスタ６４０のそれぞれに対応して設けられているＡＮＤゲート６３０のそれぞれに、デコード結果を示す信号を出力する。ここで、デコード結果を示す信号とは、ＦＣＭＤ０及びＦＣＭＤ１によって示されるアドレスポインタレジスタ６４０についてはＨ論理を、他のアドレスポインタレジスタ６４０についてはＬ論理を示す信号である。

ＡＮＤゲート６３０のそれぞれは、アドレスポインタレジスタ６４０のそれぞれに対応して設けられ、フリップフロップ６０４の出力信号と、フリップフロップ５５２の出力信号と、アドレスポインタレジスタデコーダ６２２の出力信号との論理積を示す信号を出力する。ここで、それぞれのＡＮＤゲート６３０が出力する信号は、Ｖｐｇｍのトリミング処理において、論理比較部２５０による書き込み試験の判定結果がＰａｓｓを示しており、且つ、ＦＣＭＤ０及びＦＣＭＤ１によって、対応するアドレスポインタレジスタ６４０が選択されている場合に、Ｈ論理を示す。アドレスポインタレジスタ６４０のそれぞれは、対応するＡＮＤゲート６３０が出力する信号がＨ論理を示す場合に、探索レジスタ６１２が出力するアドレスポインタを格納する。ここで、ＡＮＤゲート６３０が出力する信号は、論理比較部２５０における判定結果がＰａｓｓを示す場合にのみＨ論理を示すので、アドレスポインタレジスタ６４０は、判定結果がＰａｓｓであったＶｐｇｍに対応する付加パターンを示すアドレスポインタのうち、最近に用いられたアドレスポインタを格納している。つまり、アドレスポインタレジスタ６４０は、トリミング処理が終了した時点において、最適なＶｐｇｍに対応する付加パターンを示すアドレスポインタを格納している。

なお、アドレスポインタレジスタ６４０は、アドレスポインタのサイズよりも１ビットだけ大きなサイズのデータを格納することができるように設けられており、当該１ビットの領域、例えばＭＳＢは、トリミング処理が終了した時点において、最適なＶｐｇｍに対応する付加パターンを示すアドレスポインタが検出されたか否かを示す情報が格納されている。例えば、トリミング処理の開始時等の初期化段階において、アドレスポインタレジスタ６４０内のＭＳＢが０に初期化されるとする。ここで、何れかのＶｐｇｍにおいて論理比較部２５０における判定結果がＰａｓｓを示し、アドレスポインタレジスタ６４０にアドレスポインタが格納される場合に、当該ＭＳＢが１にセットされる。この場合、トリミング処理が終了した時点においてＭＳＢが０であることは、すべてのＶｐｇｍにおける判定結果がＦａｉｌであり、最適なＶｐｇｍに対応する付加パターンを示すアドレスポインタが検出されなかったことを示す。

また、アドレスポインタレジスタ６４０のそれぞれは、基準クロックのタイミングに基づいて、格納しているアドレスポインタを出力する。アドレスポインタレジスタセレクタ６５０は、４個のアドレスポインタレジスタ６４０のそれぞれから出力されたアドレスポインタのうち、フリップフロップ４０２から受け取ったＦＣＭＤ０及びＦＣＭＤ１によって示されるアドレスポインタレジスタ６４０から出力されたアドレスポインタを選択し、選択したアドレスポインタをＡＮＤゲート６６２に出力する。

ＡＮＤゲート６６０は、探索レジスタ６１２の出力信号と、フリップフロップ４１２から受け取ったＦＣＭＤ２と、フリップフロップ４３２から受け取ったＦＣＭＤ４との論理積を示す信号を、ＯＲゲート５８０に出力する。また、ＡＮＤゲート６６２は、アドレスポインタレジスタセレクタ６５０から受け取ったアドレスポインタと、フリップフロップ４１２から受け取ったＦＣＭＤ２と、フリップフロップ４３２から受け取ったＦＣＭＤ４の反転値との論理積を示す信号を、ＯＲゲート５８０に出力する。つまり、ＦＣＭＤ２がＨ論理を示しており、第１探索ブロック５６０が選択されている場合、即ちＶｐｇｍを設定する付加パターンを示すアドレスポインタが付加パターン格納部２１４に出力される場合において、ＦＣＭＤ４は、出力されるアドレスポインタが、探索レジスタ６１２と、アドレスポインタレジスタ６４０との何れから読み出されるかを示す。

次に、第２探索ブロック５７０について説明する。第２探索ブロック５７０は、ＡＮＤゲート７００、シフトレジスタ７０２、フリップフロップ７０４、加減算器７１０、探索レジスタ７１２、フリップフロップ７２０、アドレスポインタレジスタデコーダ７２２、４個のＡＮＤゲート（７３０ａ、７３０ｂ、・・・７３０ｃ。以降７３０と表記）、４個のアドレスポインタレジスタ（７４０ａ、７４０ｂ、・・・７４０ｃ。以降７４０と表記）、アドレスポインタレジスタセレクタ７５０、ＡＮＤゲート７６０、及びＡＮＤゲート７６２を含む。ここで、第２探索ブロック５７０に含まれる部材のそれぞれは、対応する、第１探索ブロック５６０に含まれる部材のそれぞれと略同一の機能を有するので、相違点を除き、説明を省略する。なお、第１探索ブロック５６０は、ＦＣＭＤ２がＨ論理を示す場合に、Ｖｐｇｍについてのアドレスポインタの算出、格納、及び出力を行うが、これに対して、第２探索ブロック５７０は、ＦＣＭＤ３がＨ論理を示す場合に、Ｖｐａｓｓについてのアドレスポインタの算出、格納、及び出力を行う。また、対応する部材とは、具体的には、ＡＮＤゲート６００及び７００と、シフトレジスタ６０２及び７０２と、フリップフロップ６０４及び７０４と、加減算器６１０及び７１０と、探索レジスタ６１２及び７１２と、フリップフロップ６２０及び７２０と、アドレスポインタレジスタデコーダ６２２及び７２２と、ＡＮＤゲート６３０及び７３０と、アドレスポインタレジスタ６４０及び７４０と、アドレスポインタレジスタセレクタ６５０及び７５０と、ＡＮＤゲート６６０及び７６０と、ＡＮＤゲート６６２及び７６２とのそれぞれである。

ＡＮＤゲート７００は、フリップフロップ５４０の出力信号と、ＡＮＤゲート５０６の出力信号との論理積を示す信号を出力する。ここで、ＡＮＤゲート６００が出力する信号は、次のＶｐａｓｓを設定する付加パターンを示すアドレスポインタを算出するか否かを示す。ＡＮＤゲート７６０は、探索レジスタ７１２の出力信号と、フリップフロップ４２２から受け取ったＦＣＭＤ３と、フリップフロップ４３２から受け取ったＦＣＭＤ４との論理積を示す信号を、ＯＲゲート５８０に出力する。また、ＡＮＤゲート７６２は、アドレスポインタレジスタセレクタ７５０から受け取ったアドレスポインタと、フリップフロップ４２２から受け取ったＦＣＭＤ３と、フリップフロップ４３２から受け取ったＦＣＭＤ４の反転値との論理積を示す信号を、ＯＲゲート５８０に出力する。つまり、ＦＣＭＤ３がＨ論理を示しており、第２探索ブロック５７０が選択されている場合、即ちＶｐａｓｓを設定する付加パターンを示すアドレスポインタが付加パターン格納部２１４に出力される場合において、ＦＣＭＤ４は、出力されるアドレスポインタが、探索レジスタ７１２と、アドレスポインタレジスタ７４０との何れから読み出されるかを示す。

ＯＲゲート５８０は、ＡＮＤゲート６６０の出力信号と、ＡＮＤゲート６６２の出力信号と、ＡＮＤゲート７６０の出力信号と、ＡＮＤゲート７６２の出力信号との論理和を示す信号を、付加パターン格納部２１４に出力する。つまり、ＯＲゲート５８０は、ＦＣＭＤ２がＨ論理を示す場合は、第１探索ブロック５６０が出力する、Ｖｐｇｍを設定する付加パターンを示すアドレスポインタを、また、ＦＣＭＤ３がＨ論理を示す場合は、第２探索ブロック５７０が出力する、Ｖｐａｓｓを設定する付加パターンを示すアドレスポインタを、付加パターン格納部２１４に出力する。

付加パターン格納部２１４は、ＯＲゲート５８０から受け取ったアドレスポインタによって示される付加パターンを読み出して、マルチプレクサ２１６に出力する。マルチプレクサ２１６は、フリップフロップ４４４から受け取ったＦＣＭＤ５がＬ論理を示す場合には、共通パターン発生部が発生した共通パターンを、また、ＦＣＭＤ５がＨ論理を示す場合には、付加パターン格納部２１４から受け取った付加パターンを選択し、選択したパターンを示す信号を、波形成形部２１８に出力して、当該選択したパターンに基づく試験信号を、ドライバ２２０によってＤＵＴ３０に与えさせる。

なお、ＦＣＭＤ０及びＦＣＭＤ１によって選択されるアドレスポインタレジスタ６４０または７４０は、ＶｐｇｍやＶｐａｓｓに限定されない複数の設定項目について連続してトリミング処理を行う場合に、それぞれのトリミング処理の結果を格納するレジスタとして用いられてよい。また、方向レジスタ５１２、シフトレジスタ６０２及び７０２、探索レジスタ６１２及び７１２、複数のアドレスポインタレジスタ６４０及び７４０のそれぞれは、格納しているデータを外部から読み書き可能に設けられており、トリミング処理の初期化段階等において、例えばＶｐｇｍやＶｐａｓｓ等の、トリミング処理の対象となる設定項目に応じて、予め定められた初期値がそれぞれのレジスタに格納されてよい。例えば、方向レジスタ５１２にはＬ論理が格納され、シフトレジスタ６０２及び７０２には＃４が格納され、探索レジスタ６１２及び７１２には、図３に示したＸ＝７に対応するＶｐｇｍ及びＶｐａｓｓの設定値を示すアドレスポインタが格納され、また、アドレスポインタレジスタ６４０及び７４０のそれぞれには＃０が格納されていてよい。

また、二分探索部２１２の構成は、本図に示した構成に限定されず、本図に示した構成に多様な変更を加えた構成であってもよい。例えば、方向レジスタ５１２は、テストボード２６毎に、つまりＤＵＴ３０毎に設けられていなくともよく、複数のＤＵＴ３０に対して共通に設けられていてもよい。また、シフトレジスタ６０２または７０２は、第１探索ブロック５６０及び第２探索ブロック５７０のそれぞれに設けられていなくともよく、二分探索部２１２に１つだけ設けられていてもよい。更に、シフトレジスタ６０２または７０２は、テストボード毎に、つまりＤＵＴ３０毎に設けられていなくともよく、複数のＤＵＴ３０に対して共通に設けられていてもよい。また、本例において、二分探索部２１２は、第１探索ブロック５６０及び第２探索ブロック５７０という２つの探索ブロックを含んでいるとして説明したが、第１探索ブロック５６０のみ、またはより多くの、第１探索ブロック５６０及び第２探索ブロック５７０等と同様の探索ブロックを含んでいてもよい。更に、第１探索ブロック５６０や第２探索ブロック５７０は、任意の数のアドレスポインタレジスタ６４０または７４０を含んでいてもよい。なお、これらの変形例のそれぞれにおいては、ＦＣＭＤ０〜５等の制御信号についても、当該変形例における構成に基づいて変更される必要があることは明らかである。

本発明の実施形態に係る試験装置２０によれば、最適な書込電圧Ｖｐｇｍ及び通過電圧Ｖｐａｓｓを二分探索法を用いて検出することができるので、例えば電圧値の低い順にシーケンシャルに設定して最適なＶｐｇｍ及びＶｐａｓｓを検出する場合に比べて、より短い時間でトリミング処理を完了することができる。

図６は、本発明の実施形態に係る試験装置２０における処理の流れの一例を示すフローチャートである。まず、二分探索部２１２は、図５に示した方向レジスタ５１２、シフトレジスタ６０２及び７０２、探索レジスタ６１２及び７１２、複数のアドレスポインタレジスタ６４０及び７４０のそれぞれに、予め定められた初期値を格納することにより、トリミング処理の初期化を行う（Ｓ１０００）。

続いて、試験装置２０は、ＤＵＴ３０にオートブロックイレースコマンドを与えることにより、書き込み試験を行うブロックのデータを消去する（Ｓ１０１０）。続いて、試験装置２０は、ＤＵＴ３０にステータスリードコマンドを与えることにより、データの消去の成否を示すステータス信号を取得する（Ｓ１０２０）。続いて、試験装置２０は、取得したステータス信号がＰａｓｓを示すか否かを判定する（Ｓ１０３０）。ここで、ステータスがＦａｉｌを示している場合（Ｓ１０３０：Ｎｏ）、試験装置２０は、当該ＤＵＴ３０が不良であると判定し、試験を終了する。

一方、ステータスがＰａｓｓを示している場合（Ｓ１０３０：Ｙｅｓ）、個別パターン付加部２１０は、二分探索部２１２が出力するアドレスポインタに基づいて、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを、付加パターン格納部２１４から読み出す（Ｓ１０４０）。続いて、個別パターン付加部２１０は、付加パターン格納部２１４から読み出した付加パターンに基づく試験信号をＤＵＴ３０に与える（Ｓ１０５０）。続いて、試験装置２０は、ＤＵＴ３０にオートプログラムコマンドを与えることにより、Ｓ１０１０においてデータを消去したブロックに対してデータを書き込む（Ｓ１０６０）。続いて、試験装置２０は、ＤＵＴ３０にステータスリードコマンドを与えることにより、データの書き込みの成否を示すステータス信号を取得する（Ｓ１０７０）。続いて、個別パターン付加部２１０は、先に算出したアドレスポインタをアドレスポインタレジスタ６４０及び７４０に格納すると共に、取得されたステータス信号に基づき、次にＶｐｇｍ及びＶｐａｓｓを設定する場合に用いるべき付加パターンを示すアドレスポインタを、二分探索法を用いて算出する（Ｓ１０８０）。

続いて、個別パターン付加部２１０は、二分探索部２１２において二分探索を行った回数、つまり、ＤＵＴ３０に対してＶｐｇｍ及びＶｐａｓｓを設定した回数が、予め定められた規定回数、例えば４回に達しているか否かを判定する（Ｓ１０９０）。ここで、Ｖｐｇｍ及びＶｐａｓｓを設定した回数が規定回数に達していないと判定された場合（Ｓ１０９０：Ｎｏ）、試験装置２０は、処理をＳ１０１０に戻して、再びＤＵＴ３０のブロックのデータを消去する。

一方、Ｖｐｇｍ及びＶｐａｓｓを設定した回数が規定回数に達していると判定された場合（Ｓ１０９０：Ｙｅｓ）、試験装置２０は、アドレスポインタが格納されているアドレスポインタレジスタ６４０及び７４０のそれぞれにおけるＭＳＢがＨ論理であるか否かにより、トリミング処理が正常に終了したか否かを判定する（Ｓ１１００）。ここで、アドレスポインタレジスタ６４０及び７４０のそれぞれにおけるＭＳＢがＬ論理であり、トリミング処理において、何れのＶｐｇｍ及びＶｐａｓｓを設定した場合においても、データの書き込みが正常に行われなかった場合（Ｓ１１００：Ｎｏ）、試験装置２０は、ＤＵＴ３０を不良であると判定し、試験を終了する。一方、アドレスポインタレジスタ６４０及び７４０のそれぞれにおけるＭＳＢがＨ論理であり、トリミング処理が正常に終了したと判定した場合（Ｓ１１００：Ｙｅｓ）、試験装置２０は、アドレスポインタレジスタ６４０及び７４０に格納されている、最適なＶｐｇｍ及びＶｐａｓｓに対応する付加パターンのアドレスポインタを取得する（Ｓ１１１０）。ここで、試験装置２０は、ＤＵＴ３０におけるＶｐｇｍ及びＶｐａｓｓを、トリミング処理において検出した最適な値に設定するべく、アドレスポインタレジスタ６４０及び７４０に格納されているアドレスポインタに基づいて最適なＶｐｇｍ及びＶｐａｓｓを設定する付加パターンを読み出し、当該付加パターンに基づく信号をＤＵＴ３０に与えてよい。

図１から図６にかけて、試験装置２０は、ＤＵＴ３０における書込電圧Ｖｐｇｍ及び通過電圧Ｖｐａｓｓを設定し、書き込み試験における成否の判定結果に基づいて最適なＶｐｇｍ及びＶｐａｓｓの設定値を検出する、というトリミング処理を行うとして説明した。しかし、試験装置２０におけるトリミング処理は、図１から図６に示した内容に限定されず、ＤＵＴ３０が出力する結果信号と期待値とに基づく書き込み試験等における成否の判定結果に応じて設定値を変更することのできる他の設定項目についてのトリミング処理であってもよい。図７及び図８においては、このような、他の設定項目についてのトリミング試験の例について説明する。

図７は、本発明の実施形態に係る試験装置２０によるトリミング処理の他の例を示す。本例において、試験装置２０は、ＤＵＴ３０から出力される結果信号の出力タイミングについての最適な設定値を検出する。具体的には、試験装置２０は、結果信号がＨ論理等の所定の論理値を示すべきタイミングで、結果信号を基準電圧と比較するタイミングを示すストローブ信号を固定しつつ、結果信号と基準電圧との比較結果が期待値と一致するか否かを判定する試験を行う。そして、試験装置２０は、当該試験における判定結果に基づいて出力タイミングの設定値を変更しつつ、最適な出力タイミングの設定値を検出する。

本例において、付加パターン格納部２１４は、ＤＵＴ３０から出力される結果信号における、複数の出力タイミングのそれぞれを設定する付加パターンを予め格納している。具体的には、付加パターン格納部２１４は、複数の出力タイミングのそれぞれを設定する付加パターンを、出力タイミングが早くなる順、または遅くなる順に格納している。

そして、個別パターン付加部２１０は、結果信号の出力タイミングを設定する付加パターンを、付加パターン格納部２１４に格納されている複数の付加パターンから選択して読み出し、ＤＵＴ３０に与える。具体的には、個別パターン付加部２１０は、結果信号と基準電圧との比較結果が期待値と一致する、最も早い出力タイミングを設定する付加パターンを、付加パターン格納部２１４に格納されている複数の付加パターンから、二分探索法を用いて選択して読み出し、ＤＵＴ３０に与える。より具体的には、二分探索部２１２が、比較結果が期待値と一致するか否かに基づいて、付加パターン格納部２１４におけるアドレスポインタを二分探索しつつ順次算出して、当該アドレスポインタにより示される付加パターンに基づく試験信号を、ドライバ２２０によりＤＵＴ３０に与えさせる。そして、二分探索部２１２は、予め定められた規定回数だけアドレスポインタの算出を行うことにより、結果信号と基準電圧との比較結果が期待値と一致する、最も早い出力タイミングを設定する付加パターンを示すアドレスポインタを、最適な出力タイミングを設定する付加パターンを示すアドレスポインタとして格納する。このようにして、結果信号の出力タイミングについてのトリミング処理を行うことができる。

本発明の実施形態に係る試験装置２０によれば、結果信号における最適な出力タイミングを検出するトリミング処理を行う場合において、個々のＤＵＴ３０における試験結果に基づいて、当該ＤＵＴ３０に個別の付加パターンを共通パターンに付加して当該ＤＵＴ３０に与えることによって、当該ＤＵＴ３０における出力タイミングを変更しつつ、トリミング処理を行うことができる。これにより、動作特性の異なる複数のＤＵＴ３０を用いる場合であっても、それぞれのＤＵＴ３０における最適な出力タイミングを、試験パターンを中断することなく検出することができるので、短い時間でトリミング処理を完了することができる。

また、結果信号における最適な出力タイミングを、二分探索法を用いて検出することができるので、例えば出力タイミングの早い順にシーケンシャルに設定して最適な出力タイミングを検出する場合に比べて、より短い時間でトリミング処理を完了することができる。

図８は、本発明の実施形態に係る試験装置２０によるトリミング処理の更なる他の例を示す。本例において、試験装置２０は、ＤＵＴ３０から出力される結果信号の出力電圧についての最適な設定値を検出するトリミング処理を行う。具体的には、試験装置２０は、結果信号がＬ論理等の所定の論理値を示すべきタイミングで、結果信号を基準電圧と比較するストローブ信号を固定しつつ、結果信号と基準電圧との比較結果が期待値と一致するか否かを判定する試験を行う。そして、試験装置２０は、当該試験における判定結果に基づいて出力電圧の設定値を変更しつつ、最適な出力電圧の設定値を検出する。

本例において、付加パターン格納部２１４は、ＤＵＴ３０から出力される結果信号における、複数の出力電圧のそれぞれを設定する付加パターンを予め格納している。具体的には、付加パターン格納部２１４は、複数の出力電圧のそれぞれを設定する付加パターンを、出力電圧が増加する順または減少する順に格納している。

そして、個別パターン付加部２１０は、結果信号の出力電圧を設定する付加パターンを、付加パターン格納部２１４に格納されている複数の付加パターンから選択して読み出し、ＤＵＴ３０に与える。具体的には、個別パターン付加部２１０は、結果信号と基準電圧との比較結果が期待値と一致する、最も低い出力電圧を設定する付加パターンを、付加パターン格納部２１４に格納されている複数の付加パターンから、二分探索法を用いて選択して読み出し、ＤＵＴ３０に与える。より具体的には、二分探索部２１２が、比較結果が期待値と一致するか否かに基づいて、付加パターン格納部２１４におけるアドレスポインタを二分探索しつつ順次算出して、当該アドレスポインタにより示される付加パターンに基づく試験信号を、ドライバ２２０によりＤＵＴ３０に与えさせる。そして、二分探索部２１２は、予め定められた規定回数だけアドレスポインタの算出を行うことにより、結果信号と基準電圧との比較結果が期待値と一致する、最も低い出力電圧を設定する付加パターンを示すアドレスポインタを、最適な出力電圧を設定する付加パターンを示すアドレスポインタとして格納する。このようにして、結果信号の出力電圧についてのトリミング処理を行うことができる。

本発明の実施形態に係る試験装置２０によれば、結果信号における最適な出力電圧を検出するトリミング処理を行う場合において、個々のＤＵＴ３０における試験結果に基づいて、当該ＤＵＴ３０に個別の付加パターンを共通パターンに付加して当該ＤＵＴ３０に与えることにより、当該ＤＵＴ３０における出力電圧を変更しつつ、トリミング処理を行うことができる。これにより、動作特性の異なる複数のＤＵＴ３０を用いる場合であっても、それぞれのＤＵＴ３０における最適な出力電圧を、試験パターンを中断することなく検出することができるので、短い時間でトリミング処理を完了することができる。

また、結果信号における最適な出力電圧を、二分探索法を用いて検出することができるので、例えば出力電圧の低い順にシーケンシャルに設定して最適な出力電圧を検出する場合に比べて、より短い時間でトリミング処理を完了することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態に係る試験装置２０の構成の一例を示すブロック図である。 本発明の実施形態に係るＤＵＴ３０の等価回路の一例を示す図である。 本発明の実施形態に係るＤＵＴ３０における、Ｖｐｇｍ及びＶｐａｓｓの組合せ毎の電圧値と、それぞれの電圧値を設定する設定値との一例を示す図である。 本発明の実施形態に係る個別パターン付加部２１０における処理の一例を示す図である。 図１に示した範囲４０の等価回路の一例を示す図である。 本発明の実施形態に係る試験装置２０における処理の流れの一例を示すフローチャートである。 本発明の実施形態に係る試験装置２０によるトリミング処理の他の例を示す図である。 本発明の実施形態に係る試験装置２０によるトリミング処理の更なる他の例を示す図である。

符号の説明

１０ 試験制御部、２０ 試験装置、２２ 共通パターン発生部、２４ タイミング発生部、３０ａ〜ｃ ＤＵＴ、２６ａ〜ｃ テストボード、２００ 制御信号遅延部、２１０ 個別パターン付加部、２１２ 二分探索部、２１４ 付加パターン格納部、２１６ マルチプレクサ、２１８ 波形成形部、２２０ ドライバ、２３０ レベルコンパレータ、２４０ タイミングコンパレータ、２５０ 論理比較部、２６０ フェイルメモリ、３００ａ〜ｄ メモリセル、５００ フリップフロップ、５０２、フリップフロップ、５０４ フリップフロップ、５０６ ＡＮＤゲート、５１０ フリップフロップ、５１２ 方向レジスタ、５１４ ＸＯＲゲート、５２０ フリップフロップ、５３０ フリップフロップ、５４０ フリップフロップ、５５０ ＡＮＤゲート、５５２ フリップフロップ、５６０ 第１探索ブロック、５７０ 第２探索ブロック、５８０ ＯＲゲート、６００ ＡＮＤゲート、６０２ シフトレジスタ、６０４ フリップフロップ、６１０ 加減算器、６１２ 探索レジスタ、６２０ フリップフロップ、６２２ アドレスポインタレジスタデコーダ、６３０ａ〜ｃ ＡＮＤゲート、６４０ａ〜ｃ アドレスポインタレジスタ、６５０ アドレスポインタレジスタセレクタ、６６０ ＡＮＤゲート、６６２ ＡＮＤゲート、７００ ＡＮＤゲート、７０２ シフトレジスタ、７０４ フリップフロップ、７１０ 加減算器、７１２ 探索レジスタ、７２０ フリップフロップ、７２２ アドレスポインタレジスタデコーダ、７３０ａ〜ｃ ＡＮＤゲート、７４０ａ〜ｃ アドレスポインタレジスタ、７５０ アドレスポインタレジスタセレクタ、７６０ ＡＮＤゲート、７６２ ＡＮＤゲート

Claims (8)

1. 複数の被試験デバイスを試験する試験装置であって、
   前記複数の被試験デバイスに共通の試験信号のパターンである共通パターンを発生する共通パターン発生部と、
   前記複数の被試験デバイスのそれぞれに対応して設けられ、前記共通パターンに基づく試験信号に応答して当該被試験デバイスから出力される結果信号と基準電圧との比較結果が期待値と一致するか否かを判定する論理比較部と、
   前記比較結果が前記期待値と一致する場合及び一致しない場合のそれぞれにおいて、前記共通パターンに付加すべき付加パターンを予め格納している付加パターン格納部と、
   前記複数の被試験デバイスのそれぞれに対応して設けられ、当該被試験デバイスについての前記比較結果が前記期待値と一致するか否かに基づいて、前記付加パターン格納部から、当該被試験デバイスに個別の前記付加パターンを読み出し、前記共通パターンに付加して前記被試験デバイスに与える個別パターン付加部と
   を備え、
   前記被試験デバイスは、データ信号線上に直列に接続された複数のメモリセルを有し、当該複数のメモリセルの中で、データの書き込みを行うべきメモリセルに対して書込電圧を与えると共に、他の前記メモリセルに対して前記データを示すデータ信号を通過させる通過電圧を与えることによって、当該書き込みを行うべきメモリセルに前記データを書き込み、
   前記付加パターン格納部は、複数の前記書込電圧、及び複数の前記通過電圧のそれぞれを設定する前記付加パターンを、前記書込電圧または前記通過電圧が増加する順または減少する順に予め格納しており、
   前記個別パターン付加部のそれぞれは、前記書込電圧及び前記通過電圧を設定する前記付加パターンを、前記付加パターン格納部に格納されている複数の前記付加パターンから選択して読み出し、対応する前記被試験デバイスに与える試験装置。
2. 前記個別パターン付加部のそれぞれは、前記比較結果が前記期待値と一致する、最小の前記書込電圧及び前記通過電圧を設定する前記付加パターンを、前記付加パターン格納部に格納されている前記複数の付加パターンから、二分探索法を用いて選択して読み出し、対応する前記被試験デバイスに与える
   請求項１に記載の試験装置。
3. 前記二分探索法を用いて選択して読み出す回数は、予め定められた規定回数である
   請求項２に記載の試験装置。
4. 前記付加パターン格納部は、前記被試験デバイスから出力される前記結果信号における、複数の出力タイミングのそれぞれを設定する前記付加パターンを予め格納しており、
   前記個別パターン付加部のそれぞれは、前記出力タイミングを設定する前記付加パターンを、前記付加パターン格納部に格納されている複数の前記付加パターンから選択して読み出し、対応する前記被試験デバイスに与える
   請求項１に記載の試験装置。
5. 前記付加パターン格納部は、前記複数の出力タイミングのそれぞれを設定する前記付加パターンを、前記出力タイミングが早くなる順または遅くなる順に格納しており、
   前記個別パターン付加部のそれぞれは、前記比較結果が前記期待値と一致する、最も早い前記出力タイミングを設定する前記付加パターンを、前記付加パターン格納部に格納されている前記複数の付加パターンから、二分探索法を用いて選択して読み出し、対応する前記被試験デバイスに与える
   請求項４に記載の試験装置。
6. 前記付加パターン格納部は、前記被試験デバイスから出力される前記結果信号における、複数の出力電圧のそれぞれを設定する前記付加パターンを予め格納しており、
   前記個別パターン付加部のそれぞれは、前記出力電圧を設定する前記付加パターンを、前記付加パターン格納部に格納されている複数の前記付加パターンから選択して読み出し、対応する前記被試験デバイスに与える
   請求項１に記載の試験装置。
7. 前記付加パターン格納部は、前記複数の出力電圧のそれぞれを設定する前記付加パターンを、前記出力電圧が増加する順または減少する順に格納しており、
   前記個別パターン付加部のそれぞれは、前記比較結果が前記期待値と一致する、最も低い前記出力電圧を設定する前記付加パターンを、前記付加パターン格納部に格納されている前記複数の付加パターンから、二分探索法を用いて選択して読み出し、対応する前記被試験デバイスに与える
   請求項６に記載の試験装置。
8. 複数の被試験デバイスを試験する試験方法であって、
   前記複数の被試験デバイスに共通の試験信号のパターンである共通パターンを発生する共通パターン発生段階と、
   前記複数の被試験デバイスのそれぞれについて、前記共通パターンに基づく試験信号に応答して当該被試験デバイスから出力される結果信号と基準電圧との比較結果が期待値と一致するか否かを判定する論理比較段階と、
   付加パターン格納部が、前記比較結果が前記期待値と一致する場合及び一致しない場合のそれぞれにおいて、前記共通パターンに付加すべき付加パターンを予め格納している付加パターン格納段階と、
   前記複数の被試験デバイスのそれぞれについて、当該被試験デバイスについての前記比較結果が前記期待値と一致するか否かに基づいて、前記付加パターン格納部から、当該被試験デバイスに個別の前記付加パターンを読み出し、前記共通パターンに付加して前記被試験デバイスに与える個別パターン付加段階と
   を備え、
   前記被試験デバイスは、データ信号線上に直列に接続された複数のメモリセルを有し、当該複数のメモリセルの中で、データの書き込みを行うべきメモリセルに対して書込電圧を与えると共に、他の前記メモリセルに対して前記データを示すデータ信号を通過させる通過電圧を与えることによって、当該書き込みを行うべきメモリセルに前記データを書き込み、
   前記付加パターン格納段階は、複数の前記書込電圧、及び複数の前記通過電圧のそれぞれを設定する前記付加パターンを、前記書込電圧または前記通過電圧が増加する順または減少する順に予め格納しており、
   前記個別パターン付加段階のそれぞれは、前記書込電圧及び前記通過電圧を設定する前記付加パターンを、前記付加パターン格納段階に格納されている複数の前記付加パターンから選択して読み出し、対応する前記被試験デバイスに与える試験方法。

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