JPH01133355A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01133355A JPH01133355A JP29070887A JP29070887A JPH01133355A JP H01133355 A JPH01133355 A JP H01133355A JP 29070887 A JP29070887 A JP 29070887A JP 29070887 A JP29070887 A JP 29070887A JP H01133355 A JPH01133355 A JP H01133355A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同一の基板上にバイポーラ・トランジスタ並びにMOS
トランジスタ、例えば、CMOS(c。
トランジスタ、例えば、CMOS(c。
mplementary metal oxid
e semiconductor) トランジスタ
を併存させたバイポーラ−0MO3(B i −0MO
3)と呼ばれている半導体装置を製造するのに好適な方
法に関し、 工程数を全く増加させることなく、従って、Bi−0M
O3の工程のみを利用し、且つ、CMOSトランジスタ
には何等の悪影響も与えることなく、バイポーラ・トラ
ンジスタに於けるベース抵抗の不均一を解消することを
目的とし、半導体基板上にMOSトランジスタのゲート
電極を形成する工程と、次いで、該ゲート電極の側面に
絶縁物からなる側壁膜を形成すると共に同一半導体基板
に在るバイポーラ・トランジスタに於けるベース領域上
の一部にも該絶縁物からなるマスク膜を形成する工程と
、その後、該マスク膜のエツジを利用しベース・コンタ
クト領域及びエミッタ領域の間の距離を規定して両者を
形成する工程とが含まれるよう構成する。
e semiconductor) トランジスタ
を併存させたバイポーラ−0MO3(B i −0MO
3)と呼ばれている半導体装置を製造するのに好適な方
法に関し、 工程数を全く増加させることなく、従って、Bi−0M
O3の工程のみを利用し、且つ、CMOSトランジスタ
には何等の悪影響も与えることなく、バイポーラ・トラ
ンジスタに於けるベース抵抗の不均一を解消することを
目的とし、半導体基板上にMOSトランジスタのゲート
電極を形成する工程と、次いで、該ゲート電極の側面に
絶縁物からなる側壁膜を形成すると共に同一半導体基板
に在るバイポーラ・トランジスタに於けるベース領域上
の一部にも該絶縁物からなるマスク膜を形成する工程と
、その後、該マスク膜のエツジを利用しベース・コンタ
クト領域及びエミッタ領域の間の距離を規定して両者を
形成する工程とが含まれるよう構成する。
本発明は、同一基板上にバイポーラ・トランジスタとM
OSトランジスタ、例えば、CMOSトランジスタを併
存させたBi−0MO3と呼ばれている半導体装置を製
造するのに好適な方法に関する。
OSトランジスタ、例えば、CMOSトランジスタを併
存させたBi−0MO3と呼ばれている半導体装置を製
造するのに好適な方法に関する。
B i−0MO3は、例えばnpn型バイポーラ・トラ
ンジスタと0MO3トランジスタとを組み合わせてなる
ものであり、バイポーラ・トランジスタの高駆動力、高
速性を利用できること、そして、0MO3トランジスタ
の高集積性、低消費電力性香料用できること等の点から
、今後、種々な分野に用いられる重要な半導体装置とな
る素地を持っている。
ンジスタと0MO3トランジスタとを組み合わせてなる
ものであり、バイポーラ・トランジスタの高駆動力、高
速性を利用できること、そして、0MO3トランジスタ
の高集積性、低消費電力性香料用できること等の点から
、今後、種々な分野に用いられる重要な半導体装置とな
る素地を持っている。
前記したようなりi−0MO3を作成するに際しては、
(1) 両方のトランジスタが利点としている”性能
をそれぞれが独立に存在している場合に比較して低下し
ないようにすること、 (2)同じく各トランジスタの利点が更に向上するよう
な構成にすること、 等が肝要である。
をそれぞれが独立に存在している場合に比較して低下し
ないようにすること、 (2)同じく各トランジスタの利点が更に向上するよう
な構成にすること、 等が肝要である。
ところで、近年の高速バイポーラ・トランジスタは勿論
のこと、一般にバイポーラ・トランジスタに於いては、
ベース抵抗に不均一が生じると、それが直ちに性能の不
均一に反映される。
のこと、一般にバイポーラ・トランジスタに於いては、
ベース抵抗に不均一が生じると、それが直ちに性能の不
均一に反映される。
第9図乃至第11図は通常の高速バイポーラ・トランジ
スタを製造する場合を解説する為の工程要所に於ける要
部切断側面図を表している。
スタを製造する場合を解説する為の工程要所に於ける要
部切断側面図を表している。
第9図参照
(1) 通常の化学気相成長(chemical
vapor deposition:CVD)法やフ
ォト・リソグラフィ技術に依って例えば二酸化シリコン
からなる拡散マスクを形成してから気相拡散法を適用す
ることに依り、sb或いはAsなど番拡散してp型シリ
コン半導体基板1にn+型埋め込み層2を選択的に形成
する。
vapor deposition:CVD)法やフ
ォト・リソグラフィ技術に依って例えば二酸化シリコン
からなる拡散マスクを形成してから気相拡散法を適用す
ることに依り、sb或いはAsなど番拡散してp型シリ
コン半導体基板1にn+型埋め込み層2を選択的に形成
する。
(2) 前記拡散マスクを除去してから、気相エピタ
キシャル成長法を適用することに依り、p−型シリコン
半導体層3を成長させる。
キシャル成長法を適用することに依り、p−型シリコン
半導体層3を成長させる。
(3) 前記同様に拡散マスクを形成してから、気相
拡散法を適用することに依り、sb或いはAsなどを拡
散してp″″型シリコン半導体層3にn″″型ウェル4
を選択的に形成する。
拡散法を適用することに依り、sb或いはAsなどを拡
散してp″″型シリコン半導体層3にn″″型ウェル4
を選択的に形成する。
(4)前記拡散マスクを除去してから、窒化シリコン膜
などを耐酸化性マスクとする選択的熱酸化法を適用する
ことに依り、二酸化シリコンからなる素子間分離絶縁膜
5を形成する。
などを耐酸化性マスクとする選択的熱酸化法を適用する
ことに依り、二酸化シリコンからなる素子間分離絶縁膜
5を形成する。
(5)通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスにてベース形成予定部分に開口を有するマ
スク形成してから、イオン注入法を適用することに依り
、例えばBイオンの打ち込みを行ってp−型ベース領域
9を形成する。
ト・プロセスにてベース形成予定部分に開口を有するマ
スク形成してから、イオン注入法を適用することに依り
、例えばBイオンの打ち込みを行ってp−型ベース領域
9を形成する。
(6) 前記イオン注入マスクを除去してから、同じ
く、通常のフォト・リソグラフィ技術に於けるレジスト
・プロセスにてベース・コンタクト領域形成予定部分に
開口を有するマスクを形成し、イオン注入法を適用する
ことに依り、例えばBイオンの打ち込みを行ってp+型
ベース・コンタク) fiJi域11を形成する。
く、通常のフォト・リソグラフィ技術に於けるレジスト
・プロセスにてベース・コンタクト領域形成予定部分に
開口を有するマスクを形成し、イオン注入法を適用する
ことに依り、例えばBイオンの打ち込みを行ってp+型
ベース・コンタク) fiJi域11を形成する。
第10図参照
(7)通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスにてエミッタ領域形成予定部分及びコレク
タ・コンタクト領域形成予定部分に開口を有するマスク
を形成してから、イオン注入法を適用することに依り、
例えばAsイオンの打ち込みを行うことでn+型エミッ
タ領域14及びn+型コレクタ・コンタクト領域15な
どを形成する。
ト・プロセスにてエミッタ領域形成予定部分及びコレク
タ・コンタクト領域形成予定部分に開口を有するマスク
を形成してから、イオン注入法を適用することに依り、
例えばAsイオンの打ち込みを行うことでn+型エミッ
タ領域14及びn+型コレクタ・コンタクト領域15な
どを形成する。
第11図参照
(8)CVD法を適用することに依り、例えば二酸化シ
リコンからなる眉間絶縁膜16を形成し、これに通常の
フォト・リソグラフィ技術を適用して電極コンタクト窓
を形成する。
リコンからなる眉間絶縁膜16を形成し、これに通常の
フォト・リソグラフィ技術を適用して電極コンタクト窓
を形成する。
(9)真空蒸着法及びフォト・リソグラフィ技術をを適
用することに依り、AJからなるエミッタ電極17、ベ
ース電極18、コレクタ電極19を形成する。
用することに依り、AJからなるエミッタ電極17、ベ
ース電極18、コレクタ電極19を形成する。
さて、前記のようにして製造されたバイポーラ・トラン
ジスタに於いては、エミッタ領域14とベース・コンタ
クト領域11との間に在るp″″型ベース領域の部分は
ベース抵抗として作用するものであり、その幅Wはフォ
ト・リソグラフィ技術に於ける位置合わせの如何に依存
して変化し、また、そのシート抵抗値が約1 (KΩ
/口)程度と大きいことから、前記幅Wが変化した場合
、ベース抵抗が100〔93以上の値をもって不均一に
なることは珍しくなく、前記したように、このベース抵
抗の不均一は直ちにバイポーラ・トランジスタの性能の
不均一になって跳ね返ってくるものである。
ジスタに於いては、エミッタ領域14とベース・コンタ
クト領域11との間に在るp″″型ベース領域の部分は
ベース抵抗として作用するものであり、その幅Wはフォ
ト・リソグラフィ技術に於ける位置合わせの如何に依存
して変化し、また、そのシート抵抗値が約1 (KΩ
/口)程度と大きいことから、前記幅Wが変化した場合
、ベース抵抗が100〔93以上の値をもって不均一に
なることは珍しくなく、前記したように、このベース抵
抗の不均一は直ちにバイポーラ・トランジスタの性能の
不均一になって跳ね返ってくるものである。
本発明は、工程数を全く増加させることなく、従って、
Bi−0MO3の工程のみを利用し、且つ、0MO3ト
ランジスタには何等の悪影響も与えることなく、バイポ
ーラ・トランジスタに於けるベース抵抗の不均一を解消
しようとする。
Bi−0MO3の工程のみを利用し、且つ、0MO3ト
ランジスタには何等の悪影響も与えることなく、バイポ
ーラ・トランジスタに於けるベース抵抗の不均一を解消
しようとする。
第1図乃至第第3図は本発明の原理を解説する為の半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ説明する。尚、第9図乃至第11図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。尚、ここでは、簡明にする為、nチャネ
ル・トランジスタとnpnl−ランジスタのみを組み合
わせる場合について説明する。
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ説明する。尚、第9図乃至第11図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。尚、ここでは、簡明にする為、nチャネ
ル・トランジスタとnpnl−ランジスタのみを組み合
わせる場合について説明する。
第1図参照
(1)p型シリコン半導体基板1にn+型埋め込み層2
、p−型シリコン半導体層3、n−型ウェル4、p−型
ベース領域9を形成するまでは前記第9図乃至第11図
について説明した従来例と同様である。
、p−型シリコン半導体層3、n−型ウェル4、p−型
ベース領域9を形成するまでは前記第9図乃至第11図
について説明した従来例と同様である。
(2)熱酸化法を適用することに依り、二酸化シリコン
からなるゲート絶縁膜6を形成する。
からなるゲート絶縁膜6を形成する。
(3)CVD法を適用することに依り、多結晶シリコン
膜を形成し、必要に応じ、この時点でイオン注入するな
゛どして導電性化する。
膜を形成し、必要に応じ、この時点でイオン注入するな
゛どして導電性化する。
(4)通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜をバターニングしてゲー
ト電極7及び他の電極・配線を形成する。
に依り、前記多結晶シリコン膜をバターニングしてゲー
ト電極7及び他の電極・配線を形成する。
(5)通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、nチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Asイオンの打ち込みを行い、ゲート電極7をマス
クとするセルフ・アライメント方式に依って、n−型ソ
ース領域87.及びn−型ドレイン領域874を形成す
る。これは、所謂、LDD (lightIy do
ped drain)構造を作る為の不純物導入であ
る。
ト・プロセスを適用することに依り、nチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Asイオンの打ち込みを行い、ゲート電極7をマス
クとするセルフ・アライメント方式に依って、n−型ソ
ース領域87.及びn−型ドレイン領域874を形成す
る。これは、所謂、LDD (lightIy do
ped drain)構造を作る為の不純物導入であ
る。
(61CVD法を適用することに依り、二酸化シリコン
膜を形成する。
膜を形成する。
(7)通常のフォト・リソグラフィ技術を適用すること
に依り、ベース抵抗領域、即ち、ベース・コンタクト領
域とエミッタ領域との間を覆うマスク膜を形成する。
に依り、ベース抵抗領域、即ち、ベース・コンタクト領
域とエミッタ領域との間を覆うマスク膜を形成する。
(8)エツチング・ガスを(CF、+Q2+H2)とす
る反応性イオン・エツチング(reactive i
on etching:RIE)法を適用することに
依り、前記二酸化シリコン膜の異方性エツチングを行う
。
る反応性イオン・エツチング(reactive i
on etching:RIE)法を適用することに
依り、前記二酸化シリコン膜の異方性エツチングを行う
。
この工程を経ることに依り、ゲート電極7の側面に側壁
膜10Aが、また、ベース抵抗領域を覆うマスク膜10
Bがそれぞれ残留し、他は除去される。
膜10Aが、また、ベース抵抗領域を覆うマスク膜10
Bがそれぞれ残留し、他は除去される。
ここで得られたマスク膜10Bは、ベース・コンタクト
領域とエミッタ領域との間をセルフ・アライメント的に
画定するものであり、そして、このマスク膜10Bを形
成するには、前記したところから理解されるように、ゲ
ート電極7の側壁膜10Aを形成する工程を利用するも
のであるから、工程数の増加は皆無である。
領域とエミッタ領域との間をセルフ・アライメント的に
画定するものであり、そして、このマスク膜10Bを形
成するには、前記したところから理解されるように、ゲ
ート電極7の側壁膜10Aを形成する工程を利用するも
のであるから、工程数の増加は皆無である。
第2図参照
(9)通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ベース・コンタク
) 81域形成予定部分に開口を有するマスク膜を形成
し、Bイオンの打ち込みを行ってp++ベース・コンタ
クト領域11を形成する。
ト・プロセスを適用することに依り、ベース・コンタク
) 81域形成予定部分に開口を有するマスク膜を形成
し、Bイオンの打ち込みを行ってp++ベース・コンタ
クト領域11を形成する。
第3図参照
00) 同じく通常のフォト・リソグラフィ技術に於
けるレジスト・プロセスを適用することに依り、さきに
形成したp++ベース・コンタクト領域11の表面を覆
うマスク膜を形成し、Asイオンの打ち込みを行ってn
++ソース・コンタクト領域12、n+型トドレイン領
域13n++エミッタ・コンタクト領域14、n++コ
レクタ・コンタクト領域15などを形成する。
けるレジスト・プロセスを適用することに依り、さきに
形成したp++ベース・コンタクト領域11の表面を覆
うマスク膜を形成し、Asイオンの打ち込みを行ってn
++ソース・コンタクト領域12、n+型トドレイン領
域13n++エミッタ・コンタクト領域14、n++コ
レクタ・コンタクト領域15などを形成する。
αυ この後、通常の技法を適用することに依り、層間
絶縁膜や各種電極・配線などを形成して完成させれば良
い。
絶縁膜や各種電極・配線などを形成して完成させれば良
い。
このようにして製造された半導体装置では、ベース・コ
ンタクト領域11とエミッタ領域14との間隔がマスク
膜10Bの幅りで規定されていることは明らかである。
ンタクト領域11とエミッタ領域14との間隔がマスク
膜10Bの幅りで規定されていることは明らかである。
このようなことから、本発明に依る半導体装置の製造方
法に於いては、半導体基板(例えばp型シリコン半導体
層3中)上にMO3I−ランジスタのゲート電極(例え
ばゲート電極7N或いは7P)を形成する工程と、次い
で、該ゲート電極の側面に絶縁物からなる側壁膜(例え
ば側壁膜10A)を形成すると共に同一半導体基板に在
るバイポーラ・トランジスタに於けるベース領域(例え
ばp−型ベース領域9)上の一部にも該絶縁物からなる
マスク膜(例えばマスク膜10B)を形成する工程と、
その後、該マスク膜のエツジを利用しベース・コンタク
ト領域(例えばp++ベース・コンタクト領域11)及
びエミッタ領域(例えばn++エミッタ領域14)の間
の距離を規定して両者を形成する工程とが含まれるよう
構成する。
法に於いては、半導体基板(例えばp型シリコン半導体
層3中)上にMO3I−ランジスタのゲート電極(例え
ばゲート電極7N或いは7P)を形成する工程と、次い
で、該ゲート電極の側面に絶縁物からなる側壁膜(例え
ば側壁膜10A)を形成すると共に同一半導体基板に在
るバイポーラ・トランジスタに於けるベース領域(例え
ばp−型ベース領域9)上の一部にも該絶縁物からなる
マスク膜(例えばマスク膜10B)を形成する工程と、
その後、該マスク膜のエツジを利用しベース・コンタク
ト領域(例えばp++ベース・コンタクト領域11)及
びエミッタ領域(例えばn++エミッタ領域14)の間
の距離を規定して両者を形成する工程とが含まれるよう
構成する。
前記手段を採ることに依り、バイポーラ・トランジスタ
に於けるソース抵抗は、MO5I−ランジスタに於ける
ゲート電極の側面を覆う側壁膜の形成と同時にベース領
域上に形成されるマスク膜の幅に依ってセルフ・アライ
メント的に規定されるものであるから、従来の技術に於
けるような位置合わせに依る場合と比較すると、その精
度は桁違いに高くなり、再現性良く均一化されるもので
あり、そして、前記マスク膜はMOSトランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は皆無で
あり、しかも、MOSトランジスタには何等の悪影響も
与えない。
に於けるソース抵抗は、MO5I−ランジスタに於ける
ゲート電極の側面を覆う側壁膜の形成と同時にベース領
域上に形成されるマスク膜の幅に依ってセルフ・アライ
メント的に規定されるものであるから、従来の技術に於
けるような位置合わせに依る場合と比較すると、その精
度は桁違いに高くなり、再現性良く均一化されるもので
あり、そして、前記マスク膜はMOSトランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は皆無で
あり、しかも、MOSトランジスタには何等の悪影響も
与えない。
第4図乃至第6図は本発明一実施例を解説する為の工程
要所に於けるBi−CMOSの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。尚、第
1図乃至第3図及び第9図乃至第11図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
要所に於けるBi−CMOSの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。尚、第
1図乃至第3図及び第9図乃至第11図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
第4図参照
(1) ゲート絶縁膜6を形成する迄は、第1図乃至
第3図を参照して説明された本発明の原理と同様である
。
第3図を参照して説明された本発明の原理と同様である
。
(21CVD法を適用することに依り、ゲート電極・配
線及び他の電極・配線となるべき多結晶シリコン膜を形
成する。尚、必要に応じ、導電性化することは、本発明
の詳細な説明した通りである。
線及び他の電極・配線となるべき多結晶シリコン膜を形
成する。尚、必要に応じ、導電性化することは、本発明
の詳細な説明した通りである。
(3)通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜のパターニングを行い、
nチャネル・トランジスタに於けるゲート電極7N、p
チャネル・トランジスタに於けるゲート電極7P、その
電極・配線を形成する。
に依り、前記多結晶シリコン膜のパターニングを行い、
nチャネル・トランジスタに於けるゲート電極7N、p
チャネル・トランジスタに於けるゲート電極7P、その
電極・配線を形成する。
当然のことながら、p−型シリコン半導体層3中に直接
作成されるMOSトランジスタがnチャネル・トランジ
スタであり、n−型ウェル4中に作成されるMOSトラ
ンジスタがpチャネル・トランジスタである(以下同じ
)。
作成されるMOSトランジスタがnチャネル・トランジ
スタであり、n−型ウェル4中に作成されるMOSトラ
ンジスタがpチャネル・トランジスタである(以下同じ
)。
第5図参照
(4)通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、nチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Asイオンの打ち込みを行い、ゲート電極7Nをマ
スクとするセルフ・アライメント方式に依って、n−型
ソース領域8□及びn″″型ドレイン領域8□を形成す
る。これは、本発明の詳細な説明したように、LD[)
構造を作る為の不純物導入である。
ト・プロセスを適用することに依り、nチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Asイオンの打ち込みを行い、ゲート電極7Nをマ
スクとするセルフ・アライメント方式に依って、n−型
ソース領域8□及びn″″型ドレイン領域8□を形成す
る。これは、本発明の詳細な説明したように、LD[)
構造を作る為の不純物導入である。
(5) 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、バイポーラ・
トランジスタ形成予定部分以外をフォト・レジストなど
のマスク膜で覆ってから、イオン注入法を適用すること
に依り、Bイオンの打ち込みを行い、p−型ベース領域
9を形成する。
ジスト・プロセスを適用することに依り、バイポーラ・
トランジスタ形成予定部分以外をフォト・レジストなど
のマスク膜で覆ってから、イオン注入法を適用すること
に依り、Bイオンの打ち込みを行い、p−型ベース領域
9を形成する。
第6図参照
(6) 本発明の詳細な説明と同様にして二酸化シリ
コン膜の形成、マスク膜の形成、異方性エツチングを行
って、ゲート電極7N及び7Pの側面に側壁膜10Aを
、また、ベース抵抗領域を覆うマスク膜10Bをそれぞ
れ形成する。
コン膜の形成、マスク膜の形成、異方性エツチングを行
って、ゲート電極7N及び7Pの側面に側壁膜10Aを
、また、ベース抵抗領域を覆うマスク膜10Bをそれぞ
れ形成する。
(7)通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、pチャネル・トラ
ンジスタ形成予定部分及びバイポーラ・トランジスタ形
成予定部分以外をフォト・レジストなどのマスク膜で覆
ってから、イオン注入法を適用することに依り、Bイオ
ンの打ち込みを行い、p+型ベース・コンタクト領域1
1、p+型ソース領域13□及びp′型トドレイン領域
13□形成する。
ト・プロセスを適用することに依り、pチャネル・トラ
ンジスタ形成予定部分及びバイポーラ・トランジスタ形
成予定部分以外をフォト・レジストなどのマスク膜で覆
ってから、イオン注入法を適用することに依り、Bイオ
ンの打ち込みを行い、p+型ベース・コンタクト領域1
1、p+型ソース領域13□及びp′型トドレイン領域
13□形成する。
(8) 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、nチャネル・
トランジスタ形成予定部分とバイポーラ・トランジスタ
に於けるエミッタ領域形成予定部分と同じくコレクタ・
コンタクト領域形成予定部分以外をフォト・レジストな
どのマスク膜で覆ってから、イオン注入法を適用するこ
とに依り、例えばAsイオンの打ち込みを行い、n+型
ソース領域12□、n+型ドレイン領域12−a、n
+’型エミッタ頒域I4、n+型コレクタ・コンタクト
領域15を形成する。
ジスト・プロセスを適用することに依り、nチャネル・
トランジスタ形成予定部分とバイポーラ・トランジスタ
に於けるエミッタ領域形成予定部分と同じくコレクタ・
コンタクト領域形成予定部分以外をフォト・レジストな
どのマスク膜で覆ってから、イオン注入法を適用するこ
とに依り、例えばAsイオンの打ち込みを行い、n+型
ソース領域12□、n+型ドレイン領域12−a、n
+’型エミッタ頒域I4、n+型コレクタ・コンタクト
領域15を形成する。
(9) この後、通常の技法を適用することに依り、
眉間絶縁膜や各種電極・配線などを形成して完成させる
。
眉間絶縁膜や各種電極・配線などを形成して完成させる
。
前記したところから判るように、本実施例に依れば、ベ
ース・コンタクト領域11とエミッタ領域14との間が
セルフ・アライメント方式で規定され、均一なベース抵
抗をもつバイポーラ・トランジスタを有するB i −
CMO3が容易に実現されている。
ース・コンタクト領域11とエミッタ領域14との間が
セルフ・アライメント方式で規定され、均一なベース抵
抗をもつバイポーラ・トランジスタを有するB i −
CMO3が容易に実現されている。
第7図及び第8図は本発明の他の実施例を解説する為の
工程要所に於けるBi−CMO3の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。尚
、第1図乃至第6図及び第9図乃至第11図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
工程要所に於けるBi−CMO3の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。尚
、第1図乃至第6図及び第9図乃至第11図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
本実施例では、側壁膜10A及びマスク膜10Bを形成
する工程までは、さきに挙げた実施例の場合と変わりな
いので、その次の工程から説明する。
する工程までは、さきに挙げた実施例の場合と変わりな
いので、その次の工程から説明する。
第7図参照
(11通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、nチャネル・トラ
ンジスタ形成予定部分とバイポーラ・トランジスタに於
けるコレクタ・コンタクト1fJf域形成予定部分以外
をフォト・レジストなどのマスク膜で覆ってから、イオ
ン注入法を適用することに依り、例えばAsイオンの打
ち込みを行い、n+型ソース領域12□、n+型ドレイ
ンeM域12 na 、n+型コレクタ・コンタクト領
域15を形成する。尚、この工程では、n型不純物の導
入を必要とする領域の一つであるn+型エミッタ領域1
4の形成は行わない。
ト・プロセスを適用することに依り、nチャネル・トラ
ンジスタ形成予定部分とバイポーラ・トランジスタに於
けるコレクタ・コンタクト1fJf域形成予定部分以外
をフォト・レジストなどのマスク膜で覆ってから、イオ
ン注入法を適用することに依り、例えばAsイオンの打
ち込みを行い、n+型ソース領域12□、n+型ドレイ
ンeM域12 na 、n+型コレクタ・コンタクト領
域15を形成する。尚、この工程では、n型不純物の導
入を必要とする領域の一つであるn+型エミッタ領域1
4の形成は行わない。
第8図参照
(2)CVD法を適用することに依り、二酸化シリコン
膜を形成し、次いで、エツチング・ガスを(CF、+I
(2+02)とするRIE法を適用することに依り、該
二酸化シリコン膜の異方性エツチングを行ってマスク膜
10Bの開口内側面にのみ側壁膜16を形成する。
膜を形成し、次いで、エツチング・ガスを(CF、+I
(2+02)とするRIE法を適用することに依り、該
二酸化シリコン膜の異方性エツチングを行ってマスク膜
10Bの開口内側面にのみ側壁膜16を形成する。
(3)CVD法を適用することに依り、二酸化シリコン
からなる眉間絶縁膜17を形成し、次いで、通常のフォ
ト・リソグラフィ技術を適用することに依り、眉間絶縁
膜17の選択的エツチングを行ってエミッタ電極コンタ
クト窓及びその他所要の電極コンタクト窓を形成する。
からなる眉間絶縁膜17を形成し、次いで、通常のフォ
ト・リソグラフィ技術を適用することに依り、眉間絶縁
膜17の選択的エツチングを行ってエミッタ電極コンタ
クト窓及びその他所要の電極コンタクト窓を形成する。
尚、本実施例では、nチャネル・トランジスタのドレイ
ン電極コンタクト窓が形成されている。
ン電極コンタクト窓が形成されている。
(41CVD法を適用することに依り、多結晶シリコン
膜を形成し、次いで、通常のフォト・リソグラフィ技術
を適用することに依り、該多1結晶シリコン膜のパター
ニングを行い、エミッタ電極・配vA18及びその他所
要の電極・配線を形成する。尚、本実施例に於いては、
nチャネル・トランジスタのn+型ドレイン・コンタク
ト領域121dにコンタクトする電極・配線19が表さ
れている。
膜を形成し、次いで、通常のフォト・リソグラフィ技術
を適用することに依り、該多1結晶シリコン膜のパター
ニングを行い、エミッタ電極・配vA18及びその他所
要の電極・配線を形成する。尚、本実施例に於いては、
nチャネル・トランジスタのn+型ドレイン・コンタク
ト領域121dにコンタクトする電極・配線19が表さ
れている。
(5) イオン注入法を適用することに依り、Asイ
オンの打ち込みを行ってn+型ソース領域14の形成、
電極・配線18或いは19などの導電性化を行う。
オンの打ち込みを行ってn+型ソース領域14の形成、
電極・配線18或いは19などの導電性化を行う。
(6) この後、通常の技法を適用することに依り、
層間絶縁膜や各種電極・配線などを形成して完成させる
。
層間絶縁膜や各種電極・配線などを形成して完成させる
。
図からも明らかであるが、本実施例に依ると、工程の数
は僅かに増加するが、n+型エミッタ領域14の幅を極
めて狭く形成できる旨の利点があり、高速化の面では好
ましい構造になる。
は僅かに増加するが、n+型エミッタ領域14の幅を極
めて狭く形成できる旨の利点があり、高速化の面では好
ましい構造になる。
本発明に依る半導体装置の製造方法に於いては、MOS
トランジスタのゲート電極に側壁膜を形成する際、それ
と同時にバイポーラ・トランジスタのベース・コンタク
ト領域とエミッタ領域との間隔を規定するマスク膜も形
成するようにしている。
トランジスタのゲート電極に側壁膜を形成する際、それ
と同時にバイポーラ・トランジスタのベース・コンタク
ト領域とエミッタ領域との間隔を規定するマスク膜も形
成するようにしている。
前記構成を採ることに依り、バイポーラ・トランジスタ
に於けるソース抵抗は、MOSトランジスタに於けるゲ
ート電極の側面を覆う側壁膜の形成と同時にベース領域
上に形成されるマスク膜の幅に依ってセルフ・アライメ
ント的に規定されるものであるから、従来の技術に於け
るような位置合わせに依る場合と比較すると、その精度
は桁違いに高くなり、再現性良く均一化されるものであ
り、そして、前記マスク膜はMO3I−ランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は情無で
あり、しかも、MOSトランジスタには何等の悪影響も
与えない。
に於けるソース抵抗は、MOSトランジスタに於けるゲ
ート電極の側面を覆う側壁膜の形成と同時にベース領域
上に形成されるマスク膜の幅に依ってセルフ・アライメ
ント的に規定されるものであるから、従来の技術に於け
るような位置合わせに依る場合と比較すると、その精度
は桁違いに高くなり、再現性良く均一化されるものであ
り、そして、前記マスク膜はMO3I−ランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は情無で
あり、しかも、MOSトランジスタには何等の悪影響も
与えない。
第1図乃至第3図は本発明の詳細な説明する為の工程要
所に於ける半導体装置の要部切断側面図、第4図乃至第
6図は本発明一実施例を説明する為の工程要所に於ける
半導体装置の要部切断側面図、第7図及び第8図は本発
明の他の実施例を説明する為の工程要所に於ける半導体
装置の要部切断側面図、第9図乃至第11図は従来例を
説明する為の工程要所に於ける半導体装置の要部切断側
面図をそれぞれ表している。 図に於いて、1はシリコン半導体基板、2は埋め込み層
、3はシリコン半導体層、4はウェル、5は素子間分離
絶縁膜、6はゲート絶縁膜、7N及び7Pはゲート電極
、8.l、はソース領域、8゜はドレイン領域、9はベ
ース領域、IOAは側壁膜、IOBはマスク膜、11は
ベース・コンタクトM域、12.ls及び13p、はソ
ース・コンタクト領域、12□及び13pdはドレイン
・コンタクト領域、14はエミ・ツタ領域、15はコレ
クタ・コンタクト領域、16は側壁膜、17は層間絶縁
膜、18及び19は電極・配線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
所に於ける半導体装置の要部切断側面図、第4図乃至第
6図は本発明一実施例を説明する為の工程要所に於ける
半導体装置の要部切断側面図、第7図及び第8図は本発
明の他の実施例を説明する為の工程要所に於ける半導体
装置の要部切断側面図、第9図乃至第11図は従来例を
説明する為の工程要所に於ける半導体装置の要部切断側
面図をそれぞれ表している。 図に於いて、1はシリコン半導体基板、2は埋め込み層
、3はシリコン半導体層、4はウェル、5は素子間分離
絶縁膜、6はゲート絶縁膜、7N及び7Pはゲート電極
、8.l、はソース領域、8゜はドレイン領域、9はベ
ース領域、IOAは側壁膜、IOBはマスク膜、11は
ベース・コンタクトM域、12.ls及び13p、はソ
ース・コンタクト領域、12□及び13pdはドレイン
・コンタクト領域、14はエミ・ツタ領域、15はコレ
クタ・コンタクト領域、16は側壁膜、17は層間絶縁
膜、18及び19は電極・配線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 【特許請求の範囲】 半導体基板上にMOSトランジスタのゲート電極を形
成する工程と、 次いで、該ゲート電極の側面に絶縁物からなる側壁膜を
形成すると共に同一半導体基板に在るバイポーラ・トラ
ンジスタに於けるベース領域上の一部にも該絶縁物から
なるマスク膜を形成する工程と、 その後、該マスク膜のエッジを利用しベース・コンタク
ト領域及びエミッタ領域の間の距離を規定して両者を形
成する工程と が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29070887A JPH01133355A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29070887A JPH01133355A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01133355A true JPH01133355A (ja) | 1989-05-25 |
Family
ID=17759489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29070887A Pending JPH01133355A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01133355A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
-
1987
- 1987-11-19 JP JP29070887A patent/JPH01133355A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
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