JPH01133355A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01133355A JPH01133355A JP29070887A JP29070887A JPH01133355A JP H01133355 A JPH01133355 A JP H01133355A JP 29070887 A JP29070887 A JP 29070887A JP 29070887 A JP29070887 A JP 29070887A JP H01133355 A JPH01133355 A JP H01133355A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- region
- film
- transistor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000000034 method Methods 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 238000005530 etching Methods 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 238000000206 photolithography Methods 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 13
- 239000010410 layer Substances 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000003205 fragrance Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同一の基板上にバイポーラ・トランジスタ並びにＭＯＳ
トランジスタ、例えば、ＣＭＯＳ（ｃ。
トランジスタ、例えば、ＣＭＯＳ（ｃ。
ｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタ
を併存させたバイポーラ−０ＭＯ３（Ｂ ｉ −０ＭＯ
３）と呼ばれている半導体装置を製造するのに好適な方
法に関し、 工程数を全く増加させることなく、従って、Ｂｉ−０Ｍ
Ｏ３の工程のみを利用し、且つ、ＣＭＯＳトランジスタ
には何等の悪影響も与えることなく、バイポーラ・トラ
ンジスタに於けるベース抵抗の不均一を解消することを
目的とし、半導体基板上にＭＯＳトランジスタのゲート
電極を形成する工程と、次いで、該ゲート電極の側面に
絶縁物からなる側壁膜を形成すると共に同一半導体基板
に在るバイポーラ・トランジスタに於けるベース領域上
の一部にも該絶縁物からなるマスク膜を形成する工程と
、その後、該マスク膜のエツジを利用しベース・コンタ
クト領域及びエミッタ領域の間の距離を規定して両者を
形成する工程とが含まれるよう構成する。
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタ
を併存させたバイポーラ−０ＭＯ３（Ｂ ｉ −０ＭＯ
３）と呼ばれている半導体装置を製造するのに好適な方
法に関し、 工程数を全く増加させることなく、従って、Ｂｉ−０Ｍ
Ｏ３の工程のみを利用し、且つ、ＣＭＯＳトランジスタ
には何等の悪影響も与えることなく、バイポーラ・トラ
ンジスタに於けるベース抵抗の不均一を解消することを
目的とし、半導体基板上にＭＯＳトランジスタのゲート
電極を形成する工程と、次いで、該ゲート電極の側面に
絶縁物からなる側壁膜を形成すると共に同一半導体基板
に在るバイポーラ・トランジスタに於けるベース領域上
の一部にも該絶縁物からなるマスク膜を形成する工程と
、その後、該マスク膜のエツジを利用しベース・コンタ
クト領域及びエミッタ領域の間の距離を規定して両者を
形成する工程とが含まれるよう構成する。
本発明は、同一基板上にバイポーラ・トランジスタとＭ
ＯＳトランジスタ、例えば、ＣＭＯＳトランジスタを併
存させたＢｉ−０ＭＯ３と呼ばれている半導体装置を製
造するのに好適な方法に関する。
ＯＳトランジスタ、例えば、ＣＭＯＳトランジスタを併
存させたＢｉ−０ＭＯ３と呼ばれている半導体装置を製
造するのに好適な方法に関する。
Ｂ ｉ−０ＭＯ３は、例えばｎｐｎ型バイポーラ・トラ
ンジスタと０ＭＯ３トランジスタとを組み合わせてなる
ものであり、バイポーラ・トランジスタの高駆動力、高
速性を利用できること、そして、０ＭＯ３トランジスタ
の高集積性、低消費電力性香料用できること等の点から
、今後、種々な分野に用いられる重要な半導体装置とな
る素地を持っている。
ンジスタと０ＭＯ３トランジスタとを組み合わせてなる
ものであり、バイポーラ・トランジスタの高駆動力、高
速性を利用できること、そして、０ＭＯ３トランジスタ
の高集積性、低消費電力性香料用できること等の点から
、今後、種々な分野に用いられる重要な半導体装置とな
る素地を持っている。
前記したようなりｉ−０ＭＯ３を作成するに際しては、
（１） 両方のトランジスタが利点としている”性能
をそれぞれが独立に存在している場合に比較して低下し
ないようにすること、 （２）同じく各トランジスタの利点が更に向上するよう
な構成にすること、 等が肝要である。
をそれぞれが独立に存在している場合に比較して低下し
ないようにすること、 （２）同じく各トランジスタの利点が更に向上するよう
な構成にすること、 等が肝要である。
ところで、近年の高速バイポーラ・トランジスタは勿論
のこと、一般にバイポーラ・トランジスタに於いては、
ベース抵抗に不均一が生じると、それが直ちに性能の不
均一に反映される。
のこと、一般にバイポーラ・トランジスタに於いては、
ベース抵抗に不均一が生じると、それが直ちに性能の不
均一に反映される。
第９図乃至第１１図は通常の高速バイポーラ・トランジ
スタを製造する場合を解説する為の工程要所に於ける要
部切断側面図を表している。
スタを製造する場合を解説する為の工程要所に於ける要
部切断側面図を表している。
第９図参照
（１） 通常の化学気相成長（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法やフ
ォト・リソグラフィ技術に依って例えば二酸化シリコン
からなる拡散マスクを形成してから気相拡散法を適用す
ることに依り、ｓｂ或いはＡｓなど番拡散してｐ型シリ
コン半導体基板１にｎ＋型埋め込み層２を選択的に形成
する。
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法やフ
ォト・リソグラフィ技術に依って例えば二酸化シリコン
からなる拡散マスクを形成してから気相拡散法を適用す
ることに依り、ｓｂ或いはＡｓなど番拡散してｐ型シリ
コン半導体基板１にｎ＋型埋め込み層２を選択的に形成
する。
（２） 前記拡散マスクを除去してから、気相エピタ
キシャル成長法を適用することに依り、ｐ−型シリコン
半導体層３を成長させる。
キシャル成長法を適用することに依り、ｐ−型シリコン
半導体層３を成長させる。
（３） 前記同様に拡散マスクを形成してから、気相
拡散法を適用することに依り、ｓｂ或いはＡｓなどを拡
散してｐ″″型シリコン半導体層３にｎ″″型ウェル４
を選択的に形成する。
拡散法を適用することに依り、ｓｂ或いはＡｓなどを拡
散してｐ″″型シリコン半導体層３にｎ″″型ウェル４
を選択的に形成する。
（４）前記拡散マスクを除去してから、窒化シリコン膜
などを耐酸化性マスクとする選択的熱酸化法を適用する
ことに依り、二酸化シリコンからなる素子間分離絶縁膜
５を形成する。
などを耐酸化性マスクとする選択的熱酸化法を適用する
ことに依り、二酸化シリコンからなる素子間分離絶縁膜
５を形成する。
（５）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスにてベース形成予定部分に開口を有するマ
スク形成してから、イオン注入法を適用することに依り
、例えばＢイオンの打ち込みを行ってｐ−型ベース領域
９を形成する。
ト・プロセスにてベース形成予定部分に開口を有するマ
スク形成してから、イオン注入法を適用することに依り
、例えばＢイオンの打ち込みを行ってｐ−型ベース領域
９を形成する。
（６） 前記イオン注入マスクを除去してから、同じ
く、通常のフォト・リソグラフィ技術に於けるレジスト
・プロセスにてベース・コンタクト領域形成予定部分に
開口を有するマスクを形成し、イオン注入法を適用する
ことに依り、例えばＢイオンの打ち込みを行ってｐ＋型
ベース・コンタク） ｆｉＪｉ域１１を形成する。
く、通常のフォト・リソグラフィ技術に於けるレジスト
・プロセスにてベース・コンタクト領域形成予定部分に
開口を有するマスクを形成し、イオン注入法を適用する
ことに依り、例えばＢイオンの打ち込みを行ってｐ＋型
ベース・コンタク） ｆｉＪｉ域１１を形成する。
第１０図参照
（７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスにてエミッタ領域形成予定部分及びコレク
タ・コンタクト領域形成予定部分に開口を有するマスク
を形成してから、イオン注入法を適用することに依り、
例えばＡｓイオンの打ち込みを行うことでｎ＋型エミッ
タ領域１４及びｎ＋型コレクタ・コンタクト領域１５な
どを形成する。
ト・プロセスにてエミッタ領域形成予定部分及びコレク
タ・コンタクト領域形成予定部分に開口を有するマスク
を形成してから、イオン注入法を適用することに依り、
例えばＡｓイオンの打ち込みを行うことでｎ＋型エミッ
タ領域１４及びｎ＋型コレクタ・コンタクト領域１５な
どを形成する。
第１１図参照
（８）ＣＶＤ法を適用することに依り、例えば二酸化シ
リコンからなる眉間絶縁膜１６を形成し、これに通常の
フォト・リソグラフィ技術を適用して電極コンタクト窓
を形成する。
リコンからなる眉間絶縁膜１６を形成し、これに通常の
フォト・リソグラフィ技術を適用して電極コンタクト窓
を形成する。
（９）真空蒸着法及びフォト・リソグラフィ技術をを適
用することに依り、ＡＪからなるエミッタ電極１７、ベ
ース電極１８、コレクタ電極１９を形成する。
用することに依り、ＡＪからなるエミッタ電極１７、ベ
ース電極１８、コレクタ電極１９を形成する。
さて、前記のようにして製造されたバイポーラ・トラン
ジスタに於いては、エミッタ領域１４とベース・コンタ
クト領域１１との間に在るｐ″″型ベース領域の部分は
ベース抵抗として作用するものであり、その幅Ｗはフォ
ト・リソグラフィ技術に於ける位置合わせの如何に依存
して変化し、また、そのシート抵抗値が約１ （ＫΩ
／口）程度と大きいことから、前記幅Ｗが変化した場合
、ベース抵抗が１００〔９３以上の値をもって不均一に
なることは珍しくなく、前記したように、このベース抵
抗の不均一は直ちにバイポーラ・トランジスタの性能の
不均一になって跳ね返ってくるものである。
ジスタに於いては、エミッタ領域１４とベース・コンタ
クト領域１１との間に在るｐ″″型ベース領域の部分は
ベース抵抗として作用するものであり、その幅Ｗはフォ
ト・リソグラフィ技術に於ける位置合わせの如何に依存
して変化し、また、そのシート抵抗値が約１ （ＫΩ
／口）程度と大きいことから、前記幅Ｗが変化した場合
、ベース抵抗が１００〔９３以上の値をもって不均一に
なることは珍しくなく、前記したように、このベース抵
抗の不均一は直ちにバイポーラ・トランジスタの性能の
不均一になって跳ね返ってくるものである。
本発明は、工程数を全く増加させることなく、従って、
Ｂｉ−０ＭＯ３の工程のみを利用し、且つ、０ＭＯ３ト
ランジスタには何等の悪影響も与えることなく、バイポ
ーラ・トランジスタに於けるベース抵抗の不均一を解消
しようとする。
Ｂｉ−０ＭＯ３の工程のみを利用し、且つ、０ＭＯ３ト
ランジスタには何等の悪影響も与えることなく、バイポ
ーラ・トランジスタに於けるベース抵抗の不均一を解消
しようとする。
第１図乃至第第３図は本発明の原理を解説する為の半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ説明する。尚、第９図乃至第１１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。尚、ここでは、簡明にする為、ｎチャネ
ル・トランジスタとｎｐｎｌ−ランジスタのみを組み合
わせる場合について説明する。
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ説明する。尚、第９図乃至第１１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。尚、ここでは、簡明にする為、ｎチャネ
ル・トランジスタとｎｐｎｌ−ランジスタのみを組み合
わせる場合について説明する。
第１図参照
（１）ｐ型シリコン半導体基板１にｎ＋型埋め込み層２
、ｐ−型シリコン半導体層３、ｎ−型ウェル４、ｐ−型
ベース領域９を形成するまでは前記第９図乃至第１１図
について説明した従来例と同様である。
、ｐ−型シリコン半導体層３、ｎ−型ウェル４、ｐ−型
ベース領域９を形成するまでは前記第９図乃至第１１図
について説明した従来例と同様である。
（２）熱酸化法を適用することに依り、二酸化シリコン
からなるゲート絶縁膜６を形成する。
からなるゲート絶縁膜６を形成する。
（３）ＣＶＤ法を適用することに依り、多結晶シリコン
膜を形成し、必要に応じ、この時点でイオン注入するな
゛どして導電性化する。
膜を形成し、必要に応じ、この時点でイオン注入するな
゛どして導電性化する。
（４）通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜をバターニングしてゲー
ト電極７及び他の電極・配線を形成する。
に依り、前記多結晶シリコン膜をバターニングしてゲー
ト電極７及び他の電極・配線を形成する。
（５）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ｎチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Ａｓイオンの打ち込みを行い、ゲート電極７をマス
クとするセルフ・アライメント方式に依って、ｎ−型ソ
ース領域８７．及びｎ−型ドレイン領域８７４を形成す
る。これは、所謂、ＬＤＤ （ｌｉｇｈｔＩｙ ｄｏ
ｐｅｄ ｄｒａｉｎ）構造を作る為の不純物導入であ
る。
ト・プロセスを適用することに依り、ｎチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Ａｓイオンの打ち込みを行い、ゲート電極７をマス
クとするセルフ・アライメント方式に依って、ｎ−型ソ
ース領域８７．及びｎ−型ドレイン領域８７４を形成す
る。これは、所謂、ＬＤＤ （ｌｉｇｈｔＩｙ ｄｏ
ｐｅｄ ｄｒａｉｎ）構造を作る為の不純物導入であ
る。
（６１ＣＶＤ法を適用することに依り、二酸化シリコン
膜を形成する。
膜を形成する。
（７）通常のフォト・リソグラフィ技術を適用すること
に依り、ベース抵抗領域、即ち、ベース・コンタクト領
域とエミッタ領域との間を覆うマスク膜を形成する。
に依り、ベース抵抗領域、即ち、ベース・コンタクト領
域とエミッタ領域との間を覆うマスク膜を形成する。
（８）エツチング・ガスを（ＣＦ、＋Ｑ２＋Ｈ２）とす
る反応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉ
ｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに
依り、前記二酸化シリコン膜の異方性エツチングを行う
。
る反応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉ
ｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに
依り、前記二酸化シリコン膜の異方性エツチングを行う
。
この工程を経ることに依り、ゲート電極７の側面に側壁
膜１０Ａが、また、ベース抵抗領域を覆うマスク膜１０
Ｂがそれぞれ残留し、他は除去される。
膜１０Ａが、また、ベース抵抗領域を覆うマスク膜１０
Ｂがそれぞれ残留し、他は除去される。
ここで得られたマスク膜１０Ｂは、ベース・コンタクト
領域とエミッタ領域との間をセルフ・アライメント的に
画定するものであり、そして、このマスク膜１０Ｂを形
成するには、前記したところから理解されるように、ゲ
ート電極７の側壁膜１０Ａを形成する工程を利用するも
のであるから、工程数の増加は皆無である。
領域とエミッタ領域との間をセルフ・アライメント的に
画定するものであり、そして、このマスク膜１０Ｂを形
成するには、前記したところから理解されるように、ゲ
ート電極７の側壁膜１０Ａを形成する工程を利用するも
のであるから、工程数の増加は皆無である。
第２図参照
（９）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ベース・コンタク
） ８１域形成予定部分に開口を有するマスク膜を形成
し、Ｂイオンの打ち込みを行ってｐ＋＋ベース・コンタ
クト領域１１を形成する。
ト・プロセスを適用することに依り、ベース・コンタク
） ８１域形成予定部分に開口を有するマスク膜を形成
し、Ｂイオンの打ち込みを行ってｐ＋＋ベース・コンタ
クト領域１１を形成する。
第３図参照
００） 同じく通常のフォト・リソグラフィ技術に於
けるレジスト・プロセスを適用することに依り、さきに
形成したｐ＋＋ベース・コンタクト領域１１の表面を覆
うマスク膜を形成し、Ａｓイオンの打ち込みを行ってｎ
＋＋ソース・コンタクト領域１２、ｎ＋型トドレイン領
域１３ｎ＋＋エミッタ・コンタクト領域１４、ｎ＋＋コ
レクタ・コンタクト領域１５などを形成する。
けるレジスト・プロセスを適用することに依り、さきに
形成したｐ＋＋ベース・コンタクト領域１１の表面を覆
うマスク膜を形成し、Ａｓイオンの打ち込みを行ってｎ
＋＋ソース・コンタクト領域１２、ｎ＋型トドレイン領
域１３ｎ＋＋エミッタ・コンタクト領域１４、ｎ＋＋コ
レクタ・コンタクト領域１５などを形成する。
αυ この後、通常の技法を適用することに依り、層間
絶縁膜や各種電極・配線などを形成して完成させれば良
い。
絶縁膜や各種電極・配線などを形成して完成させれば良
い。
このようにして製造された半導体装置では、ベース・コ
ンタクト領域１１とエミッタ領域１４との間隔がマスク
膜１０Ｂの幅りで規定されていることは明らかである。
ンタクト領域１１とエミッタ領域１４との間隔がマスク
膜１０Ｂの幅りで規定されていることは明らかである。
このようなことから、本発明に依る半導体装置の製造方
法に於いては、半導体基板（例えばｐ型シリコン半導体
層３中）上にＭＯ３Ｉ−ランジスタのゲート電極（例え
ばゲート電極７Ｎ或いは７Ｐ）を形成する工程と、次い
で、該ゲート電極の側面に絶縁物からなる側壁膜（例え
ば側壁膜１０Ａ）を形成すると共に同一半導体基板に在
るバイポーラ・トランジスタに於けるベース領域（例え
ばｐ−型ベース領域９）上の一部にも該絶縁物からなる
マスク膜（例えばマスク膜１０Ｂ）を形成する工程と、
その後、該マスク膜のエツジを利用しベース・コンタク
ト領域（例えばｐ＋＋ベース・コンタクト領域１１）及
びエミッタ領域（例えばｎ＋＋エミッタ領域１４）の間
の距離を規定して両者を形成する工程とが含まれるよう
構成する。
法に於いては、半導体基板（例えばｐ型シリコン半導体
層３中）上にＭＯ３Ｉ−ランジスタのゲート電極（例え
ばゲート電極７Ｎ或いは７Ｐ）を形成する工程と、次い
で、該ゲート電極の側面に絶縁物からなる側壁膜（例え
ば側壁膜１０Ａ）を形成すると共に同一半導体基板に在
るバイポーラ・トランジスタに於けるベース領域（例え
ばｐ−型ベース領域９）上の一部にも該絶縁物からなる
マスク膜（例えばマスク膜１０Ｂ）を形成する工程と、
その後、該マスク膜のエツジを利用しベース・コンタク
ト領域（例えばｐ＋＋ベース・コンタクト領域１１）及
びエミッタ領域（例えばｎ＋＋エミッタ領域１４）の間
の距離を規定して両者を形成する工程とが含まれるよう
構成する。
前記手段を採ることに依り、バイポーラ・トランジスタ
に於けるソース抵抗は、ＭＯ５Ｉ−ランジスタに於ける
ゲート電極の側面を覆う側壁膜の形成と同時にベース領
域上に形成されるマスク膜の幅に依ってセルフ・アライ
メント的に規定されるものであるから、従来の技術に於
けるような位置合わせに依る場合と比較すると、その精
度は桁違いに高くなり、再現性良く均一化されるもので
あり、そして、前記マスク膜はＭＯＳトランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は皆無で
あり、しかも、ＭＯＳトランジスタには何等の悪影響も
与えない。
に於けるソース抵抗は、ＭＯ５Ｉ−ランジスタに於ける
ゲート電極の側面を覆う側壁膜の形成と同時にベース領
域上に形成されるマスク膜の幅に依ってセルフ・アライ
メント的に規定されるものであるから、従来の技術に於
けるような位置合わせに依る場合と比較すると、その精
度は桁違いに高くなり、再現性良く均一化されるもので
あり、そして、前記マスク膜はＭＯＳトランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は皆無で
あり、しかも、ＭＯＳトランジスタには何等の悪影響も
与えない。
第４図乃至第６図は本発明一実施例を解説する為の工程
要所に於けるＢｉ−ＣＭＯＳの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。尚、第
１図乃至第３図及び第９図乃至第１１図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
要所に於けるＢｉ−ＣＭＯＳの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。尚、第
１図乃至第３図及び第９図乃至第１１図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
第４図参照
（１） ゲート絶縁膜６を形成する迄は、第１図乃至
第３図を参照して説明された本発明の原理と同様である
。
第３図を参照して説明された本発明の原理と同様である
。
（２１ＣＶＤ法を適用することに依り、ゲート電極・配
線及び他の電極・配線となるべき多結晶シリコン膜を形
成する。尚、必要に応じ、導電性化することは、本発明
の詳細な説明した通りである。
線及び他の電極・配線となるべき多結晶シリコン膜を形
成する。尚、必要に応じ、導電性化することは、本発明
の詳細な説明した通りである。
（３）通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜のパターニングを行い、
ｎチャネル・トランジスタに於けるゲート電極７Ｎ、ｐ
チャネル・トランジスタに於けるゲート電極７Ｐ、その
電極・配線を形成する。
に依り、前記多結晶シリコン膜のパターニングを行い、
ｎチャネル・トランジスタに於けるゲート電極７Ｎ、ｐ
チャネル・トランジスタに於けるゲート電極７Ｐ、その
電極・配線を形成する。
当然のことながら、ｐ−型シリコン半導体層３中に直接
作成されるＭＯＳトランジスタがｎチャネル・トランジ
スタであり、ｎ−型ウェル４中に作成されるＭＯＳトラ
ンジスタがｐチャネル・トランジスタである（以下同じ
）。
作成されるＭＯＳトランジスタがｎチャネル・トランジ
スタであり、ｎ−型ウェル４中に作成されるＭＯＳトラ
ンジスタがｐチャネル・トランジスタである（以下同じ
）。
第５図参照
（４）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ｎチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Ａｓイオンの打ち込みを行い、ゲート電極７Ｎをマ
スクとするセルフ・アライメント方式に依って、ｎ−型
ソース領域８□及びｎ″″型ドレイン領域８□を形成す
る。これは、本発明の詳細な説明したように、ＬＤ［）
構造を作る為の不純物導入である。
ト・プロセスを適用することに依り、ｎチャネル・トラ
ンジスタ形成予定部分以外をフォト・レジストなどのマ
スク膜で覆ってから、イオン注入法を適用することに依
り、Ａｓイオンの打ち込みを行い、ゲート電極７Ｎをマ
スクとするセルフ・アライメント方式に依って、ｎ−型
ソース領域８□及びｎ″″型ドレイン領域８□を形成す
る。これは、本発明の詳細な説明したように、ＬＤ［）
構造を作る為の不純物導入である。
（５） 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、バイポーラ・
トランジスタ形成予定部分以外をフォト・レジストなど
のマスク膜で覆ってから、イオン注入法を適用すること
に依り、Ｂイオンの打ち込みを行い、ｐ−型ベース領域
９を形成する。
ジスト・プロセスを適用することに依り、バイポーラ・
トランジスタ形成予定部分以外をフォト・レジストなど
のマスク膜で覆ってから、イオン注入法を適用すること
に依り、Ｂイオンの打ち込みを行い、ｐ−型ベース領域
９を形成する。
第６図参照
（６） 本発明の詳細な説明と同様にして二酸化シリ
コン膜の形成、マスク膜の形成、異方性エツチングを行
って、ゲート電極７Ｎ及び７Ｐの側面に側壁膜１０Ａを
、また、ベース抵抗領域を覆うマスク膜１０Ｂをそれぞ
れ形成する。
コン膜の形成、マスク膜の形成、異方性エツチングを行
って、ゲート電極７Ｎ及び７Ｐの側面に側壁膜１０Ａを
、また、ベース抵抗領域を覆うマスク膜１０Ｂをそれぞ
れ形成する。
（７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ｐチャネル・トラ
ンジスタ形成予定部分及びバイポーラ・トランジスタ形
成予定部分以外をフォト・レジストなどのマスク膜で覆
ってから、イオン注入法を適用することに依り、Ｂイオ
ンの打ち込みを行い、ｐ＋型ベース・コンタクト領域１
１、ｐ＋型ソース領域１３□及びｐ′型トドレイン領域
１３□形成する。
ト・プロセスを適用することに依り、ｐチャネル・トラ
ンジスタ形成予定部分及びバイポーラ・トランジスタ形
成予定部分以外をフォト・レジストなどのマスク膜で覆
ってから、イオン注入法を適用することに依り、Ｂイオ
ンの打ち込みを行い、ｐ＋型ベース・コンタクト領域１
１、ｐ＋型ソース領域１３□及びｐ′型トドレイン領域
１３□形成する。
（８） 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、ｎチャネル・
トランジスタ形成予定部分とバイポーラ・トランジスタ
に於けるエミッタ領域形成予定部分と同じくコレクタ・
コンタクト領域形成予定部分以外をフォト・レジストな
どのマスク膜で覆ってから、イオン注入法を適用するこ
とに依り、例えばＡｓイオンの打ち込みを行い、ｎ＋型
ソース領域１２□、ｎ＋型ドレイン領域１２−ａ、ｎ
＋’型エミッタ頒域Ｉ４、ｎ＋型コレクタ・コンタクト
領域１５を形成する。
ジスト・プロセスを適用することに依り、ｎチャネル・
トランジスタ形成予定部分とバイポーラ・トランジスタ
に於けるエミッタ領域形成予定部分と同じくコレクタ・
コンタクト領域形成予定部分以外をフォト・レジストな
どのマスク膜で覆ってから、イオン注入法を適用するこ
とに依り、例えばＡｓイオンの打ち込みを行い、ｎ＋型
ソース領域１２□、ｎ＋型ドレイン領域１２−ａ、ｎ
＋’型エミッタ頒域Ｉ４、ｎ＋型コレクタ・コンタクト
領域１５を形成する。
（９） この後、通常の技法を適用することに依り、
眉間絶縁膜や各種電極・配線などを形成して完成させる
。
眉間絶縁膜や各種電極・配線などを形成して完成させる
。
前記したところから判るように、本実施例に依れば、ベ
ース・コンタクト領域１１とエミッタ領域１４との間が
セルフ・アライメント方式で規定され、均一なベース抵
抗をもつバイポーラ・トランジスタを有するＢ ｉ −
ＣＭＯ３が容易に実現されている。
ース・コンタクト領域１１とエミッタ領域１４との間が
セルフ・アライメント方式で規定され、均一なベース抵
抗をもつバイポーラ・トランジスタを有するＢ ｉ −
ＣＭＯ３が容易に実現されている。
第７図及び第８図は本発明の他の実施例を解説する為の
工程要所に於けるＢｉ−ＣＭＯ３の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。尚
、第１図乃至第６図及び第９図乃至第１１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
工程要所に於けるＢｉ−ＣＭＯ３の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。尚
、第１図乃至第６図及び第９図乃至第１１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
本実施例では、側壁膜１０Ａ及びマスク膜１０Ｂを形成
する工程までは、さきに挙げた実施例の場合と変わりな
いので、その次の工程から説明する。
する工程までは、さきに挙げた実施例の場合と変わりな
いので、その次の工程から説明する。
第７図参照
（１１通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ｎチャネル・トラ
ンジスタ形成予定部分とバイポーラ・トランジスタに於
けるコレクタ・コンタクト１ｆＪｆ域形成予定部分以外
をフォト・レジストなどのマスク膜で覆ってから、イオ
ン注入法を適用することに依り、例えばＡｓイオンの打
ち込みを行い、ｎ＋型ソース領域１２□、ｎ＋型ドレイ
ンｅＭ域１２ ｎａ 、ｎ＋型コレクタ・コンタクト領
域１５を形成する。尚、この工程では、ｎ型不純物の導
入を必要とする領域の一つであるｎ＋型エミッタ領域１
４の形成は行わない。
ト・プロセスを適用することに依り、ｎチャネル・トラ
ンジスタ形成予定部分とバイポーラ・トランジスタに於
けるコレクタ・コンタクト１ｆＪｆ域形成予定部分以外
をフォト・レジストなどのマスク膜で覆ってから、イオ
ン注入法を適用することに依り、例えばＡｓイオンの打
ち込みを行い、ｎ＋型ソース領域１２□、ｎ＋型ドレイ
ンｅＭ域１２ ｎａ 、ｎ＋型コレクタ・コンタクト領
域１５を形成する。尚、この工程では、ｎ型不純物の導
入を必要とする領域の一つであるｎ＋型エミッタ領域１
４の形成は行わない。
第８図参照
（２）ＣＶＤ法を適用することに依り、二酸化シリコン
膜を形成し、次いで、エツチング・ガスを（ＣＦ、＋Ｉ
（２＋０２）とするＲＩＥ法を適用することに依り、該
二酸化シリコン膜の異方性エツチングを行ってマスク膜
１０Ｂの開口内側面にのみ側壁膜１６を形成する。
膜を形成し、次いで、エツチング・ガスを（ＣＦ、＋Ｉ
（２＋０２）とするＲＩＥ法を適用することに依り、該
二酸化シリコン膜の異方性エツチングを行ってマスク膜
１０Ｂの開口内側面にのみ側壁膜１６を形成する。
（３）ＣＶＤ法を適用することに依り、二酸化シリコン
からなる眉間絶縁膜１７を形成し、次いで、通常のフォ
ト・リソグラフィ技術を適用することに依り、眉間絶縁
膜１７の選択的エツチングを行ってエミッタ電極コンタ
クト窓及びその他所要の電極コンタクト窓を形成する。
からなる眉間絶縁膜１７を形成し、次いで、通常のフォ
ト・リソグラフィ技術を適用することに依り、眉間絶縁
膜１７の選択的エツチングを行ってエミッタ電極コンタ
クト窓及びその他所要の電極コンタクト窓を形成する。
尚、本実施例では、ｎチャネル・トランジスタのドレイ
ン電極コンタクト窓が形成されている。
ン電極コンタクト窓が形成されている。
（４１ＣＶＤ法を適用することに依り、多結晶シリコン
膜を形成し、次いで、通常のフォト・リソグラフィ技術
を適用することに依り、該多１結晶シリコン膜のパター
ニングを行い、エミッタ電極・配ｖＡ１８及びその他所
要の電極・配線を形成する。尚、本実施例に於いては、
ｎチャネル・トランジスタのｎ＋型ドレイン・コンタク
ト領域１２１ｄにコンタクトする電極・配線１９が表さ
れている。
膜を形成し、次いで、通常のフォト・リソグラフィ技術
を適用することに依り、該多１結晶シリコン膜のパター
ニングを行い、エミッタ電極・配ｖＡ１８及びその他所
要の電極・配線を形成する。尚、本実施例に於いては、
ｎチャネル・トランジスタのｎ＋型ドレイン・コンタク
ト領域１２１ｄにコンタクトする電極・配線１９が表さ
れている。
（５） イオン注入法を適用することに依り、Ａｓイ
オンの打ち込みを行ってｎ＋型ソース領域１４の形成、
電極・配線１８或いは１９などの導電性化を行う。
オンの打ち込みを行ってｎ＋型ソース領域１４の形成、
電極・配線１８或いは１９などの導電性化を行う。
（６） この後、通常の技法を適用することに依り、
層間絶縁膜や各種電極・配線などを形成して完成させる
。
層間絶縁膜や各種電極・配線などを形成して完成させる
。
図からも明らかであるが、本実施例に依ると、工程の数
は僅かに増加するが、ｎ＋型エミッタ領域１４の幅を極
めて狭く形成できる旨の利点があり、高速化の面では好
ましい構造になる。
は僅かに増加するが、ｎ＋型エミッタ領域１４の幅を極
めて狭く形成できる旨の利点があり、高速化の面では好
ましい構造になる。
本発明に依る半導体装置の製造方法に於いては、ＭＯＳ
トランジスタのゲート電極に側壁膜を形成する際、それ
と同時にバイポーラ・トランジスタのベース・コンタク
ト領域とエミッタ領域との間隔を規定するマスク膜も形
成するようにしている。
トランジスタのゲート電極に側壁膜を形成する際、それ
と同時にバイポーラ・トランジスタのベース・コンタク
ト領域とエミッタ領域との間隔を規定するマスク膜も形
成するようにしている。
前記構成を採ることに依り、バイポーラ・トランジスタ
に於けるソース抵抗は、ＭＯＳトランジスタに於けるゲ
ート電極の側面を覆う側壁膜の形成と同時にベース領域
上に形成されるマスク膜の幅に依ってセルフ・アライメ
ント的に規定されるものであるから、従来の技術に於け
るような位置合わせに依る場合と比較すると、その精度
は桁違いに高くなり、再現性良く均一化されるものであ
り、そして、前記マスク膜はＭＯ３Ｉ−ランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は情無で
あり、しかも、ＭＯＳトランジスタには何等の悪影響も
与えない。
に於けるソース抵抗は、ＭＯＳトランジスタに於けるゲ
ート電極の側面を覆う側壁膜の形成と同時にベース領域
上に形成されるマスク膜の幅に依ってセルフ・アライメ
ント的に規定されるものであるから、従来の技術に於け
るような位置合わせに依る場合と比較すると、その精度
は桁違いに高くなり、再現性良く均一化されるものであ
り、そして、前記マスク膜はＭＯ３Ｉ−ランジスタのゲ
ート電極に関する側壁膜の形成と全く同じ工程で副次的
に得ることができるので、その為の工程数増加は情無で
あり、しかも、ＭＯＳトランジスタには何等の悪影響も
与えない。
第１図乃至第３図は本発明の詳細な説明する為の工程要
所に於ける半導体装置の要部切断側面図、第４図乃至第
６図は本発明一実施例を説明する為の工程要所に於ける
半導体装置の要部切断側面図、第７図及び第８図は本発
明の他の実施例を説明する為の工程要所に於ける半導体
装置の要部切断側面図、第９図乃至第１１図は従来例を
説明する為の工程要所に於ける半導体装置の要部切断側
面図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２は埋め込み層
、３はシリコン半導体層、４はウェル、５は素子間分離
絶縁膜、６はゲート絶縁膜、７Ｎ及び７Ｐはゲート電極
、８．ｌ、はソース領域、８゜はドレイン領域、９はベ
ース領域、ＩＯＡは側壁膜、ＩＯＢはマスク膜、１１は
ベース・コンタクトＭ域、１２．ｌｓ及び１３ｐ、はソ
ース・コンタクト領域、１２□及び１３ｐｄはドレイン
・コンタクト領域、１４はエミ・ツタ領域、１５はコレ
クタ・コンタクト領域、１６は側壁膜、１７は層間絶縁
膜、１８及び１９は電極・配線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
所に於ける半導体装置の要部切断側面図、第４図乃至第
６図は本発明一実施例を説明する為の工程要所に於ける
半導体装置の要部切断側面図、第７図及び第８図は本発
明の他の実施例を説明する為の工程要所に於ける半導体
装置の要部切断側面図、第９図乃至第１１図は従来例を
説明する為の工程要所に於ける半導体装置の要部切断側
面図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２は埋め込み層
、３はシリコン半導体層、４はウェル、５は素子間分離
絶縁膜、６はゲート絶縁膜、７Ｎ及び７Ｐはゲート電極
、８．ｌ、はソース領域、８゜はドレイン領域、９はベ
ース領域、ＩＯＡは側壁膜、ＩＯＢはマスク膜、１１は
ベース・コンタクトＭ域、１２．ｌｓ及び１３ｐ、はソ
ース・コンタクト領域、１２□及び１３ｐｄはドレイン
・コンタクト領域、１４はエミ・ツタ領域、１５はコレ
クタ・コンタクト領域、１６は側壁膜、１７は層間絶縁
膜、１８及び１９は電極・配線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 【特許請求の範囲】 半導体基板上にＭＯＳトランジスタのゲート電極を形
成する工程と、 次いで、該ゲート電極の側面に絶縁物からなる側壁膜を
形成すると共に同一半導体基板に在るバイポーラ・トラ
ンジスタに於けるベース領域上の一部にも該絶縁物から
なるマスク膜を形成する工程と、 その後、該マスク膜のエッジを利用しベース・コンタク
ト領域及びエミッタ領域の間の距離を規定して両者を形
成する工程と が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070887A JPH01133355A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070887A JPH01133355A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133355A true JPH01133355A (ja) | 1989-05-25 |
Family
ID=17759489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29070887A Pending JPH01133355A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
-
1987
- 1987-11-19 JP JP29070887A patent/JPH01133355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0355984B2 (ja) | ||
| JPH03145759A (ja) | 半導体装置の製造方法 | |
| KR870006676A (ko) | 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정 | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| US5567631A (en) | Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology | |
| US5688706A (en) | Method for fabricating a MOSFET device, with local channel doping, self aligned to a selectively deposited tungsten gate | |
| US5915181A (en) | Method for forming a deep submicron MOSFET device using a silicidation process | |
| US5149663A (en) | Method for manufacturing a Bi-CMOS semiconductor device | |
| US5610087A (en) | Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer | |
| US5728613A (en) | Method of using an insulator spacer to form a narrow base width lateral bipolar junction transistor | |
| US5213988A (en) | Method of manufacturing bipolar transistor with self-aligned base regions | |
| KR100209750B1 (ko) | 씨모스 소자의 구조 및 제조방법 | |
| US6169006B1 (en) | Semiconductor device having grown oxide spacers and method of manufacture thereof | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JPH01133355A (ja) | 半導体装置の製造方法 | |
| JPS6110996B2 (ja) | ||
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| US5702967A (en) | Method of fabricating a deep submicron MOSFET device using a recessed, narrow polysilicon gate structure | |
| JPS63211762A (ja) | 絶縁ゲ−ト型半導体装置とその製法 | |
| JPH05110071A (ja) | 半導体装置 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| JPH0521455A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0194666A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH01140656A (ja) | 半導体装置の製造方法 | |
| JPH11266023A (ja) | 薄膜トランジスタ及びその製造方法 |