JPH06177333A - Ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ半導体装置の製造方法Info
- Publication number
- JPH06177333A JPH06177333A JP32387592A JP32387592A JPH06177333A JP H06177333 A JPH06177333 A JP H06177333A JP 32387592 A JP32387592 A JP 32387592A JP 32387592 A JP32387592 A JP 32387592A JP H06177333 A JPH06177333 A JP H06177333A
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- JP
- Japan
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- type
- transistor
- polycrystalline silicon
- region
- mos transistor
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】縦型ＰＮＰトランジスタを同時に形成するＢｉ
−ＣＭＯＳ装置で高速なバイポーラ素子と表面チャネル
型のＰ型ＭＯＳを含む半導体装置に製造方法を提供する
ことにある。 【構成】多結晶シリコンをエミッタに用いるＮＰＮトラ
ンジスタと縦型ＰＮＰトランジスタ及びＣＭＯＳトラン
ジスタを形成する製造方法で、Ｎ型ＭＯＳのソース・ド
レイン領域１７とゲート多結晶シリコン１２ａ及びＮＰ
Ｎトランジスタのエミッタ多結晶シリコン１９とＰＮＰ
トランジスタのベース引き出し部２０に同時に不純物を
導入する工程と、Ｐ型ＭＯＳのソース・ドレイン領域１
８とゲート多結晶シリコン１２ａ及びＰＮＰトランジス
タのエミッタ多結晶シリコン１９とＮＰＮトランジスタ
のベース引き出し部２１に同時に不純物を導入する工程
を含んでいる。
−ＣＭＯＳ装置で高速なバイポーラ素子と表面チャネル
型のＰ型ＭＯＳを含む半導体装置に製造方法を提供する
ことにある。 【構成】多結晶シリコンをエミッタに用いるＮＰＮトラ
ンジスタと縦型ＰＮＰトランジスタ及びＣＭＯＳトラン
ジスタを形成する製造方法で、Ｎ型ＭＯＳのソース・ド
レイン領域１７とゲート多結晶シリコン１２ａ及びＮＰ
Ｎトランジスタのエミッタ多結晶シリコン１９とＰＮＰ
トランジスタのベース引き出し部２０に同時に不純物を
導入する工程と、Ｐ型ＭＯＳのソース・ドレイン領域１
８とゲート多結晶シリコン１２ａ及びＰＮＰトランジス
タのエミッタ多結晶シリコン１９とＮＰＮトランジスタ
のベース引き出し部２１に同時に不純物を導入する工程
を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＢｉ−ＣＭＯＳ半導体装置の製造方法に関す
る。
関し、特にＢｉ−ＣＭＯＳ半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】図３に従来のＢｉ−ＣＭＯＳの製造方法
を説明する工程断面図を示す。まず、Ｐ型シリコン基板
１上にＰ型埋込層２とＮ型埋込層３を選択的に形成した
後、Ｎ型エピタキシャル層５を成長する。Ｐウェル拡散
領域６とＮウェル拡散領域７をＮ型エピタキシャル層５
の表面から拡散形成した後、選択酸化技術を用いてＬＯ
ＣＯＳ酸化膜４を形成する。ゲート酸化膜１３を形成し
た後に、縦型ＮＰＮトランジスタのＰ型ベース領域１
０、縦型ＰＮＰトランジスタのＮ型ベース領域１１を形
成し、両チャンネルのＭＯＳトランジスタにゲート多結
晶シリコン１２を選択的に形成する。ゲート多結晶シリ
コンは抵抗を下げる為にＮ型不純物を高濃度に拡散して
おく。それぞれのゲートにＬＤＤ拡散層８、９を形成し
た後に酸化膜１４を成長する（図３（ａ））。次に、フ
ォト・レジスト１６を用いて酸化膜１４を選択的に除去
する。ＭＯＳトランジスタ部は、ゲート・多結晶シリコ
ン１２の側壁に酸化膜が残る。また、同時にバイポーラ
・トランジスタ部はエミッタ・拡散層とベース・コンタ
クト取り出し領域を開口する（図３（ｂ））。Ｎチャン
ネルＭＯＳトランジスタのソース・ドレインＮ型拡散領
域１７とＮＰＮトランジスタのＮ型エミッタ領域２２、
さらに縦型ＰＮＰトランジスタのＮ型ベース引き出し領
域２０を同時にイオン注入技術を用いてＮ型不純物を導
入する（図３（ｃ））。また、ＰチャンネルＭＯＳトラ
ンジスタのソース・ドレインＰ型拡散領域１８と縦型Ｐ
ＮＰトランジスタＰ型エミッタ領域２３、さらにＮＰＮ
トランジスタのＮ型ベース引き出し領域２２に同様にＰ
型不純物を導入して形成する（図３（ｄ））。その後、
保護膜を形成し、各部にコンタクトを開口し電極を設け
て半導体装置が完成する。
を説明する工程断面図を示す。まず、Ｐ型シリコン基板
１上にＰ型埋込層２とＮ型埋込層３を選択的に形成した
後、Ｎ型エピタキシャル層５を成長する。Ｐウェル拡散
領域６とＮウェル拡散領域７をＮ型エピタキシャル層５
の表面から拡散形成した後、選択酸化技術を用いてＬＯ
ＣＯＳ酸化膜４を形成する。ゲート酸化膜１３を形成し
た後に、縦型ＮＰＮトランジスタのＰ型ベース領域１
０、縦型ＰＮＰトランジスタのＮ型ベース領域１１を形
成し、両チャンネルのＭＯＳトランジスタにゲート多結
晶シリコン１２を選択的に形成する。ゲート多結晶シリ
コンは抵抗を下げる為にＮ型不純物を高濃度に拡散して
おく。それぞれのゲートにＬＤＤ拡散層８、９を形成し
た後に酸化膜１４を成長する（図３（ａ））。次に、フ
ォト・レジスト１６を用いて酸化膜１４を選択的に除去
する。ＭＯＳトランジスタ部は、ゲート・多結晶シリコ
ン１２の側壁に酸化膜が残る。また、同時にバイポーラ
・トランジスタ部はエミッタ・拡散層とベース・コンタ
クト取り出し領域を開口する（図３（ｂ））。Ｎチャン
ネルＭＯＳトランジスタのソース・ドレインＮ型拡散領
域１７とＮＰＮトランジスタのＮ型エミッタ領域２２、
さらに縦型ＰＮＰトランジスタのＮ型ベース引き出し領
域２０を同時にイオン注入技術を用いてＮ型不純物を導
入する（図３（ｃ））。また、ＰチャンネルＭＯＳトラ
ンジスタのソース・ドレインＰ型拡散領域１８と縦型Ｐ
ＮＰトランジスタＰ型エミッタ領域２３、さらにＮＰＮ
トランジスタのＮ型ベース引き出し領域２２に同様にＰ
型不純物を導入して形成する（図３（ｄ））。その後、
保護膜を形成し、各部にコンタクトを開口し電極を設け
て半導体装置が完成する。
【０００３】
【発明が解決しようとする課題】この従来の製造方法で
は、ＰチャンネルＭＯＳトランジスタは埋込チャンネル
型のトランジスタしか形成できずゲート長が０．５μｍ
程度の微細ＭＯＳでは性能が維持できなくなる。また、
ＰＮＰ及びＮＰＮトランジスタはエミッタ領域内にコン
タクトを形成する必要がある為に、マスクのアライメン
トに要するマージンを設ける必要があり高速トランジス
タの形成が難しいという問題点があった。
は、ＰチャンネルＭＯＳトランジスタは埋込チャンネル
型のトランジスタしか形成できずゲート長が０．５μｍ
程度の微細ＭＯＳでは性能が維持できなくなる。また、
ＰＮＰ及びＮＰＮトランジスタはエミッタ領域内にコン
タクトを形成する必要がある為に、マスクのアライメン
トに要するマージンを設ける必要があり高速トランジス
タの形成が難しいという問題点があった。
【０００４】本発明の目的は、工程を大幅に増加させる
ことなく、表面チャンネル型のＰ型ＭＯＳトランジスタ
と、エミッタに多結晶シリコンを用いたＮＰＮ及び縦型
ＰＮＰトランジスタを同一基板上に形成できる高性能な
Ｂｉ−ＣＭＯＳ半導体装置の製造方法を提供することに
あります。
ことなく、表面チャンネル型のＰ型ＭＯＳトランジスタ
と、エミッタに多結晶シリコンを用いたＮＰＮ及び縦型
ＰＮＰトランジスタを同一基板上に形成できる高性能な
Ｂｉ−ＣＭＯＳ半導体装置の製造方法を提供することに
あります。
【０００５】
【課題を解決するための手段】本発明のＢｉ−ＣＭＯＳ
半導体装置の製造方法は、Ｎ型ＭＯＳトランジスタのソ
ース及びドレイン領域とゲートとなる多結晶シリコン
と、ＮＰＮトランジスタのエミッタとなる多結晶シリコ
ンと、ＰＮＰトランジスタのベース引き出し領域に同時
にＮ型不純物を導入する工程と、Ｐ型ＭＯＳトランジス
タのソース及びドレイン領域とゲートとなる多結晶シリ
コンと、ＰＮＰトランジスタのエミッタとなる多結晶シ
リコンと、ＮＰＮトランジスタのベース引き出し領域に
同時にＰ型不純物を導入する工程とを備えている。
半導体装置の製造方法は、Ｎ型ＭＯＳトランジスタのソ
ース及びドレイン領域とゲートとなる多結晶シリコン
と、ＮＰＮトランジスタのエミッタとなる多結晶シリコ
ンと、ＰＮＰトランジスタのベース引き出し領域に同時
にＮ型不純物を導入する工程と、Ｐ型ＭＯＳトランジス
タのソース及びドレイン領域とゲートとなる多結晶シリ
コンと、ＰＮＰトランジスタのエミッタとなる多結晶シ
リコンと、ＮＰＮトランジスタのベース引き出し領域に
同時にＰ型不純物を導入する工程とを備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の工程断面図である。図１
（ａ）までは、従来方法での図３（ａ）と同様である。
ただし、多結晶シリコン１２ａは不純物を導入していな
い。各バイポーラ・トランジスタのエミッタ領域部に開
口を設けた後、多結晶シリコン１９を成長する（図１
（ｂ））。フォトレジスト１６を用いて、酸化膜１４を
選択的に除去しＭＯＳ部のゲートに側面酸化膜を形成す
る。また、各バイポーラ・トランジスタのベース引き出
し領域を開口する（図１（ｄ））。次に、フォトレジス
ト１６を用いてＮ型ＭＯＳトランジスタのソース・ドレ
インＮ型拡散領域１７、及びゲート多結晶シリコン、Ｎ
ＰＮトランジスタのエミッタとなる多結晶シリコン、Ｐ
ＮＰトランジスタのＮ型ベース引き出し領域２０に同時
にＮ型不純物をイオン注入する（図１（ｅ））。さらに
フォトレジストを用いてＰ型ＭＯＳトランジスタのソー
ス・ドレインＰ型拡散領域１８及びゲート多結晶シリコ
ン、ＰＮＰのエミッタとなる多結晶シリコン、ＮＰＮト
ランジスタのＰ型ベース引き出し領域２０に同時にＰ型
不純物をイオン注入する（図１（ｆ））。フォトレジス
トを除去した後に、９００〜９５０℃で窒素雰囲気中で
アニールし各トランジスタのエミッタ多結晶シリコンか
らエミッタ領域２２、２３を拡散する（図１（ｇ））。
その後、従来方法と同様に保護膜を形成しコンタクトを
開口して完成する。
る。図１は本発明の一実施例の工程断面図である。図１
（ａ）までは、従来方法での図３（ａ）と同様である。
ただし、多結晶シリコン１２ａは不純物を導入していな
い。各バイポーラ・トランジスタのエミッタ領域部に開
口を設けた後、多結晶シリコン１９を成長する（図１
（ｂ））。フォトレジスト１６を用いて、酸化膜１４を
選択的に除去しＭＯＳ部のゲートに側面酸化膜を形成す
る。また、各バイポーラ・トランジスタのベース引き出
し領域を開口する（図１（ｄ））。次に、フォトレジス
ト１６を用いてＮ型ＭＯＳトランジスタのソース・ドレ
インＮ型拡散領域１７、及びゲート多結晶シリコン、Ｎ
ＰＮトランジスタのエミッタとなる多結晶シリコン、Ｐ
ＮＰトランジスタのＮ型ベース引き出し領域２０に同時
にＮ型不純物をイオン注入する（図１（ｅ））。さらに
フォトレジストを用いてＰ型ＭＯＳトランジスタのソー
ス・ドレインＰ型拡散領域１８及びゲート多結晶シリコ
ン、ＰＮＰのエミッタとなる多結晶シリコン、ＮＰＮト
ランジスタのＰ型ベース引き出し領域２０に同時にＰ型
不純物をイオン注入する（図１（ｆ））。フォトレジス
トを除去した後に、９００〜９５０℃で窒素雰囲気中で
アニールし各トランジスタのエミッタ多結晶シリコンか
らエミッタ領域２２、２３を拡散する（図１（ｇ））。
その後、従来方法と同様に保護膜を形成しコンタクトを
開口して完成する。
【０００７】図２は本発明の第２の実施例の工程断面図
である。第２の実施例ではＭＯＳトランジスタとバイポ
ーラ・トランジスタに用いる多結晶シリコンを共用して
いる。その為、初めに５０〜１００ｎｍの厚さの酸化膜
２３、１５０〜２００ｎｍのシリコン窒化膜２４をウェ
ーハ全面に形成し、選択的にＭＯＳトランジスタ部の両
膜を除去した後に、ゲート酸化を行ない１０〜２０ｎｍ
のゲート酸化膜をＭＯＳ部に形成する。各バイポーラ・
トランジスタのエミッタ部及びベース引き出し部に選択
的に開口を設けた後、ゲート多結晶シリコン１２ａ及び
電極用多結晶シリコン１２ｂを形成する（図２
（ａ））。その後、ＬＤＤの側面酸化膜を形成する為に
酸化膜１４を成長した後、全面に異方性エッチングを行
なう（図２（ｂ）、（ｃ）。フォトレジスト１６を用い
て、選択的にＮ型ＭＯＳトランジスタのＮ型ソース・ド
レイン拡散領域１７及びゲート多結晶シリコン、ＮＰＮ
トランジスタのエミッタとなる多結晶シリコン、ＰＮＰ
トランジスタのベース引き出し多結晶シリコンにＮ型不
純物をイオン注入する（図２（ｄ））。同様に、Ｐ型Ｍ
ＯＳトランジスタのＰ型ソース・ドレイン拡散領域１８
及びゲート多結晶シリコン、ＰＮＰトランジスタのエミ
ッタとなる多結晶シリコン、ＮＰＮトランジスタのベー
ス引き出し多結晶シリコンにＰ型不純物をイオン注入す
る（図２（ｅ））。窒素雰囲気中でアニールすることに
より、各バイポーラ・トランジスタのエミッタ領域２
０、２１とベース引き出し部２２、２３を形成する。以
下は第１の実施例と全く同様である。この第２の実施例
では多結晶シリコン膜の成長が１回で良いという利点が
ある。
である。第２の実施例ではＭＯＳトランジスタとバイポ
ーラ・トランジスタに用いる多結晶シリコンを共用して
いる。その為、初めに５０〜１００ｎｍの厚さの酸化膜
２３、１５０〜２００ｎｍのシリコン窒化膜２４をウェ
ーハ全面に形成し、選択的にＭＯＳトランジスタ部の両
膜を除去した後に、ゲート酸化を行ない１０〜２０ｎｍ
のゲート酸化膜をＭＯＳ部に形成する。各バイポーラ・
トランジスタのエミッタ部及びベース引き出し部に選択
的に開口を設けた後、ゲート多結晶シリコン１２ａ及び
電極用多結晶シリコン１２ｂを形成する（図２
（ａ））。その後、ＬＤＤの側面酸化膜を形成する為に
酸化膜１４を成長した後、全面に異方性エッチングを行
なう（図２（ｂ）、（ｃ）。フォトレジスト１６を用い
て、選択的にＮ型ＭＯＳトランジスタのＮ型ソース・ド
レイン拡散領域１７及びゲート多結晶シリコン、ＮＰＮ
トランジスタのエミッタとなる多結晶シリコン、ＰＮＰ
トランジスタのベース引き出し多結晶シリコンにＮ型不
純物をイオン注入する（図２（ｄ））。同様に、Ｐ型Ｍ
ＯＳトランジスタのＰ型ソース・ドレイン拡散領域１８
及びゲート多結晶シリコン、ＰＮＰトランジスタのエミ
ッタとなる多結晶シリコン、ＮＰＮトランジスタのベー
ス引き出し多結晶シリコンにＰ型不純物をイオン注入す
る（図２（ｅ））。窒素雰囲気中でアニールすることに
より、各バイポーラ・トランジスタのエミッタ領域２
０、２１とベース引き出し部２２、２３を形成する。以
下は第１の実施例と全く同様である。この第２の実施例
では多結晶シリコン膜の成長が１回で良いという利点が
ある。
【０００８】
【発明の効果】以上説明したように本発明の製造方法で
は、工程を大幅に増加させることなく表面チャンネル型
のＰ型ＭＯＳトランジスタとエミッタに多結晶シリコン
を用いたＮＰＮ及び縦型ＰＮＰトランジスタを同一基板
上に形成でき高性能なＢｉ−ＣＭＯＳ半導体装置を提供
できる。
は、工程を大幅に増加させることなく表面チャンネル型
のＰ型ＭＯＳトランジスタとエミッタに多結晶シリコン
を用いたＮＰＮ及び縦型ＰＮＰトランジスタを同一基板
上に形成でき高性能なＢｉ−ＣＭＯＳ半導体装置を提供
できる。
【図１】本発明の一実施例における工程断面図である。
【図２】本発明の他の実施例における工程断面図であ
る。
る。
【図３】従来の半導体装置の製造方法における工程断面
図である。
図である。
１ Ｐ型シリコン基板 ２ Ｐ型埋込層 ３ Ｎ型埋込層 ４ ＬＯＣＯＳ酸化膜 ５ Ｎ型エピタキシャル層 ６ Ｐ型ウェル拡散領域 ７ Ｎウェル拡散領域 ８ Ｐ型ＬＤＤ拡散領域 ９ Ｎ型ＬＤＤ拡散領域 １０ Ｐ型ベース領域 １１ Ｎ型ベース領域 １２、１２ａ ゲート多結晶シリコン １２ｂ バイポーラトランジスタ電極用多結晶シリコ
ン １３ ゲート酸化膜 １４ 酸化膜 １５ 側壁酸化膜 １６ フォトレジスト １７ ソースドレインＮ型拡散領域 １８ ソースドレインＰ型拡散領域 １９ 多結晶シリコン ２０、２０ａ ＰＮＰトランジスタＮ型ベース引き出
し領域 ２１、２１ａ ＮＰＮトランジスタＰ型ベース引き出
し領域 ２２ ＮＰＮトランジスタＮ型エミッタ領域 ２３ ＰＮＰトランジスタＰ型エミッタ領域 ２４ シリコン窒化膜 ２５ 酸化膜
ン １３ ゲート酸化膜 １４ 酸化膜 １５ 側壁酸化膜 １６ フォトレジスト １７ ソースドレインＮ型拡散領域 １８ ソースドレインＰ型拡散領域 １９ 多結晶シリコン ２０、２０ａ ＰＮＰトランジスタＮ型ベース引き出
し領域 ２１、２１ａ ＮＰＮトランジスタＰ型ベース引き出
し領域 ２２ ＮＰＮトランジスタＮ型エミッタ領域 ２３ ＰＮＰトランジスタＰ型エミッタ領域 ２４ シリコン窒化膜 ２５ 酸化膜
Claims (3)
- 【請求項１】 Ｎ型ＭＯＳトランジスタのソース及びド
レイン領域と、ゲートとなる多結晶シリコンと、ＮＰＮ
トランジスタのエミッタとなる多結晶シリコンと、ＰＮ
Ｐトランジスタのベース引き出し領域に同時にＮ型不純
物を導入する工程と、Ｐ型ＭＯＳトランジスタのソース
及びドレイン領域と、ゲートとなる多結晶シリコンと、
ＰＮＰトランジスタのエミッタとなる多結晶シリコン
と、ＮＰＮトランジスタのベース引き出し領域に同時に
Ｐ型不純物を導入する工程とを含むことを特徴とするＢ
ｉ−ＣＭＯＳ半導体装置の製造方法。 - 【請求項２】 Ｎ型不純物並びにＰ型の不純物の導入を
ともにイオン注入法により行うことを特徴とする請求項
１記載のＢｉ−ＣＭＯＳ半導体装置の製造方法。 - 【請求項３】 ＭＯＳトランジスタとバイポーラトラン
ジスタに用いる多結晶シリコン膜を同時に形成すること
を特徴とする請求項１記載のＢｉ−ＣＭＯＳ半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32387592A JPH06177333A (ja) | 1992-12-03 | 1992-12-03 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32387592A JPH06177333A (ja) | 1992-12-03 | 1992-12-03 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177333A true JPH06177333A (ja) | 1994-06-24 |
Family
ID=18159578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32387592A Pending JPH06177333A (ja) | 1992-12-03 | 1992-12-03 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102504A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 集積回路の製造方法 |
-
1992
- 1992-12-03 JP JP32387592A patent/JPH06177333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102504A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 集積回路の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |