JPH06177333A - Bi−CMOS半導体装置の製造方法 - Google Patents
Bi−CMOS半導体装置の製造方法Info
- Publication number
- JPH06177333A JPH06177333A JP32387592A JP32387592A JPH06177333A JP H06177333 A JPH06177333 A JP H06177333A JP 32387592 A JP32387592 A JP 32387592A JP 32387592 A JP32387592 A JP 32387592A JP H06177333 A JPH06177333 A JP H06177333A
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- JP
- Japan
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- type
- transistor
- polycrystalline silicon
- region
- mos transistor
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】縦型PNPトランジスタを同時に形成するBi
−CMOS装置で高速なバイポーラ素子と表面チャネル
型のP型MOSを含む半導体装置に製造方法を提供する
ことにある。 【構成】多結晶シリコンをエミッタに用いるNPNトラ
ンジスタと縦型PNPトランジスタ及びCMOSトラン
ジスタを形成する製造方法で、N型MOSのソース・ド
レイン領域17とゲート多結晶シリコン12a及びNP
Nトランジスタのエミッタ多結晶シリコン19とPNP
トランジスタのベース引き出し部20に同時に不純物を
導入する工程と、P型MOSのソース・ドレイン領域1
8とゲート多結晶シリコン12a及びPNPトランジス
タのエミッタ多結晶シリコン19とNPNトランジスタ
のベース引き出し部21に同時に不純物を導入する工程
を含んでいる。
−CMOS装置で高速なバイポーラ素子と表面チャネル
型のP型MOSを含む半導体装置に製造方法を提供する
ことにある。 【構成】多結晶シリコンをエミッタに用いるNPNトラ
ンジスタと縦型PNPトランジスタ及びCMOSトラン
ジスタを形成する製造方法で、N型MOSのソース・ド
レイン領域17とゲート多結晶シリコン12a及びNP
Nトランジスタのエミッタ多結晶シリコン19とPNP
トランジスタのベース引き出し部20に同時に不純物を
導入する工程と、P型MOSのソース・ドレイン領域1
8とゲート多結晶シリコン12a及びPNPトランジス
タのエミッタ多結晶シリコン19とNPNトランジスタ
のベース引き出し部21に同時に不純物を導入する工程
を含んでいる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にBi−CMOS半導体装置の製造方法に関す
る。
関し、特にBi−CMOS半導体装置の製造方法に関す
る。
【0002】
【従来の技術】図3に従来のBi−CMOSの製造方法
を説明する工程断面図を示す。まず、P型シリコン基板
1上にP型埋込層2とN型埋込層3を選択的に形成した
後、N型エピタキシャル層5を成長する。Pウェル拡散
領域6とNウェル拡散領域7をN型エピタキシャル層5
の表面から拡散形成した後、選択酸化技術を用いてLO
COS酸化膜4を形成する。ゲート酸化膜13を形成し
た後に、縦型NPNトランジスタのP型ベース領域1
0、縦型PNPトランジスタのN型ベース領域11を形
成し、両チャンネルのMOSトランジスタにゲート多結
晶シリコン12を選択的に形成する。ゲート多結晶シリ
コンは抵抗を下げる為にN型不純物を高濃度に拡散して
おく。それぞれのゲートにLDD拡散層8、9を形成し
た後に酸化膜14を成長する(図3(a))。次に、フ
ォト・レジスト16を用いて酸化膜14を選択的に除去
する。MOSトランジスタ部は、ゲート・多結晶シリコ
ン12の側壁に酸化膜が残る。また、同時にバイポーラ
・トランジスタ部はエミッタ・拡散層とベース・コンタ
クト取り出し領域を開口する(図3(b))。Nチャン
ネルMOSトランジスタのソース・ドレインN型拡散領
域17とNPNトランジスタのN型エミッタ領域22、
さらに縦型PNPトランジスタのN型ベース引き出し領
域20を同時にイオン注入技術を用いてN型不純物を導
入する(図3(c))。また、PチャンネルMOSトラ
ンジスタのソース・ドレインP型拡散領域18と縦型P
NPトランジスタP型エミッタ領域23、さらにNPN
トランジスタのN型ベース引き出し領域22に同様にP
型不純物を導入して形成する(図3(d))。その後、
保護膜を形成し、各部にコンタクトを開口し電極を設け
て半導体装置が完成する。
を説明する工程断面図を示す。まず、P型シリコン基板
1上にP型埋込層2とN型埋込層3を選択的に形成した
後、N型エピタキシャル層5を成長する。Pウェル拡散
領域6とNウェル拡散領域7をN型エピタキシャル層5
の表面から拡散形成した後、選択酸化技術を用いてLO
COS酸化膜4を形成する。ゲート酸化膜13を形成し
た後に、縦型NPNトランジスタのP型ベース領域1
0、縦型PNPトランジスタのN型ベース領域11を形
成し、両チャンネルのMOSトランジスタにゲート多結
晶シリコン12を選択的に形成する。ゲート多結晶シリ
コンは抵抗を下げる為にN型不純物を高濃度に拡散して
おく。それぞれのゲートにLDD拡散層8、9を形成し
た後に酸化膜14を成長する(図3(a))。次に、フ
ォト・レジスト16を用いて酸化膜14を選択的に除去
する。MOSトランジスタ部は、ゲート・多結晶シリコ
ン12の側壁に酸化膜が残る。また、同時にバイポーラ
・トランジスタ部はエミッタ・拡散層とベース・コンタ
クト取り出し領域を開口する(図3(b))。Nチャン
ネルMOSトランジスタのソース・ドレインN型拡散領
域17とNPNトランジスタのN型エミッタ領域22、
さらに縦型PNPトランジスタのN型ベース引き出し領
域20を同時にイオン注入技術を用いてN型不純物を導
入する(図3(c))。また、PチャンネルMOSトラ
ンジスタのソース・ドレインP型拡散領域18と縦型P
NPトランジスタP型エミッタ領域23、さらにNPN
トランジスタのN型ベース引き出し領域22に同様にP
型不純物を導入して形成する(図3(d))。その後、
保護膜を形成し、各部にコンタクトを開口し電極を設け
て半導体装置が完成する。
【0003】
【発明が解決しようとする課題】この従来の製造方法で
は、PチャンネルMOSトランジスタは埋込チャンネル
型のトランジスタしか形成できずゲート長が0.5μm
程度の微細MOSでは性能が維持できなくなる。また、
PNP及びNPNトランジスタはエミッタ領域内にコン
タクトを形成する必要がある為に、マスクのアライメン
トに要するマージンを設ける必要があり高速トランジス
タの形成が難しいという問題点があった。
は、PチャンネルMOSトランジスタは埋込チャンネル
型のトランジスタしか形成できずゲート長が0.5μm
程度の微細MOSでは性能が維持できなくなる。また、
PNP及びNPNトランジスタはエミッタ領域内にコン
タクトを形成する必要がある為に、マスクのアライメン
トに要するマージンを設ける必要があり高速トランジス
タの形成が難しいという問題点があった。
【0004】本発明の目的は、工程を大幅に増加させる
ことなく、表面チャンネル型のP型MOSトランジスタ
と、エミッタに多結晶シリコンを用いたNPN及び縦型
PNPトランジスタを同一基板上に形成できる高性能な
Bi−CMOS半導体装置の製造方法を提供することに
あります。
ことなく、表面チャンネル型のP型MOSトランジスタ
と、エミッタに多結晶シリコンを用いたNPN及び縦型
PNPトランジスタを同一基板上に形成できる高性能な
Bi−CMOS半導体装置の製造方法を提供することに
あります。
【0005】
【課題を解決するための手段】本発明のBi−CMOS
半導体装置の製造方法は、N型MOSトランジスタのソ
ース及びドレイン領域とゲートとなる多結晶シリコン
と、NPNトランジスタのエミッタとなる多結晶シリコ
ンと、PNPトランジスタのベース引き出し領域に同時
にN型不純物を導入する工程と、P型MOSトランジス
タのソース及びドレイン領域とゲートとなる多結晶シリ
コンと、PNPトランジスタのエミッタとなる多結晶シ
リコンと、NPNトランジスタのベース引き出し領域に
同時にP型不純物を導入する工程とを備えている。
半導体装置の製造方法は、N型MOSトランジスタのソ
ース及びドレイン領域とゲートとなる多結晶シリコン
と、NPNトランジスタのエミッタとなる多結晶シリコ
ンと、PNPトランジスタのベース引き出し領域に同時
にN型不純物を導入する工程と、P型MOSトランジス
タのソース及びドレイン領域とゲートとなる多結晶シリ
コンと、PNPトランジスタのエミッタとなる多結晶シ
リコンと、NPNトランジスタのベース引き出し領域に
同時にP型不純物を導入する工程とを備えている。
【0006】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の工程断面図である。図1
(a)までは、従来方法での図3(a)と同様である。
ただし、多結晶シリコン12aは不純物を導入していな
い。各バイポーラ・トランジスタのエミッタ領域部に開
口を設けた後、多結晶シリコン19を成長する(図1
(b))。フォトレジスト16を用いて、酸化膜14を
選択的に除去しMOS部のゲートに側面酸化膜を形成す
る。また、各バイポーラ・トランジスタのベース引き出
し領域を開口する(図1(d))。次に、フォトレジス
ト16を用いてN型MOSトランジスタのソース・ドレ
インN型拡散領域17、及びゲート多結晶シリコン、N
PNトランジスタのエミッタとなる多結晶シリコン、P
NPトランジスタのN型ベース引き出し領域20に同時
にN型不純物をイオン注入する(図1(e))。さらに
フォトレジストを用いてP型MOSトランジスタのソー
ス・ドレインP型拡散領域18及びゲート多結晶シリコ
ン、PNPのエミッタとなる多結晶シリコン、NPNト
ランジスタのP型ベース引き出し領域20に同時にP型
不純物をイオン注入する(図1(f))。フォトレジス
トを除去した後に、900〜950℃で窒素雰囲気中で
アニールし各トランジスタのエミッタ多結晶シリコンか
らエミッタ領域22、23を拡散する(図1(g))。
その後、従来方法と同様に保護膜を形成しコンタクトを
開口して完成する。
る。図1は本発明の一実施例の工程断面図である。図1
(a)までは、従来方法での図3(a)と同様である。
ただし、多結晶シリコン12aは不純物を導入していな
い。各バイポーラ・トランジスタのエミッタ領域部に開
口を設けた後、多結晶シリコン19を成長する(図1
(b))。フォトレジスト16を用いて、酸化膜14を
選択的に除去しMOS部のゲートに側面酸化膜を形成す
る。また、各バイポーラ・トランジスタのベース引き出
し領域を開口する(図1(d))。次に、フォトレジス
ト16を用いてN型MOSトランジスタのソース・ドレ
インN型拡散領域17、及びゲート多結晶シリコン、N
PNトランジスタのエミッタとなる多結晶シリコン、P
NPトランジスタのN型ベース引き出し領域20に同時
にN型不純物をイオン注入する(図1(e))。さらに
フォトレジストを用いてP型MOSトランジスタのソー
ス・ドレインP型拡散領域18及びゲート多結晶シリコ
ン、PNPのエミッタとなる多結晶シリコン、NPNト
ランジスタのP型ベース引き出し領域20に同時にP型
不純物をイオン注入する(図1(f))。フォトレジス
トを除去した後に、900〜950℃で窒素雰囲気中で
アニールし各トランジスタのエミッタ多結晶シリコンか
らエミッタ領域22、23を拡散する(図1(g))。
その後、従来方法と同様に保護膜を形成しコンタクトを
開口して完成する。
【0007】図2は本発明の第2の実施例の工程断面図
である。第2の実施例ではMOSトランジスタとバイポ
ーラ・トランジスタに用いる多結晶シリコンを共用して
いる。その為、初めに50〜100nmの厚さの酸化膜
23、150〜200nmのシリコン窒化膜24をウェ
ーハ全面に形成し、選択的にMOSトランジスタ部の両
膜を除去した後に、ゲート酸化を行ない10〜20nm
のゲート酸化膜をMOS部に形成する。各バイポーラ・
トランジスタのエミッタ部及びベース引き出し部に選択
的に開口を設けた後、ゲート多結晶シリコン12a及び
電極用多結晶シリコン12bを形成する(図2
(a))。その後、LDDの側面酸化膜を形成する為に
酸化膜14を成長した後、全面に異方性エッチングを行
なう(図2(b)、(c)。フォトレジスト16を用い
て、選択的にN型MOSトランジスタのN型ソース・ド
レイン拡散領域17及びゲート多結晶シリコン、NPN
トランジスタのエミッタとなる多結晶シリコン、PNP
トランジスタのベース引き出し多結晶シリコンにN型不
純物をイオン注入する(図2(d))。同様に、P型M
OSトランジスタのP型ソース・ドレイン拡散領域18
及びゲート多結晶シリコン、PNPトランジスタのエミ
ッタとなる多結晶シリコン、NPNトランジスタのベー
ス引き出し多結晶シリコンにP型不純物をイオン注入す
る(図2(e))。窒素雰囲気中でアニールすることに
より、各バイポーラ・トランジスタのエミッタ領域2
0、21とベース引き出し部22、23を形成する。以
下は第1の実施例と全く同様である。この第2の実施例
では多結晶シリコン膜の成長が1回で良いという利点が
ある。
である。第2の実施例ではMOSトランジスタとバイポ
ーラ・トランジスタに用いる多結晶シリコンを共用して
いる。その為、初めに50〜100nmの厚さの酸化膜
23、150〜200nmのシリコン窒化膜24をウェ
ーハ全面に形成し、選択的にMOSトランジスタ部の両
膜を除去した後に、ゲート酸化を行ない10〜20nm
のゲート酸化膜をMOS部に形成する。各バイポーラ・
トランジスタのエミッタ部及びベース引き出し部に選択
的に開口を設けた後、ゲート多結晶シリコン12a及び
電極用多結晶シリコン12bを形成する(図2
(a))。その後、LDDの側面酸化膜を形成する為に
酸化膜14を成長した後、全面に異方性エッチングを行
なう(図2(b)、(c)。フォトレジスト16を用い
て、選択的にN型MOSトランジスタのN型ソース・ド
レイン拡散領域17及びゲート多結晶シリコン、NPN
トランジスタのエミッタとなる多結晶シリコン、PNP
トランジスタのベース引き出し多結晶シリコンにN型不
純物をイオン注入する(図2(d))。同様に、P型M
OSトランジスタのP型ソース・ドレイン拡散領域18
及びゲート多結晶シリコン、PNPトランジスタのエミ
ッタとなる多結晶シリコン、NPNトランジスタのベー
ス引き出し多結晶シリコンにP型不純物をイオン注入す
る(図2(e))。窒素雰囲気中でアニールすることに
より、各バイポーラ・トランジスタのエミッタ領域2
0、21とベース引き出し部22、23を形成する。以
下は第1の実施例と全く同様である。この第2の実施例
では多結晶シリコン膜の成長が1回で良いという利点が
ある。
【0008】
【発明の効果】以上説明したように本発明の製造方法で
は、工程を大幅に増加させることなく表面チャンネル型
のP型MOSトランジスタとエミッタに多結晶シリコン
を用いたNPN及び縦型PNPトランジスタを同一基板
上に形成でき高性能なBi−CMOS半導体装置を提供
できる。
は、工程を大幅に増加させることなく表面チャンネル型
のP型MOSトランジスタとエミッタに多結晶シリコン
を用いたNPN及び縦型PNPトランジスタを同一基板
上に形成でき高性能なBi−CMOS半導体装置を提供
できる。
【図1】本発明の一実施例における工程断面図である。
【図2】本発明の他の実施例における工程断面図であ
る。
る。
【図3】従来の半導体装置の製造方法における工程断面
図である。
図である。
1 P型シリコン基板 2 P型埋込層 3 N型埋込層 4 LOCOS酸化膜 5 N型エピタキシャル層 6 P型ウェル拡散領域 7 Nウェル拡散領域 8 P型LDD拡散領域 9 N型LDD拡散領域 10 P型ベース領域 11 N型ベース領域 12、12a ゲート多結晶シリコン 12b バイポーラトランジスタ電極用多結晶シリコ
ン 13 ゲート酸化膜 14 酸化膜 15 側壁酸化膜 16 フォトレジスト 17 ソースドレインN型拡散領域 18 ソースドレインP型拡散領域 19 多結晶シリコン 20、20a PNPトランジスタN型ベース引き出
し領域 21、21a NPNトランジスタP型ベース引き出
し領域 22 NPNトランジスタN型エミッタ領域 23 PNPトランジスタP型エミッタ領域 24 シリコン窒化膜 25 酸化膜
ン 13 ゲート酸化膜 14 酸化膜 15 側壁酸化膜 16 フォトレジスト 17 ソースドレインN型拡散領域 18 ソースドレインP型拡散領域 19 多結晶シリコン 20、20a PNPトランジスタN型ベース引き出
し領域 21、21a NPNトランジスタP型ベース引き出
し領域 22 NPNトランジスタN型エミッタ領域 23 PNPトランジスタP型エミッタ領域 24 シリコン窒化膜 25 酸化膜
Claims (3)
- 【請求項1】 N型MOSトランジスタのソース及びド
レイン領域と、ゲートとなる多結晶シリコンと、NPN
トランジスタのエミッタとなる多結晶シリコンと、PN
Pトランジスタのベース引き出し領域に同時にN型不純
物を導入する工程と、P型MOSトランジスタのソース
及びドレイン領域と、ゲートとなる多結晶シリコンと、
PNPトランジスタのエミッタとなる多結晶シリコン
と、NPNトランジスタのベース引き出し領域に同時に
P型不純物を導入する工程とを含むことを特徴とするB
i−CMOS半導体装置の製造方法。 - 【請求項2】 N型不純物並びにP型の不純物の導入を
ともにイオン注入法により行うことを特徴とする請求項
1記載のBi−CMOS半導体装置の製造方法。 - 【請求項3】 MOSトランジスタとバイポーラトラン
ジスタに用いる多結晶シリコン膜を同時に形成すること
を特徴とする請求項1記載のBi−CMOS半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32387592A JPH06177333A (ja) | 1992-12-03 | 1992-12-03 | Bi−CMOS半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32387592A JPH06177333A (ja) | 1992-12-03 | 1992-12-03 | Bi−CMOS半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06177333A true JPH06177333A (ja) | 1994-06-24 |
Family
ID=18159578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32387592A Pending JPH06177333A (ja) | 1992-12-03 | 1992-12-03 | Bi−CMOS半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06177333A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08102504A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 集積回路の製造方法 |
-
1992
- 1992-12-03 JP JP32387592A patent/JPH06177333A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08102504A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 集積回路の製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |