JPH05121683A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
- Publication number
- JPH05121683A JPH05121683A JP3282948A JP28294891A JPH05121683A JP H05121683 A JPH05121683 A JP H05121683A JP 3282948 A JP3282948 A JP 3282948A JP 28294891 A JP28294891 A JP 28294891A JP H05121683 A JPH05121683 A JP H05121683A
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- Japan
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、回路の動作速度が大きく、ラッチア
ップを起こしにくいことを主要な目的とする。 【構成】複数の第１導電型の半導体領域(4) に形成され
た第２導電極性のＭＯＳ型電界効果トランジスタと、第
２導電型の半導体領域(5) に形成された第１導電極性の
ＭＯＳ型ＦＥＴによって構成され、入出力回路部分と内
部回路部分を有する相補型ＭＯＳ半導体装置において、
前記入出力回路における前記第１導電型の半導体領域全
域及び前記内部回路における前記第２導電極性のＭＯＳ
型ＦＥＴのチャネル領域に、第１導電型で前記第１導電
型の半導体領域よりも高濃度の領域(7,9) が形成されて
いることを特徴とする相補型ＭＯＳ半導体装置。
ップを起こしにくいことを主要な目的とする。 【構成】複数の第１導電型の半導体領域(4) に形成され
た第２導電極性のＭＯＳ型電界効果トランジスタと、第
２導電型の半導体領域(5) に形成された第１導電極性の
ＭＯＳ型ＦＥＴによって構成され、入出力回路部分と内
部回路部分を有する相補型ＭＯＳ半導体装置において、
前記入出力回路における前記第１導電型の半導体領域全
域及び前記内部回路における前記第２導電極性のＭＯＳ
型ＦＥＴのチャネル領域に、第１導電型で前記第１導電
型の半導体領域よりも高濃度の領域(7,9) が形成されて
いることを特徴とする相補型ＭＯＳ半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳ半導体装
置の改良に関する。
置の改良に関する。
【０００２】
【従来の技術】近年、相補型（Ｃ；Ｃomplementary）Ｍ
ＯＳデバイスの高速化・高集積化の進展にともない、Ｍ
ＯＳＦＥＴのゲ−ト長は縮小される傾向にある。この場
合、短いチャネル効果を抑制するためにはウェルの濃度
を高めることが有効であるが、高濃度のウェルはソ−ス
・ドレインの拡散容量を増大させ、回路の動作速度を低
下させるといった問題点がある。そこでこの問題を回避
するため、ＭＯＳＦＥＴのチャネル領域に選択的に不純
物を導入してこの領域の濃度を高めることによってソ−
ス・ドレインの拡散抵抗をそれ程増大させることなく短
チャネル効果を抑制する方法が例えば特公平３−４３７
８７号に開示されている。
ＯＳデバイスの高速化・高集積化の進展にともない、Ｍ
ＯＳＦＥＴのゲ−ト長は縮小される傾向にある。この場
合、短いチャネル効果を抑制するためにはウェルの濃度
を高めることが有効であるが、高濃度のウェルはソ−ス
・ドレインの拡散容量を増大させ、回路の動作速度を低
下させるといった問題点がある。そこでこの問題を回避
するため、ＭＯＳＦＥＴのチャネル領域に選択的に不純
物を導入してこの領域の濃度を高めることによってソ−
ス・ドレインの拡散抵抗をそれ程増大させることなく短
チャネル効果を抑制する方法が例えば特公平３−４３７
８７号に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、高度に
集積化されたＣＭＯＳ半導体装置においては、短チャネ
ル効果の他に、入出力回路におけるサ−ジによって寄生
サイリスタが動作することによるラッチアップという別
の問題点がある。この対策としては、ＭＯＳＦＥＴを形
成するウェル領域を高濃度化してこの領域の抵抗値を下
げることによって寄生バイポ−ラトランジスタがオンし
にくくすることが効果的であるが、先に述べた方法では
ソ−ス・ドレインの拡散容量を低減するためにウェル濃
度を小さくしているのでラッチアップが起こり易くなっ
てしまう。
集積化されたＣＭＯＳ半導体装置においては、短チャネ
ル効果の他に、入出力回路におけるサ−ジによって寄生
サイリスタが動作することによるラッチアップという別
の問題点がある。この対策としては、ＭＯＳＦＥＴを形
成するウェル領域を高濃度化してこの領域の抵抗値を下
げることによって寄生バイポ−ラトランジスタがオンし
にくくすることが効果的であるが、先に述べた方法では
ソ−ス・ドレインの拡散容量を低減するためにウェル濃
度を小さくしているのでラッチアップが起こり易くなっ
てしまう。
【０００４】本発明は上記事情に鑑みてなされたもの
で、ソ−ス・ドレインの拡散容量が小さいため回路の動
作速度が大きく、しかもラッチアップを起こしにくい相
補型ＭＯＳ半導体装置を提供することを目的とする。
で、ソ−ス・ドレインの拡散容量が小さいため回路の動
作速度が大きく、しかもラッチアップを起こしにくい相
補型ＭＯＳ半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、複数の第１導
電型の半導体領域に形成された第２導電極性のＭＯＳ型
電界効果トランジスタと、第２導電型の半導体領域に形
成された第１導電極性のＭＯＳ型電界効果トランジスタ
によって構成され、入出力回路部分と内部回路部分を有
する相補型ＭＯＳ半導体装置において、
電型の半導体領域に形成された第２導電極性のＭＯＳ型
電界効果トランジスタと、第２導電型の半導体領域に形
成された第１導電極性のＭＯＳ型電界効果トランジスタ
によって構成され、入出力回路部分と内部回路部分を有
する相補型ＭＯＳ半導体装置において、
【０００６】前記入出力回路における前記第１導電型の
半導体領域全域及び前記内部回路における前記第２導電
極性のＭＯＳ型電界効果トランジスタのチャネル領域
に、第１導電型で前記第１導電型の半導体領域よりも高
濃度の領域が形成されていることを特徴とする相補型Ｍ
ＯＳ半導体装置である。
半導体領域全域及び前記内部回路における前記第２導電
極性のＭＯＳ型電界効果トランジスタのチャネル領域
に、第１導電型で前記第１導電型の半導体領域よりも高
濃度の領域が形成されていることを特徴とする相補型Ｍ
ＯＳ半導体装置である。
【０００７】
【作用】本発明によれば、入出力回路を形成するウェル
領域に高濃度の拡散領域が存在するため、この領域の拡
散抵抗が小さく、寄生バイポ−ラトランジスタがオンし
にくい。従って、ラッチアップ耐性が高く、内部回路に
おいてはチャネル領域に限定されて高濃度の拡散領域が
形成されているので、パンチスル−耐圧が高く、しかも
ソ−ス・ドレイン領域の拡散容量が小さいので高速動作
が可能である。
領域に高濃度の拡散領域が存在するため、この領域の拡
散抵抗が小さく、寄生バイポ−ラトランジスタがオンし
にくい。従って、ラッチアップ耐性が高く、内部回路に
おいてはチャネル領域に限定されて高濃度の拡散領域が
形成されているので、パンチスル−耐圧が高く、しかも
ソ−ス・ドレイン領域の拡散容量が小さいので高速動作
が可能である。
【０００８】
【実施例】以下、本発明の一実施例に係る相補型ＭＯＳ
半導体装置について製造方法を併記して説明する。
半導体装置について製造方法を併記して説明する。
【０００９】まず、ｐ型のシリコン基板１の入出力回路
を形成する第１の領域２と内部回路を形成する第２の領
域３に比較的低濃度のＰウェル４，Ｎウェル５を形成す
る（図１参照）。次に、前記基板１の所定の領域に第１
のレジストパタ−ン６を形成した。つづいて、これをマ
スクとして前記第１の領域２のＰウェル４全域と前記第
２の領域３のＭＯＳＦＥＴのチャネル領域形成予定部
に、ｐ型不純物例えばボロンをド−ズ量５×1012／c
m2 ，加速電圧１６０ＫｅＶでイオン注入し、ｐ型の高
濃度領域７を形成する（図２参照）。
を形成する第１の領域２と内部回路を形成する第２の領
域３に比較的低濃度のＰウェル４，Ｎウェル５を形成す
る（図１参照）。次に、前記基板１の所定の領域に第１
のレジストパタ−ン６を形成した。つづいて、これをマ
スクとして前記第１の領域２のＰウェル４全域と前記第
２の領域３のＭＯＳＦＥＴのチャネル領域形成予定部
に、ｐ型不純物例えばボロンをド−ズ量５×1012／c
m2 ，加速電圧１６０ＫｅＶでイオン注入し、ｐ型の高
濃度領域７を形成する（図２参照）。
【００１０】次に、前記レジストパタ−ン６を除去した
後、前記基板１の所定の領域に第２のレジストパタ−ン
８を形成する。つづいて、これをマスクとして前記第１
の領域２のＮウェル５全域と前記第２の領域３のＮウェ
ル５のＭＯＳＦＥＴのチャネル領域形成予定部に、ｎ型
不純物例えばリンをド−ズ量５×1012cm2 ，加速電圧１
５０ＫｅＶでイオン注入し、ｐ型の高濃度領域７を形成
する（図３参照）。
後、前記基板１の所定の領域に第２のレジストパタ−ン
８を形成する。つづいて、これをマスクとして前記第１
の領域２のＮウェル５全域と前記第２の領域３のＮウェ
ル５のＭＯＳＦＥＴのチャネル領域形成予定部に、ｎ型
不純物例えばリンをド−ズ量５×1012cm2 ，加速電圧１
５０ＫｅＶでイオン注入し、ｐ型の高濃度領域７を形成
する（図３参照）。
【００１１】次に、図示しないがＳｉ3 Ｎ4 パタ−ン等
のマスクを用いた熱酸化により、前記各Ｐウェル４，Ｎ
ウェル５の境界部にフィ−ルド酸化膜10を形成する（図
４参照）。つづいて、このフィ−ルド酸化膜10で囲まれ
た前記Ｐウェル４に常法によりゲ−ト酸化膜11，ゲ−ト
電極12，ｎ型のソ−ス領域13，ｎ型のドレイン領域14を
形成した後、前記Ｎウェル３に常法によりゲ−ト酸化膜
15，ゲ−ト電極16，ｎ型のソ−ス領域17，ｎ型のドレイ
ン領域18を形成する（図５参照）。この後、通常の層間
絶縁膜及び配線層の形成工程を経て相補型ＭＯＳ半導体
装置を完成させる。
のマスクを用いた熱酸化により、前記各Ｐウェル４，Ｎ
ウェル５の境界部にフィ−ルド酸化膜10を形成する（図
４参照）。つづいて、このフィ−ルド酸化膜10で囲まれ
た前記Ｐウェル４に常法によりゲ−ト酸化膜11，ゲ−ト
電極12，ｎ型のソ−ス領域13，ｎ型のドレイン領域14を
形成した後、前記Ｎウェル３に常法によりゲ−ト酸化膜
15，ゲ−ト電極16，ｎ型のソ−ス領域17，ｎ型のドレイ
ン領域18を形成する（図５参照）。この後、通常の層間
絶縁膜及び配線層の形成工程を経て相補型ＭＯＳ半導体
装置を完成させる。
【００１２】このようにして製造される相補型ＭＯＳ半
導体装置は、図５に示す如く、ｐ型のシリコン基板１
と、この基板１の入出力回路を形成する第１の領域２と
内部回路を形成する第２の領域３に夫々形成されたＰウ
ェル４，Ｎウェル５と、前記Ｐウェル４に該領域表面よ
りやや深い位置するように形成されたｐ型の高濃度領域
７と、前記Ｎウェル５に該領域表面よりやや深い位置す
るように形成されたｎ型の高濃度領域９と、前記Ｐウェ
ル４に形成されたソ−ス・ドレイン領域13，14及びゲ−
ト電極12よりなるｎ型ＭＯＳトランジスタと、前記Ｎウ
ェル５に形成されたソ−ス・ドレイン領域17，18及びゲ
−ト電極16よりなるｐ型ＭＯＳトランジスタとを具備し
た構成となっている。
導体装置は、図５に示す如く、ｐ型のシリコン基板１
と、この基板１の入出力回路を形成する第１の領域２と
内部回路を形成する第２の領域３に夫々形成されたＰウ
ェル４，Ｎウェル５と、前記Ｐウェル４に該領域表面よ
りやや深い位置するように形成されたｐ型の高濃度領域
７と、前記Ｎウェル５に該領域表面よりやや深い位置す
るように形成されたｎ型の高濃度領域９と、前記Ｐウェ
ル４に形成されたソ−ス・ドレイン領域13，14及びゲ−
ト電極12よりなるｎ型ＭＯＳトランジスタと、前記Ｎウ
ェル５に形成されたソ−ス・ドレイン領域17，18及びゲ
−ト電極16よりなるｐ型ＭＯＳトランジスタとを具備し
た構成となっている。
【００１３】しかるに、前記ｐ型の高濃度領域７を前記
Ｐウェル４に該ウェル４表面よりやや深い位置に形成
し、前記ｎ型の高濃度領域９を前記Ｎウェル５に該ウェ
ル５表面よりやや深い位置に形成した構成にすることに
より、パンチスル−を効果的に形成することができる。
また、入出力回路を形成する第１の領域２のＰウェル４
にｐ型の高濃度領域７を、同第１の領域２のＮウェル５
にｎ型の高濃度領域９を夫々形成した構成になっている
ため、ウェル領域の抵抗値を小さくでき、寄生バイポ−
ラトランジスタがオンしにくく、高いラッチアップ耐性
を得ることができる。更に、内部回路を形成する第２の
領域３においては、各ＭＯＳトランジスタのソ−ス・ド
レイン領域の下部の濃度が低いので、拡散容量が小さ
く、高い動作速度を得ることができる。
Ｐウェル４に該ウェル４表面よりやや深い位置に形成
し、前記ｎ型の高濃度領域９を前記Ｎウェル５に該ウェ
ル５表面よりやや深い位置に形成した構成にすることに
より、パンチスル−を効果的に形成することができる。
また、入出力回路を形成する第１の領域２のＰウェル４
にｐ型の高濃度領域７を、同第１の領域２のＮウェル５
にｎ型の高濃度領域９を夫々形成した構成になっている
ため、ウェル領域の抵抗値を小さくでき、寄生バイポ−
ラトランジスタがオンしにくく、高いラッチアップ耐性
を得ることができる。更に、内部回路を形成する第２の
領域３においては、各ＭＯＳトランジスタのソ−ス・ド
レイン領域の下部の濃度が低いので、拡散容量が小さ
く、高い動作速度を得ることができる。
【００１４】
【発明の効果】以上詳述した如く本発明によれば、入出
力回路を形成するウェル領域に高濃度領域を存在させて
この領域の拡散抵抗を小さくし、ラッチアップ耐性を高
くするとともに、内部回路においては高濃度領域をチャ
ネル領域に限定して形成してパンチスル−耐圧を高くか
つ高速動作を可能にしえる相補型ＭＯＳ半導体装置を提
供できる。
力回路を形成するウェル領域に高濃度領域を存在させて
この領域の拡散抵抗を小さくし、ラッチアップ耐性を高
くするとともに、内部回路においては高濃度領域をチャ
ネル領域に限定して形成してパンチスル−耐圧を高くか
つ高速動作を可能にしえる相補型ＭＯＳ半導体装置を提
供できる。
【図１】本発明の一実施例に係る相補型ＭＯＳ半導体装
置の製造方法の第１工程で、半導体基板表面にＰウェ
ル，Ｎウェルを形成した状態を示す断面図。
置の製造方法の第１工程で、半導体基板表面にＰウェ
ル，Ｎウェルを形成した状態を示す断面図。
【図２】本発明の一実施例に係る相補型ＭＯＳ半導体装
置の製造方法の第２工程で、第１のレジストパタ−ンを
マスクとしてＰウェルにｐ型の高濃度領域を形成した状
態を示す断面図。
置の製造方法の第２工程で、第１のレジストパタ−ンを
マスクとしてＰウェルにｐ型の高濃度領域を形成した状
態を示す断面図。
【図３】本発明の一実施例に係る相補型ＭＯＳ半導体装
置の製造方法の第３工程で、第２のレジストパタ−ンを
マスクとしてＮウェルにｎ型の高濃度領域を形成した状
態を示す断面図。
置の製造方法の第３工程で、第２のレジストパタ−ンを
マスクとしてＮウェルにｎ型の高濃度領域を形成した状
態を示す断面図。
【図４】本発明の一実施例に係る相補型ＭＯＳ半導体装
置の製造方法の第４工程で、基板表面の各ウェルにフィ
−ルド酸化膜を形成した状態を示す断面図。
置の製造方法の第４工程で、基板表面の各ウェルにフィ
−ルド酸化膜を形成した状態を示す断面図。
【図５】本発明の一実施例に係る相補型ＭＯＳ半導体装
置の製造方法の第５工程で、各ウェルにＭＯＳトランジ
スタを形成した状態を示す断面図。
置の製造方法の第５工程で、各ウェルにＭＯＳトランジ
スタを形成した状態を示す断面図。
１…ｐ型のシリコン基板、２…入出力回路を形成する第
１の領域、３…内部回路を形成する第２の領域、４…Ｐ
ウェル、５…Ｎウェル、６，８…レジストパタ−ン、７
…ｐ型の高濃度領域、９…ｎ型の高濃度領域、10…フィ
−ルド酸化膜、11，15…ゲ−ト酸化膜、12，16…ゲ−ト
電極、13，17…ソ−ス領域、14，18…ドレイン領域。
１の領域、３…内部回路を形成する第２の領域、４…Ｐ
ウェル、５…Ｎウェル、６，８…レジストパタ−ン、７
…ｐ型の高濃度領域、９…ｎ型の高濃度領域、10…フィ
−ルド酸化膜、11，15…ゲ−ト酸化膜、12，16…ゲ−ト
電極、13，17…ソ−ス領域、14，18…ドレイン領域。
Claims (1)
- 【請求項１】 複数の第１導電型の半導体領域に形成さ
れた第２導電極性のＭＯＳ型電界効果トランジスタと、
第２導電型の半導体領域に形成された第１導電極性のＭ
ＯＳ型電界効果トランジスタによって構成され、入出力
回路部分と内部回路部分を有する相補型ＭＯＳ半導体装
置において、 前記入出力回路における前記第１導電型の半導体領域全
域及び前記内部回路における前記第２導電極性のＭＯＳ
型電界効果トランジスタのチャネル領域に、第１導電型
で前記第１導電型の半導体領域よりも高濃度の領域が形
成されていることを特徴とする相補型ＭＯＳ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282948A JPH05121683A (ja) | 1991-10-29 | 1991-10-29 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282948A JPH05121683A (ja) | 1991-10-29 | 1991-10-29 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121683A true JPH05121683A (ja) | 1993-05-18 |
Family
ID=17659196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282948A Withdrawn JPH05121683A (ja) | 1991-10-29 | 1991-10-29 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683515A1 (en) * | 1994-05-17 | 1995-11-22 | Samsung Electronics Co., Ltd. | CMOS and method for manufacturing the same |
-
1991
- 1991-10-29 JP JP3282948A patent/JPH05121683A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683515A1 (en) * | 1994-05-17 | 1995-11-22 | Samsung Electronics Co., Ltd. | CMOS and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |