JPH06151731A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06151731A JPH06151731A JP4294987A JP29498792A JPH06151731A JP H06151731 A JPH06151731 A JP H06151731A JP 4294987 A JP4294987 A JP 4294987A JP 29498792 A JP29498792 A JP 29498792A JP H06151731 A JPH06151731 A JP H06151731A
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- semiconductor
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Abstract
(57)【要約】
【目的】 トリプルウェル構造を有する半導体装置にお
いて、所定のウェル領域に印加されるバックバイアスの
変化が他のウェル領域に変化を及ぼすことを有効に防止
することである。 【構成】 その中にＰウェル３とボトムウェル固定用Ｎ
ウェル９とが形成されるボトムＮウェル５から所定の間
隔を隔てた領域に通常のＮウェル４を形成する。
いて、所定のウェル領域に印加されるバックバイアスの
変化が他のウェル領域に変化を及ぼすことを有効に防止
することである。 【構成】 その中にＰウェル３とボトムウェル固定用Ｎ
ウェル９とが形成されるボトムＮウェル５から所定の間
隔を隔てた領域に通常のＮウェル４を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、トリプルウェル構造を有する半導体装置に関す
る。
特に、トリプルウェル構造を有する半導体装置に関す
る。
【０００２】
【従来の技術】従来、半導体基板の主表面上に３つのウ
ェル領域が形成されたトリプルウェル構造を備えた半導
体装置が知られている。図５は、従来のトリプルウェル
構造を有する半導体装置を示した断面図である。図５を
参照して、従来のトリプルウェル構造を有する半導体装
置は、Ｐ型半導体基板１１と、Ｐ型半導体基板１１の主
表面上の所定領域に形成されたボトムＮウェル１５と、
ボトムＮウェル１５内に形成されたＰウェル１３と、ボ
トムＮウェル１５内のＰウェル１３に隣接するように形
成されたＮウェル１４と、ボトムＮウェル１５に隣接す
るように形成されたＰウェル１２と、Ｐウェル１２内に
形成されたＮチャネルトランジスタ１６と、Ｐウェル１
３内に形成され、Ｎチャネルトランジスタ１６とはバッ
クバイアスの異なるＮチャネルトランジスタ１７と、Ｎ
ウェル１４内に形成されたＰチャネルトランジスタ１８
とを備えている。
ェル領域が形成されたトリプルウェル構造を備えた半導
体装置が知られている。図５は、従来のトリプルウェル
構造を有する半導体装置を示した断面図である。図５を
参照して、従来のトリプルウェル構造を有する半導体装
置は、Ｐ型半導体基板１１と、Ｐ型半導体基板１１の主
表面上の所定領域に形成されたボトムＮウェル１５と、
ボトムＮウェル１５内に形成されたＰウェル１３と、ボ
トムＮウェル１５内のＰウェル１３に隣接するように形
成されたＮウェル１４と、ボトムＮウェル１５に隣接す
るように形成されたＰウェル１２と、Ｐウェル１２内に
形成されたＮチャネルトランジスタ１６と、Ｐウェル１
３内に形成され、Ｎチャネルトランジスタ１６とはバッ
クバイアスの異なるＮチャネルトランジスタ１７と、Ｎ
ウェル１４内に形成されたＰチャネルトランジスタ１８
とを備えている。
【０００３】図６〜図８は、図５に示した従来のトリプ
ルウェル構造を有する半導体装置の製造プロセスを説明
するための断面構造図である。図５および図６〜図８を
参照して、次に従来のトリプルウェル構造を有する半導
体装置の製造プロセスについて説明する。
ルウェル構造を有する半導体装置の製造プロセスを説明
するための断面構造図である。図５および図６〜図８を
参照して、次に従来のトリプルウェル構造を有する半導
体装置の製造プロセスについて説明する。
【０００４】まず、図６に示すように、Ｐ型半導体基板
１１の主表面上の所定領域にボトムＮウェル１５を形成
する。
１１の主表面上の所定領域にボトムＮウェル１５を形成
する。
【０００５】次に、図７に示すように、ボトムＮウェル
１５が形成される領域のＰ型半導体基板１１の主表面上
に、ボトムＮウェル１５を電気的に固定するとともに通
常のウェル領域としての役割を果たすＮウェル１４を形
成する。
１５が形成される領域のＰ型半導体基板１１の主表面上
に、ボトムＮウェル１５を電気的に固定するとともに通
常のウェル領域としての役割を果たすＮウェル１４を形
成する。
【０００６】次に、図８に示すように、Ｎウェル１４内
に所定領域と、ボトムＮウェル１５に隣接する領域と
に、それぞれＰウェル１３およびＰウェル１２を形成す
る。
に所定領域と、ボトムＮウェル１５に隣接する領域と
に、それぞれＰウェル１３およびＰウェル１２を形成す
る。
【０００７】最後に、図５に示したように、Ｐウェル１
２、Ｐウェル１３およびＮウェル１４内にそれぞれＮチ
ャネルトランジスタ１６、Ｎチャネルトランジスタ１７
およびＰチャネルトランジスタ１８を形成する。このよ
うにして、従来のトリプルウェル構造を有する半導体装
置は形成されていた。
２、Ｐウェル１３およびＮウェル１４内にそれぞれＮチ
ャネルトランジスタ１６、Ｎチャネルトランジスタ１７
およびＰチャネルトランジスタ１８を形成する。このよ
うにして、従来のトリプルウェル構造を有する半導体装
置は形成されていた。
【０００８】
【発明が解決しようとする課題】前述のように、従来の
トリプルウェル構造を有する半導体装置では、ボトムＮ
ウェル１５内に、Ｐウェル１３とＮウェル１４とが隣接
するように形成されていた。すなわち、Ｎウェル１４
は、通常のＮウェルとしての機能とボトムＮウェル１５
を電気的に固定する機能との２つの機能を果たしてい
た。しかし、このような構造では、Ｐウェル１３に印加
されるバックバイアスの変化がＮウェル１４の電位変化
を招く恐れがある。このためＮウェル１４内のＰチャネ
ルトランジスタ１８の特性が変動してしまうという不都
合を生じる場合があった。この結果、Ｐチャネルトラン
ジスタ１８の特性が不安定になるという問題点があっ
た。
トリプルウェル構造を有する半導体装置では、ボトムＮ
ウェル１５内に、Ｐウェル１３とＮウェル１４とが隣接
するように形成されていた。すなわち、Ｎウェル１４
は、通常のＮウェルとしての機能とボトムＮウェル１５
を電気的に固定する機能との２つの機能を果たしてい
た。しかし、このような構造では、Ｐウェル１３に印加
されるバックバイアスの変化がＮウェル１４の電位変化
を招く恐れがある。このためＮウェル１４内のＰチャネ
ルトランジスタ１８の特性が変動してしまうという不都
合を生じる場合があった。この結果、Ｐチャネルトラン
ジスタ１８の特性が不安定になるという問題点があっ
た。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、トリプルウェル構造を有する半
導体装置において、Ｐウェル１３に印加されるバックバ
イアスの変化がＮウェル１４内のＰチャネルトランジス
タ１８に影響を及ぼすのを有効に防止することを目的と
する。
ためになされたもので、トリプルウェル構造を有する半
導体装置において、Ｐウェル１３に印加されるバックバ
イアスの変化がＮウェル１４内のＰチャネルトランジス
タ１８に影響を及ぼすのを有効に防止することを目的と
する。
【００１０】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する半導体基板と、半導体基板の主
表面上の所定領域に形成された第１導電型の第１の半導
体領域と、第１の半導体領域から所定の間隔を隔てた半
導体基板の主表面上に形成された第１導電型の第２の半
導体領域と、第２の半導体領域内の半導体基板の主表面
上に形成された第２導電型の第３の半導体領域と、半導
体基板の主表面上の所定領域に形成された第２導電型の
第４の半導体領域とを備えている。
装置は、主表面を有する半導体基板と、半導体基板の主
表面上の所定領域に形成された第１導電型の第１の半導
体領域と、第１の半導体領域から所定の間隔を隔てた半
導体基板の主表面上に形成された第１導電型の第２の半
導体領域と、第２の半導体領域内の半導体基板の主表面
上に形成された第２導電型の第３の半導体領域と、半導
体基板の主表面上の所定領域に形成された第２導電型の
第４の半導体領域とを備えている。
【００１１】
【作用】請求項１に係る半導体装置では、その中に第２
導電型の第３の半導体領域が形成された第１導電型の第
２の半導体領域が、第１導電型の第１の半導体領域から
所定の間隔を隔てて形成されているので、第３の半導体
領域に印加されるバックバイアスの変化が第１の半導体
領域に影響を及ぼすことがない。これにより、第１の半
導体領域内に形成されるトランジスタも第３の半導体領
域に印加されるバックバイアスの変化によって影響を受
けることがない。
導電型の第３の半導体領域が形成された第１導電型の第
２の半導体領域が、第１導電型の第１の半導体領域から
所定の間隔を隔てて形成されているので、第３の半導体
領域に印加されるバックバイアスの変化が第１の半導体
領域に影響を及ぼすことがない。これにより、第１の半
導体領域内に形成されるトランジスタも第３の半導体領
域に印加されるバックバイアスの変化によって影響を受
けることがない。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１は、本発明の一実施例によるトリプル
ウェル構造を有する半導体装置を示した断面図である。
図１を参照して、本実施例の半導体装置は、Ｐ型半導体
基板１と、Ｐ型半導体基板１の主表面上の所定領域に形
成されたボトムＮウェル５と、ボトムＮウェル５の表面
領域に形成されたボトムＮウェル５を電気的に固定する
ためのボトムウェル固定用Ｎウェル９と、ボトムＮウェ
ル５内の所定領域に形成されたＰウェル３と、ボトムＮ
ウェル５から所定の間隔を隔てたＰ型半導体基板１の主
表面上に形成されたＮウェル４と、ボトムＮウェル５に
隣接するように形成されたＰウェル２と、Ｐウェル２、
Ｐウェル３およびＮウェル４内にそれぞれ形成されたＮ
チャネルトランジスタ６、Ｎチャネルトランジスタ７お
よびＰチャネルトランジスタ８とを備えている。つま
り、本実施例のトリプルウェル構造を有する半導体装置
では、従来と異なりボトムウェル固定用Ｎウェル９と通
常のＮウェル４とを分離して形成している。このよう
に、ボトムＮウェル５とＮウェル４とを所定の間隔を隔
てて分離して形成することによって、Ｐウェル３のバッ
クバイアスの変化がＮウェル４に影響を与えることがな
く、この結果、Ｎウェル４内のＰチャネルトランジスタ
８のトランジスタ特性がＰウェル３のバックバイアスの
変化によって影響を受けることがない。したがって、Ｐ
チャネルトランジスタ８のトランジスタ特性を安定化す
ることが可能になる。
ウェル構造を有する半導体装置を示した断面図である。
図１を参照して、本実施例の半導体装置は、Ｐ型半導体
基板１と、Ｐ型半導体基板１の主表面上の所定領域に形
成されたボトムＮウェル５と、ボトムＮウェル５の表面
領域に形成されたボトムＮウェル５を電気的に固定する
ためのボトムウェル固定用Ｎウェル９と、ボトムＮウェ
ル５内の所定領域に形成されたＰウェル３と、ボトムＮ
ウェル５から所定の間隔を隔てたＰ型半導体基板１の主
表面上に形成されたＮウェル４と、ボトムＮウェル５に
隣接するように形成されたＰウェル２と、Ｐウェル２、
Ｐウェル３およびＮウェル４内にそれぞれ形成されたＮ
チャネルトランジスタ６、Ｎチャネルトランジスタ７お
よびＰチャネルトランジスタ８とを備えている。つま
り、本実施例のトリプルウェル構造を有する半導体装置
では、従来と異なりボトムウェル固定用Ｎウェル９と通
常のＮウェル４とを分離して形成している。このよう
に、ボトムＮウェル５とＮウェル４とを所定の間隔を隔
てて分離して形成することによって、Ｐウェル３のバッ
クバイアスの変化がＮウェル４に影響を与えることがな
く、この結果、Ｎウェル４内のＰチャネルトランジスタ
８のトランジスタ特性がＰウェル３のバックバイアスの
変化によって影響を受けることがない。したがって、Ｐ
チャネルトランジスタ８のトランジスタ特性を安定化す
ることが可能になる。
【００１４】図２〜図４は、図１に示した一実施例のト
リプルウェル構造を有する半導体装置の製造プロセスを
説明するための断面構造図である。図１および図２〜図
４を参照して、次に本実施例の半導体装置の製造プロセ
スについて説明する。
リプルウェル構造を有する半導体装置の製造プロセスを
説明するための断面構造図である。図１および図２〜図
４を参照して、次に本実施例の半導体装置の製造プロセ
スについて説明する。
【００１５】まず、図２に示すように、Ｐ型半導体基板
１の主表面上の所定領域にボトムＮウェル５を形成す
る。
１の主表面上の所定領域にボトムＮウェル５を形成す
る。
【００１６】次に、図３に示すように、ボトムＮウェル
５の主表面領域と、ボトムＮウェル５から所定の間隔を
隔てた領域とにそれぞれボトムウェル固定用Ｎウェル９
と通常のＮウェル４とを同時に形成する。
５の主表面領域と、ボトムＮウェル５から所定の間隔を
隔てた領域とにそれぞれボトムウェル固定用Ｎウェル９
と通常のＮウェル４とを同時に形成する。
【００１７】次に、図４に示すように、ボトムＮウェル
５内の所定領域と、ボトムＮウェル５に隣接する領域と
にそれぞれＰウェル３とＰウェル２とを形成する。
５内の所定領域と、ボトムＮウェル５に隣接する領域と
にそれぞれＰウェル３とＰウェル２とを形成する。
【００１８】最後に、図１に示したように、Ｐウェル
２、Ｐウェル３およびＮウェル４内にそれぞれＮチャネ
ルトランジスタ６、Ｎチャネルトランジスタ７およびＰ
チャネルトランジスタ８を形成する。このようにして、
本実施例のトリプルウェル構造を有する半導体装置が完
成される。
２、Ｐウェル３およびＮウェル４内にそれぞれＮチャネ
ルトランジスタ６、Ｎチャネルトランジスタ７およびＰ
チャネルトランジスタ８を形成する。このようにして、
本実施例のトリプルウェル構造を有する半導体装置が完
成される。
【００１９】なお、本実施例ではトリプルウェル構造を
Ｐ型半導体基板１の主表面上に形成するようにしたが、
本発明はこれに限らず、Ｎ型半導体基板上にトリプルウ
ェル構造を形成してもよい。また、そのようにＮ型半導
体基板上にトリプルウェル構造を形成する場合には、Ｎ
ウェル４がＰウェルとなり、Ｐウェル２および３がＮウ
ェルになる。
Ｐ型半導体基板１の主表面上に形成するようにしたが、
本発明はこれに限らず、Ｎ型半導体基板上にトリプルウ
ェル構造を形成してもよい。また、そのようにＮ型半導
体基板上にトリプルウェル構造を形成する場合には、Ｎ
ウェル４がＰウェルとなり、Ｐウェル２および３がＮウ
ェルになる。
【００２０】
【発明の効果】以上のように、請求項１に係る半導体装
置によれば、その中に第２導電型の第３の半導体領域が
形成される第１導電型第２の半導体領域を第１導電型の
第１の半導体領域から所定の間隔を隔てて形成すること
により、第２の半導体領域内の第３の半導体領域に印加
されるバックバイアスの変化が第１の半導体領域に影響
を及ぼすことがなく、この結果第１の半導体領域内に形
成されるトランジスタにも第３の半導体領域のバックバ
イアスの変化が影響を及ぼすことがない。したがって、
第１の半導体領域内に形成されるトランジスタの特性を
安定化することが可能になる。
置によれば、その中に第２導電型の第３の半導体領域が
形成される第１導電型第２の半導体領域を第１導電型の
第１の半導体領域から所定の間隔を隔てて形成すること
により、第２の半導体領域内の第３の半導体領域に印加
されるバックバイアスの変化が第１の半導体領域に影響
を及ぼすことがなく、この結果第１の半導体領域内に形
成されるトランジスタにも第３の半導体領域のバックバ
イアスの変化が影響を及ぼすことがない。したがって、
第１の半導体領域内に形成されるトランジスタの特性を
安定化することが可能になる。
【図１】本発明の一実施例によるトリプルウェル構造を
有する半導体装置を示した断面図である。
有する半導体装置を示した断面図である。
【図２】図１に示した一実施例の半導体装置の製造プロ
セスの第１工程を説明するための断面構造図である。
セスの第１工程を説明するための断面構造図である。
【図３】図１に示した一実施例の半導体装置の製造プロ
セスの第２工程を説明するための断面構造図である。
セスの第２工程を説明するための断面構造図である。
【図４】図１に示した一実施例の半導体装置の製造プロ
セスの第３工程を説明するための断面構造図である。
セスの第３工程を説明するための断面構造図である。
【図５】従来のトリプルウェル構造を有する半導体装置
を示した断面図である。
を示した断面図である。
【図６】図５に示した従来の半導体装置の製造プロセス
の第１工程を説明するための断面構造図である。
の第１工程を説明するための断面構造図である。
【図７】図５に示した従来の半導体装置の製造プロセス
の第２工程を説明するための断面構造図である。
の第２工程を説明するための断面構造図である。
【図８】図５に示した従来の半導体装置の製造プロセス
の第３工程を説明するための断面構造図である。
の第３工程を説明するための断面構造図である。
１：Ｐ型半導体基板 ２：Ｐウェル ３：Ｐウェル ４：Ｎウェル ５：ボトムＮウェル ６：Ｎチャネルトランジスタ ７：Ｎチャネルトランジスタ ８：Ｐチャネルトランジスタ ９：ボトムウェル固定用Ｎウェル なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上の所定領域に形成された第１
導電型の第１の半導体領域と、 前記第１の半導体領域から所定の間隔を隔てた前記半導
体基板の主表面上に形成された第１導電型の第２の半導
体領域と、 前記第２の半導体領域内の前記半導体基板の主表面上に
形成された第２導電型の第３の半導体領域と、 前記半導体基板の主表面上の所定領域に形成された第２
導電型の第４の半導体領域とを備えた、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294987A JPH06151731A (ja) | 1992-11-04 | 1992-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294987A JPH06151731A (ja) | 1992-11-04 | 1992-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151731A true JPH06151731A (ja) | 1994-05-31 |
Family
ID=17814884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294987A Pending JPH06151731A (ja) | 1992-11-04 | 1992-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151731A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060631A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 제조방법 |
| US5939743A (en) * | 1996-12-20 | 1999-08-17 | Fujitsu Limited | Semiconductor IC device with transistors of different characteristics |
| US6531363B2 (en) | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2014011336A (ja) * | 2012-06-29 | 2014-01-20 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-11-04 JP JP4294987A patent/JPH06151731A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939743A (en) * | 1996-12-20 | 1999-08-17 | Fujitsu Limited | Semiconductor IC device with transistors of different characteristics |
| US6413814B2 (en) | 1996-12-20 | 2002-07-02 | Fujitsu Limited | Manufacture of a semiconductor device with retrograded wells |
| KR19980060631A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 제조방법 |
| US6531363B2 (en) | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2014011336A (ja) * | 2012-06-29 | 2014-01-20 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |