JP2002184881A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002184881A JP2002184881A JP2000385202A JP2000385202A JP2002184881A JP 2002184881 A JP2002184881 A JP 2002184881A JP 2000385202 A JP2000385202 A JP 2000385202A JP 2000385202 A JP2000385202 A JP 2000385202A JP 2002184881 A JP2002184881 A JP 2002184881A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 CMOSの低電圧化に伴うLPNP(横型P
NPトランジスタ)のエミッタ・コレクタ間の耐圧低下
を防止したBiCMOS、およびその製造方法を提供す
る。 【解決手段】 本発明のBiCMOSでは、LPNPの
N型ベース104aの上面が、MISFETのゲート絶
縁膜105よりも膜厚の厚い絶縁膜106を介して、M
ISFETのゲート電極と同一材質の導電層107(ゲ
ート電極材料)でシールドされている。また、このBi
CMOSの製造方法は、MISFETのウェルをイオン
注入で形成するときのバッファ絶縁膜を形成する工程
と、LPNP上のバッファ絶縁膜を残したままMISF
ET上のバッファ絶縁膜をエッチングする工程と、LP
NP上のバッファ絶縁膜を残したままMISFET上に
ゲートに絶縁膜105を形成する工程と、基板表面全体
にMISFETのゲート電極用の導電層107を形成す
る工程と、この導電層をパターニングしてMISFET
のゲート電極とLPNPのベース上のシールド層とを形
成する工程と、を含んでいる。
NPトランジスタ)のエミッタ・コレクタ間の耐圧低下
を防止したBiCMOS、およびその製造方法を提供す
る。 【解決手段】 本発明のBiCMOSでは、LPNPの
N型ベース104aの上面が、MISFETのゲート絶
縁膜105よりも膜厚の厚い絶縁膜106を介して、M
ISFETのゲート電極と同一材質の導電層107(ゲ
ート電極材料)でシールドされている。また、このBi
CMOSの製造方法は、MISFETのウェルをイオン
注入で形成するときのバッファ絶縁膜を形成する工程
と、LPNP上のバッファ絶縁膜を残したままMISF
ET上のバッファ絶縁膜をエッチングする工程と、LP
NP上のバッファ絶縁膜を残したままMISFET上に
ゲートに絶縁膜105を形成する工程と、基板表面全体
にMISFETのゲート電極用の導電層107を形成す
る工程と、この導電層をパターニングしてMISFET
のゲート電極とLPNPのベース上のシールド層とを形
成する工程と、を含んでいる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは、MISFETとバイポ
ーラトランジスタとを同一基板上に形成したBiCMO
Sの構造および、その製造方法に関するものである。
その製造方法に関し、詳しくは、MISFETとバイポ
ーラトランジスタとを同一基板上に形成したBiCMO
Sの構造および、その製造方法に関するものである。
【0002】
【従来の技術】MISFETとバイポーラトランジスタ
を同一基板上に設けてBiCMOSを構成する場合、以
下に説明する2つの大きな問題点があった。
を同一基板上に設けてBiCMOSを構成する場合、以
下に説明する2つの大きな問題点があった。
【0003】(1)MISFETがLDD構造の場合、
ゲート電極側壁のサイドウォール絶縁膜を形成する工程
としては、基板全体にCVDでシリコン酸化膜を堆積し
て、基板全体を異方性のドライエッチングでエッチバッ
クする方法が従来、一般的に採用されている。
ゲート電極側壁のサイドウォール絶縁膜を形成する工程
としては、基板全体にCVDでシリコン酸化膜を堆積し
て、基板全体を異方性のドライエッチングでエッチバッ
クする方法が従来、一般的に採用されている。
【0004】ところが、上記方法では、バイポーラトラ
ンジスタのアクティブ領域、特に横型バイポーラトラン
ジスタのベース表面の基板表面が露出し、ドライエッチ
ングのダメージが入ってしまう。このため、横型バイポ
ーラトランジスタの特性が劣化したり、信頼性が低下し
たりする問題があった。
ンジスタのアクティブ領域、特に横型バイポーラトラン
ジスタのベース表面の基板表面が露出し、ドライエッチ
ングのダメージが入ってしまう。このため、横型バイポ
ーラトランジスタの特性が劣化したり、信頼性が低下し
たりする問題があった。
【0005】(2)MISFETのゲート電極は、低抵
抗化のため、CVDで多結晶シリコンを製膜した後、P
OCl3 を用いたプレデポジションにより多結晶シリコ
ンに高濃度のリンをドーピングし、多結晶シリコン上に
CVDでタングステンシリサイド等を製膜する2層構造
が製造コストも安く、これが一般的なものとなってい
る。
抗化のため、CVDで多結晶シリコンを製膜した後、P
OCl3 を用いたプレデポジションにより多結晶シリコ
ンに高濃度のリンをドーピングし、多結晶シリコン上に
CVDでタングステンシリサイド等を製膜する2層構造
が製造コストも安く、これが一般的なものとなってい
る。
【0006】しかし、ゲート電極材料に金属が含まれて
いると、ゲート電極をフォトリソグラフィーとドライエ
ッチングで加工するときに、ゲート電極を形成しない領
域、特に横型バイポーラトランジスタのベース表面上の
絶縁膜中に金属が取り込まれてしまう。このため、横型
バイポーラトランジスタの特性が劣化したり、信頼性が
低下したりする。
いると、ゲート電極をフォトリソグラフィーとドライエ
ッチングで加工するときに、ゲート電極を形成しない領
域、特に横型バイポーラトランジスタのベース表面上の
絶縁膜中に金属が取り込まれてしまう。このため、横型
バイポーラトランジスタの特性が劣化したり、信頼性が
低下したりする。
【0007】そこで、上記2つの問題を解決するため
に、横型バイポーラトランジスタのベース上をゲート電
極材料でシールドする構造が提案されている。図9乃至
図16は、CMOSのベース上をゲート電極材料でシー
ルドした横型PNPトランジスタ(以下LPNP)の製
造工程を示す要部断面図である。以下、この製造工程に
ついて説明する。
に、横型バイポーラトランジスタのベース上をゲート電
極材料でシールドする構造が提案されている。図9乃至
図16は、CMOSのベース上をゲート電極材料でシー
ルドした横型PNPトランジスタ(以下LPNP)の製
造工程を示す要部断面図である。以下、この製造工程に
ついて説明する。
【0008】図9を参照:P型半導体基板100上に、
アクティブ領域画定のための絶縁膜101を、例えば選
択酸化法(LOCOS)により形成し、イオン注入のた
めのバッファ絶縁膜102を例えば酸化法により形成す
る。
アクティブ領域画定のための絶縁膜101を、例えば選
択酸化法(LOCOS)により形成し、イオン注入のた
めのバッファ絶縁膜102を例えば酸化法により形成す
る。
【0009】図10を参照:NMOSのP型ウェル10
3と素子分離用のP型拡散層103aを、例えばフォト
リソグラフィーとホウ素のイオン注入で形成し、PMO
SのN型ウェル104とLPNPのN型ベース104a
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
3と素子分離用のP型拡散層103aを、例えばフォト
リソグラフィーとホウ素のイオン注入で形成し、PMO
SのN型ウェル104とLPNPのN型ベース104a
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
【0010】図11を参照:例えば基板全体をフッ酸溶
液に浸食することで、バッファ絶縁膜102をエッチン
グしてアクティブ領域の基板表面を露出させる。
液に浸食することで、バッファ絶縁膜102をエッチン
グしてアクティブ領域の基板表面を露出させる。
【0011】図12を参照:CMOSのゲート絶縁膜1
054とLPNPのアクティブ領域上の絶縁膜105a
を例えば熱酸化により形成し、ゲート電極材料107
を、例えばCVDで成膜した多結晶シリコンにPOCl
3 を用いたプレデポジションにより高濃度のリンをドー
ピングした後にCVDでタングステンシリサイドを成膜
することにより形成する。
054とLPNPのアクティブ領域上の絶縁膜105a
を例えば熱酸化により形成し、ゲート電極材料107
を、例えばCVDで成膜した多結晶シリコンにPOCl
3 を用いたプレデポジションにより高濃度のリンをドー
ピングした後にCVDでタングステンシリサイドを成膜
することにより形成する。
【0012】図13を参照:CMOSのゲート電極10
8とLPNPのベース上のシールド層108bを、例え
ばフォトリソグラフィーとドライエッチングで形成し、
NMOSのLDD(Lightly Doped Drain )109を、
例えばフォトリソグラフィーと砒素のイオン注入で形成
し、PMOSのLDD110と、LPNPのエミッタの
一部110cと、LPNPのコレクタの110dを、例
えばフォトリソグラフィーと2フッ化ホウ素(BF2 )
のイオン注入で形成する。
8とLPNPのベース上のシールド層108bを、例え
ばフォトリソグラフィーとドライエッチングで形成し、
NMOSのLDD(Lightly Doped Drain )109を、
例えばフォトリソグラフィーと砒素のイオン注入で形成
し、PMOSのLDD110と、LPNPのエミッタの
一部110cと、LPNPのコレクタの110dを、例
えばフォトリソグラフィーと2フッ化ホウ素(BF2 )
のイオン注入で形成する。
【0013】図14を参照:CMOSのゲート電極の側
壁絶縁膜111とLPNPのベース上のシールド層の側
壁絶縁膜111bを、例えば基板全体にCVDでシリコ
ン酸化膜を堆積した後に基板全体を異方性のドライエッ
チングでエッチバックして形成する。
壁絶縁膜111とLPNPのベース上のシールド層の側
壁絶縁膜111bを、例えば基板全体にCVDでシリコ
ン酸化膜を堆積した後に基板全体を異方性のドライエッ
チングでエッチバックして形成する。
【0014】図15を参照:NMOSのソース/ドレイ
ン112とLPNPのベース取出し112aを、例えば
フォトリソグラフィーと砒素のイオン注入で形成し、P
MOSのソース/ドレイン113とエミッタ113とL
PNPのコレクタ113bを、例えばフォトリソグラフ
ィーと2フッ化ホウ素のイオン注入で形成する。
ン112とLPNPのベース取出し112aを、例えば
フォトリソグラフィーと砒素のイオン注入で形成し、P
MOSのソース/ドレイン113とエミッタ113とL
PNPのコレクタ113bを、例えばフォトリソグラフ
ィーと2フッ化ホウ素のイオン注入で形成する。
【0015】図16を参照:公知の方法により、層間絶
縁膜114と各素子の電極115a〜115fを形成す
る。なお、LPNPのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う(図略)。
縁膜114と各素子の電極115a〜115fを形成す
る。なお、LPNPのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う(図略)。
【0016】
【発明が解決しようとする課題】上記従来技術では、C
MOSの低電圧化のためにゲート絶縁膜105の膜厚を
薄くすると、LPNPのベースと、このベース上のシー
ルド層108bとの間の絶縁膜105aの膜厚も薄くな
る。LPNPのベース上のシールド層108bはエミッ
タと同電位であるため、絶縁膜105aの膜厚を薄くし
ていくと、LPNPのエミッタ・コレクタ間の耐圧が絶
縁膜105aの膜厚で決定されるようになり、LPNP
の動作電圧範囲が狭くなるので、LSIの設計に大きな
制約ができてしまう。
MOSの低電圧化のためにゲート絶縁膜105の膜厚を
薄くすると、LPNPのベースと、このベース上のシー
ルド層108bとの間の絶縁膜105aの膜厚も薄くな
る。LPNPのベース上のシールド層108bはエミッ
タと同電位であるため、絶縁膜105aの膜厚を薄くし
ていくと、LPNPのエミッタ・コレクタ間の耐圧が絶
縁膜105aの膜厚で決定されるようになり、LPNP
の動作電圧範囲が狭くなるので、LSIの設計に大きな
制約ができてしまう。
【0017】本発明は上記問題点に鑑みなされたもの
で、その目的は、CMOSの低電圧化に伴うLPNPの
エミッタ・コレクタ間の耐圧低下を防止したBiCMO
Sおよび、その製造方法を提供することにある。
で、その目的は、CMOSの低電圧化に伴うLPNPの
エミッタ・コレクタ間の耐圧低下を防止したBiCMO
Sおよび、その製造方法を提供することにある。
【0018】
【課題を解決するための手段】本発明のBiCMOSで
は、LPNPのベース上のシールド層は従来と同じくC
MOSのゲート電極材料を利用するものの、LPNPの
ベースとこのベース上のシールド層との間の絶縁膜の膜
厚を、CMOSのゲート絶縁膜の膜厚よりも厚くするこ
とで、上記従来技術の問題点を解決したものである。こ
れにより、CMOSプロセスに最低限の工程を追加する
ことで、LPNPのエミッタ・コレクタ間の耐圧を向上
させることができる。
は、LPNPのベース上のシールド層は従来と同じくC
MOSのゲート電極材料を利用するものの、LPNPの
ベースとこのベース上のシールド層との間の絶縁膜の膜
厚を、CMOSのゲート絶縁膜の膜厚よりも厚くするこ
とで、上記従来技術の問題点を解決したものである。こ
れにより、CMOSプロセスに最低限の工程を追加する
ことで、LPNPのエミッタ・コレクタ間の耐圧を向上
させることができる。
【0019】すなわち、本発明に係る半導体装置は、同
一半導体基板上にMISFETと横型バイポーラトラン
ジスタとを形成してなる半導体装置において、横型バイ
ポーラトランジスタのベースの上面が、MISFETの
ゲート絶縁膜よりも膜厚の厚い絶縁膜を介して、MIS
FETのゲート電極と同一材質の導電層でシールドされ
ていることを特徴とする(請求項1)。
一半導体基板上にMISFETと横型バイポーラトラン
ジスタとを形成してなる半導体装置において、横型バイ
ポーラトランジスタのベースの上面が、MISFETの
ゲート絶縁膜よりも膜厚の厚い絶縁膜を介して、MIS
FETのゲート電極と同一材質の導電層でシールドされ
ていることを特徴とする(請求項1)。
【0020】また本発明の半導体装置は、横型バイポー
ラトランジスタのベース上の絶縁膜が、MISFETの
ウェルをイオン注入で形成するときにバッファ絶縁膜を
含むことを特徴とする(請求項2)。
ラトランジスタのベース上の絶縁膜が、MISFETの
ウェルをイオン注入で形成するときにバッファ絶縁膜を
含むことを特徴とする(請求項2)。
【0021】また本発明の半導体装置は、MISFET
のゲート電極が、下層が多結晶シリコン、上層が金属シ
リサイトであることを特徴とする(請求項3)。
のゲート電極が、下層が多結晶シリコン、上層が金属シ
リサイトであることを特徴とする(請求項3)。
【0022】さらに、本発明に係る半導体装置の製造方
法は、同一半導体基板上にMISFETと横型バイポー
ラトランジスタとを形成してなる半導体装置の製造方法
において、MISFETのウェルをイオン注入で形成す
るときのバッファ絶縁膜を形成する工程と、横型バイポ
ーラトランジスタ上のバッファ絶縁膜を残したままMI
SFET上のバッファ絶縁膜をエッチングする工程と、
横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままMISFET上にゲートに絶縁膜を形成する工程
と、基板表面全体にMISFETのゲート電極用の導電
層を形成する工程と、前記導電層をパターニングしてM
ISFETのゲート電極と横型バイポーラトランジスタ
のベース上のシールド層を形成する工程と、を含むこと
を特徴とする(請求項4)。
法は、同一半導体基板上にMISFETと横型バイポー
ラトランジスタとを形成してなる半導体装置の製造方法
において、MISFETのウェルをイオン注入で形成す
るときのバッファ絶縁膜を形成する工程と、横型バイポ
ーラトランジスタ上のバッファ絶縁膜を残したままMI
SFET上のバッファ絶縁膜をエッチングする工程と、
横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままMISFET上にゲートに絶縁膜を形成する工程
と、基板表面全体にMISFETのゲート電極用の導電
層を形成する工程と、前記導電層をパターニングしてM
ISFETのゲート電極と横型バイポーラトランジスタ
のベース上のシールド層を形成する工程と、を含むこと
を特徴とする(請求項4)。
【0023】さらに、本発明に係る半導体装置の製造方
法は、MISFET上のバッファ絶縁膜をエッチングす
る前に、熱酸化またはCVDによりバッファ絶縁膜の膜
厚を厚くする工程を含むことを特徴とする(請求項
5)。
法は、MISFET上のバッファ絶縁膜をエッチングす
る前に、熱酸化またはCVDによりバッファ絶縁膜の膜
厚を厚くする工程を含むことを特徴とする(請求項
5)。
【0024】さらに、本発明に係る半導体装置の製造方
法では、MISFETのゲート電極を形成する工程が、
CVDで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、CVDで金属シリサイドを製膜する工程
と、を含むことを特徴とする(請求項6)。
法では、MISFETのゲート電極を形成する工程が、
CVDで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、CVDで金属シリサイドを製膜する工程
と、を含むことを特徴とする(請求項6)。
【0025】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。図1乃至図8はCMOS
と、ベース上をゲート電極材料でシールドしたLPNP
とを備えてなるBiCMOSの製造工程を示す要部断面
図である。なお、これらの図において、図9乃至図16
に示す要素と同一の要素には、これらと同一の符号をつ
けた。
面を参照しながら説明する。図1乃至図8はCMOS
と、ベース上をゲート電極材料でシールドしたLPNP
とを備えてなるBiCMOSの製造工程を示す要部断面
図である。なお、これらの図において、図9乃至図16
に示す要素と同一の要素には、これらと同一の符号をつ
けた。
【0026】図1を参照:P型半導体基板100上に、
アクティブ領域画定のための絶縁膜101を、例えば選
択酸化法(LOCOS)により形成し、イオン注入のた
めのバッファ絶縁膜102を例えば酸化法により形成す
る。
アクティブ領域画定のための絶縁膜101を、例えば選
択酸化法(LOCOS)により形成し、イオン注入のた
めのバッファ絶縁膜102を例えば酸化法により形成す
る。
【0027】図2を参照:NMOSのP型ウェル103
と素子分離用のP型拡散層103aを、例えばフォトリ
ソグラフィーとホウ素のイオン注入で形成し、PMOS
のN型ウェル104とLPNPのN型ベース104a
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
と素子分離用のP型拡散層103aを、例えばフォトリ
ソグラフィーとホウ素のイオン注入で形成し、PMOS
のN型ウェル104とLPNPのN型ベース104a
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
【0028】図3を参照:例えばフォトレジストでLP
NP上をマスクして基板全体をフッ酸溶液に浸食するこ
とで、CMOS部のバッファ絶縁膜102をエッチング
してCMOSのアクティブ領域の基板表面を露出させ
る。なお、フォトレジストでLPNP上をマスクする前
に、必要に応じて熱酸化やCVD等でバッファ絶縁膜の
膜厚を更に厚くしても良い。
NP上をマスクして基板全体をフッ酸溶液に浸食するこ
とで、CMOS部のバッファ絶縁膜102をエッチング
してCMOSのアクティブ領域の基板表面を露出させ
る。なお、フォトレジストでLPNP上をマスクする前
に、必要に応じて熱酸化やCVD等でバッファ絶縁膜の
膜厚を更に厚くしても良い。
【0029】図4を参照:CMOSのゲート絶縁膜10
5とLPNPのアクティブ領域上の絶縁膜106を例え
ば熱酸化により形成した後、ゲート電極材料107を以
下のようにして形成する。すなわち、例えばCVDで多
結晶シリコンを成膜し、POCl3 を用いたプレデポジ
ションにより上記多結晶シリコンに高濃度のリンをドー
ピングした後、この多結晶シリコン上にCVDでタング
ステンシリサイドを成膜することにより、上記ゲート電
極材料107を形成する。この場合、LPNP部のバッ
ファ絶縁膜102を残したままゲート絶縁膜を形成する
ので、絶縁膜106はゲート絶縁膜105よりも膜厚が
厚くなる。
5とLPNPのアクティブ領域上の絶縁膜106を例え
ば熱酸化により形成した後、ゲート電極材料107を以
下のようにして形成する。すなわち、例えばCVDで多
結晶シリコンを成膜し、POCl3 を用いたプレデポジ
ションにより上記多結晶シリコンに高濃度のリンをドー
ピングした後、この多結晶シリコン上にCVDでタング
ステンシリサイドを成膜することにより、上記ゲート電
極材料107を形成する。この場合、LPNP部のバッ
ファ絶縁膜102を残したままゲート絶縁膜を形成する
ので、絶縁膜106はゲート絶縁膜105よりも膜厚が
厚くなる。
【0030】図5を参照:CMOSのゲート電極108
とLPNPのベース上のシールド層108bを、例えば
フォトリソグラフィーとドライエッチングで形成し、N
MOSのLDD109を、例えばフォトリソグラフィー
と砒素のイオン注入で形成し、PMOSのLDD110
と、LPNPのエミッタの一部110aと、LPNPの
コレクタの一部110bを、例えばフォトリソグラフィ
ーと2フッ化ホウ素のイオン注入で形成する。この場
合、PMOSのLDDとLPNPのエミッタ/コレクタ
のイオン注入時のバッファ絶縁膜の膜厚は異なるので、
PMOSのLDDへのイオン注入工程と、LPNPのエ
ミッタ/コレクタのイオン注入工程とを別けて行っても
良い。
とLPNPのベース上のシールド層108bを、例えば
フォトリソグラフィーとドライエッチングで形成し、N
MOSのLDD109を、例えばフォトリソグラフィー
と砒素のイオン注入で形成し、PMOSのLDD110
と、LPNPのエミッタの一部110aと、LPNPの
コレクタの一部110bを、例えばフォトリソグラフィ
ーと2フッ化ホウ素のイオン注入で形成する。この場
合、PMOSのLDDとLPNPのエミッタ/コレクタ
のイオン注入時のバッファ絶縁膜の膜厚は異なるので、
PMOSのLDDへのイオン注入工程と、LPNPのエ
ミッタ/コレクタのイオン注入工程とを別けて行っても
良い。
【0031】図6を参照:CMOSのゲート電極の側壁
絶縁膜111とLPNPのベース上のシールド層の側壁
絶縁膜111aを、例えば基板全体にCVDでシリコン
酸化膜を堆積した後に基板全体を異方性のドライエッチ
ングでエッチバックして形成する。
絶縁膜111とLPNPのベース上のシールド層の側壁
絶縁膜111aを、例えば基板全体にCVDでシリコン
酸化膜を堆積した後に基板全体を異方性のドライエッチ
ングでエッチバックして形成する。
【0032】図7を参照:NMOSのソース/ドレイン
112とLPNPのベース取出し112aを、例えばフ
ォトリソグラフィーと砒素のイオン注入で形成し、PM
OSのソース/ドレイン113とエミッタ113とLP
NPのコレクタ113bを、例えばフォトリソグラフィ
ーと2フッ化ホウ素のイオン注入で形成する。
112とLPNPのベース取出し112aを、例えばフ
ォトリソグラフィーと砒素のイオン注入で形成し、PM
OSのソース/ドレイン113とエミッタ113とLP
NPのコレクタ113bを、例えばフォトリソグラフィ
ーと2フッ化ホウ素のイオン注入で形成する。
【0033】図8を参照:公知の方法により、層間絶縁
膜114と各素子の電極115a〜115eを形成す
る。なお、LPNPのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う(図略)。
膜114と各素子の電極115a〜115eを形成す
る。なお、LPNPのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う(図略)。
【0034】以上のように、本実施の形態に係るBiC
MOSは、同一半導体基板100上にMISFETと、
横型バイポーラトランジスタとを形成してなるBiCM
OSであって、横型バイポーラトランジスタのN型ベー
ス104a上が、MISFETのゲート絶縁膜105よ
りも膜厚の厚い絶縁膜106を介して、MISFETの
ゲート電極と同一材質の導電層107でシールドされて
いることを特徴としている(請求項1参照)。
MOSは、同一半導体基板100上にMISFETと、
横型バイポーラトランジスタとを形成してなるBiCM
OSであって、横型バイポーラトランジスタのN型ベー
ス104a上が、MISFETのゲート絶縁膜105よ
りも膜厚の厚い絶縁膜106を介して、MISFETの
ゲート電極と同一材質の導電層107でシールドされて
いることを特徴としている(請求項1参照)。
【0035】また、このBiCMOSでは、横型バイポ
ーラトランジスタのN型ベース104a上の絶縁膜10
6が、MISFETのウェルをイオン注入で形成すると
きにバッファ絶縁膜102を含んでいる(請求項2参
照)。また、このBiCMOSではMISFETのゲー
ト電極108が、下層を多結晶シリコン、上層を金属シ
リサイドとして形成されている(請求項3参照)。
ーラトランジスタのN型ベース104a上の絶縁膜10
6が、MISFETのウェルをイオン注入で形成すると
きにバッファ絶縁膜102を含んでいる(請求項2参
照)。また、このBiCMOSではMISFETのゲー
ト電極108が、下層を多結晶シリコン、上層を金属シ
リサイドとして形成されている(請求項3参照)。
【0036】このように、上記BiCMOSでは、LP
NPのベース上のシールド層108aは従来と同じくC
MOSのゲート電極材料を利用するが(図5)、LPN
Pのベースとこのベース上のシールド層との間の絶縁膜
106の膜厚を、CMOSのゲート絶縁膜105の膜厚
よりも厚くすることで、上記従来技術の問題点を解決し
たものである。
NPのベース上のシールド層108aは従来と同じくC
MOSのゲート電極材料を利用するが(図5)、LPN
Pのベースとこのベース上のシールド層との間の絶縁膜
106の膜厚を、CMOSのゲート絶縁膜105の膜厚
よりも厚くすることで、上記従来技術の問題点を解決し
たものである。
【0037】さらに、本実施の形態に係るBiCMOS
の製造方法は、同一半導体基板100上にMISFET
と横型バイポーラトランジスタとを形成してなるBiC
MOSの製造方法であって、MISFETのウェルをイ
オン注入で形成するときのバッファ絶縁膜102を形成
する工程(図1)と、横型バイポーラトランジスタ上の
バッファ絶縁膜102を残したままMISFET上のバ
ッファ絶縁膜102をエッチングする工程(図3)と、
横型バイポーラトランジスタ上のバッファ絶縁膜102
を残したままMISFET上にゲートに絶縁膜105を
形成する工程(図4)と、基板表面全体にMISFET
のゲート電極用の導電層107を形成する工程(図4)
と、この導電層107をパターニングしてMISFET
のゲート電極108と横型バイポーラトランジスタのベ
ース上のシールド層108aとを形成する工程(図5)
と、を含んでいる(請求項4参照)。
の製造方法は、同一半導体基板100上にMISFET
と横型バイポーラトランジスタとを形成してなるBiC
MOSの製造方法であって、MISFETのウェルをイ
オン注入で形成するときのバッファ絶縁膜102を形成
する工程(図1)と、横型バイポーラトランジスタ上の
バッファ絶縁膜102を残したままMISFET上のバ
ッファ絶縁膜102をエッチングする工程(図3)と、
横型バイポーラトランジスタ上のバッファ絶縁膜102
を残したままMISFET上にゲートに絶縁膜105を
形成する工程(図4)と、基板表面全体にMISFET
のゲート電極用の導電層107を形成する工程(図4)
と、この導電層107をパターニングしてMISFET
のゲート電極108と横型バイポーラトランジスタのベ
ース上のシールド層108aとを形成する工程(図5)
と、を含んでいる(請求項4参照)。
【0038】また、このBiCMOSの製造方法では、
MISFETのゲート電極108(より正確には、この
ゲート電極108形成用のゲート電極材料107)を、
CVDで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、CVDで金属シリサイドを製膜する工程と
を含む、一連のプロセス(図4、図5))で形成するよ
うにしている(請求項6参照)。
MISFETのゲート電極108(より正確には、この
ゲート電極108形成用のゲート電極材料107)を、
CVDで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、CVDで金属シリサイドを製膜する工程と
を含む、一連のプロセス(図4、図5))で形成するよ
うにしている(請求項6参照)。
【0039】なお、本実施の形態に係るBiCMOSの
製造方法は、MISFET上のバッファ絶縁膜102を
エッチングする前に、熱酸化またはCVDによりバッフ
ァ絶縁膜の膜厚を厚くする工程を含んでもいても良い
(請求項5参照)。
製造方法は、MISFET上のバッファ絶縁膜102を
エッチングする前に、熱酸化またはCVDによりバッフ
ァ絶縁膜の膜厚を厚くする工程を含んでもいても良い
(請求項5参照)。
【0040】なお、上記実施の形態ではP型半導体基
板、LPNPについて説明したが、本発明がN型半導体
基板、横型NPNトランジスタ等についても適用できる
ことは言うまでもない。
板、LPNPについて説明したが、本発明がN型半導体
基板、横型NPNトランジスタ等についても適用できる
ことは言うまでもない。
【0041】
【発明の効果】以上の説明で明らかなように、本発明に
係るBiCMOSでは、同一半導体基板上にMISFE
Tと横型バイポーラトランジスタとを形成してなるBi
CMOSにおいて、横型バイポーラトランジスタのベー
ス上が、MISFETのゲート絶縁膜よりも膜厚の厚い
絶縁膜を介して、MISFETのゲート電極と同一材質
の導電層でシールドされていることを特徴としているの
で、ゲート電極材料からベース上の絶縁膜中への汚染
や、ゲート電極側壁絶縁膜形成時のベース表面へのダメ
ージが防止されるとともに、CMOSの低電圧化に伴い
LPNPのエミッタ・コレクタ間の耐圧低下を防止する
ことができる。
係るBiCMOSでは、同一半導体基板上にMISFE
Tと横型バイポーラトランジスタとを形成してなるBi
CMOSにおいて、横型バイポーラトランジスタのベー
ス上が、MISFETのゲート絶縁膜よりも膜厚の厚い
絶縁膜を介して、MISFETのゲート電極と同一材質
の導電層でシールドされていることを特徴としているの
で、ゲート電極材料からベース上の絶縁膜中への汚染
や、ゲート電極側壁絶縁膜形成時のベース表面へのダメ
ージが防止されるとともに、CMOSの低電圧化に伴い
LPNPのエミッタ・コレクタ間の耐圧低下を防止する
ことができる。
【0042】また、本発明に係るBiCMOSでは、同
一半導体基板上にMISFETと横型バイポーラトラン
ジスタとを形成してなるBiCMOSの製造方法におい
て、MISFETのウェルをイオン注入で形成するとき
のバッファ絶縁膜を形成する工程と、横型バイポーラト
ランジスタ上のバッファ絶縁膜を残したままMISFE
T上のバッファ絶縁膜をエッチングする工程と、横型バ
イポーラトランジスタ上のバッファ絶縁膜を残したまま
MISFET上にゲートに絶縁膜を形成する工程と、基
板表面全体にMISFETのゲート電極用の導電層を形
成する工程と、前記導電層をパターニングしてMISF
ETのゲート電極と横型バイポーラトランジスタのベー
ス上のシールド層を形成する工程と、を含むことを特徴
としているので、上記利点を有するBiCMOSを的確
に、かつ歩留り良く製造することができる。
一半導体基板上にMISFETと横型バイポーラトラン
ジスタとを形成してなるBiCMOSの製造方法におい
て、MISFETのウェルをイオン注入で形成するとき
のバッファ絶縁膜を形成する工程と、横型バイポーラト
ランジスタ上のバッファ絶縁膜を残したままMISFE
T上のバッファ絶縁膜をエッチングする工程と、横型バ
イポーラトランジスタ上のバッファ絶縁膜を残したまま
MISFET上にゲートに絶縁膜を形成する工程と、基
板表面全体にMISFETのゲート電極用の導電層を形
成する工程と、前記導電層をパターニングしてMISF
ETのゲート電極と横型バイポーラトランジスタのベー
ス上のシールド層を形成する工程と、を含むことを特徴
としているので、上記利点を有するBiCMOSを的確
に、かつ歩留り良く製造することができる。
【図1】本発明の実施の形態に係るもので、半導体装置
製造方法の工程1を示す要部断面図である。
製造方法の工程1を示す要部断面図である。
【図2】図1の工程1に続く工程2を示す要部断面図で
ある。
ある。
【図3】図2の工程2に続く工程3を示す要部断面図で
ある。
ある。
【図4】図3の工程3に続く工程4を示す要部断面図で
ある。
ある。
【図5】図4の工程4に続く工程5を示す要部断面図で
ある。
ある。
【図6】図5の工程5に続く工程6を示す要部断面図で
ある。
ある。
【図7】図6の工程6に続く工程7を示す要部断面図で
ある。
ある。
【図8】図7の工程7に続く工程8を示す要部断面図で
ある。
ある。
【図9】従来の半導体装置製造方法の工程1を示す要部
断面図である。
断面図である。
【図10】図9の工程1に続く工程2を示す要部断面図
である。
である。
【図11】図10の工程2に続く工程3を示す要部断面
図である。
図である。
【図12】図11の工程3に続く工程4を示す要部断面
図である。
図である。
【図13】図12の工程4に続く工程5を示す要部断面
図である。
図である。
【図14】図13の工程5に続く工程6を示す要部断面
図である。
図である。
【図15】図14の工程6に続く工程7を示す要部断面
図である。
図である。
【図16】図15の工程7に続く工程8を示す要部断面
図である。
図である。
100…P型半導体基板、101…絶縁膜(LOCO
S)、102…バッファ絶縁膜(CMOS部のバッファ
絶縁膜、LPNP部のバッファ絶縁膜)、103…NM
OSのP型ウェル、103a…素子分離用のP型拡散層
(P型アイソレーション)、104…PMOSのN型ウ
ェル、104a…LPNPのN型ベース、105…CM
OSのゲート絶縁膜、105a…絶縁膜(従来例におけ
るCMOSのゲート絶縁膜と同時に形成されるLPNP
上の絶縁膜)、106…絶縁膜(本発明の実施の形態に
おけるLPNP上の基板・ベースシールド層間の絶縁
膜)、107…ゲート電極材料、108…CMOSのゲ
ート電極、108a…(本発明の実施の形態における)
LPNPのベースシールド層、108b…(従来例にお
ける)LPNPのベースシールド層、109…NMOS
のLDD、110…PMOSのLDD、110a…(本
発明の実施の形態においてPMOSのLDDと同時に形
成される)LPNPのエミッタの一部、110b…(本
発明の実施の形態においてPMOSのLDDと同時に形
成される)LPNPのコレクタの一部、110c…(従
来例においてPMOSのLDDと同時に形成される)L
PNPのエミッタの一部、110d…(従来例において
PMOSのLDDと同時に形成される)LPNPのコレ
クタの一部、111…CMOSのゲート電極の側壁絶縁
膜111a…(本発明の実施の形態においてCMOSの
ゲート電極の側壁絶縁膜と同時に形成される)LPNP
のベースシールド層の側壁絶縁膜、111b…(従来例
においてCMOSのゲート電極の側壁絶縁膜と同時に形
成される)LPNPのベースシールド層の側壁絶縁膜、
112…NMOSのソース/ドレイン、112a…(N
MOSのソース/ドレインと同時に形成される)LPN
Pのベース取出し、113…PMOSのソース/ドレイ
ン、113a…(PMOSのソース/ドレインと同時に
形成される)LPNPのエミッタ、113b…(PMO
Sのソース/ドレインと同時に形成される)LPNPの
コレクタ、114…層間絶縁膜、115a〜115f…
各素子の電極。
S)、102…バッファ絶縁膜(CMOS部のバッファ
絶縁膜、LPNP部のバッファ絶縁膜)、103…NM
OSのP型ウェル、103a…素子分離用のP型拡散層
(P型アイソレーション)、104…PMOSのN型ウ
ェル、104a…LPNPのN型ベース、105…CM
OSのゲート絶縁膜、105a…絶縁膜(従来例におけ
るCMOSのゲート絶縁膜と同時に形成されるLPNP
上の絶縁膜)、106…絶縁膜(本発明の実施の形態に
おけるLPNP上の基板・ベースシールド層間の絶縁
膜)、107…ゲート電極材料、108…CMOSのゲ
ート電極、108a…(本発明の実施の形態における)
LPNPのベースシールド層、108b…(従来例にお
ける)LPNPのベースシールド層、109…NMOS
のLDD、110…PMOSのLDD、110a…(本
発明の実施の形態においてPMOSのLDDと同時に形
成される)LPNPのエミッタの一部、110b…(本
発明の実施の形態においてPMOSのLDDと同時に形
成される)LPNPのコレクタの一部、110c…(従
来例においてPMOSのLDDと同時に形成される)L
PNPのエミッタの一部、110d…(従来例において
PMOSのLDDと同時に形成される)LPNPのコレ
クタの一部、111…CMOSのゲート電極の側壁絶縁
膜111a…(本発明の実施の形態においてCMOSの
ゲート電極の側壁絶縁膜と同時に形成される)LPNP
のベースシールド層の側壁絶縁膜、111b…(従来例
においてCMOSのゲート電極の側壁絶縁膜と同時に形
成される)LPNPのベースシールド層の側壁絶縁膜、
112…NMOSのソース/ドレイン、112a…(N
MOSのソース/ドレインと同時に形成される)LPN
Pのベース取出し、113…PMOSのソース/ドレイ
ン、113a…(PMOSのソース/ドレインと同時に
形成される)LPNPのエミッタ、113b…(PMO
Sのソース/ドレインと同時に形成される)LPNPの
コレクタ、114…層間絶縁膜、115a〜115f…
各素子の電極。
Claims (6)
- 【請求項1】 同一半導体基板上にMISFETと横型
バイポーラトランジスタとを形成してなる半導体装置に
おいて、 横型バイポーラトランジスタのベースの上面が、MIS
FETのゲート絶縁膜よりも膜厚の厚い絶縁膜を介し
て、MISFETのゲート電極と同一材質の導電層でシ
ールドされていることを特徴とする半導体装置。 - 【請求項2】 横型バイポーラトランジスタのベース上
の絶縁膜は、MISFETのウェルをイオン注入で形成
するときにバッファ絶縁膜を含むことを特徴とする請求
項1に記載の半導体装置。 - 【請求項3】 MISFETのゲート電極は、下層が多
結晶シリコン、上層が金属シリサイドであることを特徴
とする請求項1または2に記載の半導体装置。 - 【請求項4】 同一半導体基板上にMISFETと横型
バイポーラトランジスタとを形成してなる半導体装置の
製造方法において、 MISFETのウェルをイオン注入で形成するときのバ
ッファ絶縁膜を形成する工程と、 横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままMISFET上のバッファ絶縁膜をエッチングす
る工程と、 横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままMISFET上にゲートに絶縁膜を形成する工程
と、 基板表面全体にMISFETのゲート電極用の導電層を
形成する工程と、 前記導電層をパターニングしてMISFETのゲート電
極と横型バイポーラトランジスタのベース上のシールド
層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項5】 MISFET上のバッファ絶縁膜をエッ
チングする前に、熱酸化またはCVDによりバッファ絶
縁膜の膜厚を厚くする工程を含むことを特徴とする請求
項4に記載の半導体装置の製造方法。 - 【請求項6】 MISFETのゲート電極を形成する工
程は、 CVDで多結晶シリコンを製膜する工程と、 プレデポジションにより前記多結晶シリコンに不純物を
ドーピングする工程と、 CVDで金属シリサイドを製膜する工程と、 を含むことを特徴とする請求項4または5に記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000385202A JP2002184881A (ja) | 2000-12-19 | 2000-12-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000385202A JP2002184881A (ja) | 2000-12-19 | 2000-12-19 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002184881A true JP2002184881A (ja) | 2002-06-28 |
Family
ID=18852512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000385202A Pending JP2002184881A (ja) | 2000-12-19 | 2000-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002184881A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-12-19 JP JP2000385202A patent/JP2002184881A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP4573849B2 (ja) * | 2007-03-28 | 2010-11-04 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
US8222703B2 (en) | 2007-03-28 | 2012-07-17 | Oki Semiconductor Co., Ltd. | Semiconductor device with bipolar transistor |
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