JP2002184881A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＣＭＯＳの低電圧化に伴うＬＰＮＰ（横型Ｐ
ＮＰトランジスタ）のエミッタ・コレクタ間の耐圧低下
を防止したＢｉＣＭＯＳ、およびその製造方法を提供す
る。 【解決手段】 本発明のＢｉＣＭＯＳでは、ＬＰＮＰの
Ｎ型ベース１０４ａの上面が、ＭＩＳＦＥＴのゲート絶
縁膜１０５よりも膜厚の厚い絶縁膜１０６を介して、Ｍ
ＩＳＦＥＴのゲート電極と同一材質の導電層１０７（ゲ
ート電極材料）でシールドされている。また、このＢｉ
ＣＭＯＳの製造方法は、ＭＩＳＦＥＴのウェルをイオン
注入で形成するときのバッファ絶縁膜を形成する工程
と、ＬＰＮＰ上のバッファ絶縁膜を残したままＭＩＳＦ
ＥＴ上のバッファ絶縁膜をエッチングする工程と、ＬＰ
ＮＰ上のバッファ絶縁膜を残したままＭＩＳＦＥＴ上に
ゲートに絶縁膜１０５を形成する工程と、基板表面全体
にＭＩＳＦＥＴのゲート電極用の導電層１０７を形成す
る工程と、この導電層をパターニングしてＭＩＳＦＥＴ
のゲート電極とＬＰＮＰのベース上のシールド層とを形
成する工程と、を含んでいる。
ＮＰトランジスタ）のエミッタ・コレクタ間の耐圧低下
を防止したＢｉＣＭＯＳ、およびその製造方法を提供す
る。 【解決手段】 本発明のＢｉＣＭＯＳでは、ＬＰＮＰの
Ｎ型ベース１０４ａの上面が、ＭＩＳＦＥＴのゲート絶
縁膜１０５よりも膜厚の厚い絶縁膜１０６を介して、Ｍ
ＩＳＦＥＴのゲート電極と同一材質の導電層１０７（ゲ
ート電極材料）でシールドされている。また、このＢｉ
ＣＭＯＳの製造方法は、ＭＩＳＦＥＴのウェルをイオン
注入で形成するときのバッファ絶縁膜を形成する工程
と、ＬＰＮＰ上のバッファ絶縁膜を残したままＭＩＳＦ
ＥＴ上のバッファ絶縁膜をエッチングする工程と、ＬＰ
ＮＰ上のバッファ絶縁膜を残したままＭＩＳＦＥＴ上に
ゲートに絶縁膜１０５を形成する工程と、基板表面全体
にＭＩＳＦＥＴのゲート電極用の導電層１０７を形成す
る工程と、この導電層をパターニングしてＭＩＳＦＥＴ
のゲート電極とＬＰＮＰのベース上のシールド層とを形
成する工程と、を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは、ＭＩＳＦＥＴとバイポ
ーラトランジスタとを同一基板上に形成したＢｉＣＭＯ
Ｓの構造および、その製造方法に関するものである。
その製造方法に関し、詳しくは、ＭＩＳＦＥＴとバイポ
ーラトランジスタとを同一基板上に形成したＢｉＣＭＯ
Ｓの構造および、その製造方法に関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴとバイポーラトランジスタ
を同一基板上に設けてＢｉＣＭＯＳを構成する場合、以
下に説明する２つの大きな問題点があった。
を同一基板上に設けてＢｉＣＭＯＳを構成する場合、以
下に説明する２つの大きな問題点があった。
【０００３】（１）ＭＩＳＦＥＴがＬＤＤ構造の場合、
ゲート電極側壁のサイドウォール絶縁膜を形成する工程
としては、基板全体にＣＶＤでシリコン酸化膜を堆積し
て、基板全体を異方性のドライエッチングでエッチバッ
クする方法が従来、一般的に採用されている。
ゲート電極側壁のサイドウォール絶縁膜を形成する工程
としては、基板全体にＣＶＤでシリコン酸化膜を堆積し
て、基板全体を異方性のドライエッチングでエッチバッ
クする方法が従来、一般的に採用されている。
【０００４】ところが、上記方法では、バイポーラトラ
ンジスタのアクティブ領域、特に横型バイポーラトラン
ジスタのベース表面の基板表面が露出し、ドライエッチ
ングのダメージが入ってしまう。このため、横型バイポ
ーラトランジスタの特性が劣化したり、信頼性が低下し
たりする問題があった。
ンジスタのアクティブ領域、特に横型バイポーラトラン
ジスタのベース表面の基板表面が露出し、ドライエッチ
ングのダメージが入ってしまう。このため、横型バイポ
ーラトランジスタの特性が劣化したり、信頼性が低下し
たりする問題があった。
【０００５】（２）ＭＩＳＦＥＴのゲート電極は、低抵
抗化のため、ＣＶＤで多結晶シリコンを製膜した後、Ｐ
ＯＣｌ3 を用いたプレデポジションにより多結晶シリコ
ンに高濃度のリンをドーピングし、多結晶シリコン上に
ＣＶＤでタングステンシリサイド等を製膜する２層構造
が製造コストも安く、これが一般的なものとなってい
る。
抗化のため、ＣＶＤで多結晶シリコンを製膜した後、Ｐ
ＯＣｌ3 を用いたプレデポジションにより多結晶シリコ
ンに高濃度のリンをドーピングし、多結晶シリコン上に
ＣＶＤでタングステンシリサイド等を製膜する２層構造
が製造コストも安く、これが一般的なものとなってい
る。
【０００６】しかし、ゲート電極材料に金属が含まれて
いると、ゲート電極をフォトリソグラフィーとドライエ
ッチングで加工するときに、ゲート電極を形成しない領
域、特に横型バイポーラトランジスタのベース表面上の
絶縁膜中に金属が取り込まれてしまう。このため、横型
バイポーラトランジスタの特性が劣化したり、信頼性が
低下したりする。
いると、ゲート電極をフォトリソグラフィーとドライエ
ッチングで加工するときに、ゲート電極を形成しない領
域、特に横型バイポーラトランジスタのベース表面上の
絶縁膜中に金属が取り込まれてしまう。このため、横型
バイポーラトランジスタの特性が劣化したり、信頼性が
低下したりする。
【０００７】そこで、上記２つの問題を解決するため
に、横型バイポーラトランジスタのベース上をゲート電
極材料でシールドする構造が提案されている。図９乃至
図１６は、ＣＭＯＳのベース上をゲート電極材料でシー
ルドした横型ＰＮＰトランジスタ（以下ＬＰＮＰ）の製
造工程を示す要部断面図である。以下、この製造工程に
ついて説明する。
に、横型バイポーラトランジスタのベース上をゲート電
極材料でシールドする構造が提案されている。図９乃至
図１６は、ＣＭＯＳのベース上をゲート電極材料でシー
ルドした横型ＰＮＰトランジスタ（以下ＬＰＮＰ）の製
造工程を示す要部断面図である。以下、この製造工程に
ついて説明する。
【０００８】図９を参照：Ｐ型半導体基板１００上に、
アクティブ領域画定のための絶縁膜１０１を、例えば選
択酸化法（ＬＯＣＯＳ）により形成し、イオン注入のた
めのバッファ絶縁膜１０２を例えば酸化法により形成す
る。
アクティブ領域画定のための絶縁膜１０１を、例えば選
択酸化法（ＬＯＣＯＳ）により形成し、イオン注入のた
めのバッファ絶縁膜１０２を例えば酸化法により形成す
る。
【０００９】図１０を参照：ＮＭＯＳのＰ型ウェル１０
３と素子分離用のＰ型拡散層１０３ａを、例えばフォト
リソグラフィーとホウ素のイオン注入で形成し、ＰＭＯ
ＳのＮ型ウェル１０４とＬＰＮＰのＮ型ベース１０４ａ
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
３と素子分離用のＰ型拡散層１０３ａを、例えばフォト
リソグラフィーとホウ素のイオン注入で形成し、ＰＭＯ
ＳのＮ型ウェル１０４とＬＰＮＰのＮ型ベース１０４ａ
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
【００１０】図１１を参照：例えば基板全体をフッ酸溶
液に浸食することで、バッファ絶縁膜１０２をエッチン
グしてアクティブ領域の基板表面を露出させる。
液に浸食することで、バッファ絶縁膜１０２をエッチン
グしてアクティブ領域の基板表面を露出させる。
【００１１】図１２を参照：ＣＭＯＳのゲート絶縁膜１
０５４とＬＰＮＰのアクティブ領域上の絶縁膜１０５ａ
を例えば熱酸化により形成し、ゲート電極材料１０７
を、例えばＣＶＤで成膜した多結晶シリコンにＰＯＣｌ
3 を用いたプレデポジションにより高濃度のリンをドー
ピングした後にＣＶＤでタングステンシリサイドを成膜
することにより形成する。
０５４とＬＰＮＰのアクティブ領域上の絶縁膜１０５ａ
を例えば熱酸化により形成し、ゲート電極材料１０７
を、例えばＣＶＤで成膜した多結晶シリコンにＰＯＣｌ
3 を用いたプレデポジションにより高濃度のリンをドー
ピングした後にＣＶＤでタングステンシリサイドを成膜
することにより形成する。
【００１２】図１３を参照：ＣＭＯＳのゲート電極１０
８とＬＰＮＰのベース上のシールド層１０８ｂを、例え
ばフォトリソグラフィーとドライエッチングで形成し、
ＮＭＯＳのＬＤＤ（Lightly Doped Drain ）１０９を、
例えばフォトリソグラフィーと砒素のイオン注入で形成
し、ＰＭＯＳのＬＤＤ１１０と、ＬＰＮＰのエミッタの
一部１１０ｃと、ＬＰＮＰのコレクタの１１０ｄを、例
えばフォトリソグラフィーと２フッ化ホウ素（ＢＦ2 ）
のイオン注入で形成する。
８とＬＰＮＰのベース上のシールド層１０８ｂを、例え
ばフォトリソグラフィーとドライエッチングで形成し、
ＮＭＯＳのＬＤＤ（Lightly Doped Drain ）１０９を、
例えばフォトリソグラフィーと砒素のイオン注入で形成
し、ＰＭＯＳのＬＤＤ１１０と、ＬＰＮＰのエミッタの
一部１１０ｃと、ＬＰＮＰのコレクタの１１０ｄを、例
えばフォトリソグラフィーと２フッ化ホウ素（ＢＦ2 ）
のイオン注入で形成する。
【００１３】図１４を参照：ＣＭＯＳのゲート電極の側
壁絶縁膜１１１とＬＰＮＰのベース上のシールド層の側
壁絶縁膜１１１ｂを、例えば基板全体にＣＶＤでシリコ
ン酸化膜を堆積した後に基板全体を異方性のドライエッ
チングでエッチバックして形成する。
壁絶縁膜１１１とＬＰＮＰのベース上のシールド層の側
壁絶縁膜１１１ｂを、例えば基板全体にＣＶＤでシリコ
ン酸化膜を堆積した後に基板全体を異方性のドライエッ
チングでエッチバックして形成する。
【００１４】図１５を参照：ＮＭＯＳのソース／ドレイ
ン１１２とＬＰＮＰのベース取出し１１２ａを、例えば
フォトリソグラフィーと砒素のイオン注入で形成し、Ｐ
ＭＯＳのソース／ドレイン１１３とエミッタ１１３とＬ
ＰＮＰのコレクタ１１３ｂを、例えばフォトリソグラフ
ィーと２フッ化ホウ素のイオン注入で形成する。
ン１１２とＬＰＮＰのベース取出し１１２ａを、例えば
フォトリソグラフィーと砒素のイオン注入で形成し、Ｐ
ＭＯＳのソース／ドレイン１１３とエミッタ１１３とＬ
ＰＮＰのコレクタ１１３ｂを、例えばフォトリソグラフ
ィーと２フッ化ホウ素のイオン注入で形成する。
【００１５】図１６を参照：公知の方法により、層間絶
縁膜１１４と各素子の電極１１５ａ〜１１５ｆを形成す
る。なお、ＬＰＮＰのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う（図略）。
縁膜１１４と各素子の電極１１５ａ〜１１５ｆを形成す
る。なお、ＬＰＮＰのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う（図略）。
【００１６】
【発明が解決しようとする課題】上記従来技術では、Ｃ
ＭＯＳの低電圧化のためにゲート絶縁膜１０５の膜厚を
薄くすると、ＬＰＮＰのベースと、このベース上のシー
ルド層１０８ｂとの間の絶縁膜１０５ａの膜厚も薄くな
る。ＬＰＮＰのベース上のシールド層１０８ｂはエミッ
タと同電位であるため、絶縁膜１０５ａの膜厚を薄くし
ていくと、ＬＰＮＰのエミッタ・コレクタ間の耐圧が絶
縁膜１０５ａの膜厚で決定されるようになり、ＬＰＮＰ
の動作電圧範囲が狭くなるので、ＬＳＩの設計に大きな
制約ができてしまう。
ＭＯＳの低電圧化のためにゲート絶縁膜１０５の膜厚を
薄くすると、ＬＰＮＰのベースと、このベース上のシー
ルド層１０８ｂとの間の絶縁膜１０５ａの膜厚も薄くな
る。ＬＰＮＰのベース上のシールド層１０８ｂはエミッ
タと同電位であるため、絶縁膜１０５ａの膜厚を薄くし
ていくと、ＬＰＮＰのエミッタ・コレクタ間の耐圧が絶
縁膜１０５ａの膜厚で決定されるようになり、ＬＰＮＰ
の動作電圧範囲が狭くなるので、ＬＳＩの設計に大きな
制約ができてしまう。
【００１７】本発明は上記問題点に鑑みなされたもの
で、その目的は、ＣＭＯＳの低電圧化に伴うＬＰＮＰの
エミッタ・コレクタ間の耐圧低下を防止したＢｉＣＭＯ
Ｓおよび、その製造方法を提供することにある。
で、その目的は、ＣＭＯＳの低電圧化に伴うＬＰＮＰの
エミッタ・コレクタ間の耐圧低下を防止したＢｉＣＭＯ
Ｓおよび、その製造方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明のＢｉＣＭＯＳで
は、ＬＰＮＰのベース上のシールド層は従来と同じくＣ
ＭＯＳのゲート電極材料を利用するものの、ＬＰＮＰの
ベースとこのベース上のシールド層との間の絶縁膜の膜
厚を、ＣＭＯＳのゲート絶縁膜の膜厚よりも厚くするこ
とで、上記従来技術の問題点を解決したものである。こ
れにより、ＣＭＯＳプロセスに最低限の工程を追加する
ことで、ＬＰＮＰのエミッタ・コレクタ間の耐圧を向上
させることができる。
は、ＬＰＮＰのベース上のシールド層は従来と同じくＣ
ＭＯＳのゲート電極材料を利用するものの、ＬＰＮＰの
ベースとこのベース上のシールド層との間の絶縁膜の膜
厚を、ＣＭＯＳのゲート絶縁膜の膜厚よりも厚くするこ
とで、上記従来技術の問題点を解決したものである。こ
れにより、ＣＭＯＳプロセスに最低限の工程を追加する
ことで、ＬＰＮＰのエミッタ・コレクタ間の耐圧を向上
させることができる。
【００１９】すなわち、本発明に係る半導体装置は、同
一半導体基板上にＭＩＳＦＥＴと横型バイポーラトラン
ジスタとを形成してなる半導体装置において、横型バイ
ポーラトランジスタのベースの上面が、ＭＩＳＦＥＴの
ゲート絶縁膜よりも膜厚の厚い絶縁膜を介して、ＭＩＳ
ＦＥＴのゲート電極と同一材質の導電層でシールドされ
ていることを特徴とする（請求項１）。
一半導体基板上にＭＩＳＦＥＴと横型バイポーラトラン
ジスタとを形成してなる半導体装置において、横型バイ
ポーラトランジスタのベースの上面が、ＭＩＳＦＥＴの
ゲート絶縁膜よりも膜厚の厚い絶縁膜を介して、ＭＩＳ
ＦＥＴのゲート電極と同一材質の導電層でシールドされ
ていることを特徴とする（請求項１）。
【００２０】また本発明の半導体装置は、横型バイポー
ラトランジスタのベース上の絶縁膜が、ＭＩＳＦＥＴの
ウェルをイオン注入で形成するときにバッファ絶縁膜を
含むことを特徴とする（請求項２）。
ラトランジスタのベース上の絶縁膜が、ＭＩＳＦＥＴの
ウェルをイオン注入で形成するときにバッファ絶縁膜を
含むことを特徴とする（請求項２）。
【００２１】また本発明の半導体装置は、ＭＩＳＦＥＴ
のゲート電極が、下層が多結晶シリコン、上層が金属シ
リサイトであることを特徴とする（請求項３）。
のゲート電極が、下層が多結晶シリコン、上層が金属シ
リサイトであることを特徴とする（請求項３）。
【００２２】さらに、本発明に係る半導体装置の製造方
法は、同一半導体基板上にＭＩＳＦＥＴと横型バイポー
ラトランジスタとを形成してなる半導体装置の製造方法
において、ＭＩＳＦＥＴのウェルをイオン注入で形成す
るときのバッファ絶縁膜を形成する工程と、横型バイポ
ーラトランジスタ上のバッファ絶縁膜を残したままＭＩ
ＳＦＥＴ上のバッファ絶縁膜をエッチングする工程と、
横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままＭＩＳＦＥＴ上にゲートに絶縁膜を形成する工程
と、基板表面全体にＭＩＳＦＥＴのゲート電極用の導電
層を形成する工程と、前記導電層をパターニングしてＭ
ＩＳＦＥＴのゲート電極と横型バイポーラトランジスタ
のベース上のシールド層を形成する工程と、を含むこと
を特徴とする（請求項４）。
法は、同一半導体基板上にＭＩＳＦＥＴと横型バイポー
ラトランジスタとを形成してなる半導体装置の製造方法
において、ＭＩＳＦＥＴのウェルをイオン注入で形成す
るときのバッファ絶縁膜を形成する工程と、横型バイポ
ーラトランジスタ上のバッファ絶縁膜を残したままＭＩ
ＳＦＥＴ上のバッファ絶縁膜をエッチングする工程と、
横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままＭＩＳＦＥＴ上にゲートに絶縁膜を形成する工程
と、基板表面全体にＭＩＳＦＥＴのゲート電極用の導電
層を形成する工程と、前記導電層をパターニングしてＭ
ＩＳＦＥＴのゲート電極と横型バイポーラトランジスタ
のベース上のシールド層を形成する工程と、を含むこと
を特徴とする（請求項４）。
【００２３】さらに、本発明に係る半導体装置の製造方
法は、ＭＩＳＦＥＴ上のバッファ絶縁膜をエッチングす
る前に、熱酸化またはＣＶＤによりバッファ絶縁膜の膜
厚を厚くする工程を含むことを特徴とする（請求項
５）。
法は、ＭＩＳＦＥＴ上のバッファ絶縁膜をエッチングす
る前に、熱酸化またはＣＶＤによりバッファ絶縁膜の膜
厚を厚くする工程を含むことを特徴とする（請求項
５）。
【００２４】さらに、本発明に係る半導体装置の製造方
法では、ＭＩＳＦＥＴのゲート電極を形成する工程が、
ＣＶＤで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、ＣＶＤで金属シリサイドを製膜する工程
と、を含むことを特徴とする（請求項６）。
法では、ＭＩＳＦＥＴのゲート電極を形成する工程が、
ＣＶＤで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、ＣＶＤで金属シリサイドを製膜する工程
と、を含むことを特徴とする（請求項６）。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。図１乃至図８はＣＭＯＳ
と、ベース上をゲート電極材料でシールドしたＬＰＮＰ
とを備えてなるＢｉＣＭＯＳの製造工程を示す要部断面
図である。なお、これらの図において、図９乃至図１６
に示す要素と同一の要素には、これらと同一の符号をつ
けた。
面を参照しながら説明する。図１乃至図８はＣＭＯＳ
と、ベース上をゲート電極材料でシールドしたＬＰＮＰ
とを備えてなるＢｉＣＭＯＳの製造工程を示す要部断面
図である。なお、これらの図において、図９乃至図１６
に示す要素と同一の要素には、これらと同一の符号をつ
けた。
【００２６】図１を参照：Ｐ型半導体基板１００上に、
アクティブ領域画定のための絶縁膜１０１を、例えば選
択酸化法（ＬＯＣＯＳ）により形成し、イオン注入のた
めのバッファ絶縁膜１０２を例えば酸化法により形成す
る。
アクティブ領域画定のための絶縁膜１０１を、例えば選
択酸化法（ＬＯＣＯＳ）により形成し、イオン注入のた
めのバッファ絶縁膜１０２を例えば酸化法により形成す
る。
【００２７】図２を参照：ＮＭＯＳのＰ型ウェル１０３
と素子分離用のＰ型拡散層１０３ａを、例えばフォトリ
ソグラフィーとホウ素のイオン注入で形成し、ＰＭＯＳ
のＮ型ウェル１０４とＬＰＮＰのＮ型ベース１０４ａ
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
と素子分離用のＰ型拡散層１０３ａを、例えばフォトリ
ソグラフィーとホウ素のイオン注入で形成し、ＰＭＯＳ
のＮ型ウェル１０４とＬＰＮＰのＮ型ベース１０４ａ
を、例えばフォトリソグラフィーとリンのイオン注入で
形成する。
【００２８】図３を参照：例えばフォトレジストでＬＰ
ＮＰ上をマスクして基板全体をフッ酸溶液に浸食するこ
とで、ＣＭＯＳ部のバッファ絶縁膜１０２をエッチング
してＣＭＯＳのアクティブ領域の基板表面を露出させ
る。なお、フォトレジストでＬＰＮＰ上をマスクする前
に、必要に応じて熱酸化やＣＶＤ等でバッファ絶縁膜の
膜厚を更に厚くしても良い。
ＮＰ上をマスクして基板全体をフッ酸溶液に浸食するこ
とで、ＣＭＯＳ部のバッファ絶縁膜１０２をエッチング
してＣＭＯＳのアクティブ領域の基板表面を露出させ
る。なお、フォトレジストでＬＰＮＰ上をマスクする前
に、必要に応じて熱酸化やＣＶＤ等でバッファ絶縁膜の
膜厚を更に厚くしても良い。
【００２９】図４を参照：ＣＭＯＳのゲート絶縁膜１０
５とＬＰＮＰのアクティブ領域上の絶縁膜１０６を例え
ば熱酸化により形成した後、ゲート電極材料１０７を以
下のようにして形成する。すなわち、例えばＣＶＤで多
結晶シリコンを成膜し、ＰＯＣｌ3 を用いたプレデポジ
ションにより上記多結晶シリコンに高濃度のリンをドー
ピングした後、この多結晶シリコン上にＣＶＤでタング
ステンシリサイドを成膜することにより、上記ゲート電
極材料１０７を形成する。この場合、ＬＰＮＰ部のバッ
ファ絶縁膜１０２を残したままゲート絶縁膜を形成する
ので、絶縁膜１０６はゲート絶縁膜１０５よりも膜厚が
厚くなる。
５とＬＰＮＰのアクティブ領域上の絶縁膜１０６を例え
ば熱酸化により形成した後、ゲート電極材料１０７を以
下のようにして形成する。すなわち、例えばＣＶＤで多
結晶シリコンを成膜し、ＰＯＣｌ3 を用いたプレデポジ
ションにより上記多結晶シリコンに高濃度のリンをドー
ピングした後、この多結晶シリコン上にＣＶＤでタング
ステンシリサイドを成膜することにより、上記ゲート電
極材料１０７を形成する。この場合、ＬＰＮＰ部のバッ
ファ絶縁膜１０２を残したままゲート絶縁膜を形成する
ので、絶縁膜１０６はゲート絶縁膜１０５よりも膜厚が
厚くなる。
【００３０】図５を参照：ＣＭＯＳのゲート電極１０８
とＬＰＮＰのベース上のシールド層１０８ｂを、例えば
フォトリソグラフィーとドライエッチングで形成し、Ｎ
ＭＯＳのＬＤＤ１０９を、例えばフォトリソグラフィー
と砒素のイオン注入で形成し、ＰＭＯＳのＬＤＤ１１０
と、ＬＰＮＰのエミッタの一部１１０ａと、ＬＰＮＰの
コレクタの一部１１０ｂを、例えばフォトリソグラフィ
ーと２フッ化ホウ素のイオン注入で形成する。この場
合、ＰＭＯＳのＬＤＤとＬＰＮＰのエミッタ／コレクタ
のイオン注入時のバッファ絶縁膜の膜厚は異なるので、
ＰＭＯＳのＬＤＤへのイオン注入工程と、ＬＰＮＰのエ
ミッタ／コレクタのイオン注入工程とを別けて行っても
良い。
とＬＰＮＰのベース上のシールド層１０８ｂを、例えば
フォトリソグラフィーとドライエッチングで形成し、Ｎ
ＭＯＳのＬＤＤ１０９を、例えばフォトリソグラフィー
と砒素のイオン注入で形成し、ＰＭＯＳのＬＤＤ１１０
と、ＬＰＮＰのエミッタの一部１１０ａと、ＬＰＮＰの
コレクタの一部１１０ｂを、例えばフォトリソグラフィ
ーと２フッ化ホウ素のイオン注入で形成する。この場
合、ＰＭＯＳのＬＤＤとＬＰＮＰのエミッタ／コレクタ
のイオン注入時のバッファ絶縁膜の膜厚は異なるので、
ＰＭＯＳのＬＤＤへのイオン注入工程と、ＬＰＮＰのエ
ミッタ／コレクタのイオン注入工程とを別けて行っても
良い。
【００３１】図６を参照：ＣＭＯＳのゲート電極の側壁
絶縁膜１１１とＬＰＮＰのベース上のシールド層の側壁
絶縁膜１１１ａを、例えば基板全体にＣＶＤでシリコン
酸化膜を堆積した後に基板全体を異方性のドライエッチ
ングでエッチバックして形成する。
絶縁膜１１１とＬＰＮＰのベース上のシールド層の側壁
絶縁膜１１１ａを、例えば基板全体にＣＶＤでシリコン
酸化膜を堆積した後に基板全体を異方性のドライエッチ
ングでエッチバックして形成する。
【００３２】図７を参照：ＮＭＯＳのソース／ドレイン
１１２とＬＰＮＰのベース取出し１１２ａを、例えばフ
ォトリソグラフィーと砒素のイオン注入で形成し、ＰＭ
ＯＳのソース／ドレイン１１３とエミッタ１１３とＬＰ
ＮＰのコレクタ１１３ｂを、例えばフォトリソグラフィ
ーと２フッ化ホウ素のイオン注入で形成する。
１１２とＬＰＮＰのベース取出し１１２ａを、例えばフ
ォトリソグラフィーと砒素のイオン注入で形成し、ＰＭ
ＯＳのソース／ドレイン１１３とエミッタ１１３とＬＰ
ＮＰのコレクタ１１３ｂを、例えばフォトリソグラフィ
ーと２フッ化ホウ素のイオン注入で形成する。
【００３３】図８を参照：公知の方法により、層間絶縁
膜１１４と各素子の電極１１５ａ〜１１５ｅを形成す
る。なお、ＬＰＮＰのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う（図略）。
膜１１４と各素子の電極１１５ａ〜１１５ｅを形成す
る。なお、ＬＰＮＰのベース上のシールド層は、ベース
表面安定化のためにエミッタと同電位になるように配線
する。この後、上層の配線工程やパッシベーション工程
を行う（図略）。
【００３４】以上のように、本実施の形態に係るＢｉＣ
ＭＯＳは、同一半導体基板１００上にＭＩＳＦＥＴと、
横型バイポーラトランジスタとを形成してなるＢｉＣＭ
ＯＳであって、横型バイポーラトランジスタのＮ型ベー
ス１０４ａ上が、ＭＩＳＦＥＴのゲート絶縁膜１０５よ
りも膜厚の厚い絶縁膜１０６を介して、ＭＩＳＦＥＴの
ゲート電極と同一材質の導電層１０７でシールドされて
いることを特徴としている（請求項１参照）。
ＭＯＳは、同一半導体基板１００上にＭＩＳＦＥＴと、
横型バイポーラトランジスタとを形成してなるＢｉＣＭ
ＯＳであって、横型バイポーラトランジスタのＮ型ベー
ス１０４ａ上が、ＭＩＳＦＥＴのゲート絶縁膜１０５よ
りも膜厚の厚い絶縁膜１０６を介して、ＭＩＳＦＥＴの
ゲート電極と同一材質の導電層１０７でシールドされて
いることを特徴としている（請求項１参照）。
【００３５】また、このＢｉＣＭＯＳでは、横型バイポ
ーラトランジスタのＮ型ベース１０４ａ上の絶縁膜１０
６が、ＭＩＳＦＥＴのウェルをイオン注入で形成すると
きにバッファ絶縁膜１０２を含んでいる（請求項２参
照）。また、このＢｉＣＭＯＳではＭＩＳＦＥＴのゲー
ト電極１０８が、下層を多結晶シリコン、上層を金属シ
リサイドとして形成されている（請求項３参照）。
ーラトランジスタのＮ型ベース１０４ａ上の絶縁膜１０
６が、ＭＩＳＦＥＴのウェルをイオン注入で形成すると
きにバッファ絶縁膜１０２を含んでいる（請求項２参
照）。また、このＢｉＣＭＯＳではＭＩＳＦＥＴのゲー
ト電極１０８が、下層を多結晶シリコン、上層を金属シ
リサイドとして形成されている（請求項３参照）。
【００３６】このように、上記ＢｉＣＭＯＳでは、ＬＰ
ＮＰのベース上のシールド層１０８ａは従来と同じくＣ
ＭＯＳのゲート電極材料を利用するが（図５）、ＬＰＮ
Ｐのベースとこのベース上のシールド層との間の絶縁膜
１０６の膜厚を、ＣＭＯＳのゲート絶縁膜１０５の膜厚
よりも厚くすることで、上記従来技術の問題点を解決し
たものである。
ＮＰのベース上のシールド層１０８ａは従来と同じくＣ
ＭＯＳのゲート電極材料を利用するが（図５）、ＬＰＮ
Ｐのベースとこのベース上のシールド層との間の絶縁膜
１０６の膜厚を、ＣＭＯＳのゲート絶縁膜１０５の膜厚
よりも厚くすることで、上記従来技術の問題点を解決し
たものである。
【００３７】さらに、本実施の形態に係るＢｉＣＭＯＳ
の製造方法は、同一半導体基板１００上にＭＩＳＦＥＴ
と横型バイポーラトランジスタとを形成してなるＢｉＣ
ＭＯＳの製造方法であって、ＭＩＳＦＥＴのウェルをイ
オン注入で形成するときのバッファ絶縁膜１０２を形成
する工程（図１）と、横型バイポーラトランジスタ上の
バッファ絶縁膜１０２を残したままＭＩＳＦＥＴ上のバ
ッファ絶縁膜１０２をエッチングする工程（図３）と、
横型バイポーラトランジスタ上のバッファ絶縁膜１０２
を残したままＭＩＳＦＥＴ上にゲートに絶縁膜１０５を
形成する工程（図４）と、基板表面全体にＭＩＳＦＥＴ
のゲート電極用の導電層１０７を形成する工程（図４）
と、この導電層１０７をパターニングしてＭＩＳＦＥＴ
のゲート電極１０８と横型バイポーラトランジスタのベ
ース上のシールド層１０８ａとを形成する工程（図５）
と、を含んでいる（請求項４参照）。
の製造方法は、同一半導体基板１００上にＭＩＳＦＥＴ
と横型バイポーラトランジスタとを形成してなるＢｉＣ
ＭＯＳの製造方法であって、ＭＩＳＦＥＴのウェルをイ
オン注入で形成するときのバッファ絶縁膜１０２を形成
する工程（図１）と、横型バイポーラトランジスタ上の
バッファ絶縁膜１０２を残したままＭＩＳＦＥＴ上のバ
ッファ絶縁膜１０２をエッチングする工程（図３）と、
横型バイポーラトランジスタ上のバッファ絶縁膜１０２
を残したままＭＩＳＦＥＴ上にゲートに絶縁膜１０５を
形成する工程（図４）と、基板表面全体にＭＩＳＦＥＴ
のゲート電極用の導電層１０７を形成する工程（図４）
と、この導電層１０７をパターニングしてＭＩＳＦＥＴ
のゲート電極１０８と横型バイポーラトランジスタのベ
ース上のシールド層１０８ａとを形成する工程（図５）
と、を含んでいる（請求項４参照）。
【００３８】また、このＢｉＣＭＯＳの製造方法では、
ＭＩＳＦＥＴのゲート電極１０８（より正確には、この
ゲート電極１０８形成用のゲート電極材料１０７）を、
ＣＶＤで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、ＣＶＤで金属シリサイドを製膜する工程と
を含む、一連のプロセス（図４、図５））で形成するよ
うにしている（請求項６参照）。
ＭＩＳＦＥＴのゲート電極１０８（より正確には、この
ゲート電極１０８形成用のゲート電極材料１０７）を、
ＣＶＤで多結晶シリコンを製膜する工程と、プレデポジ
ションにより前記多結晶シリコンに不純物をドーピング
する工程と、ＣＶＤで金属シリサイドを製膜する工程と
を含む、一連のプロセス（図４、図５））で形成するよ
うにしている（請求項６参照）。
【００３９】なお、本実施の形態に係るＢｉＣＭＯＳの
製造方法は、ＭＩＳＦＥＴ上のバッファ絶縁膜１０２を
エッチングする前に、熱酸化またはＣＶＤによりバッフ
ァ絶縁膜の膜厚を厚くする工程を含んでもいても良い
（請求項５参照）。
製造方法は、ＭＩＳＦＥＴ上のバッファ絶縁膜１０２を
エッチングする前に、熱酸化またはＣＶＤによりバッフ
ァ絶縁膜の膜厚を厚くする工程を含んでもいても良い
（請求項５参照）。
【００４０】なお、上記実施の形態ではＰ型半導体基
板、ＬＰＮＰについて説明したが、本発明がＮ型半導体
基板、横型ＮＰＮトランジスタ等についても適用できる
ことは言うまでもない。
板、ＬＰＮＰについて説明したが、本発明がＮ型半導体
基板、横型ＮＰＮトランジスタ等についても適用できる
ことは言うまでもない。
【００４１】
【発明の効果】以上の説明で明らかなように、本発明に
係るＢｉＣＭＯＳでは、同一半導体基板上にＭＩＳＦＥ
Ｔと横型バイポーラトランジスタとを形成してなるＢｉ
ＣＭＯＳにおいて、横型バイポーラトランジスタのベー
ス上が、ＭＩＳＦＥＴのゲート絶縁膜よりも膜厚の厚い
絶縁膜を介して、ＭＩＳＦＥＴのゲート電極と同一材質
の導電層でシールドされていることを特徴としているの
で、ゲート電極材料からベース上の絶縁膜中への汚染
や、ゲート電極側壁絶縁膜形成時のベース表面へのダメ
ージが防止されるとともに、ＣＭＯＳの低電圧化に伴い
ＬＰＮＰのエミッタ・コレクタ間の耐圧低下を防止する
ことができる。
係るＢｉＣＭＯＳでは、同一半導体基板上にＭＩＳＦＥ
Ｔと横型バイポーラトランジスタとを形成してなるＢｉ
ＣＭＯＳにおいて、横型バイポーラトランジスタのベー
ス上が、ＭＩＳＦＥＴのゲート絶縁膜よりも膜厚の厚い
絶縁膜を介して、ＭＩＳＦＥＴのゲート電極と同一材質
の導電層でシールドされていることを特徴としているの
で、ゲート電極材料からベース上の絶縁膜中への汚染
や、ゲート電極側壁絶縁膜形成時のベース表面へのダメ
ージが防止されるとともに、ＣＭＯＳの低電圧化に伴い
ＬＰＮＰのエミッタ・コレクタ間の耐圧低下を防止する
ことができる。
【００４２】また、本発明に係るＢｉＣＭＯＳでは、同
一半導体基板上にＭＩＳＦＥＴと横型バイポーラトラン
ジスタとを形成してなるＢｉＣＭＯＳの製造方法におい
て、ＭＩＳＦＥＴのウェルをイオン注入で形成するとき
のバッファ絶縁膜を形成する工程と、横型バイポーラト
ランジスタ上のバッファ絶縁膜を残したままＭＩＳＦＥ
Ｔ上のバッファ絶縁膜をエッチングする工程と、横型バ
イポーラトランジスタ上のバッファ絶縁膜を残したまま
ＭＩＳＦＥＴ上にゲートに絶縁膜を形成する工程と、基
板表面全体にＭＩＳＦＥＴのゲート電極用の導電層を形
成する工程と、前記導電層をパターニングしてＭＩＳＦ
ＥＴのゲート電極と横型バイポーラトランジスタのベー
ス上のシールド層を形成する工程と、を含むことを特徴
としているので、上記利点を有するＢｉＣＭＯＳを的確
に、かつ歩留り良く製造することができる。
一半導体基板上にＭＩＳＦＥＴと横型バイポーラトラン
ジスタとを形成してなるＢｉＣＭＯＳの製造方法におい
て、ＭＩＳＦＥＴのウェルをイオン注入で形成するとき
のバッファ絶縁膜を形成する工程と、横型バイポーラト
ランジスタ上のバッファ絶縁膜を残したままＭＩＳＦＥ
Ｔ上のバッファ絶縁膜をエッチングする工程と、横型バ
イポーラトランジスタ上のバッファ絶縁膜を残したまま
ＭＩＳＦＥＴ上にゲートに絶縁膜を形成する工程と、基
板表面全体にＭＩＳＦＥＴのゲート電極用の導電層を形
成する工程と、前記導電層をパターニングしてＭＩＳＦ
ＥＴのゲート電極と横型バイポーラトランジスタのベー
ス上のシールド層を形成する工程と、を含むことを特徴
としているので、上記利点を有するＢｉＣＭＯＳを的確
に、かつ歩留り良く製造することができる。
【図１】本発明の実施の形態に係るもので、半導体装置
製造方法の工程１を示す要部断面図である。
製造方法の工程１を示す要部断面図である。
【図２】図１の工程１に続く工程２を示す要部断面図で
ある。
ある。
【図３】図２の工程２に続く工程３を示す要部断面図で
ある。
ある。
【図４】図３の工程３に続く工程４を示す要部断面図で
ある。
ある。
【図５】図４の工程４に続く工程５を示す要部断面図で
ある。
ある。
【図６】図５の工程５に続く工程６を示す要部断面図で
ある。
ある。
【図７】図６の工程６に続く工程７を示す要部断面図で
ある。
ある。
【図８】図７の工程７に続く工程８を示す要部断面図で
ある。
ある。
【図９】従来の半導体装置製造方法の工程１を示す要部
断面図である。
断面図である。
【図１０】図９の工程１に続く工程２を示す要部断面図
である。
である。
【図１１】図１０の工程２に続く工程３を示す要部断面
図である。
図である。
【図１２】図１１の工程３に続く工程４を示す要部断面
図である。
図である。
【図１３】図１２の工程４に続く工程５を示す要部断面
図である。
図である。
【図１４】図１３の工程５に続く工程６を示す要部断面
図である。
図である。
【図１５】図１４の工程６に続く工程７を示す要部断面
図である。
図である。
【図１６】図１５の工程７に続く工程８を示す要部断面
図である。
図である。
１００…Ｐ型半導体基板、１０１…絶縁膜（ＬＯＣＯ
Ｓ）、１０２…バッファ絶縁膜（ＣＭＯＳ部のバッファ
絶縁膜、ＬＰＮＰ部のバッファ絶縁膜）、１０３…ＮＭ
ＯＳのＰ型ウェル、１０３ａ…素子分離用のＰ型拡散層
（Ｐ型アイソレーション）、１０４…ＰＭＯＳのＮ型ウ
ェル、１０４ａ…ＬＰＮＰのＮ型ベース、１０５…ＣＭ
ＯＳのゲート絶縁膜、１０５ａ…絶縁膜（従来例におけ
るＣＭＯＳのゲート絶縁膜と同時に形成されるＬＰＮＰ
上の絶縁膜）、１０６…絶縁膜（本発明の実施の形態に
おけるＬＰＮＰ上の基板・ベースシールド層間の絶縁
膜）、１０７…ゲート電極材料、１０８…ＣＭＯＳのゲ
ート電極、１０８ａ…（本発明の実施の形態における）
ＬＰＮＰのベースシールド層、１０８ｂ…（従来例にお
ける）ＬＰＮＰのベースシールド層、１０９…ＮＭＯＳ
のＬＤＤ、１１０…ＰＭＯＳのＬＤＤ、１１０ａ…（本
発明の実施の形態においてＰＭＯＳのＬＤＤと同時に形
成される）ＬＰＮＰのエミッタの一部、１１０ｂ…（本
発明の実施の形態においてＰＭＯＳのＬＤＤと同時に形
成される）ＬＰＮＰのコレクタの一部、１１０ｃ…（従
来例においてＰＭＯＳのＬＤＤと同時に形成される）Ｌ
ＰＮＰのエミッタの一部、１１０ｄ…（従来例において
ＰＭＯＳのＬＤＤと同時に形成される）ＬＰＮＰのコレ
クタの一部、１１１…ＣＭＯＳのゲート電極の側壁絶縁
膜１１１ａ…（本発明の実施の形態においてＣＭＯＳの
ゲート電極の側壁絶縁膜と同時に形成される）ＬＰＮＰ
のベースシールド層の側壁絶縁膜、１１１ｂ…（従来例
においてＣＭＯＳのゲート電極の側壁絶縁膜と同時に形
成される）ＬＰＮＰのベースシールド層の側壁絶縁膜、
１１２…ＮＭＯＳのソース／ドレイン、１１２ａ…（Ｎ
ＭＯＳのソース／ドレインと同時に形成される）ＬＰＮ
Ｐのベース取出し、１１３…ＰＭＯＳのソース／ドレイ
ン、１１３ａ…（ＰＭＯＳのソース／ドレインと同時に
形成される）ＬＰＮＰのエミッタ、１１３ｂ…（ＰＭＯ
Ｓのソース／ドレインと同時に形成される）ＬＰＮＰの
コレクタ、１１４…層間絶縁膜、１１５ａ〜１１５ｆ…
各素子の電極。
Ｓ）、１０２…バッファ絶縁膜（ＣＭＯＳ部のバッファ
絶縁膜、ＬＰＮＰ部のバッファ絶縁膜）、１０３…ＮＭ
ＯＳのＰ型ウェル、１０３ａ…素子分離用のＰ型拡散層
（Ｐ型アイソレーション）、１０４…ＰＭＯＳのＮ型ウ
ェル、１０４ａ…ＬＰＮＰのＮ型ベース、１０５…ＣＭ
ＯＳのゲート絶縁膜、１０５ａ…絶縁膜（従来例におけ
るＣＭＯＳのゲート絶縁膜と同時に形成されるＬＰＮＰ
上の絶縁膜）、１０６…絶縁膜（本発明の実施の形態に
おけるＬＰＮＰ上の基板・ベースシールド層間の絶縁
膜）、１０７…ゲート電極材料、１０８…ＣＭＯＳのゲ
ート電極、１０８ａ…（本発明の実施の形態における）
ＬＰＮＰのベースシールド層、１０８ｂ…（従来例にお
ける）ＬＰＮＰのベースシールド層、１０９…ＮＭＯＳ
のＬＤＤ、１１０…ＰＭＯＳのＬＤＤ、１１０ａ…（本
発明の実施の形態においてＰＭＯＳのＬＤＤと同時に形
成される）ＬＰＮＰのエミッタの一部、１１０ｂ…（本
発明の実施の形態においてＰＭＯＳのＬＤＤと同時に形
成される）ＬＰＮＰのコレクタの一部、１１０ｃ…（従
来例においてＰＭＯＳのＬＤＤと同時に形成される）Ｌ
ＰＮＰのエミッタの一部、１１０ｄ…（従来例において
ＰＭＯＳのＬＤＤと同時に形成される）ＬＰＮＰのコレ
クタの一部、１１１…ＣＭＯＳのゲート電極の側壁絶縁
膜１１１ａ…（本発明の実施の形態においてＣＭＯＳの
ゲート電極の側壁絶縁膜と同時に形成される）ＬＰＮＰ
のベースシールド層の側壁絶縁膜、１１１ｂ…（従来例
においてＣＭＯＳのゲート電極の側壁絶縁膜と同時に形
成される）ＬＰＮＰのベースシールド層の側壁絶縁膜、
１１２…ＮＭＯＳのソース／ドレイン、１１２ａ…（Ｎ
ＭＯＳのソース／ドレインと同時に形成される）ＬＰＮ
Ｐのベース取出し、１１３…ＰＭＯＳのソース／ドレイ
ン、１１３ａ…（ＰＭＯＳのソース／ドレインと同時に
形成される）ＬＰＮＰのエミッタ、１１３ｂ…（ＰＭＯ
Ｓのソース／ドレインと同時に形成される）ＬＰＮＰの
コレクタ、１１４…層間絶縁膜、１１５ａ〜１１５ｆ…
各素子の電極。
Claims (6)
- 【請求項１】 同一半導体基板上にＭＩＳＦＥＴと横型
バイポーラトランジスタとを形成してなる半導体装置に
おいて、 横型バイポーラトランジスタのベースの上面が、ＭＩＳ
ＦＥＴのゲート絶縁膜よりも膜厚の厚い絶縁膜を介し
て、ＭＩＳＦＥＴのゲート電極と同一材質の導電層でシ
ールドされていることを特徴とする半導体装置。 - 【請求項２】 横型バイポーラトランジスタのベース上
の絶縁膜は、ＭＩＳＦＥＴのウェルをイオン注入で形成
するときにバッファ絶縁膜を含むことを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 ＭＩＳＦＥＴのゲート電極は、下層が多
結晶シリコン、上層が金属シリサイドであることを特徴
とする請求項１または２に記載の半導体装置。 - 【請求項４】 同一半導体基板上にＭＩＳＦＥＴと横型
バイポーラトランジスタとを形成してなる半導体装置の
製造方法において、 ＭＩＳＦＥＴのウェルをイオン注入で形成するときのバ
ッファ絶縁膜を形成する工程と、 横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままＭＩＳＦＥＴ上のバッファ絶縁膜をエッチングす
る工程と、 横型バイポーラトランジスタ上のバッファ絶縁膜を残し
たままＭＩＳＦＥＴ上にゲートに絶縁膜を形成する工程
と、 基板表面全体にＭＩＳＦＥＴのゲート電極用の導電層を
形成する工程と、 前記導電層をパターニングしてＭＩＳＦＥＴのゲート電
極と横型バイポーラトランジスタのベース上のシールド
層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 ＭＩＳＦＥＴ上のバッファ絶縁膜をエッ
チングする前に、熱酸化またはＣＶＤによりバッファ絶
縁膜の膜厚を厚くする工程を含むことを特徴とする請求
項４に記載の半導体装置の製造方法。 - 【請求項６】 ＭＩＳＦＥＴのゲート電極を形成する工
程は、 ＣＶＤで多結晶シリコンを製膜する工程と、 プレデポジションにより前記多結晶シリコンに不純物を
ドーピングする工程と、 ＣＶＤで金属シリサイドを製膜する工程と、 を含むことを特徴とする請求項４または５に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385202A JP2002184881A (ja) | 2000-12-19 | 2000-12-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385202A JP2002184881A (ja) | 2000-12-19 | 2000-12-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184881A true JP2002184881A (ja) | 2002-06-28 |
Family
ID=18852512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000385202A Pending JP2002184881A (ja) | 2000-12-19 | 2000-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002184881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-12-19 JP JP2000385202A patent/JP2002184881A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4573849B2 (ja) * | 2007-03-28 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US8222703B2 (en) | 2007-03-28 | 2012-07-17 | Oki Semiconductor Co., Ltd. | Semiconductor device with bipolar transistor |
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