JP2004093345A - ジッタ測定回路 - Google Patents
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- 238000005259 measurement Methods 0.000 claims abstract description 99
- 238000005070 sampling Methods 0.000 claims abstract description 40
- 230000004044 response Effects 0.000 claims abstract description 13
- 238000012360 testing method Methods 0.000 claims description 86
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000000737 periodic effect Effects 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 description 50
- 238000004458 analytical method Methods 0.000 description 47
- 230000004048 modification Effects 0.000 description 38
- 238000012986 modification Methods 0.000 description 38
- 230000006870 function Effects 0.000 description 32
- 238000010586 diagram Methods 0.000 description 20
- 230000008439 repair process Effects 0.000 description 16
- 238000007405 data analysis Methods 0.000 description 13
- 238000013500 data storage Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
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Abstract
【課題】ジッタ測定を低コストで簡易に実現するジッタ測定回路を提供する。
【解決手段】ジッタ測定回路は、基準信号と被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得る変換部と、変換部から得られたサンプリングデータ列に基づいて被測定信号のジッタを測定する判定部とを含む。基準信号は所定周期の安定的な信号であるため測定結果であるサンプリングデータ列は被測定信号に依存する。測定結果のばらつきに応じて期待値データとの相対的な測定に基づいてジッタレベルを簡易に測定することができる。
【選択図】 図１
【解決手段】ジッタ測定回路は、基準信号と被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得る変換部と、変換部から得られたサンプリングデータ列に基づいて被測定信号のジッタを測定する判定部とを含む。基準信号は所定周期の安定的な信号であるため測定結果であるサンプリングデータ列は被測定信号に依存する。測定結果のばらつきに応じて期待値データとの相対的な測定に基づいてジッタレベルを簡易に測定することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、周期性信号に含まれるジッタを測定するジッタ測定回路に関するものである。
【０００２】
【従来の技術】
近年のパソコンのメモリクロックバスの高速化、ＩＥＥＥ−１３９４といった高速インターフェイスの出現、携帯電話やＢｌｕｅｔｏｏｔｈを始めとする無線ＬＡＮといったデジタル無線伝送の急激な立上がりなどにおいて、ジッタ測定の潜在ニーズが一般的に高まってきている。
【０００３】
ジッタ測定の方式としては、たとえば特開２０００−２９２４６９号公報には被測定物から出力された信号を同一周期で量子化し、その量子化した出力データの変化量に基づいてジッタをリアルタイムで測定する方式が示されており、その他種々の方式が提案されている。
【０００４】
一方、このようなジッタ測定をする機器として、測定する信号の時間間隔を取りこぼしなく連続的に測定して大量のデータを捕獲し、時間間隔のヒストグラムを表示するなどの解析機能を持たせたタイムインターバルアナライザや信号のスペクトラムを解析するスペクトラムアナライザ等の計測器による計測や、これらと同様の機能を有するアナログテスタが用いられてきた。また、近年においては、ミックスドシグナルと呼ばれるデジタル信号およびアナログ信号が混在しているデジ・アナ混在ＩＣ、すなわちミックスドデバイスを試験するミックスシグナルテスタにおいても同様の機能を有するものが出現してきている。
【０００５】
【発明が解決しようとする課題】
しかしながら、こうした計測器やテスタによるジッタ測定システムを構築する場合には、システム構築に費用と時間とがかかる。さらには、ジッタ測定機能を持つテスタは高価であるという問題がある。
【０００６】
本発明は、上記のような問題を解決するためのもので、ジッタ測定を低コストで簡易に実現するジッタ測定回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のある局面に従うジッタ測定回路は、所定周期を有する周期的な基準信号を生成する基準信号発生部と、基準信号と測定対象から出力された周期的な被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得るための変換部と、変換部から得られたサンプリングデータ列に基づいて、被測定信号のジッタを測定する判定部とを備える。
【０００８】
好ましくは、判定部は、サンプリングデータ列から得られるデータ信号の周波数成分に基づいて被測定信号のジッタを測定する。
【０００９】
特に、判定部は、サンプリングデータ列を高速フーリエ変換（ＦＦＴ）することによりデータ信号の周波数成分を算出する。
【００１０】
特に、判定部は、データ信号の周波数成分から得られる信号対雑音比と所望の信号対雑音比とを比較することによりジッタを測定する。
【００１１】
好ましくは、ジッタ測定回路は、他の判定試験を実行する試験部と、試験部を制御する制御部とをさらに備え、制御部は、ジッタを測定する場合には判定部として動作する。
【００１２】
好ましくは、ジッタ測定回路は、データを記憶する記憶部をさらに備え、記憶部は、判定部の測定に用いられるためのデータを予め格納する。
【００１３】
特に、ジッタ測定回路は、他の判定試験を実行する試験部をさらに備え、記憶部は、試験部で用いるデータをさらに記憶する。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に従うジッタ測定回路１０と測定対象となるＤＵＴ５（Ｄｅｖｉｃｅ Ｕｎｉｔ Ｔｅｓｔｉｎｇ）の概念図である。
【００１６】
図１を参照して、本発明の実施の形態１に従うジッタ測定回路１０は、高純度すなわち一定の理想的な周期信号を発生する基準信号発生部１と、基準信号発生部１から出力された信号の振幅を高精度にアナログデジタル変換する測定部２と、データを記憶するデータ記憶部３と、データ記憶部３に記憶されたデータを基にジッタ量を算出するデータ解析部４とを含む。基準信号発生部１から発生する周期信号としてはたとえば一例として正弦波を挙げることができる。また、測定部２は、測定対象となるＤＵＴ５から出力された測定クロック信号をサンプリングクロックとする入力を受ける。
【００１７】
図２のフローチャートを用いて、本発明の実施の形態１に従うジッタ測定回路の動作について説明する。
【００１８】
図１および図２を参照して、測定部２は、ＤＵＴ５から出力された周期信号である測定クロック信号をサンプリングクロックとして基準信号をサンプリング定理にしたがってデジタル変換し（ステップＳ１）、得られた測定データをデータ記憶部３に出力する。なお、サンプリング定理を満たすためにサンプリングクロックである測定クロック信号は基準信号の２倍以上の周波数を有する。
【００１９】
次に、データ記憶部３は、デジタル変換された測定データと予め記憶されていた理想的な期待値データとをデータ解析部４に出力する（ステップＳ２）。
【００２０】
次に、データ解析部４は、デジタル変換された測定データに対して時間領域から周波数領域の信号に変換するためのいわゆる高速フーリエ変換（ＦＦＴ）処理を実行することによりデータ信号の周波数値すなわち周波数成分を算出する（ステップＳ３）。
【００２１】
次に、データ解析部４は、データの周波数成分の信号対ノイズ比（以下、ＳＮ比とも称する）と期待値データである所望のＳＮ比とに基づいて測定クロック信号のジッタを測定する（ステップＳ４）。
【００２２】
一般的に、デジタル変換によって得られたデータからＳＮ比のデータ解析を実行した場合、基準信号とサンプリングクロックとの純度によってＳＮ比の解析結果は大きく影響される。すなわち、測定部２に対応する高精度なアナログデジタル変換回路に高純度の基準信号を入力することにより、解析結果はサンプリングクロックである測定クロック信号の純度の影響を大きく受ける。
【００２３】
具体的には、仮にサンプリングクロックである測定クロック信号にジッタがない場合にはサンプリング周期が非常に安定的であるためＦＦＴ解析を実行すると、基準信号の所望の周期に対応した周波数成分のみが表れる。したがって、当該解析結果から得られるＳＮ比は低い値となる。
【００２４】
一方、サンプリングクロックである測定クロック信号にジッタがある場合にはサンプリング周期がばらつくためＦＦＴ解析を実行すると、基準信号の所望の周期以外の周波数成分も表れる。したがって、当該解析結果から得られるＳＮ比は周波数のばらつきのために値が大きくなる。
【００２５】
これらの結果を相対的に比較することによりジッタレベルを測定することができる。
【００２６】
本実施の形態１に従うジッタ測定回路の構成を採用することにより、高価な専用計測器や同様の機能を設けたテスタを用いることなく、簡易にジッタの測定を行なうことができるためコストを削減することができる。
【００２７】
（実施の形態１の変形例１）
図３は、本発明の実施の形態１の変形例１に従うジッタ測定回路１１および測定対象となるＤＵＴ５の概念図である。
【００２８】
図３を参照して、本発明の実施の形態１の変形例１に従うジッタ測定回路１１は、ジッタ測定回路１０と比較して測定部２に対して、基準信号発生部１で生成された基準信号の代わりにＤＵＴ５で生成される測定クロック信号を入力し、ＤＵＴ５の測定クロック信号の代わりにサンプリング信号発生部で生成された純度の高いサンプリングクロックを入力する点が異なる。その他の点は、図１で示した実施の形態１のジッタ測定回路１０と同様の構成であるのでその説明は繰返さない。
【００２９】
図４のフローチャートを用いて、本発明の実施の形態１の変形例１に従うジッタ測定回路１１の動作について説明する。
【００３０】
図３および図４を参照して、測定部２は、サンプリング信号発生部６によって生成されたサンプリングクロックによりＤＵＴ５から出力された周期信号である測定クロック信号をサンプリング定理にしたがってデジタル変換し（ステップＳ５）、得られた測定データをデータ記憶部３に出力する。なお、サンプリング定理を満たすためにサンプリングクロックは測定クロック信号の２倍以上の周波数を有する。
【００３１】
次に、データ記憶部３は、デジタル変換された測定データと予め記憶されていた理想的な期待値データとをデータ解析部４に出力する（ステップＳ６）。
【００３２】
次に、データ解析部４は、デジタル変換された測定データに対して時間領域から周波数領域の信号に変換するためのいわゆる高速フーリエ変換（ＦＦＴ）処理を実行することによりデータの周波数成分を算出する（ステップＳ７）。
【００３３】
次に、データ解析部４は、データの周波数成分のＳＮ比と期待値データである所望のＳＮ比とに基づいて測定クロック信号のジッタを測定する（ステップＳ８）。
【００３４】
上記のジッタ測定回路１１の動作についても実施の形態１で示したジッタ測定回路１０の動作と同様に、デジタル変換によって得られたデータからＳＮ比のデータ解析を実行した場合、測定クロック信号とサンプリングクロックとの純度によってＳＮ比の解析結果は大きく影響される。すなわち、測定部２に対応する高精度なアナログデジタル変換回路に高純度のサンプリングクロックを入力することにより、解析結果は測定クロック信号の純度の影響を大きく受ける。
【００３５】
具体的には、仮に測定クロック信号にジッタがない場合にはサンプリングクロックのサンプリング周期は一定であるためＦＦＴ解析を実行すると、測定クロック信号の所望の周期に対応した周波数成分のみが表れる。したがって、当該解析結果から得られるＳＮ比は低い値となる。
【００３６】
一方、測定クロック信号にジッタがある場合にはサンプリング周期が一定であったとしても、測定クロック信号の周期がジッタによりばらつくためＦＦＴ解析を実行すると、測定クロック信号の所望の周期以外の周波数成分も表れる。したがって、当該解析結果から得られるＳＮ比は周波数のばらつきのために値が大きくなる。
【００３７】
これらの結果を相対的に比較することによりジッタレベルを測定することができる。
【００３８】
本実施の形態１の変形例１に従うジッタ測定回路の構成を採用することにより、高価な専用計測器や同様の機能を設けたテスタを用いることなく、簡易にジッタの測定を行なうことができるためコストを削減することができる。
【００３９】
（実施の形態２）
上記の実施の形態１では測定対象であるＤＵＴ５を直接ジッタ測定回路で測定する構成について説明した。本発明の実施の形態２においては、実施の形態１で示したジッタ測定の方式に従う機能を備えた半導体試験装置の構成について説明する。
【００４０】
図５は、本発明の実施の形態２に従う半導体試験装置２０と測定対象であるＤＵＴ５の概念図である。
【００４１】
図５を参照して、本発明の実施の形態２に従う半導体試験装置２０は、半導体試験装置全体を制御する制御部２２と、内部回路とデータの授受を行なう内部バス２８と、測定対象となるＤＵＴ５に対してテスト信号の入出力を実行するテスト信号生成部２７と、測定対象となるＤＵＴ５のジッタ測定を実行するためのジッタ測定部３０とを含む。
【００４２】
テスト信号生成部２７は、ある特定パターンのテスト信号を測定対象であるＤＵＴ５に入力して、応答する出力信号に基づいてＤＵＴ５の良否を判定することを目的とする。
【００４３】
テスト信号生成部２７は、一定の周期信号である基準信号を生成する基準信号発生回路２４と、制御部２２からの指示に応答してテスト信号を形成するための波形形成回路２５と、テスト信号の振幅を調整し、測定対象にテスト信号を出力する波形入出力回路２６と、制御部２２からの指示に応答してテスト信号の振幅調整のための電圧を供給する電源２３とを含む。また、波形入出力回路２６は、さらに測定対象からの信号入力を受ける。これに伴い、波形形成回路２５は、波形入出力回路２６から信号を受け、そのデータを制御部２２に出力する。
【００４４】
テスト信号生成部２７に従うテストについて説明する。
基準信号発生回路２４は、制御部２２の指示に応答して基準信号を生成する。波形形成回路２５は、制御部２２からの指示に応答して当該基準信号からある特定のテストパターンに基づくテスト信号を生成する。波形入出力回路２６は、出力するテスト信号の振幅を調整して、測定対象であるＤＵＴ５に入力する。ＤＵＴ５は、テスト信号の入力に応答して出力信号をテスト信号生成部２７に出力する。波形形成回路２５は、入力された当該出力信号のデータを制御部２２に出力し、解析する。たとえば、一例としてある特定パターンのテスト信号を入力した場合に、同様のパターンの出力信号が得られた場合には良品であるとの判定をするテストをすることも可能である。
【００４５】
ジッタ測定部３０は、基準信号発生部１と、測定部２と、データ記憶部３と、データ解析部４とを含む。このジッタ測定部３０は、実施の形態１で説明したジッタ測定回路１０と同様の構成であり、接続関係および動作等の詳細な説明は繰り返さない。これに伴い、当該ジッタ測定部３０によりＤＵＴ５から出力された測定クロック信号のジッタ測定を実行することができる。
【００４６】
また、内部バス２８を介してデータ解析部４で解析された結果が制御部２２へ渡される。
【００４７】
本発明の半導体試験装置の如く、半導体試験装置内にジッタ測定を実行することが可能なジッタ測定部３０を内蔵することにより、半導体試験装置においてもジッタ測定を簡易かつ低コストで実行することが可能である。
【００４８】
また、内部バス２８を介して制御部２２とデータ解析部４との間でデータの授受が実行されるためジッタ測定を高速化し、試験時間を短縮することができる。
【００４９】
（実施の形態２の変形例１）
図６は、本発明の実施の形態２の変形例１に従う半導体試験装置２１および測定対象となるＤＵＴ５の概念図である。
【００５０】
図６を参照して、本発明の実施の形態２の変形例１に従う半導体試験装置２１は、図５の半導体試験装置２０と比較してジッタ測定部３０をジッタ測定部３１に置換した点が異なる。
【００５１】
ジッタ測定部３１は、図３で示した実施の形態１の変形例１に従うジッタ測定回路１１と同様の構成であり、接続関係および動作等の詳細な説明は繰り返さない。これに伴い、当該ジッタ測定部３１によりＤＵＴ５から出力された測定クロック信号のジッタ測定を実行することができる。
【００５２】
本発明の構成の如くジッタ測定部３１を半導体試験装置に内蔵することにより上述した実施の形態２と同様の効果を得ることができる。
【００５３】
（実施の形態２の変形例２）
図７は、本発明の実施の形態２の変形例２に従う半導体試験装置２０＃および測定対象ＤＵＴ５の概念図である。
【００５４】
図７を参照して、本発明の実施の形態２の変形例２に従う半導体試験装置２０＃は、図５に示した半導体試験装置２０と比較してジッタ測定部３０をジッタ測定部３０＃に置換した点が異なる。
【００５５】
ジッタ測定部３０＃は、ジッタ測定部３０と比較してデータ解析部４を取り除いた点で異なる。その他の点は同様であるのでその説明は繰り返さない。
【００５６】
本実施の形態２の変形例２の半導体試験装置２０＃は、制御部２２でジッタ測定部３０＃で得られたデータを解析することを目的とする。具体的にはデータ記憶部３から内部バス２８を介して制御部２２に入力され、制御部２２においてジッタ測定のための解析が実行される。
【００５７】
本実施の形態２の変形例２の半導体試験装置２０＃の構成の如く、データ解析部４を除去して、制御部２２において同様の機能を実行することにより、実施の形態２と同様の効果を得るとともに部品点数をさらに削減し、コストを削減することが可能となる。
【００５８】
（実施の形態２の変形例３）
図８は、本発明の実施の形態２の変形例３に従う半導体試験装置２１＃および測定対象ＤＵＴ５の概念図である。
【００５９】
図８を参照して、本発明の実施の形態２の変形例３に従う半導体試験装置２１＃は、図６に示した半導体試験装置２１と比較してジッタ測定部３１をジッタ測定部３１＃に置換した点が異なる。
【００６０】
ジッタ測定部３１＃は、ジッタ測定部３１と比較してデータ解析部４を取り除いた点で異なる。その他の点は同様であるのでその説明は繰り返さない。
【００６１】
本実施の形態２の変形例３の半導体試験装置２１＃は、制御部２２でジッタ測定部３１＃で得られたデータを解析することを目的とする。具体的にはデータ記憶部３から内部バス２８を介して制御部２２に入力され、制御部２２においてジッタ測定のための解析が実行される。
【００６２】
本実施の形態２の変形例２の半導体試験装置２１＃の構成の如く、データ解析部４を除去して、制御部２２において同様の機能を実行することにより、実施の形態２と同様の効果を得るとともに部品点数をさらに削減し、コストを削減することが可能となる。
【００６３】
（実施の形態２の変形例４）
図９は、本発明の実施の形態２の変形例４に従う半導体試験装置２０ａおよび測定対象ＤＵＴ５の概念図である。
【００６４】
図９を参照して、本発明の実施の形態２の変形例４に従う半導体試験装置２０ａは、図７で示した半導体試験装置２０＃と比較してジッタ測定部３０＃をジッタ測定部３０ａに置換した点と、リペア解析機能部２９をさらに設けた点とが異なる。
【００６５】
リペア解析機能部２９は、測定対象であるＤＵＴ５にメモリが内蔵されている場合にメモリ内の不良を検知し解析する。
【００６６】
リペア解析機能部２９は、メモリ内の不良を示すデータ信号を検知するエラーキャッチ部６４と、入力されたデータ信号を解析する解析部６５とを含む。
【００６７】
エラーキャッチ部６４は、波形入出力回路２６から入力されるデータ信号を受けて論理演算を実行するスクランブル回路６３と、スクランブル回路６３の論理演算結果を記憶する記憶部６２とを含む。
【００６８】
解析部６５は、解析制御部６０の指示に応答して、入力されたデータを解析するために記憶部６２から出力された情報を記憶するとともに、解析結果を記憶する記憶部６１と、記憶部６１に記憶されている情報に基づいてメモリ内の不良を解析する解析制御部６０とを含む。
【００６９】
不良解析時の動作について説明する。
不良解析を実行するモードにおいて、制御部２２は、テスト信号生成部２７を用いて所定のテスト信号をＤＵＴ５に出力する。これに応答してＤＵＴ５からメモリ内のアドレス等に関する不良情報のデータ信号が波形入出力回路２６に出力される。波形入出力回路２６は、当該不良解析を実行するモードにおいてＤＵＴ５から出力されたデータ信号をリペア解析機能部２９に伝達する。これに従い、リペア解析機能部２９は、不良解析を実行する。
【００７０】
ジッタ測定部３０ａは、ジッタ測定部３０＃と比較してデータ記憶部３を一時記憶部３＃に置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。
【００７１】
本発明の実施の形態２の変形例４は、ジッタ測定部３０ａで記憶していたデータ等をリペア解析機能部２９内に設けられた記憶部６１に記憶させることを目的とする。
【００７２】
具体的には、測定部２において得られたデータを一時記憶部３＃を介してリペア解析機能部２９へ出力し、リペア解析機能部２９の記憶部６１から解析制御部６０を介して制御部２２に解析に必要なデータが内部バス２８を介して転送される。
【００７３】
本構成とすることにより、ジッタ測定部において設けられていたデータ記憶部３の記憶データを他の試験機能を有するリペア解析機能部２９内の記憶部で記憶させることにより、実施の形態２と同様の効果を得るとともに回路の部品点数をさらに削減するとともに、コストを削減することができる。
【００７４】
なお、本実施の形態２の変形例４のジッタ測定部３０ａにおいては、データの転送速度の高速化を担保すべく一時記憶部３＃を設けているが当該一時記憶部３＃を設けない構成とすることも可能である。
【００７５】
また、ここでは記憶部６１にジッタ測定部において必要なデータ等を記憶する構成について説明したが、記憶部６１に限らず記憶部６２に記憶させる構成でもよい。また、リペア解析機能部２９に限らず、他の試験機能を有する回路部等に設けられた記憶領域に記憶させることも可能である。
【００７６】
（実施の形態２の変形例５）
図１０は、本発明の実施の形態２の変形例５に従う半導体試験装置２１ａおよび測定対象ＤＵＴ５の概念図である。
【００７７】
図１０を参照して本発明の実施の形態２の変形例５に従う半導体試験装置２１ａは、図８で示した半導体試験装置２１＃と比較してジッタ測定部３１＃をジッタ測定部３１ａに置換した点と、リペア解析機能部２９をさらに設けた点とが異なる。
【００７８】
ジッタ測定部３１ａは、ジッタ測定部３１＃と比較してデータ記憶部３を一時記憶部３＃に置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。
【００７９】
本発明の実施の形態２の変形例５は、ジッタ測定部３１ａで記憶していたデータ等をリペア解析機能部２９内に設けられた記憶部６１に記憶させることを目的とする。
【００８０】
具体的には、測定部２において得られたデータを一時記憶部３＃を介してリペア解析機能部２９へ出力し、リペア解析機能部２９の記憶部６１から解析制御部６０を介して制御部２２に解析に必要なデータが内部バス２８を介して転送される。
【００８１】
本構成とすることにより、ジッタ測定部において設けられていたデータ記憶部３の記憶データを他の試験機能を有するリペア解析機能部２９内の記憶部で記憶させることにより、実施の形態２と同様の効果を得るとともに回路の部品点数をさらに削減するとともに、コストを削減することができる。
【００８２】
なお、本実施の形態２の変形例５のジッタ測定部３１ａにおいては、データの転送速度の高速化を担保すべく一時記憶部３＃を設けているが当該一時記憶部３＃を設けない構成とすることも可能である。
【００８３】
また、ここでは記憶部６１にジッタ測定部において必要なデータ等を記憶する構成について説明したが、記憶部６１に限らず記憶部６２に記憶させる構成でもよい。また、リペア解析機能部２９に限らず、他の試験機能を有する回路部等に設けられた記憶領域に記憶させることも可能である。
【００８４】
上記の実施の形態２およびその変形例においては、半導体試験装置内にジッタ測定を実行するジッタ試験部を内蔵する構成について説明してきたが、逆に実施の形態１およびその変形例で説明したジッタ試験回路について、当該半導体試験装置が有する上述の試験機能を備えた構成とすることも可能である。
【００８５】
（実施の形態３）
本発明の実施の形態３は、上述したジッタ測定を実行することができる機能を備えた回路をデバイスインターフェイスボードに備えることを目的とする。
【００８６】
図１１は、本発明の実施の形態３に従うデバイスインターフェイスボード４５および半導体試験装置４０の概念図である。
【００８７】
デバイスインターフェイスボード４５は、測定対象であるＤＵＴ５とジッタ測定部３０とを含む。
【００８８】
半導体試験装置４０は、デバイスインターフェイスボード４５と電気的に接続され、測定対象であるＤＵＴ５に所望のテストを実行する。
【００８９】
また、半導体試験装置４０は、デバイスインターフェイスボード４５に設けられたジッタ測定部３０を用いてジッタ測定も実行する。
【００９０】
本発明の実施の形態３に従うデバイスインターフェイスボードの構成の如く、ジッタ測定部３０をボードに組み込むことにより、実施の形態２で説明した半導体試験装置に内蔵しない場合においても同様の測定を実行することができる。
【００９１】
なお、本実施の形態３のデバイスインターフェイスボード４５の構成についてはジッタ測定部３０を用いた構成について説明したがジッタ測定部３０の代わりにジッタ測定部３１を用いた構成についても同様に適用可能である。
【００９２】
また、デバイスインターフェイスボードは比較的安価に製造することができるため当該ジッタ測定機能を備えたボードを大量かつ低コストで製造することができる。
【００９３】
また、当該デバイスインターフェイスボードを他の図示しない半導体試験装置にもそのまま汎用することができるため効率的である。
【００９４】
（実施の形態４）
本発明の実施の形態４は、半導体装置に上述したジッタ測定部を備えた構成について説明する。
【００９５】
図１２は、本発明の実施の形態４に従う半導体装置５０の概念図である。
図１２を参照して、本発明の実施の形態４に従う半導体装置５０は、外部から入力されるクロック信号に同期し、かつ内部回路で用いられる内部クロック信号を発生させるＰＬＬ５１（フェイズロックドループ）と、半導体装置全体を制御する制御部５２と、制御部５２によって制御され、所望の論理動作を実行するロジック回路５３と、データを記憶するメモリ５４と、ジッタ測定を実行するためのジッタ測定部３０とを含む。
【００９６】
ここで、ジッタ測定部３０の動作について説明する。
ジッタ測定部３０は、ＰＬＬ５１から発生した内部クロック信号の入力を受け当該内部クロック信号のジッタ測定を実行し、解析結果をメモリ５４に記憶する。制御部５２は、メモリ５４に記憶された解析結果に基づいてジッタの少ない内部クロック信号を発生するようにＰＬＬ５１に指示する。
【００９７】
本構成の如く半導体装置にジッタ測定部を搭載することにより内部クロック信号のジッタレベルを測定し、内部クロック信号を補正することができる。
【００９８】
上記の構成においては、ジッタレベルを測定し、補正する構成について説明したが、当該解析結果に基づく測定値を外部に出力する構成としてもよい。
【００９９】
また、上記の構成においては内部クロック信号のジッタ測定を実行するジッタ測定部３０について説明したがこれに限られず他の信号のジッタ測定を実行することも可能である。
【０１００】
また、半導体装置５０においてはジッタ測定部３０を搭載する構成について説明したがジッタ測定部３１を搭載する構成についても同様に適用可能である。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０２】
【発明の効果】
請求項１〜７記載のジッタ測定回路は、基準信号と被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得る変換部と、変換部から得られたサンプリングデータ列に基づいて被測定信号のジッタを測定する判定部とを含む。基準信号は所定周期の安定的な信号であるため測定結果であるサンプリングデータ列は被測定信号に依存する。測定結果のばらつきに応じて期待値データとの相対的な測定に基づいてジッタレベルを簡易に測定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うジッタ測定回路１０と測定対象となるＤＵＴ５の概念図である。
【図２】本発明の実施の形態１に従うジッタ測定回路の動作を示すフローチャートである。
【図３】本発明の実施の形態１の変形例１に従うジッタ測定回路１１および測定対象となるＤＵＴ５の概念図である。
【図４】本発明の実施の形態１の変形例１に従うジッタ測定回路１１の動作を示すフローチャートである。
【図５】本発明の実施の形態２に従う半導体試験装置２０と測定対象であるＤＵＴ５の概念図である。
【図６】本発明の実施の形態２の変形例１に従う半導体試験装置２１および測定対象となるＤＵＴ５の概念図である。
【図７】本発明の実施の形態２の変形例２に従う半導体試験装置２０＃および測定対象ＤＵＴ５の概念図である。
【図８】本発明の実施の形態２の変形例３に従う半導体試験装置２１＃および測定対象ＤＵＴ５の概念図である。
【図９】本発明の実施の形態２の変形例４に従う半導体試験装置２０ａおよび測定対象ＤＵＴ５の概念図である。
【図１０】本発明の実施の形態２の変形例５に従う半導体試験装置２１ａおよび測定対象ＤＵＴ５の概念図である。
【図１１】本発明の実施の形態３に従うデバイスインターフェイスボード４５および半導体試験装置４０の概念図である。
【図１２】本発明の実施の形態４に従う半導体装置５０の概念図である。
【符号の説明】
１ 基準信号発生部、２ 測定部、３ データ記憶部、４ データ解析部、５ＤＵＴ、６ サンプリング信号発生部、１０，１１ ジッタ測定回路、２０，２０＃，２０ａ，２１，２１＃，２１ａ，４０ 半導体試験装置、４５ デバイスインターフェイスボード、５０ 半導体装置。
【発明の属する技術分野】
本発明は、周期性信号に含まれるジッタを測定するジッタ測定回路に関するものである。
【０００２】
【従来の技術】
近年のパソコンのメモリクロックバスの高速化、ＩＥＥＥ−１３９４といった高速インターフェイスの出現、携帯電話やＢｌｕｅｔｏｏｔｈを始めとする無線ＬＡＮといったデジタル無線伝送の急激な立上がりなどにおいて、ジッタ測定の潜在ニーズが一般的に高まってきている。
【０００３】
ジッタ測定の方式としては、たとえば特開２０００−２９２４６９号公報には被測定物から出力された信号を同一周期で量子化し、その量子化した出力データの変化量に基づいてジッタをリアルタイムで測定する方式が示されており、その他種々の方式が提案されている。
【０００４】
一方、このようなジッタ測定をする機器として、測定する信号の時間間隔を取りこぼしなく連続的に測定して大量のデータを捕獲し、時間間隔のヒストグラムを表示するなどの解析機能を持たせたタイムインターバルアナライザや信号のスペクトラムを解析するスペクトラムアナライザ等の計測器による計測や、これらと同様の機能を有するアナログテスタが用いられてきた。また、近年においては、ミックスドシグナルと呼ばれるデジタル信号およびアナログ信号が混在しているデジ・アナ混在ＩＣ、すなわちミックスドデバイスを試験するミックスシグナルテスタにおいても同様の機能を有するものが出現してきている。
【０００５】
【発明が解決しようとする課題】
しかしながら、こうした計測器やテスタによるジッタ測定システムを構築する場合には、システム構築に費用と時間とがかかる。さらには、ジッタ測定機能を持つテスタは高価であるという問題がある。
【０００６】
本発明は、上記のような問題を解決するためのもので、ジッタ測定を低コストで簡易に実現するジッタ測定回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のある局面に従うジッタ測定回路は、所定周期を有する周期的な基準信号を生成する基準信号発生部と、基準信号と測定対象から出力された周期的な被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得るための変換部と、変換部から得られたサンプリングデータ列に基づいて、被測定信号のジッタを測定する判定部とを備える。
【０００８】
好ましくは、判定部は、サンプリングデータ列から得られるデータ信号の周波数成分に基づいて被測定信号のジッタを測定する。
【０００９】
特に、判定部は、サンプリングデータ列を高速フーリエ変換（ＦＦＴ）することによりデータ信号の周波数成分を算出する。
【００１０】
特に、判定部は、データ信号の周波数成分から得られる信号対雑音比と所望の信号対雑音比とを比較することによりジッタを測定する。
【００１１】
好ましくは、ジッタ測定回路は、他の判定試験を実行する試験部と、試験部を制御する制御部とをさらに備え、制御部は、ジッタを測定する場合には判定部として動作する。
【００１２】
好ましくは、ジッタ測定回路は、データを記憶する記憶部をさらに備え、記憶部は、判定部の測定に用いられるためのデータを予め格納する。
【００１３】
特に、ジッタ測定回路は、他の判定試験を実行する試験部をさらに備え、記憶部は、試験部で用いるデータをさらに記憶する。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に従うジッタ測定回路１０と測定対象となるＤＵＴ５（Ｄｅｖｉｃｅ Ｕｎｉｔ Ｔｅｓｔｉｎｇ）の概念図である。
【００１６】
図１を参照して、本発明の実施の形態１に従うジッタ測定回路１０は、高純度すなわち一定の理想的な周期信号を発生する基準信号発生部１と、基準信号発生部１から出力された信号の振幅を高精度にアナログデジタル変換する測定部２と、データを記憶するデータ記憶部３と、データ記憶部３に記憶されたデータを基にジッタ量を算出するデータ解析部４とを含む。基準信号発生部１から発生する周期信号としてはたとえば一例として正弦波を挙げることができる。また、測定部２は、測定対象となるＤＵＴ５から出力された測定クロック信号をサンプリングクロックとする入力を受ける。
【００１７】
図２のフローチャートを用いて、本発明の実施の形態１に従うジッタ測定回路の動作について説明する。
【００１８】
図１および図２を参照して、測定部２は、ＤＵＴ５から出力された周期信号である測定クロック信号をサンプリングクロックとして基準信号をサンプリング定理にしたがってデジタル変換し（ステップＳ１）、得られた測定データをデータ記憶部３に出力する。なお、サンプリング定理を満たすためにサンプリングクロックである測定クロック信号は基準信号の２倍以上の周波数を有する。
【００１９】
次に、データ記憶部３は、デジタル変換された測定データと予め記憶されていた理想的な期待値データとをデータ解析部４に出力する（ステップＳ２）。
【００２０】
次に、データ解析部４は、デジタル変換された測定データに対して時間領域から周波数領域の信号に変換するためのいわゆる高速フーリエ変換（ＦＦＴ）処理を実行することによりデータ信号の周波数値すなわち周波数成分を算出する（ステップＳ３）。
【００２１】
次に、データ解析部４は、データの周波数成分の信号対ノイズ比（以下、ＳＮ比とも称する）と期待値データである所望のＳＮ比とに基づいて測定クロック信号のジッタを測定する（ステップＳ４）。
【００２２】
一般的に、デジタル変換によって得られたデータからＳＮ比のデータ解析を実行した場合、基準信号とサンプリングクロックとの純度によってＳＮ比の解析結果は大きく影響される。すなわち、測定部２に対応する高精度なアナログデジタル変換回路に高純度の基準信号を入力することにより、解析結果はサンプリングクロックである測定クロック信号の純度の影響を大きく受ける。
【００２３】
具体的には、仮にサンプリングクロックである測定クロック信号にジッタがない場合にはサンプリング周期が非常に安定的であるためＦＦＴ解析を実行すると、基準信号の所望の周期に対応した周波数成分のみが表れる。したがって、当該解析結果から得られるＳＮ比は低い値となる。
【００２４】
一方、サンプリングクロックである測定クロック信号にジッタがある場合にはサンプリング周期がばらつくためＦＦＴ解析を実行すると、基準信号の所望の周期以外の周波数成分も表れる。したがって、当該解析結果から得られるＳＮ比は周波数のばらつきのために値が大きくなる。
【００２５】
これらの結果を相対的に比較することによりジッタレベルを測定することができる。
【００２６】
本実施の形態１に従うジッタ測定回路の構成を採用することにより、高価な専用計測器や同様の機能を設けたテスタを用いることなく、簡易にジッタの測定を行なうことができるためコストを削減することができる。
【００２７】
（実施の形態１の変形例１）
図３は、本発明の実施の形態１の変形例１に従うジッタ測定回路１１および測定対象となるＤＵＴ５の概念図である。
【００２８】
図３を参照して、本発明の実施の形態１の変形例１に従うジッタ測定回路１１は、ジッタ測定回路１０と比較して測定部２に対して、基準信号発生部１で生成された基準信号の代わりにＤＵＴ５で生成される測定クロック信号を入力し、ＤＵＴ５の測定クロック信号の代わりにサンプリング信号発生部で生成された純度の高いサンプリングクロックを入力する点が異なる。その他の点は、図１で示した実施の形態１のジッタ測定回路１０と同様の構成であるのでその説明は繰返さない。
【００２９】
図４のフローチャートを用いて、本発明の実施の形態１の変形例１に従うジッタ測定回路１１の動作について説明する。
【００３０】
図３および図４を参照して、測定部２は、サンプリング信号発生部６によって生成されたサンプリングクロックによりＤＵＴ５から出力された周期信号である測定クロック信号をサンプリング定理にしたがってデジタル変換し（ステップＳ５）、得られた測定データをデータ記憶部３に出力する。なお、サンプリング定理を満たすためにサンプリングクロックは測定クロック信号の２倍以上の周波数を有する。
【００３１】
次に、データ記憶部３は、デジタル変換された測定データと予め記憶されていた理想的な期待値データとをデータ解析部４に出力する（ステップＳ６）。
【００３２】
次に、データ解析部４は、デジタル変換された測定データに対して時間領域から周波数領域の信号に変換するためのいわゆる高速フーリエ変換（ＦＦＴ）処理を実行することによりデータの周波数成分を算出する（ステップＳ７）。
【００３３】
次に、データ解析部４は、データの周波数成分のＳＮ比と期待値データである所望のＳＮ比とに基づいて測定クロック信号のジッタを測定する（ステップＳ８）。
【００３４】
上記のジッタ測定回路１１の動作についても実施の形態１で示したジッタ測定回路１０の動作と同様に、デジタル変換によって得られたデータからＳＮ比のデータ解析を実行した場合、測定クロック信号とサンプリングクロックとの純度によってＳＮ比の解析結果は大きく影響される。すなわち、測定部２に対応する高精度なアナログデジタル変換回路に高純度のサンプリングクロックを入力することにより、解析結果は測定クロック信号の純度の影響を大きく受ける。
【００３５】
具体的には、仮に測定クロック信号にジッタがない場合にはサンプリングクロックのサンプリング周期は一定であるためＦＦＴ解析を実行すると、測定クロック信号の所望の周期に対応した周波数成分のみが表れる。したがって、当該解析結果から得られるＳＮ比は低い値となる。
【００３６】
一方、測定クロック信号にジッタがある場合にはサンプリング周期が一定であったとしても、測定クロック信号の周期がジッタによりばらつくためＦＦＴ解析を実行すると、測定クロック信号の所望の周期以外の周波数成分も表れる。したがって、当該解析結果から得られるＳＮ比は周波数のばらつきのために値が大きくなる。
【００３７】
これらの結果を相対的に比較することによりジッタレベルを測定することができる。
【００３８】
本実施の形態１の変形例１に従うジッタ測定回路の構成を採用することにより、高価な専用計測器や同様の機能を設けたテスタを用いることなく、簡易にジッタの測定を行なうことができるためコストを削減することができる。
【００３９】
（実施の形態２）
上記の実施の形態１では測定対象であるＤＵＴ５を直接ジッタ測定回路で測定する構成について説明した。本発明の実施の形態２においては、実施の形態１で示したジッタ測定の方式に従う機能を備えた半導体試験装置の構成について説明する。
【００４０】
図５は、本発明の実施の形態２に従う半導体試験装置２０と測定対象であるＤＵＴ５の概念図である。
【００４１】
図５を参照して、本発明の実施の形態２に従う半導体試験装置２０は、半導体試験装置全体を制御する制御部２２と、内部回路とデータの授受を行なう内部バス２８と、測定対象となるＤＵＴ５に対してテスト信号の入出力を実行するテスト信号生成部２７と、測定対象となるＤＵＴ５のジッタ測定を実行するためのジッタ測定部３０とを含む。
【００４２】
テスト信号生成部２７は、ある特定パターンのテスト信号を測定対象であるＤＵＴ５に入力して、応答する出力信号に基づいてＤＵＴ５の良否を判定することを目的とする。
【００４３】
テスト信号生成部２７は、一定の周期信号である基準信号を生成する基準信号発生回路２４と、制御部２２からの指示に応答してテスト信号を形成するための波形形成回路２５と、テスト信号の振幅を調整し、測定対象にテスト信号を出力する波形入出力回路２６と、制御部２２からの指示に応答してテスト信号の振幅調整のための電圧を供給する電源２３とを含む。また、波形入出力回路２６は、さらに測定対象からの信号入力を受ける。これに伴い、波形形成回路２５は、波形入出力回路２６から信号を受け、そのデータを制御部２２に出力する。
【００４４】
テスト信号生成部２７に従うテストについて説明する。
基準信号発生回路２４は、制御部２２の指示に応答して基準信号を生成する。波形形成回路２５は、制御部２２からの指示に応答して当該基準信号からある特定のテストパターンに基づくテスト信号を生成する。波形入出力回路２６は、出力するテスト信号の振幅を調整して、測定対象であるＤＵＴ５に入力する。ＤＵＴ５は、テスト信号の入力に応答して出力信号をテスト信号生成部２７に出力する。波形形成回路２５は、入力された当該出力信号のデータを制御部２２に出力し、解析する。たとえば、一例としてある特定パターンのテスト信号を入力した場合に、同様のパターンの出力信号が得られた場合には良品であるとの判定をするテストをすることも可能である。
【００４５】
ジッタ測定部３０は、基準信号発生部１と、測定部２と、データ記憶部３と、データ解析部４とを含む。このジッタ測定部３０は、実施の形態１で説明したジッタ測定回路１０と同様の構成であり、接続関係および動作等の詳細な説明は繰り返さない。これに伴い、当該ジッタ測定部３０によりＤＵＴ５から出力された測定クロック信号のジッタ測定を実行することができる。
【００４６】
また、内部バス２８を介してデータ解析部４で解析された結果が制御部２２へ渡される。
【００４７】
本発明の半導体試験装置の如く、半導体試験装置内にジッタ測定を実行することが可能なジッタ測定部３０を内蔵することにより、半導体試験装置においてもジッタ測定を簡易かつ低コストで実行することが可能である。
【００４８】
また、内部バス２８を介して制御部２２とデータ解析部４との間でデータの授受が実行されるためジッタ測定を高速化し、試験時間を短縮することができる。
【００４９】
（実施の形態２の変形例１）
図６は、本発明の実施の形態２の変形例１に従う半導体試験装置２１および測定対象となるＤＵＴ５の概念図である。
【００５０】
図６を参照して、本発明の実施の形態２の変形例１に従う半導体試験装置２１は、図５の半導体試験装置２０と比較してジッタ測定部３０をジッタ測定部３１に置換した点が異なる。
【００５１】
ジッタ測定部３１は、図３で示した実施の形態１の変形例１に従うジッタ測定回路１１と同様の構成であり、接続関係および動作等の詳細な説明は繰り返さない。これに伴い、当該ジッタ測定部３１によりＤＵＴ５から出力された測定クロック信号のジッタ測定を実行することができる。
【００５２】
本発明の構成の如くジッタ測定部３１を半導体試験装置に内蔵することにより上述した実施の形態２と同様の効果を得ることができる。
【００５３】
（実施の形態２の変形例２）
図７は、本発明の実施の形態２の変形例２に従う半導体試験装置２０＃および測定対象ＤＵＴ５の概念図である。
【００５４】
図７を参照して、本発明の実施の形態２の変形例２に従う半導体試験装置２０＃は、図５に示した半導体試験装置２０と比較してジッタ測定部３０をジッタ測定部３０＃に置換した点が異なる。
【００５５】
ジッタ測定部３０＃は、ジッタ測定部３０と比較してデータ解析部４を取り除いた点で異なる。その他の点は同様であるのでその説明は繰り返さない。
【００５６】
本実施の形態２の変形例２の半導体試験装置２０＃は、制御部２２でジッタ測定部３０＃で得られたデータを解析することを目的とする。具体的にはデータ記憶部３から内部バス２８を介して制御部２２に入力され、制御部２２においてジッタ測定のための解析が実行される。
【００５７】
本実施の形態２の変形例２の半導体試験装置２０＃の構成の如く、データ解析部４を除去して、制御部２２において同様の機能を実行することにより、実施の形態２と同様の効果を得るとともに部品点数をさらに削減し、コストを削減することが可能となる。
【００５８】
（実施の形態２の変形例３）
図８は、本発明の実施の形態２の変形例３に従う半導体試験装置２１＃および測定対象ＤＵＴ５の概念図である。
【００５９】
図８を参照して、本発明の実施の形態２の変形例３に従う半導体試験装置２１＃は、図６に示した半導体試験装置２１と比較してジッタ測定部３１をジッタ測定部３１＃に置換した点が異なる。
【００６０】
ジッタ測定部３１＃は、ジッタ測定部３１と比較してデータ解析部４を取り除いた点で異なる。その他の点は同様であるのでその説明は繰り返さない。
【００６１】
本実施の形態２の変形例３の半導体試験装置２１＃は、制御部２２でジッタ測定部３１＃で得られたデータを解析することを目的とする。具体的にはデータ記憶部３から内部バス２８を介して制御部２２に入力され、制御部２２においてジッタ測定のための解析が実行される。
【００６２】
本実施の形態２の変形例２の半導体試験装置２１＃の構成の如く、データ解析部４を除去して、制御部２２において同様の機能を実行することにより、実施の形態２と同様の効果を得るとともに部品点数をさらに削減し、コストを削減することが可能となる。
【００６３】
（実施の形態２の変形例４）
図９は、本発明の実施の形態２の変形例４に従う半導体試験装置２０ａおよび測定対象ＤＵＴ５の概念図である。
【００６４】
図９を参照して、本発明の実施の形態２の変形例４に従う半導体試験装置２０ａは、図７で示した半導体試験装置２０＃と比較してジッタ測定部３０＃をジッタ測定部３０ａに置換した点と、リペア解析機能部２９をさらに設けた点とが異なる。
【００６５】
リペア解析機能部２９は、測定対象であるＤＵＴ５にメモリが内蔵されている場合にメモリ内の不良を検知し解析する。
【００６６】
リペア解析機能部２９は、メモリ内の不良を示すデータ信号を検知するエラーキャッチ部６４と、入力されたデータ信号を解析する解析部６５とを含む。
【００６７】
エラーキャッチ部６４は、波形入出力回路２６から入力されるデータ信号を受けて論理演算を実行するスクランブル回路６３と、スクランブル回路６３の論理演算結果を記憶する記憶部６２とを含む。
【００６８】
解析部６５は、解析制御部６０の指示に応答して、入力されたデータを解析するために記憶部６２から出力された情報を記憶するとともに、解析結果を記憶する記憶部６１と、記憶部６１に記憶されている情報に基づいてメモリ内の不良を解析する解析制御部６０とを含む。
【００６９】
不良解析時の動作について説明する。
不良解析を実行するモードにおいて、制御部２２は、テスト信号生成部２７を用いて所定のテスト信号をＤＵＴ５に出力する。これに応答してＤＵＴ５からメモリ内のアドレス等に関する不良情報のデータ信号が波形入出力回路２６に出力される。波形入出力回路２６は、当該不良解析を実行するモードにおいてＤＵＴ５から出力されたデータ信号をリペア解析機能部２９に伝達する。これに従い、リペア解析機能部２９は、不良解析を実行する。
【００７０】
ジッタ測定部３０ａは、ジッタ測定部３０＃と比較してデータ記憶部３を一時記憶部３＃に置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。
【００７１】
本発明の実施の形態２の変形例４は、ジッタ測定部３０ａで記憶していたデータ等をリペア解析機能部２９内に設けられた記憶部６１に記憶させることを目的とする。
【００７２】
具体的には、測定部２において得られたデータを一時記憶部３＃を介してリペア解析機能部２９へ出力し、リペア解析機能部２９の記憶部６１から解析制御部６０を介して制御部２２に解析に必要なデータが内部バス２８を介して転送される。
【００７３】
本構成とすることにより、ジッタ測定部において設けられていたデータ記憶部３の記憶データを他の試験機能を有するリペア解析機能部２９内の記憶部で記憶させることにより、実施の形態２と同様の効果を得るとともに回路の部品点数をさらに削減するとともに、コストを削減することができる。
【００７４】
なお、本実施の形態２の変形例４のジッタ測定部３０ａにおいては、データの転送速度の高速化を担保すべく一時記憶部３＃を設けているが当該一時記憶部３＃を設けない構成とすることも可能である。
【００７５】
また、ここでは記憶部６１にジッタ測定部において必要なデータ等を記憶する構成について説明したが、記憶部６１に限らず記憶部６２に記憶させる構成でもよい。また、リペア解析機能部２９に限らず、他の試験機能を有する回路部等に設けられた記憶領域に記憶させることも可能である。
【００７６】
（実施の形態２の変形例５）
図１０は、本発明の実施の形態２の変形例５に従う半導体試験装置２１ａおよび測定対象ＤＵＴ５の概念図である。
【００７７】
図１０を参照して本発明の実施の形態２の変形例５に従う半導体試験装置２１ａは、図８で示した半導体試験装置２１＃と比較してジッタ測定部３１＃をジッタ測定部３１ａに置換した点と、リペア解析機能部２９をさらに設けた点とが異なる。
【００７８】
ジッタ測定部３１ａは、ジッタ測定部３１＃と比較してデータ記憶部３を一時記憶部３＃に置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。
【００７９】
本発明の実施の形態２の変形例５は、ジッタ測定部３１ａで記憶していたデータ等をリペア解析機能部２９内に設けられた記憶部６１に記憶させることを目的とする。
【００８０】
具体的には、測定部２において得られたデータを一時記憶部３＃を介してリペア解析機能部２９へ出力し、リペア解析機能部２９の記憶部６１から解析制御部６０を介して制御部２２に解析に必要なデータが内部バス２８を介して転送される。
【００８１】
本構成とすることにより、ジッタ測定部において設けられていたデータ記憶部３の記憶データを他の試験機能を有するリペア解析機能部２９内の記憶部で記憶させることにより、実施の形態２と同様の効果を得るとともに回路の部品点数をさらに削減するとともに、コストを削減することができる。
【００８２】
なお、本実施の形態２の変形例５のジッタ測定部３１ａにおいては、データの転送速度の高速化を担保すべく一時記憶部３＃を設けているが当該一時記憶部３＃を設けない構成とすることも可能である。
【００８３】
また、ここでは記憶部６１にジッタ測定部において必要なデータ等を記憶する構成について説明したが、記憶部６１に限らず記憶部６２に記憶させる構成でもよい。また、リペア解析機能部２９に限らず、他の試験機能を有する回路部等に設けられた記憶領域に記憶させることも可能である。
【００８４】
上記の実施の形態２およびその変形例においては、半導体試験装置内にジッタ測定を実行するジッタ試験部を内蔵する構成について説明してきたが、逆に実施の形態１およびその変形例で説明したジッタ試験回路について、当該半導体試験装置が有する上述の試験機能を備えた構成とすることも可能である。
【００８５】
（実施の形態３）
本発明の実施の形態３は、上述したジッタ測定を実行することができる機能を備えた回路をデバイスインターフェイスボードに備えることを目的とする。
【００８６】
図１１は、本発明の実施の形態３に従うデバイスインターフェイスボード４５および半導体試験装置４０の概念図である。
【００８７】
デバイスインターフェイスボード４５は、測定対象であるＤＵＴ５とジッタ測定部３０とを含む。
【００８８】
半導体試験装置４０は、デバイスインターフェイスボード４５と電気的に接続され、測定対象であるＤＵＴ５に所望のテストを実行する。
【００８９】
また、半導体試験装置４０は、デバイスインターフェイスボード４５に設けられたジッタ測定部３０を用いてジッタ測定も実行する。
【００９０】
本発明の実施の形態３に従うデバイスインターフェイスボードの構成の如く、ジッタ測定部３０をボードに組み込むことにより、実施の形態２で説明した半導体試験装置に内蔵しない場合においても同様の測定を実行することができる。
【００９１】
なお、本実施の形態３のデバイスインターフェイスボード４５の構成についてはジッタ測定部３０を用いた構成について説明したがジッタ測定部３０の代わりにジッタ測定部３１を用いた構成についても同様に適用可能である。
【００９２】
また、デバイスインターフェイスボードは比較的安価に製造することができるため当該ジッタ測定機能を備えたボードを大量かつ低コストで製造することができる。
【００９３】
また、当該デバイスインターフェイスボードを他の図示しない半導体試験装置にもそのまま汎用することができるため効率的である。
【００９４】
（実施の形態４）
本発明の実施の形態４は、半導体装置に上述したジッタ測定部を備えた構成について説明する。
【００９５】
図１２は、本発明の実施の形態４に従う半導体装置５０の概念図である。
図１２を参照して、本発明の実施の形態４に従う半導体装置５０は、外部から入力されるクロック信号に同期し、かつ内部回路で用いられる内部クロック信号を発生させるＰＬＬ５１（フェイズロックドループ）と、半導体装置全体を制御する制御部５２と、制御部５２によって制御され、所望の論理動作を実行するロジック回路５３と、データを記憶するメモリ５４と、ジッタ測定を実行するためのジッタ測定部３０とを含む。
【００９６】
ここで、ジッタ測定部３０の動作について説明する。
ジッタ測定部３０は、ＰＬＬ５１から発生した内部クロック信号の入力を受け当該内部クロック信号のジッタ測定を実行し、解析結果をメモリ５４に記憶する。制御部５２は、メモリ５４に記憶された解析結果に基づいてジッタの少ない内部クロック信号を発生するようにＰＬＬ５１に指示する。
【００９７】
本構成の如く半導体装置にジッタ測定部を搭載することにより内部クロック信号のジッタレベルを測定し、内部クロック信号を補正することができる。
【００９８】
上記の構成においては、ジッタレベルを測定し、補正する構成について説明したが、当該解析結果に基づく測定値を外部に出力する構成としてもよい。
【００９９】
また、上記の構成においては内部クロック信号のジッタ測定を実行するジッタ測定部３０について説明したがこれに限られず他の信号のジッタ測定を実行することも可能である。
【０１００】
また、半導体装置５０においてはジッタ測定部３０を搭載する構成について説明したがジッタ測定部３１を搭載する構成についても同様に適用可能である。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０２】
【発明の効果】
請求項１〜７記載のジッタ測定回路は、基準信号と被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得る変換部と、変換部から得られたサンプリングデータ列に基づいて被測定信号のジッタを測定する判定部とを含む。基準信号は所定周期の安定的な信号であるため測定結果であるサンプリングデータ列は被測定信号に依存する。測定結果のばらつきに応じて期待値データとの相対的な測定に基づいてジッタレベルを簡易に測定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うジッタ測定回路１０と測定対象となるＤＵＴ５の概念図である。
【図２】本発明の実施の形態１に従うジッタ測定回路の動作を示すフローチャートである。
【図３】本発明の実施の形態１の変形例１に従うジッタ測定回路１１および測定対象となるＤＵＴ５の概念図である。
【図４】本発明の実施の形態１の変形例１に従うジッタ測定回路１１の動作を示すフローチャートである。
【図５】本発明の実施の形態２に従う半導体試験装置２０と測定対象であるＤＵＴ５の概念図である。
【図６】本発明の実施の形態２の変形例１に従う半導体試験装置２１および測定対象となるＤＵＴ５の概念図である。
【図７】本発明の実施の形態２の変形例２に従う半導体試験装置２０＃および測定対象ＤＵＴ５の概念図である。
【図８】本発明の実施の形態２の変形例３に従う半導体試験装置２１＃および測定対象ＤＵＴ５の概念図である。
【図９】本発明の実施の形態２の変形例４に従う半導体試験装置２０ａおよび測定対象ＤＵＴ５の概念図である。
【図１０】本発明の実施の形態２の変形例５に従う半導体試験装置２１ａおよび測定対象ＤＵＴ５の概念図である。
【図１１】本発明の実施の形態３に従うデバイスインターフェイスボード４５および半導体試験装置４０の概念図である。
【図１２】本発明の実施の形態４に従う半導体装置５０の概念図である。
【符号の説明】
１ 基準信号発生部、２ 測定部、３ データ記憶部、４ データ解析部、５ＤＵＴ、６ サンプリング信号発生部、１０，１１ ジッタ測定回路、２０，２０＃，２０ａ，２１，２１＃，２１ａ，４０ 半導体試験装置、４５ デバイスインターフェイスボード、５０ 半導体装置。
Claims (7)
- 所定周期を有する周期的な基準信号を生成する基準信号発生部と、
前記基準信号と測定対象から出力された周期的な被測定信号のいずれかを他の一方に応答してサンプリングすることによりサンプリングデータ列を得るための変換部と、
前記変換部から得られた前記サンプリングデータ列に基づいて、前記被測定信号のジッタを測定する判定部とを備える、ジッタ測定回路。 - 前記判定部は、前記サンプリングデータ列から得られるデータ信号の周波数成分に基づいて前記被測定信号のジッタを測定する、請求項１記載のジッタ測定回路。
- 前記判定部は、前記サンプリングデータ列を高速フーリエ変換（ＦＦＴ）することにより前記データ信号の周波数成分を算出する、請求項２記載のジッタ測定回路。
- 前記判定部は、前記データ信号の周波数成分から得られる信号対雑音比と前記所望の信号対雑音比とを比較することにより前記ジッタを測定する、請求項２記載のジッタ測定回路。
- 前記ジッタ測定回路は、
他の判定試験を実行する試験部と、
前記試験部を制御する制御部とをさらに備え、
前記制御部は、前記ジッタを測定する場合には前記判定部として動作する、請求項１記載のジッタ測定回路。 - 前記ジッタ測定回路は、
データを記憶する記憶部をさらに備え、
前記記憶部は、前記判定部の前記測定に用いられるためのデータを予め格納する、請求項１記載のジッタ測定回路。 - 前記ジッタ測定回路は、
他の判定試験を実行する試験部をさらに備え、
前記記憶部は、前記試験部で用いるデータをさらに記憶する、請求項６記載のジッタ測定回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002254749A JP2004093345A (ja) | 2002-08-30 | 2002-08-30 | ジッタ測定回路 |
| TW092102722A TWI230511B (en) | 2002-08-30 | 2003-02-11 | Jitter measurement circuit for measuring jitter of target signal on the basis of sampling data string obtained by using ideal cyclic signal |
| US10/364,500 US6934648B2 (en) | 2002-08-30 | 2003-02-12 | Jitter measurement circuit for measuring jitter of measurement target signal on the basis of sampling data string obtained by using ideal cyclic signal |
| DE10316568A DE10316568A1 (de) | 2002-08-30 | 2003-04-10 | Jitter-Messschaltung |
| CN03123802.5A CN1253720C (zh) | 2002-08-30 | 2003-05-12 | 基于以理想周期信号得到的取样数据串来测量抖动的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002254749A JP2004093345A (ja) | 2002-08-30 | 2002-08-30 | ジッタ測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004093345A true JP2004093345A (ja) | 2004-03-25 |
| JP2004093345A5 JP2004093345A5 (ja) | 2005-09-22 |
Family
ID=31712264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002254749A Pending JP2004093345A (ja) | 2002-08-30 | 2002-08-30 | ジッタ測定回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6934648B2 (ja) |
| JP (1) | JP2004093345A (ja) |
| CN (1) | CN1253720C (ja) |
| DE (1) | DE10316568A1 (ja) |
| TW (1) | TWI230511B (ja) |
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| US7970565B2 (en) | 2006-02-27 | 2011-06-28 | Advantest Corporation | Measuring device, test device, electronic device, program, and recording medium |
| US8442788B2 (en) | 2006-02-27 | 2013-05-14 | Advantest Corporation | Measuring device, test device, electronic device, measuring method, program, and recording medium |
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- 2002-08-30 JP JP2002254749A patent/JP2004093345A/ja active Pending
-
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- 2003-02-11 TW TW092102722A patent/TWI230511B/zh not_active IP Right Cessation
- 2003-02-12 US US10/364,500 patent/US6934648B2/en not_active Expired - Fee Related
- 2003-04-10 DE DE10316568A patent/DE10316568A1/de not_active Ceased
- 2003-05-12 CN CN03123802.5A patent/CN1253720C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1253720C (zh) | 2006-04-26 |
| US20040044488A1 (en) | 2004-03-04 |
| DE10316568A1 (de) | 2004-03-11 |
| TWI230511B (en) | 2005-04-01 |
| US6934648B2 (en) | 2005-08-23 |
| CN1479104A (zh) | 2004-03-03 |
| TW200403926A (en) | 2004-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050419 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
| A02 | Decision of refusal |
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