JP2004506204A - 高速データストリームの捕捉および評価 - Google Patents

Abstract

従来の構成要素テスターを用いて高速の直列データストリームを捕捉および評価するための技術は、被検査デバイス（ＤＵＴ）の出力に接続された高速のラッチ型比較器を含む。構成要素テスターは、ＤＵＴを刺激して高速の直列データストリームを生成し、直列データストリームに対する所定時点に、ラッチ型比較器をストローブする。ラッチ型比較器は、直列データストリームのデジタル状態をサンプリングして、サンプリングされた状態を保持する。構成要素テスターは、保持された状態を読出して格納する。テスターは、こうして複数の位置で直列データストリームをサンプリングして、各位置で複数のサンプルを採取する。テスターは、時間に対する直列データストリームの確率関数を作成するために各位置で収集されたサンプルを平均化する。確率関数から、直列データストリームの重要なタイミング特性、例えばジッタ、符号間干渉およびアイクロージャを推定することができる。

Description

【０００１】
本発明は、概括的には自動テスト（検査）装置に関し、特に、高速の直列データストリームのタイミング特性をテストすることに関する。
発明の背景
集積回路の製造業者は、自動テスト装置（ＡＴＥ：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）を用いて、新しく製造されたデバイスを検証する。ＡＴＥにより、製造業者は製造プロセス中に早期にデバイス欠陥を診断することができ、したがって製造業者はコストを節減することができる。また、ＡＴＥにより、製造業者はデバイスを種々のレベルの性能に等級分けすることができる。製造業者は、通常、良好に動作するチップの場合にはより高い代価を受け取ることができるので、集積回路を正確にテストする能力は利益の増加に反映される。
【０００２】
自動テスト装置（ＡＴＥ）の主要な目標は、電子デバイスを迅速かつ正確にテストすることである。デバイスがより高速でより複雑になるのに伴って、ＡＴＥは、これらの変化に遅れないように発展しなければならない。
【０００３】
シリアライザ（並直列変換器）／デシリアライザ（直並列変換器）トランシーバ（通常「ＳｅｒＤｅｓ」デバイスと呼ばれる）の普及度は、テレコミュニケーションおよびネットワーキング産業の最近の成長と共に上昇している。ＳｅｒＤｅｓデバイスは、並列ビットストリームを、入力される並列データレートの倍数で変化する直列ビットストリームに変換する。また、直列データレートの分数で変化する並列ビットストリームに直列ビットストリームを変換することによって、ＳｅｒＤｅｓデバイスは、直列ビットストリームの非直列化である逆機能を実行する。ＳｅｒＤｅｓデバイスは、現在２．５ＧＢ／ｓ（１秒あたり１０億ビット）までの直列データレートで利用でき、１０ＧＢ／ｓの部品がすぐに利用できるようになるであろう。
【０００４】
図１は、従来の構成要素（部品）テスター（検査装置）１００の非常に単純化された説明図である。構成要素テスター１００は、ホスト・コンピュータ１１０、タイミング生成（発生）器１１２、メモリ１１４およびシステムクロック１１６を含む。ホスト・コンピュータ１１０は、構成要素テスター１００のリソースを制御するテスト・プログラム（図示せず）を格納する。システムクロック１１６に応答して、タイミング生成器１１２は、テスト・プログラムによって定義された正確な時点でタイミング信号１１８を発生する。タイミング信号１１８は、ドライバ（駆動）回路１２０ａ〜１２０ｘとして全体的に示される複数の駆動回路と、ディテクタ（検出）回路１２２ａ〜１２２ｘとして全体的示される複数の検出回路を制御する。
【０００５】
テスト・プログラムは、駆動回路１２０が駆動されるべきデジタル状態を表すデータを指定する。これらのデータは、従来「ドライブ（駆動）データ」として知られている。また、テスト・プログラムは、駆動データに応答してＤＵＴから予想（期待）される値を表すデータ、すなわち「期待データ」を指定する。テスト・システム１００は、駆動データをメモリ１１４に格納し、正確な時点で駆動データを駆動回路１２０に順次与える。応答して、駆動回路１２０は、電気信号を発生する。これら電気信号は被検査デバイス（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ）１２４の入力に与えられ、ＤＵＴ１２４がそれらの入力に応答して出力を生成する。テスト・システム１００は、入力信号をＤＵＴ１２４に与えると、同時に検出回路１２２がＤＵＴから出力信号をストローブさせる。検出回路で捕捉された信号を表すデータは、メモリ１１４に格納される。テスト・プログラムは、デバイスの合否を判定するために、検出回路１２２からの捕捉データを期待データと比較する。実データが期待データに一致する場合、テスト・プログラムは通常合格させる。そうでなければ、テスト・プログラムは、通常不合格にさせる。
【０００６】
最新技術の構成要素テスターは、数百メガヘルツまでの速度でデジタル波形を生成することができる。これは、現在利用できる最速のＳｅｒＤｅｓデバイスを全速で直接テストする必要がある１０ＧＢ／ｓに依然として満たない値である。
【０００７】
構成要素テスターによる高速直列データストリームの測定での従来の試みは、タイム・ジッタ・デジタイザ（ＴＪＤ：ｔｉｍｅ ｊｉｔｔｅｒ ｄｉｇｉｔｉｚｅｒ）と呼ばれる専用計器を使用していた。ＴＪＤは、これらの入力でイベント（例えば電気信号状態変化）を検出し、検出されたイベントが生じる時点を示すタイムスタンプ値を与える。直列データストリームをテストするために、ＴＪＤが直列データストリームを捕捉する。テスターは、その後過去のイベントおよび対応するタイムスタンプ値を読み返して、直列データストリーム内に埋め込まれたエッジ（立ち上がりまたは立ち下がり）のタイミングを正確に報告する。ＴＪＤは、複雑で多機能な計器であるので、高価となる傾向がある。また、これらは、最速ＳｅｒＤｅｓデバイスをテストするために必要な速度より遅い速度で動作する傾向にある。
発明の概要
本発明の目的は、前述の背景を考慮して、高速の直列データストリームのタイミング特性を測定することである。
【０００８】
本発明の別の目的は、従来の自動テスト装置と容易に一体化することである。
前述の目的ならびに他の目的および利点を達成するために、従来のテスト・システムは、被検査デバイス（ＤＵＴ）のテストを容易にするためにラッチング・コンパレータ（ラッチ型比較器）を備えている。ラッチ型比較器は、起動時に、ラッチ型比較器に起動の時点におけるその入力の２値状態をその出力で保持させるラッチイネーブル入力を有する。駆動回路はテスターからＤＵＴの入力に接続され、ＤＵＴの出力はラッチ型比較器の入力に接続される。テスト・プログラムの制御下で、テスターはテスト・パターンをＤＵＴの入力に与える。ＤＵＴは、次に出力信号を生成する。ＤＵＴ出力信号に対して正確に制御された時点で、テスターはラッチイネーブル入力を起動して、ラッチ型比較器の出力をサンプリングする。テスターは、テスト・パターンを繰り返し与え、ラッチイネーブル入力を起動して、ＤＵＴ出力信号に対して制御された時点にＤＵＴ出力信号の複数のサンプルを取得する。
【０００９】
ラッチイネーブル入力を起動するためのタイミングは、その後ＤＵＴ出力信号に対する別の位置に対応するよう変更され、ＤＵＴ出力信号の複数のサンプルが新たな位置で収集される。ＤＵＴ出力信号をサンプリングし、ラッチイネーブル入力を起動するタイミングを変更するこの処理は、複数のサンプルがＤＵＴ出力信号の全ての所望位置について集められるまで、繰り返される。
【００１０】
格納されたサンプルを用いて、テスターはＤＵＴ出力信号に対する各位置毎に収集されたサンプルの別々の平均（すなわち確率）を計算する。平均値はその後時間関数として順序付けされ、結果が解析される。
【００１１】
本発明の追加の目的、利点および新規な特徴は、以下の記述および図面を考慮すれば明らかになろう。
本発明は、本発明および従来技術の態様を示す添付図面を参照することによって、よりよく理解することができるであろう。
好ましい実施形態の説明
トポロジー
図２は、ＤＵＴ１２４をテストするために、本発明に従って構築されたテスト・システム２００の単純化された部分図である。図２に示すように、テスト・システム２００は、メモリ１１４、タイミング発生器１１２、複数の駆動回路１２０ａ〜１２０Ｉおよび検出回路１２２を含む。タイミング発生器１１２は、駆動回路および検出回路のタイミングを制御するタイミング信号１１８を生成する。メモリ１１４は、各々が特定の駆動回路または検出回路に専用である複数のセグメントに細別される。例えば、メモリセグメント２１４ａ〜２１４Ｉは、駆動回路１２０ａ〜１２０Ｉ用の駆動データをそれぞれ格納する。メモリセグメント２１６は、検出回路１２２で捕捉されたデジタル信号に対応する応答データを格納する。
【００１２】
また、本発明によるテスト・システム２００は、比較部２１０ａおよびラッチ部２１０ｂを含むラッチ型比較器２１０を含む。比較部２１０ａの出力はラッチ部２１０ｂの入力に接続され、ラッチ部２１０ｂの出力は検出回路１２２に接続され、かくして、テスト・システム２００によってサンプリングすることができる。ラッチ型比較器２１０は、差動バッファ２１８を経由して駆動回路１２０Ｉの出力に接続されるラッチイネーブル（ＬＥ）入力を有する。ＬＥ入力の信号（すなわち「ＬＥ信号」）が起動すると、ラッチ型比較器２１０は、いかなるデジタル状態がその入力に存在しても、それを出力において保持する。ラッチ型比較器２１０の出力は、ラッチ型比較器の入力での変化によらず、ＬＥ信号が再び起動されるまで、ＬＥ信号がアクティブである限り、一定のままである。主要（キャピタル）ＬＥ信号が非アクティブである時、ラッチ部２１０ｂはトランスペアレントになり、ラッチ型比較器がその入力のハイレベルおよびローレベルに応答して、その出力においてハイレベルおよびローレベルをそれぞれ生成する。
【００１３】
ＳｅｒＤｅｓデバイスをテストするために、ＳｅｒＤｅｓのＤＵＴは、複数の並列入力端子、クロック端子および直列出力端子を有する。駆動回路１２０ａ〜１２０ｊは、テスター２００からＤＵＴ１２４の並列入力端子にデジタル入力信号を供給する。駆動回路１２０ｋは、クロック信号をクロック端子に供給する。これらの入力に応答して、ＳｅｒＤｅｓデバイスは、クロック入力信号の周波数のＮ倍に等しいデータレートを有する直列出力信号を生成する（但し、ＮはＤＵＴ１２４の並列入力信号の数である）。例えば、ＳｅｒＤｅｓデバイスが図２に示すように１０個の並列入力信号を有し、クロック周波数が２５０ＭＨｚである場合、直列出力信号は２．５ＧＨｚのデータレートを有する。
【００１４】
ＤＵＴ１２４が生成する２．５ＧＨｚの信号を適切に測定するためには、比較部２１０ａは、２．５ＧＨｚを超える周波数を取り扱うように条件を指定しなければならない。同様に、ラッチ部２１０ｂは、実質上ジッタなしでＬＥ信号に高速に応答することができなければならない。比較器およびラッチの機能を必要な性能と組み合わせる好適なデバイスは、コロラド州、コロラドスプリングのＳｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．からのＳＰＴ９６８９のラッチ型比較器である。ＳＰＴ９６８９は、その入力で差動信号を受信して、その出力で差動信号を生成する差動デバイスである。また、ＳＰＴ９６８９は、ＬＥ入力で差動信号を受信する。
【００１５】
ＳＰＴ９６８９のようなラッチ型比較器は、種々の状況において高速デジタル信号をテストするために従来技術で使用されている。これらのデバイスは「エッジ・ファインダー」を実施するために使用されている。既知のように、エッジ・ファインダーは、デジタル信号が特定の時点にハイ状態にあるかロー状態にあるかを判定する。この技法によれば、ラッチ型比較器の入力がテスト信号を受信し、テスト信号が定期的に繰り返される。テスト・システムは、入力信号に対して正確に管理された時点にそのＬＥ入力を起動することによって、ラッチ型比較器をストローブする。その後テスターは、ラッチ型比較器の保持出力を読み出してハイかローかを判定する。テスターは、入力信号に対して異なる時点でＬＥ入力を再びストローブし、ラッチ型比較器の状態を再び読み出す。出力が２つの読み出しの間で異なるならば、第１および第２ストローブ間の間隔中にテスト信号のエッジが生成したことが確かである。追加の測定は、その後エッジの正確な位置に集中させることができる。
動作
図３は、本発明による直列データストリームを生成および評価するプロセスを図示するフローチャートである。図３のプロセスは、概して、ＳｅｒＤｅｓ構成要素用のテスト・パターンを準備するステップ（ステップ３１０〜３１６）と、準備されたテスト・パターンを与えるステップ（ステップ３１８）と、被検査デバイスからの結果として発生した信号を解析するステップ（ステップ３２０〜３２２）とを含む。
【００１６】
ステップ３１０で、テスト・エンジニアは、テスト・ベクトルを準備して、ＳｅｒＤｅｓ構成要素に刺激を与え、その結果の直列データストリームを１つまたは複数のタイミング位置でサンプリングする。通常、このステップは、ＳｅｒＤｅｓ構成要素のデータ入力用、クロック入力用およびＬＥ入力用のテスト・パターンを準備することを含む。このステップも、検出器（例えば検出器１２２）を用いてラッチ型比較器２１０の出力をストローブするテスト・パターンを準備することを含む。
【００１７】
ステップ３１２において、ステップ３１０で発生するテスト・ベクトルは、現在のサンプリング位置を複数回サンプリングするために複製される。たとえば、好ましい実施例において、テスト・ベクトルが直列データストリームの各位置を１２８回サンプリングするために準備される。複製されたテスト・ベクトルは、その後ステップ３１０の元のテスト・ベクトルに追加されて、ＬＥ信号の現在規定された位置の各々で複数のサンプルを収集するためにベクトルの記録を作成する。
【００１８】
ステップ３１６で、ＬＥ信号および検出ストローブのタイミングは、ステップ３１０で規定されたタイミング位置とは異なる１つまたは複数のタイミング位置で直列データストリームをサンプリングするように変更される。新規なテスト・ベクトルは、ＬＥおよび検出ストローブ信号の修正されたタイミングを反映するように準備される（ステップ３１０）。新規なテスト・ベクトルは、その後複製され（ステップ３１２）、新規な１つまたは複数のサンプル位置で複数のサンプルを得る。ＬＥ信号および検出ストローブ用のテスト・パターンのタイミングはステップ３１４を経由する毎に変化させることができるが、データ用のパターンおよびＳｅｒＤｅｓ構成要素のクロックは一定のままである。したがって、ＬＥ信号および検出ストローブ用のパターンは、固定された反復ＳｅｒＤｅｓ入力を効果的に「移動（ウォークスルー（ｗａｌｋ ｔｈｒｏｕｇｈ）」する。
【００１９】
テスト・ベクトルを準備し、テスト・ベクトルを複製し、テスト・ベクトルのタイミングを修正するプロセスは、直列データストリームの所望の部分全体のためのテスト・ベクトルが発生する（ステップ３１４）まで繰り返される。
【００２０】
テスト・ベクトルは、ステップ３１８でＤＵＴに与えられる。テスターは、各テスト・ベクトルが与えられた時に、ＬＥ信号の各アサートに続くラッチ型比較器の状態を示す検出器の値を読み返す。テスターは、その後直列データストリームの各位置毎に収集された検出器の値の平均を計算する（ステップ３２０）。各平均値は、直列データストリームが各サンプル位置で論理レベル「１」を有する確率を表す。例えば、１２８個のサンプルが直列データストリームの特定の位置で採取されるならば、それらの半分が論理レベル「１」であり、残り半分が論理レベル「０」であって、その位置での直列データストリームの確率が平均値、すなわち０．５である。
【００２１】
ステップ３２２で、直列データストリームのタイミング特性は、ステップ３２０で導き出される確率関数から求められる。このステップは、以下に詳細に記述される。
確率のアンダーサンプリング／決定
図２のテスト・システム２００は、直列データストリームをアンダーサンプリングすることによってＳｅｒＤｅｓのＤＵＴからの直列データストリームを特徴づけて、各アンダーサンプリングされた位置で直列データストリームの確率すなわち平均を求める。ＤＵＴは、その後測定された確率に依存して合否を求めることができる。
【００２２】
図４ａ〜４ｂは、直列データストリームをアンダーサンプリングするための本発明によるプロセスを図示する。図４ａにおいて、テスター２００のタイミング活動は、１つのテスト・ベクトルの期間中に示される。波形４１０は、テスト・ベクトルの始めおよび終わりを定義する「Ｔ０」信号を図示する。特に、テスト・ベクトルは、Ｔ０の第１パルスの立上がりエッジで始まり、Ｔ０の第２パルスの立上がりエッジで終わる。テスターは、テスト・ベクトル４１０の間に、波形４１２に示される間隔でデータをＳｅｒＤｅｓ構成要素のデータ入力に与える。テスターは、各ベクトル周期中に４つの異なるデータワードを供給するのを可能にするモードで動作する。テスターは、１０ビットのＳｅｒＤｅｓ構成要素をテストするために、波形４１２のパルスによって指定される時点で、各テスト・ベクトルの間に、４つの異なる１０ビットのデータワードを生成する。
【００２３】
波形４１４は、テスターがＳｅｒＤｅｓ構成要素の入力に供給するクロック信号を図示する。図示のように、クロック信号はＴ０の２倍のレートで変化する。ＳｅｒＤｅｓ構成要素は、クロック信号の立ち上がりおよび立ち下がりエッジの両方に応答するように構成される。したがって、ＳｅｒＤｅｓデバイスは、ＳｅｒＤｅｓ構成要素へのデータ入力が偏光されるごとに１回、テスト・ベクトルにつき４回クロックされる。
【００２４】
ＳｅｒＤｅｓ構成要素の動作により、ＳｅｒＤｅｓデバイスからの直列出力は、データ入力信号４１２のワードレートの１０倍に等しいビットレートを有する。ＳｅｒＤｅｓデバイスからの直列出力信号は、データ入力信号のワードレートがＴ０レートの４倍で変化したので、Ｔ０レートの４０倍で変化する。
【００２５】
波形図４１６は、信号４１０によって規定されるテスト・ベクトルの間にＳｅｒＤｅｓデバイスによって発生される直列出力信号の一部を図示する。図示のように、直列出力信号はデータ信号４１２の変化レートの１０倍のレートで変化する差動信号である。
【００２６】
図４ａの全体は、多くのテスト・ベクトルのうちの１つだけを示す分解図であることを理解すべきである。特に、ＳｅｒＤｅｓ仕様は、１および０の所定シーケンスならびに２，２８０ビットの所定長を有するユニット・テスト・パターン（「ＵＴＰ：ｕｎｉｔ ｔｅｓｔ ｐａｔｔｅｒｎ」）を規定する。テスト・システム２００は、好ましくはＵＴＰを繰り返すためにプログラムされる。ＵＴＰが図４ａの各テスト・ベクトル毎に、４０ビット（４つの並列入力ワード×１０）を含むので、５７個のテスト・ベクトルがＵＴＰ全体を生成するために必要とされる（ベクトルにつき４０で割算された２，２８０ビット）。したがって、５７個のテスト・ベクトルは、ＵＴＰを通過する各パス毎に供給される。
【００２７】
ＳｅｒＤｅｓ構成要素をテストするために、ＵＴＰを構成する５７個のテスト・ベクトルが繰り返され、ＵＴＰが繰り返して発生する。ＵＴＰが発生する時に、ラッチ型比較器２１０は所定時点でＵＴＰをサンプリングするために起動される。波形４１４は、ラッチ型比較器２１０のラッチイネーブル入力でのＬＥ信号を図示する。図示のように、テスターは、各テスト・ベクトル中に２回、すなわちＵＴＰにつき１１４回（ベクトルにつき２回で５７個のベクトル）ＬＥ信号を繰り返す。ＵＴＰを構成する５７個のテスト・ベクトルを通過する各パスの後に、ＬＥ信号のタイミング位置はインクリメントされ、ラッチ型比較器２１０がＵＴＰの異なる部分をサンプリングするようにされる。好ましい実施形態において、可能な限り最高のタイミング分解能を得るために、ＬＥ信号は、ＵＴＰを通過する各連続パス上にテスターのタイミング・システムの１ＬＳＢ分が増加される。マサチューセッツ州、ボストンのＴｅｒａｄｙｎｅ， Ｉｎｃ．によって製造されたＣａｔａｌｙｓｔ（商標）テスト・システムにおいて、タイミング・システムの１ＬＳＢは、１ｎｓを１，０２４で割算したものに等しく、これは略９．７６ｐｓに等しい。したがって、ＵＴＰを通過する各連続パス上で、ＬＥ信号の位置は、９．７６ｐｓ分インクリメントされる。ＵＴＰのサンプリングおよびＬＥ信号の位置をインクリメントさせるプロセスは、ＵＴＰの所望の部分全体がサンプリングされるまで繰り返される。
【００２８】
波形４２０は、ラッチ型比較器２１０の出力をサンプリングするために、テスター２００が検出器（例えば検出器１２２）をストローブする時点を規定するデータ捕捉信号（ＣＡＰ）を表す。検出器が起動した時に、そのデジタル状態はメモリ１１４の部分２１６に格納される。ラッチ型比較器２１０がＬＥ入力の起動から無期限にそのラッチ値を保持するので、ＣＡＰ信号４２０の正確なタイミングは重要でない。しかしながら、ＣＡＰ信号が（時間設定のために許容される十分な遅延に続く）対応するサンプル用のＬＥ信号の後、およびＬＥ信号の次のアサート前にアサートされることを確実にするように注意を払わなければならない。図４ａに示すように、テスターは、ＬＥ信号にロックされるＬＥ信号４１８後の短い遅延で、ＬＥ信号と固定間隔のＣＡＰ信号４２０を起動する。したがって、ＬＥ信号４１８のタイミング位置がＵＴＰ４１６を連続的に通過するときに、ＣＡＰ信号４２０のタイミング位置はそれに対応して進められる。
【００２９】
図４ｂは、ＵＴＰの３つの連続的ビット領域を示す、図４ａのＵＴＰ４１６およびＬＥ信号４１８の分解図である。ＵＴＰを通過する１つのパスを表す図４ａの波形図と対照的に、図４ｂの波形はＵＴＰを通過する多数のパスを表す。ＵＴＰセグメント４４０は、図４ｂで示される間隔の間に２回、位置４４４で１回、位置４４２で１回状態を変える。重要なこととして、状態のこれらの変化の位置は、たとえこれらがすべてのパスに同じように生成されたとしても、固定され一貫した時点で発生しない。信号交差の位置の変化は、主にＳｅｒＤｅｓデバイスでのジッタに起因する。ジッタのために、信号４４０の状態変化は、これらの平均位置より早く、または遅く発生する可能性がある。
【００３０】
波形４４６は、ＵＴＰを通過する多重パスにわたるＬＥ信号を表す。上述したように、連続したパスでのＬＥ信号のアサートは、好ましくは、Ｃａｔａｌｙｓｔ（商標）テスターにおいて、テスターのタイミング分解能の１ＬＳＢすなわち９．７６ｐｓ分だけ分離される。
【００３１】
図４ｃは、ＵＴＰセグメント４４０がサンプリングされる各時点毎に、ＵＴＰセグメント４４０の確率関数４５０を図示する。確率関数４５０は、関数４５０の部分４５２および４６０の間、一貫して低論理レベルを報告する。同様に、確率関数４５０は、部分４５６の間一貫して高論理レベルを報告する。しかしながら、ＵＴＰセグメント４４０の確率は、遷移領域４４２および４４４の間に、時間関数として変化する。もしＵＴＰセグメント４４０中のジッタがガウス状に分布するならば、確率関数４５０は、遷移領域４４２および４４４の間に、ほぼＳ字曲線（領域４５４および４５８として示される）のようになることが認められた。
【００３２】
テスターは、ＵＴＰの種々のサンプリングされた位置で収集されたデジタル値（１および０）を別々に平均化し、時間関数として平均を作成することによって確率関数４５０を求める。好ましい実施例において、ＵＴＰは１２８回サンプリングされる。したがって、１２８の値が、サンプリングされた各位置毎に平均化される。測定結果を表現する代替的な方法は、０から各位置のサンプル数（１２８）まで変動する数として表現することである。全てが１となる位置は、１２８の値を生成する。全てが０となる位置は、０の値を生成する。当業者は確率関数を表現する多数の方法を容易に考案することができ、特定の方法を使用することが本発明に重要であるとは考えられない。
【００３３】
図４ｃから明らかであるが、ＵＴＰの多くのタイミング特性を確率関数４５０から得ることができる。例えば、ＳｅｒＤｅｓ構成要素によって発生されるジッタは、遷移領域４５４および４５８の幅から直接求めることができる。立ち上がりジッタと立ち下がりジッタの差は、それぞれの遷移領域の幅の差から推定することができる。既知のように、「アイクロージャ（ｅｙｅ ｃｌｏｓｕｒｅ）」は、直列データストリームの重要な特性である。アイクロージャは、信号４４０が安定状態にあると保証される遷移領域４４２および４４４の間の時間として表現される。図４ｃのセグメント４５６もこの間隔を表す。セグメント４５６の幅がゼロに減少する場合、「アイ」が「クローズした」と言われ、ＵＴＰのその部分内で伝達されたデータを確実に送ることができない。
【００３４】
「ビット誤り率」（ＢＥＲ：ｂｉｔ ｅｒｒｏｒ ｒａｔｅ）は、直列データストリームの別の重要な特性である。直列データストリームのビット誤り率は、データストリームがジッタによって無効データを伝送する割合である。ジッタがガウス現象としてモデル化することができる範囲で、確率関数４５０のＳ字領域４５４および４５８の裾部は、数学的に外挿されて、伝送エラーが任意の所与の遷移領域から任意の距離で発生する確率を予測することができる。したがって、推論を用いて、上記の技法もビット誤り率を求めるのに使用することができる。
「符号間干渉」は、直列データストリーム内で発生される以前の論理レベルに応答して、直列データストリームのエッジ位置の反復可能な変化として定義される。上記の技法も、「符号間干渉」を求めるために使用することができる。熱特性、クロストークおよび蓄積された電荷は、符号間干渉の一因となる。上記技法を用いて、符号間干渉は、以前のデータ（以前の１および０）の変化に応答して、平均のエッジ位置の変化に注目することによって測定することができる。ＵＴＰは、符号間干渉を明らかにするように特に設計される。したがって、この誤差は、通常、確率関数４５０から直接求めることができる。
【００３５】
上記の技術もまた、符号間干渉のスペクトル成分を求めるために使用することができる。この技法のこの態様によれば、直列データストリーム中の平均のエッジ位置は、理想の基準位置と比較される。ＵＴＰ内の各エッジの平均および理想的エッジ位置の差は時間関数として作成され、高速フーリエ変換（ＦＦＴ）が得られる関数に対して実行される。関数のスペクトルは、特定の被検査デバイスに特有で、欠陥を診断するために使用することができる。
テスターのプログラミング
上記の方法は、通常、如何にＳｅｒＤｅｓデバイスを本発明によってサンプルリングおよび評価することができるかに焦点を合わせている。図５は、この方法を如何に実際のデバイス・テスターを用いて実施することができるかを図示する。
【００３６】
ステップ５１０から始まって、テスト・エンジニアは、必要なワードレートでＳｅｒＤｅｓデバイスに対してデータ入力ワードを生成するためのベクトル周波数を定義する。例えば２．５ギガビットの直列出力ビットレートを得るために、データ入力信号のワードレートは、２５０ＭＳａ／ｓすなわち直列出力信号のビットレートの１０分の１でなければならない。テスターがこのように高速でベクトル周波数を直接生成することができないならば、信号発生の代替モードを考慮しなければならない。信号生成の種々の他のモードは、当業者に知られていて、例えば、二重駆動モードおよびｍｕｘモードを含む。二重駆動モードによって、駆動回路の出力信号の周波数は、単一駆動回路内の２ピン電子回路チャネルの動作を効果的に組み合わせることによって２倍にすることができる。ｍｕｘモードによっては、駆動回路の最大周波数もまた、テスターの単一の出力で、２つの異なる駆動回路の出力を組み合わせることによって２倍にすることができる。同時に二重駆動回路およびｍｕｘモードを使うことによって、テスターは最高４倍の最大ベクトルレートで波形を生成することができる。
【００３７】
６２．５ＭＨｚのベクトル周波数は、Ｔｅｒａｄｙｎｅ Ｉｎｃ．からのＣａｔａｌｙｓｔ（商標）テスト・システムを用いる時に選択されることが好ましい。二重駆動回路およびｍｕｘモードは、ＳｅｒＤｅｓデバイスに対してデータ入力を生成するのに使用される。かくしてＣａｔａｌｙｓｔ（商標）テスト・システムは、２５０ＭＳａ／ｓで変化するＳｅｒＤｅｓデバイスのデータ入力に信号を供給する。ｍｕｘモードなしの二重駆動モードは、ＳｅｒＤｅｓ構成要素用のクロック信号を生成し、ラッチ型比較器２１０用のＬＥ信号を生成するために使用される。したがって、これらの信号は、１２５ＭＨｚでデータレートで変化する。
【００３８】
ステップ５１２で、ベクトル周期は、ＵＴＰを通過する各パスが整数のテスター・タイミングＬＳＢ（ＬＳＢの整数倍）と対応するように調整される。このステップは、ＬＥ信号の連続したアサート間の全てのタイミング増分が均一であるべき場合に要求される。しかしながら、このステップは、ＬＥ信号の非均一な間隔が許容できるならば、スキップすることができる。ＵＴＰを通過する各パスがテスター・タイミングＬＳＢの整数倍を構成することを確実にするためには、ＳｅｒＤｅｓデバイスの直列出力信号の周期がテスター・タイミングＬＳＢの整数倍を構成すれば十分である。例えば、２．５ＧＳａ／ｓのＳｅｒＤｅｓ出力レートは、Ｃａｔａｌｙｓｔ（商標）テスト・システムにおいて４０．９６のテスター・タイミングＬＳＢ（１ＬＳＢは、１０ｎｓ／１，０２４に等しい）を備えた４００ｐｓの出力周期に対応する。ＵＴＰを通過する各パスがテスター・タイミングＬＳＢの整数を構成することを保証するために、この数は、最も近い整数（すなわち４１）に丸めるべきである。説明を戻して、４１のテスター・タイミングＬＳＢは、４００．３９０６２５ｐｓの出力周期、すなわち２．４９７５６ＧＳａ／ｓのビットレートに対応する。このビットレートは、所望のＳｅｒＤｅｓ出力ビットレートに正確には等しくないが非常に近い。したがって、もしサンプルの均一な間隔が所望されるならば、ＳｅｒＤｅｓビットレートの僅かな誤差は許容しなければならない場合があり得る。しかし、これらの誤差は、上記の数が例証するように、非常に小さくて、許容誤差範囲に入ることが予想される。更に高い精度が要求されるならば、単一ビットの周期ではなくＵＴＰの間隔全体が、テスター・タイミングＬＳＢの最も近い整数に丸められる。丸め誤差は、その後ＵＴＰのビット数分の１（上記の数を用いた２，２８０分の１）に減らされる。丸め誤差をＵＴＰ全体にわたって分布させることで、より正確な結果が提供されるが、これにより、ＵＴＰのビットおよびサンプルがその相対的位置合わせをＵＴＰのビット毎に変化させるので、実際には好ましくない。ＵＴＰの各ビットがテスター・タイミングＬＳＢの整数倍を含む時には、ＵＴＰの全てのビットは同じ相対位置でサンプリングされる。
【００３９】
ステップ５１４で、テスト・エンジニアは、ラッチ型比較器２１０を経由してＳｅｒＤｅｓ構成要素の出力をサンプリングするためにテスト・ベクトルを定義する。ＳｅｒＤｅｓ出力信号を効果的にサンプリングするテスターの能力は、全ての所望のタイミング位置がサンプリングされるまで、ＵＴＰを無期限に繰り返することができるので、テスターの最大データレートによって制限されない点に注目すべきでる。しかしながら、テスターのデータレートは、測定時間を決定する際に重要な役割を果たす。測定時間を最小にし、スループットを最大にするためには、最高の実データレートが使用されなければならない。Ｃａｔａｌｙｓｔ（商標）テスト・システムは、ＬＥ信号を生成し、ラッチ型比較器２１０をサンプリングするために二重駆動モードを用いている。ｍｕｘモードはある状況下で隣接したエッジ間でタイミング・スキューを引き起こす可能性があることがわかった。ＬＥ信号は特に時間に厳しいので、ｍｕｘモードはＬＥ信号を生成するのに使用されないのが好ましい。したがって、約６２．５ＭＨｚのベクトル周波数で、ＬＥ信号は、約１２５ＭＨｚでアサートされる。
【００４０】
ステップ５１６で、テスト・エンジニアは、パターン全体をサンプリングするのに必要なＵＴＰを通過するパス数を求める。もしＵＴＰが二重の駆動モードを用いてサンプリングされる５７個のテスト・ベクトルから成るならば、ＵＴＰを通過する１つのパスにより、１１４の異なるサンプルが取り込まれる。ＵＴＰには２，２８０ビットがあり、各々が４１のテスター・タイミングＬＳＢを含むので（ステップ５１２を参照）、１つのＵＴＰは、合計９３，４８０のテスター・タイミングＬＳＢ（２，２８０ビット×４１ＬＳＢ／ビット）を含む。この合計を１１４のサンプル／ＵＴＰで割算することにより、ＵＴＰ内の各点をサンプルリングするのに必要とされるパスの数、すなわち８２０パスがもたらされる。したがって、示された値を用いて、ＵＴＰは、各タイミング位置で１つのサンプルを収集するために８２０回繰り返されなければならない。
【００４１】
既知のように、構成要素テスターは、通常、デジタルバーストを生成するために制限された数のタイミングセット（「ＴＳＥＴ」）を供給する。各ＴＳＥＴは、通常クロック周期、アサート時間およびリターン時間で定義される。ＴＳＥＴによって定義された１つの信号エッジは通常アサート時間で発生し、別のエッジは通常リターン時間で発生する。したがって、ＴＳＥＴは、所定周期および所定のプログラム可能な時点で発生するハイおよびローのデジタル状態を有するデジタル波形を効果的に定義する。ＴＳＥＴのアサートおよびリターン時間を変更することによって、信号エッジはテスト・ベクトル（すなわちＴ０）に関して、所定時間移動することができる。また、信号エッジは、種々のＴＳＥＴを適用することによって移動することができる。好ましい実施例において、ＴＳＥＴは、ＬＥ信号のタイミングを制御し、そのタイミングをインクリメントさせてＵＴＰ４１６の種々の部分と一致させるために使用される。
【００４２】
１つのグループのＴＳＥＴが、ＵＴＰを通過する各パス毎に使用されるのが好ましい。各々がＬＥ信号の異なるタイミング位置を提供するＵＴＰを通過する８２０のパスを完了するために、ＴＳＥＴは、８２０回再プログラムまたは再利用されなければならない。既知の構成要素テスターは、８２０の異なるＴＳＥＴを供給しない。したがって、８２０のパスを完了するためには、ＴＳＥＴを再利用する必要があるであろう。その後、いくつのＴＳＥＴが使用され、これらが何度再利用されるかが判定されなければならない。
【００４３】
ステップ５１８で、テスト・エンジニアは、使用されるＴＳＥＴの数を求める。通常、テスト・プログラムが実行されるとき、１つの予めプログラムされたＴＳＥＴから別のものに変更することによって生じる時間的不利益はない。しかしながら、ＴＳＥＴを新規な値に再プログラムすることによって相当な時間が必要となる。ＴＳＥＴは、この時間がテスト時間を延長し、スループットを減少させるので、好ましくは実際と同程度に低い頻度で再プログラムされなければならない。しかしながら、この問題は、テスター・ソフトウェアを単純化する必要性と比較検討しなければならない。テスター・ソフトウェアは、ＵＴＰ（８２０）を通過するパスの数で割り算できる数のＴＳＥＴを用いることによって大いに単純化することができることがわかっている。ｃａｔａｌｙｓｔ（商標）テスターにおいて、スループットを最大にすることと、テスター・ソフトウェアを単純化することの間の良好な妥協案は、２０の異なるＴＳＥＴを用いることであることがわかった。
【００４４】
ステップ５２０で、テスト・エンジニアは、ステップ５１８で求められたＴＳＥＴの数が何回再プログラムされなければならないかを判定する。この数は、上記の値を用いて、パス（８２０）を種々のＴＳＥＴの数（２０）で割算した数、すなわち４１回に等しい。
【００４５】
各タイミング位置でのＳｅｒＤｅｓ出力信号の平均値を求めるためには、単一のＴＳＥＴが一定値を有するようにプログラムされ、多重パスがＵＴＰを通してなされる。例えば、サンプルの好ましい数（１２８）を得るために、ＬＥ信号をアサートするためのＴＳＥＴは１２８回繰り返される。ＵＴＰの全ての位置を１２８回サンプリングするために、８２０のパスの各々は、１２８回繰り返される。したがって、合計１０４，９６０のパス（８２０のパス×１２８）が、ＵＴＰを通して完了されて、各点で所望数のサンプルが得られる。各パスが約９１２ｎｓ（約４００ｐｓ／ビットで２，２８０ビット）続く時に、約９５．７ｍｓ（１０４，９６０×９１２ｎｓ）がパスの合計数を完了するために必要とされる。
【００４６】
Ｃａｔａｌｙｓｔ（商標）テスターにおいて、ＵＴＰをテストおよび評価するために必要な合計時間は、約５００ｍｓである。これは、サンプリング時間だけでなく、ＴＳＥＴを再プログラムし、捕捉されたデータを処理するための時間も含む。好ましい実施例において、ホスト・コンピュータ１１０は、直列データストリームの捕捉された値が格納されたメモリ１１４のメモリセグメント２１６から検出値を読み出し、格納されたデータで計算を実行することによってデータを処理する。
代替例
一実施形態について記載したが、多数の代替実施形態または変形が可能である。例えば、上記の記述において、ｃａｔａｌｙｓｔ（商標）テスターは、直列データを捕捉および評価するシステムおよび方法を実施するために使用される。しかしながら、これは単なる例である。多種多様な種々のテスターを用いることができ、それらは当業者に知られている。
【００４７】
さらに、直列データストリームをテストするシステムおよびプロセスは、ＳｅｒＤｅｓ構成要素に関して説明した。しかしながら、本発明はまた、他のタイプの電子構成要素をテストするために適用することができる。例えば、本発明は、直列出力がコンパチブルなデータレートを有するようにして、現在開発されているスタンドアローン・クロック回復回路をテストするために使用することができる。
【００４８】
さらに、上述されたもの（すなわちジッタ、アイクロージャ、ビット誤り率、および符号間干渉）からの被検査デバイスの種々のタイミング特性は、上述された一般的な方法論を用いて評価することができる。
【００４９】
テスト・システムおよび被検査デバイスの分解能、動作周波数および他の特性の具体的な値は、例示的目的のために開示し、記述したものであり、本発明の範囲を制限することは意図していない。例えば、テスト・システムは、そのタイミング分解能の限度範囲で動作する必要はない。むしろ、分解能は、特定のテスト問題に適合するように所望のように変えることができる。分解能は、テスター・タイミングＬＳＢの整数倍の数またはテスター・タイミングＬＳＢに数値的に無関係な任意の値にすることができる。
【００５０】
さらに、テスト・エンジニアは、上述された手順のステップの多くを実行するための行為者として含まれた。しかしながら、これらのステップは、自動化への傾向を考えると、テスト・エンジニアを必要とすることと解釈されるべきではない。当業者は、これらのプロセスを改善する通常の過程の一部として、テスト・エンジニアに割り当てられた本明細書中のタスクを自動化する方法を容易に考案することができる。
【００５１】
したがって、本発明は種々の異なる方法で実行されてもよく、特許請求項の精神および範囲によってのみ制限されるべきことを理解すべきである。
【図面の簡単な説明】
【図１】
従来技術による従来の構成要素テスターのデジタル部分の単純化されたブロック図である。
【図２】
直列データストリームを特徴付けるために発明に従って適応テスト・システムの単純化されたブロック図である。
【図３】
直列データストリームを特徴付けるために図２の適応テスト・システムを使うことができる方法を図示しているフローチャートである。
【図４】
図４ａは、テスト・システムの１つのベクトル周期中に、図２の適応テスト・システムによって、直列データストリームを発生および評価するために使用される信号のタイミング図である。
図４ｂは、直列データストリームが図２の適応テスト・システムによってサンプルリングされる時点を示す、図４ａの直列データストリームの部分の分解図である。
図４ｃは、図４ｂで示される直列データストリームの部分の確率関数である。
【図５】
本発明による直列データストリームをテストするための波形を生成するためにテスターをプログラミングする方法を図示しているフローチャートである。

Claims (20)

1. 直列データストリームを生成する被検査デバイス（ＤＵＴ）をテストする方法であって、
   Ａ）直列データストリームに対して固定タイミング位置で前記直列データストリームを繰り返しサンプリングするステップと、
   Ｂ）ステップＡで取得されたサンプルを平均化して、固定タイミング位置における前記直列データストリームの確率を決定するステップと、
   Ｃ）前記直列データストリームに対して異なる固定タイミング位置でステップＡおよびＢを繰り返して、時間に対する前記直列データストリームの確率関数を供給するステップと、
   を含む方法。
2. Ｄ）ステップＣで供給された前記確率関数を評価して、前記ＤＵＴのタイミング特性を決定するステップをさらに含む、請求項１に記載の方法。
3. 前記評価するステップは、前記確率関数において遷移領域の幅を決定することを含み、前記幅は前記直列データストリームのビット遷移の位置におけるジッタを示す、請求項２に記載の方法。
4. 前記評価するステップは、前記確率関数において遷移領域の位置を決定することを含み、前記位置は前記直列データストリームの符号間干渉を示す、請求項２に記載の方法。
5. 前記評価するステップは、前記直列データストリームにおける符号間干渉のスペクトル成分を調べることを含む、請求項２に記載の方法。
6. 前記符号間干渉のスペクトル成分を調べるステップは、
   前記直列データストリームの各ビット遷移位置と前記ビット遷移のそれぞれ理想的な位置との間の差を決定し、
   時間の関数として全ビット遷移に対する差を提供し、
   その差関数に対して高速フーリエ変換（ＦＦＴ）を実行する、
   ことを含む請求項５に記載の方法。
7. 前記ＦＦＴのスペクトル成分に応答して、前記ＤＵＴを合格または不合格として診断することをさらに含む、請求項６に記載の方法。
8. 前記直列データストリームは、ＳｅｒＤｅｓデバイスをテストするために規定されるユニット・テスト・パターン（ＵＴＰ）である、請求項２に記載の方法。
9. テスト・プログラムを実行する構成要素テスターによって実行される、請求項１に記載の方法。
10. 前記サンプリングするステップは、前記構成要素テスターがラッチデバイスを起動して、前記直列データストリームの状態を取得することを含む、請求項９に記載の方法。
11. 前記ＤＵＴは、並列データワードを前記直列ビットストリームに変換する方法であって、前記テスターが複数の入力信号をＤＵＴに与えて、前記ＤＵＴが前記直列データストリームを生成するようにする、請求項１０に記載の方法。
12. ＳｅｒＤｅｓデバイスの出力から直列データストリームを捕捉するようにテスターをプログラムする方法であって、
    Ａ）所望のワードレートで入力データをＳｅｒＤｅｓデバイスに与えるのに使用すべきベクトル周期を決定し、
    Ｂ）ステップＡにおいて決定された前記ベクトル周期を用いて前記直列データストリームの各所望位置をサンプリングするのに、直列データストリームを反復しなければならない回数（Ｐ）を計算し、
    Ｃ）前記直列データストリームの全ての所望位置をサンプリングする際に使用されるべきテスター・タイミング・セット（ＴＳＥＴ）の整数の数（Ｎ：ＮはＰで割り切れる）を決定し、
    Ｄ）前記ＮのＴＳＥＴが前記直列データストリームをサンプリングする際に再利用される、整数の回数（Ｍ：ＭはＮで割算されたＰに等しい）を決定し、
    Ｅ）ベクトル周期、テスト・ベクトル、ＴＳＥＴ数およびＴＳＥＴが再利用される回数を用いてテスターをプログラムする、
    ことを含む方法。
13. ステップＡにおいて決定された前記ベクトル周期を調整することをさらに含み、それによって前記直列データストリームの各ビットが整数の数のテスター・タイミングＬＳＢの間存続する、請求項１２に記載の方法。
14. 前記テスターは最大データレートを有し、前記テスターをプログラムする前記ステップＥは、前記テスターの前記最大データレートより速いテスト信号を生成する、少なくとも１つの代替的な信号生成技法を適用することを含む、請求項１２に記載の方法。
15. 前記ＳｅｒＤｅｓデバイスの出力から、前記直列データストリームをサンプリングするテスト・ベクトルを規定することをさらに含む、請求項１２に記載の方法。
16. 自動テスト・システムにおいて、直列出力信号を生成する被検査デバイス（ＤＵＴ）をテストする装置であって、
    複数の駆動回路であって、該複数の駆動回路の一部が前記ＤＵＴに結合され、前記ＤＵＴを刺激して直列出力信号を生成する、複数の駆動回路と、
    前記ＤＵＴの出力に結合されて前記直列出力信号を受信する信号入力と、前記複数の駆動回路の１つに結合されてラッチ・デバイスを起動するイネーブル入力と、前記ラッチ・デバイスの出力に供給されたデジタル値を格納するメモリに結合された出力とを有するラッチ・デバイスと、
    前記ラッチ・デバイスの前記イネーブル入力に結合された前記駆動回路に、前記直列出力信号に対して所定時点で前記イネーブル入力を起動させるタイミング発生器と、
    前記格納された値から前記直列出力信号の確率を決定する手段と、
    を備える装置。
17. 前記ラッチ・デバイスは、前記ＤＵＴの出力に結合された少なくとも１つの入力と、ラッチ回路に結合された出力とを有する比較器を備える、請求項１６に記載の装置。
18. 前記ラッチ・デバイスは、ラッチング比較器である、請求項１６に記載の装置。
19. 前記ＤＵＴは、並列フォーマットで入力ワードを受信し、直列フォーマットで出力ビットを生成するＳｅｒＤｅｓデバイスである、請求項１６に記載の装置。
20. 前記確率を決定する手段は、テスト・プログラムを実行するホスト・コンピュータを備える、請求項１６に記載の装置。

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