JP2003510846A - 銅結線のシード層の処理方法および処理装置 - Google Patents

銅結線のシード層の処理方法および処理装置

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JP2003510846A JP2001527348A JP2001527348A JP2003510846A JP 2003510846 A JP2003510846 A JP 2003510846A JP 2001527348 A JP2001527348 A JP 2001527348A JP 2001527348 A JP2001527348 A JP 2001527348A JP 2003510846 A JP2003510846 A JP 2003510846A
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Abstract

(57)【要約】 【課題】 【解決手段】 誘電体層に半導体結線形状を形成するための方法が提供されている。その方法は、誘電体層上に形成された形成されたバリア層上、および誘電体層のエッチング形状内に、銅シード層を蒸着する工程を含む。次いで、銅シード層は、酸化された層を銅シード層から除去するために処理を施される。次いで、その方法は、処理された銅シード層上に銅充填層を電気メッキする工程に進む。銅充填層は、誘電体層のエッチング形状を満たすよう構成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は一般に、半導体素子の製造に関し、特に、より信頼性の高い金属結線
を加工する方法および装置に関する。
【0002】
【従来の技術】
半導体素子の製造プロセスは、半導体ウエハの製造に始まる。次いで、各ウエ
ハには、多数の処理工程が施され、一群の半導体ダイが形成される。周知のよう
に、まず、トランジスタが半導体ウエハに加工され、次いで、多重レベルの金属
結線と導電バイアが形成され、トランジスタが相互に接続される。金属結線に銅
が用いられる場合には、誘電体層にトレンチやバイアホールを形成するために、
ダマシンおよびデュアルダマシンと呼ばれるプロセスが用いられる。以下で説明
するように、通常の銅充填プロセスにはいくつかの問題がある。
【0003】 ここで、図1Aを参照する。図1Aは、パターン誘電体層100の断面図を示
す。図示されているように、誘電体層100は、バイアホール102とトレンチ
104とを有する。バリア層105は通例、誘電体層100上ならびにバイアホ
ール102およびトレンチ104の中に生成される。通例、バリア層は、タンタ
ル材料、窒化タンタル材料、もしくはそれらの組み合わせである。次いで、銅シ
ード層106がバリア層105上にブランケット生成され、バイアホール102
およびトレンチ104内の内壁および表面が被覆される。銅シード層には、良好
な付着を促すと共に、銅結線の間の良好な電気接触を確立することが求められる
。銅シード層106は通例、化学蒸着(CVD)技術もしくは物理蒸着(PVD
)技術のいずれかを用いて生成される。銅シード層106が生成されると、ウエ
ハは、生成チャンバから移動され、バルク銅充填プロセスが開始される前に、大
気環境下に導入され、酸素にさらされる。この時間は、プロセスのパラメータと
スループットの要因によって幅広く変化することがあるのだが、その間に、銅シ
ード層106は、酸素への露出によって自然に酸化する傾向がある。
【0004】 銅シード層の酸化は、誘電体層100の上面の銅には影響しない。しかし、ト
レンチ104およびバイアホール102内に蒸着された銅の量は、実質的に薄く
、それゆえ、銅の酸化の影響を最も受ける。例えば、厚さXを持つ層がシード層
106として蒸着された場合、バイアホール102の壁110には、実際にはX
の約10%しか蒸着されない。バルク銅充填プロセスを実行する前に、約10〜
30%銅シード層106が酸化されると考えられる。図1Bに示されているよう
に、銅シード層106の上部領域106aが酸化され、下部106bのみが、酸
化されていない銅として残る。銅シード層106が形成されると、バルク銅充填
部108が形成され、残りのバイアホール102およびトレンチ104に充填が
施される。
【0005】 銅シード層が酸化することに関する問題は、酸化された上部領域106aが、
金属結線の性能の不足を引き起こしうることである。例えば、電気メッキされた
バルク銅充填部108の品質が低下するために、銅シード層106と材料との結
合が完全には形成されないことがある。酸化銅106aが過度に存在することに
より、結合が影響を受けるばかりでなく、壁110上の純粋な銅材料も少なくな
る。充填されたバイアは、下層にある導電性の金属結線やトランジスタ素子への
インターフェースである。このため、電気メッキされた銅充填部108への良好
な結合を促進するのに必要な銅シード材料が減少することによって、そのような
インターフェースは、品質低下を起こす可能性が最も高い。
【0006】 酸化を除去するための1つの解決法は、ウエハをエッチングチャンバに移動さ
せ、酸化銅の層をエッチング除去することである。この技術によれば酸化銅を除
去できるのだが、エッチングによって銅シード層106aの一部も除去される。
銅シード層106の厚さは、壁110においてはすでに非常に薄いため、このこ
とが問題となる。シード層106から銅をさらに除去すると、適切な銅の電気メ
ッキを可能とするのに不十分な銅シード層106しか残らないという状況が生じ
うる。銅シード層106を除去しすぎると、銅結線と銅充填バイアが原因で、集
積回路素子の信頼性および性能が低下するという欠陥が生じることもある。電気
メッキに関するさらなる情報については、銅材料を電気メッキするための従来技
術を記載している米国特許No.5,882,498を参照することができる。
この米国特許は、参考のために本明細書に組み込まれる。
【0007】 以上の点から、上述の問題による影響を受けない銅の結線形状を形成するため
の方法が求められている。特に、銅充填プロセスを開始するために用いられる銅
シード層の完全性を損なわずに、銅の結線形状を形成するためのトレンチおよび
バイアへの銅充填を施す方法が求められる。
【0008】
【発明の概要】
概して、本発明は、銅の電気メッキ動作を施す前に、銅シード層を処理するた
めの方法および装置を提供することにより、これらの要求を満たす。銅の電気メ
ッキ動作は、銅による配線構造を形成するためのエッチングされたトレンチおよ
び/またはバイアを充填するために行われる。ここで、本発明は、プロセス、装
置、システム、デバイス、または方法を含む種々の手段で実現できることを理解
しておく必要がある。以下では、本発明の実施形態をいくつか説明する。
【0009】 一実施形態では、誘電体層に半導体結線形状を形成する方法が開示されている
。その方法は、誘電体層上、およびバリア層を持つ誘電体層のエッチング形状内
に、銅シード層を生成する工程を含む。そして、銅シード層は、酸化された層を
銅シード層上から除去するための処理を施される。そして、その方法は、処理さ
れた銅シード層上に銅充填層を電気メッキする工程に進む。銅充填層は、誘電体
層のエッチング形状を充填するように構成されている。一例では、銅シード層の
処理工程は、脱イオン水内において混合されたフッ化水素酸(HF)と、クエン
酸と、アンモニアと、を含む溶液を、銅シード層の表面に塗布する工程を含む。
【0010】 別の実施形態では、誘電体層に銅の結線形状を形成する方法が開示されている
。その方法は、誘電体層に形成されたバリア層上、および誘電体層の高アスペク
ト比のエッチング形状内に、銅シード層を生成する工程を含む。銅シード層が生
成された後、銅シード層は、銅シード層を除去せずに、酸化された層を銅シード
層上から除去するよう処理される。そして、処理された銅シード層上に銅のバル
ク層が充填される。銅のバルク層は、誘電体層の高アスペクト比のエッチング形
状を充填するように構成されている。
【0011】 さらに別の実施形態では、銅結線を加工するための装置が開示されている。そ
の装置は、以下の要素を備える:(a)バリア層上に銅シード層を生成するため
の生成ステーション。バリア層は、基板の誘電体層と、誘電体層のエッチング形
状と、を被覆する;(b)基板を受け取り、銅シード層上から酸化銅層を除去す
るための処理モジュール;(c)同じ場所で処理モジュールに接続された電気メ
ッキモジュール。電気メッキモジュールは、処理された銅シード層上に充填銅部
を形成し、誘電体層のエッチング形状を充填するよう構成されている。
【0012】 本発明の原理を例示した添付図面に即して行う以下の詳細な説明から、本発明
のその他の態様および利点が明らかになる。本発明は、添付の図面を参照してい
る以下の詳細な説明によって、容易に理解される。図面においては、同じ符号は
同じ要素を示している。
【0013】
【発明の実施の形態】
金属結線形状を形成するための発明が開示されている。具体的な例では、金属
結線形状は銅の形状であり、銅シード層を処理するための方法が開示されている
。銅シード層は、銅の配線構造を決めるエッチングされバリアで被覆されたトレ
ンチおよび/またはバイアを満たす銅の電気メッキを行う前に、形成される。以
下の説明では、本発明の完全な理解を促すために、数多くの詳細が示されている
。しかしながら、当業者にとっては、本発明がこれらの具体的な詳細の一部もし
くはすべてがなくとも実行可能であることが理解されるだろう。そのほか、本発
明が不必要に不明瞭となることを避けるため、周知の工程動作の説明は省略した
【0014】 本発明の一実施形態では、バリア層上に銅シード層を形成するための方法が開
示される。バリア層は、誘電体層上に形成され、トレンチおよび/またはバイア
のようなエッチング形状を有している。銅シード層は、生成チャンバ内で生成さ
れることが好ましい。生成が終わると、エッチング形状を有するウエハは、チャ
ンバから出され、銅シード層が酸素に露出される大気環境下に移動される。その
時間に応じて、酸素への露出が、銅シード層での酸化銅層の形成を引き起こす。
銅の電気メッキが施される前に、その方法は、ウエハを処理モジュールに移動さ
せ、そこで、酸化銅は、残りの銅シード層を除去することなしに除去される。酸
化銅が銅シード層から除去されると、ウエハはすぐに、例えば数秒の内に、電気
メッキモジュールに移動される。電気メッキモジュールで、銅シード層上にバル
ク銅充填層がメッキされ、トレンチおよび/またはバイアが満たされる。以下の
説明では、処理と電気メッキとを併せて実行するために用いることのできる処理
プロセスおよびクラスタモジュールを説明する、いくつかの実施形態が与えられ
る。
【0015】 図2Aは、本発明の一実施形態にそった、シード層生成チャンバ202と、電
気メッキ装置203とを備える処理システム200の図である。電気メッキ装置
203は、シード層処理モジュール204と、電気メッキモジュール206とを
備える。電気メッキモジュール206は、表面上に金属層を電気メッキするよう
構成された任意の従来の電気メッキモジュールでよい。一例では、その表面は、
シード層生成チャンバ202でウエハWに生成された銅シード層である。電気メ
ッキモジュール206は、電解質溶液を用いる電気メッキプロセスをウエハWに
施すよう構成されている。
【0016】 通例、陽極は、電解質溶液内に配置され、陰極は、電流を供給するためにシリ
コンウエハに接続されている。次いで、電流と、電解質溶液と、ウエハとが反応
し、ウエハ表面上の、チャンバ202で生成されたシード層上に金属層が形成さ
れる。この実施形態では、シード層生成チャンバ202は、バリア層上に薄い銅
層を生成するよう構成されている。バリア層は、ウエハWの表面上、ならびにト
レンチおよび/またはバイアの形状を決めるエッチング形状内に、形成される。
一実施形態では、バリア層は、任意の適切なバリア層でよい。具体的な例では、
バリア層は、タンタル材料、窒化タンタル材料、もしくはそれらの組み合わせで
よい。
【0017】 銅による結線技術では、ウエハWの誘電体層は、所定の層に結線金属網を形成
する金属結線の位置を定めるために、エッチングされる。シード層生成チャンバ
202は、バリア層上に薄い銅の層を生成するよう構成されている。例えば、代
表的なシード層生成では、ウエハWの最上面上に約1500Åの銅シード層が生
成される。しかしながら、上述のように、高いアスペクト比を持つ小さい形状の
壁に蒸着される銅の量は実質的に少なく、通例、全1500Åのうちの約10%
である。
【0018】 ウエハWが、シード層生成チャンバ202内で適切な厚さの銅シード層を生成
されると、ウエハは、チャンバ202から出され、電気メッキ装置203に導入
される前に酸素に露出される。電気メッキモジュール206で電気メッキプロセ
スを開始する前に、ウエハは、シード層処理モジュール204に導入される。シ
ード層処理モジュール204は、チャンバ202で生成された銅シード層で発生
した酸化銅の形成を、実質的にすべて除去する。
【0019】 一実施形態では、シード層処理モジュール204は、脱イオン水と、有機化合
物と、フッ素化合物と、からなる化学洗浄溶液を供給するよう構成されている。
それらはすべて、酸性のpH環境で混合される。酸性のpH環境の利用は、銅シ
ード層に形成された酸化銅を溶解するよう構成されている。その酸化銅は、ウエ
ハWがチャンバ202から電気メッキ203に搬送される際に、形成される。こ
の実施形態では、酸性のpH環境は、約1〜6の範囲に保たれることが好ましい
。さらに好ましい実施形態では、酸性のpH環境は、約2〜4の範囲に保たれる
【0020】 用いられる有機化合物は、有機酸、有機酸のアンモニア塩、もしくは陰イオン
界面活性剤でよい。使用可能な有機酸は、例えば、クエン酸、リンゴ酸、マロン
酸、琥珀酸、もしくはそのような有機酸の任意の混合物などである。有機化合物
は、約100ppm〜2%の範囲の重量濃度で脱イオン水に溶解する必要がある
。別の実施形態では、有機化合物は、約200ppm〜0.2%の範囲の重量濃
度で脱イオン水に溶解される。
【0021】 フッ素化合物は、フッ化水素酸(HF)もしくはフッ化アンモニウム(NH4
F)でよい。フッ素化合物は、約0.1%〜5%の範囲の重量濃度で脱イオン水
に溶解されることが好ましい。より詳細な例では、酸化物除去のための溶液は、
重量濃度0.5%のHFと、0.1%のクエン酸と、0.4%のNH4OHと、
を脱イオン水に混合したものでよい。この例では、溶液のpHレベルは約3であ
る。
【0022】 したがって、シード層処理モジュール204は、洗浄溶液の付着したウエハを
、槽内で洗浄するか、もしくはスクラブブラシ技術を用いてスクラブすることが
できることに注目すべきである。ウエハに付着した洗浄液は、チャンバ202で
生成されたシード層上から酸化銅を除去するための洗浄液である。これらの洗浄
またはスクラブは、電気メッキモジュール206がシード層に電気メッキを施す
前に、行われる。このように、電気メッキモジュール206は、銅シード層上に
、より均一で欠陥のない銅の層を生成でき、その結果、従来技術を参照して説明
した問題を回避することができるだろう。
【0023】 また、電気メッキ装置203は、処理およびメッキプロセスを同じ場所で実行
することが可能であり、それゆえ、モジュール204内でシード層の処理を施し
た直後にメッキプロセスを施すことが可能である複合モジュールであることが好
ましいことに注目すべきである。それゆえ、電気メッキ装置203は、電気メッ
キモジュール206で電気メッキプロセスが施される直前にシード層の処理を効
率的に施すクラスタツールであることが好ましい。酸化銅の除去のための洗浄技
術に関するさらなる情報については、米国特許出願No.08/955,393
、「銅被膜の研磨後に半導体基板を洗浄するための方法および装置(METHO
D AND APPARATUS FOR CLEANING SEMICON
DUCTOR SUBSTRATES AFTER POLISHING OF
COPPER FILM)」、1997年10月21日出願、を参照すること
ができる。この出願は、参考のために本明細書に組み込まれる。
【0024】 図2Bは、本発明の代替の実施形態にそった電気メッキ装置203’を示す。
シード層処理モジュール204は、この実施形態では、ウエハWを電気メッキモ
ジュール206に導入する前にシード層を処理するための、2つの別個の槽を備
える。上述のように、それらの槽は、ブラシボックスで置き換えることも可能で
ある。ウエハは、まず、第1の洗浄槽204aに挿入され、そこで、シード層生
成チャンバ202で生成されたシード層に対して、酸化物除去が施される。上述
のように、銅シード層上から酸化物を除去するために用いられる溶液は、シード
層上から酸化銅を溶解するよう構成された酸含有の溶液であることが好ましい。
【0025】 酸化銅除去のためにウエハWが槽204aで洗浄されると、ウエハは、脱イオ
ン水槽204bに搬送される。そして、電気メッキモジュール206に導入され
る前に、脱イオン水槽204bにおいて、脱イオン水の中で、酸化物除去のため
の化学薬品が洗浄される。この実施形態では、槽204aで酸化銅を除去するた
めに用いられる溶液は、電気メッキモジュール206で電気メッキが施される前
に除去されることが好ましい。その場合、脱イオン水洗浄槽204bは、酸化銅
除去溶液を実質的に除去できるような処理をするよう構成される。
【0026】 図2Cは、シード層処理モジュール204が2つの別個のサブモジュールを備
える、電気メッキ装置203’’を示す。2つの別個のサブモジュールは、電気
メッキモジュール206での電気メッキの前に、銅シード層を処理するためのも
のである。この実施形態では、装置203’’は、ステージング領域209に設
置されたカセット210を備えてもよい。ステージング領域209は、電気メッ
キモジュール206で電気メッキが施される前のしばらくの間、ウエハを保持す
る。この実施形態では、ウエハWは、電気メッキされる前にカセット210にし
ばらく滞在することができる。このため、シード層処理モジュール204は、最
初に、槽204cで酸化物除去を実行し、次いで、槽204dに移行させ、そこ
で、銅シード層が不動態化される。これにより、ウエハがカセット210に設置
されている間(すなわち、酸素に暴露されている間)、酸化銅の形成が予防もし
くは抑制される。このようにして、カセット210に設置されているウエハは、
電気メッキモジュール206で銅メッキされるために待機している間、極度には
酸化されないだろう。
【0027】 電気メッキの後、ウエハWを、電気メッキ装置203’’からカセット212
に移すことができる。次いで、化学機械研磨(CMP)などのさらなる処理を施
し、金属形状を定めることができる。この実施形態では、酸化物除去槽204c
は、脱イオン水で希釈された酸含有の溶液を含むことが好ましい。例えば、脱イ
オン(DI)水中での濃度0.2%とpHレベル3とを有するクエン酸、DI水
中での濃度0.1%を有する塩酸(HCl)、DI水中での濃度0.2%を有す
るリンゴ酸、またはDI水中での濃度0.2%を有するマロン酸はすべて、利用
可能である。ここでの濃度は重量濃度である。もちろん、これらの濃度はそれぞ
れ、例えば、除去する酸化銅の厚さや、所望の処理時間に応じて変更してもよい
。それゆえ、少なくとも、クエン酸、リンゴ酸、マロン酸に対しては0.005
%〜0.5%の範囲の濃度、HClに対しては0.01%〜0.2%の範囲の濃
度を用いてもよい。さらに、上述の溶液はすべて、100ppm〜0.2%の水
酸化アンモニウムによってさらに緩衝されてもよい(すなわち、さらに水酸化ア
ンモニウムを加えられてもよい)。さらに、酸化物を除去するための技術におい
て周知であるその他の溶液を加えてもよい。
【0028】 槽204cで酸化物除去が施されると、ウエハは、槽204dに移動される。
次いで、槽204dにおいて、銅シード層での酸化銅の成長を防止するために、
銅シード層の不動態化が施される。一実施形態では、溶液は一般に、アゾール族
の化合物からなるものとすることができる。ベンゾトリアゾール(BTA)など
のアゾールは、銅における酸化物の成長を防止することが知られている。BTA
は現在、最も広く利用されている銅のための保護剤であり、酸化銅の予防に用い
られる多くの市販の溶液の主成分である。保護剤の例としては、Applied
Chemical Technologies社のStopox(商標)が挙
げられる。
【0029】 酸化銅の予防のために用いられてきたその他のアゾールは、イネアゾール、ベ
ンゾイミダゾール、インドール、メチルベンゾトリアゾールである。酸化物の除
去および保護剤に関するさらなる情報については、米国特許出願No.09/2
82,596、「銅ベースのボンドパッド形状に対して従来のワイヤボンディン
グを可能とするための方法および装置(METHOD AND APPARAT
US FOR ENABLING CONVENTIONAL WIRE BO
NDING TO COPPER−BASED BOND PAD FEATU
RES)」、1999年3月31日出願、を参照することができる。この出願は
、参考のために本明細書に組み込まれる。
【0030】 電気メッキ装置203’’は、銅シード層の処理を施すのに非常に適している
ことに注目すべきである。電気メッキ装置203’’は、銅シード層に対して処
理を行って、電気メッキモジュール206で銅メッキされる前に、ウエハWがカ
セット210に設置されている間の、酸化銅の形成を防止する。電気メッキが施
される直前の不動態化により、酸化銅を洗浄した直後にウエハを電気メッキする
必要がなくなる。このため、プロセスの柔軟性が大きくなるだろう。図2Aおよ
び2Bを参照して説明された別の実施形態では、電気メッキを施す直前にシード
層の処理を施すことが望ましい。
【0031】 図3Aは、本発明の一実施形態にそった、プロセスの動作のフローチャート3
00を示す。このプロセスは、電気メッキモジュールでバルク銅充填動作が施さ
れる前に、銅結線に用いられる銅シード層を前処理するために実行される。その
方法は、基板もしくはウエハのある特定の層上に誘電体層が形成される動作30
2に始まる。誘電体層が形成されると、その方法は、誘電体層にトレンチおよび
/またはバイアホールがエッチングされる動作304に進む。
【0032】 トレンチおよび/またはバイアは通例、ダマシンもしくはデュアルダマシン技
術を用いてエッチングされ、金属結線や導電バイアのもととなるエッチング形状
を形成する。動作304においてトレンチおよび/またはバイアのエッチングが
完了すると、その方法は、動作305に進む。動作305においては、誘電体層
上、ならびにトレンチおよびバイアホール内に、バリア層が生成される。動作3
06では、薄い銅のシード層がバリア層上に生成される。通例、シード層の生成
動作は、化学蒸着(CVD)チャンバもしくは物理蒸着(PVD)チャンバのい
ずれかにおいて実行される。
【0033】 一般に、生成されるシード層の厚さは、約100Åと約3000Åの間であり
、約500Åと約2000Åの間がさらに好ましく、約1500Åが最も好まし
い。上述のように、よりアスペクト比の高い壁におけるシード層の厚さは通例、
はるかに小さく、通例は、生成される厚さの約30%と5%の間であると考えら
れる。もちろん、シード層の実際の厚さは、集積回路の設計に対して用いられる
プロセスの技術によって変わる。動作306において銅の薄いシード層が生成さ
れると、その方法は、動作308に移行する。し、動作308においては、酸化
銅の層を除去するために、その場での(in-situ)銅の前処理が、薄いシード層
に施される。図2A‐2Cを参照して上述したように、動作306において薄い
シード層が生成されると、ウエハは、生成チャンバから出され、大気条件へと移
動されて、そこでウエハは酸素に露出される。このように、酸素は、銅の薄いシ
ード層を即座に酸化し始める。
【0034】 それゆえ、その場での(in-situ)銅の前処理は、銅の薄いシード層から酸化
銅を除去するように構成される。上述のように、酸化銅を除去するための技術は
、ウエハの洗浄のために化学溶液槽を用いる工程と、ウエハが電気メッキモジュ
ールに導入される前に酸化銅を除去する工程とを含む。酸化銅を除去するための
溶液を含む槽が具体例として示されているが、槽は、スクラブブラシ装置に代え
ることができると考えられる。スクラブブラシ装置は、電気メッキモジュールに
おいて電気メッキが施される前に、銅シード層から酸化銅を除去するために、ウ
エハの表面をスクラブすることのできる装置であればよい。いずれにしても、前
処理は、クラスタ構造の形態をとる電気メッキ装置で実行されることが好ましく
、そうすれば、処理モジュール204中の同じ場所で、前処理が施された直後す
ぐに電気メッキを施すことができる。
【0035】 動作308において、薄いシード層に前処理が施され、酸化銅の層が除去され
ると、その方法は、動作310に進む。動作310では、薄いシード層上にバル
ク銅層が電気メッキされ、トレンチおよび/またはバイアが満たされる。酸化銅
の除去は、電気メッキされた銅膜の全体的な均一性を改善するだけでなく、欠陥
を低減すると考えられる。さらに、酸化銅を優先的に除去する前処理は、銅シー
ド層は損傷せずにおく(すなわち、銅シード層への作用を最小限に抑える)こと
が好ましい。それによって、銅シード層と、動作310において電気メッキされ
るバルク銅層との間で、より良好な結合とインターフェースが実現される。動作
310において電気メッキが完了すると、その方法は動作312に進む。動作3
12では、銅のための化学機械研磨(CMP)が施され、余分なバルク銅、余分
なシード層の銅、バリア層が、誘電体層から除去される。
【0036】 図3Bは、本発明の別の実施形態にそったフローチャート300’を示す。そ
の方法は、基板もしくはウエハのある特定の層上に誘電体層が形成される動作3
20で始まる。次いで、トレンチおよび/またはバイアが誘電体層にエッチング
され、銅結線と導電バイアの位置が形成される。動作323において、誘電体層
上にバリア層が生成され、次いで、動作324において、バリア層上ならびにト
レンチおよびバイアホールの中に、銅の薄いシード層が生成される。この時点で
、動作326において、薄いシード層に対して銅の前処理が施され、酸化銅の層
が除去される。
【0037】 上述のように、前処理は、銅シード層から実質的にすべての酸化銅を除去する
と共に、残りの銅シード層を損傷しないでおくように構成される。動作326に
おいて銅の前処理が施されると、動作328において脱イオン水洗浄が施される
。その後、動作330において、薄いシード層上にバルク銅層が電気メッキされ
、トレンチおよび/またはバイアホールが満たされる。脱イオン水洗浄は、酸化
銅の除去に用いられた化学溶液を電気メッキの前に除去することが望ましい場合
に、実行されることが好ましい。電気メッキが完了すると、その方法は動作33
2に進む。動作332では、銅のための化学機械研磨が施され、余分なバルク銅
、余分なシード層の銅、バリア層が除去されて、誘電体層が形成される。この動
作において、誘電体層には、銅結線とバイアのネットワークが形成される。
【0038】 図3Cは、本発明の別の実施形態を表すフローチャート300’’を示す。そ
の方法は、動作302や320のように誘電体層が形成される動作340で始ま
る。次いで、動作342において、誘電体層にトレンチおよび/またはバイアホ
ールがエッチングされ、動作343において、バリア層が形成され、動作344
において、バリア層上ならびにトレンチおよびバイアホールの中に、銅の薄いシ
ード層が生成される。動作346において、薄いシード層に対して銅の前処理が
施され、酸化銅の層が除去される。上述のように、酸化銅は、銅シード層を損傷
せずに除去されることが好ましい。
【0039】 次に、その方法は、動作348に移行する。動作348では、さらなる酸化を
防止するため、薄いシード層上に腐食防止剤が塗布される。この実施形態では、
腐食防止剤は、動作350において電気メッキが施される前の段階での、銅シー
ド層の酸化を抑制もしくは防止する、不動態化剤であることが好ましい。動作3
50において電気メッキが施されると、化学機械研磨動作が施され、余分なバル
ク銅、余分なシード層の銅、バリア材料が、誘電体層から除去されて、銅結線と
導電バイアのネットワークが形成される。
【0040】 本発明は、いくつかの好ましい実施形態に関して説明されたが、当業者は、上
述の明細書を読み、図面を見れば、様々な変更、追加、置き換え、および均等物
を実現するだろう。例えば、槽について具体的に言及しているが、ウエハをスク
ラブするためのブラシを含むブラシボックスでも、本発明の酸化物除去および/
または不動態化の動作を実行するよう機能することができる。さらに、説明され
た実施形態は、他のサイズおよび形状に応用可能であることはもちろん、200
mm、300mm、およびそれ以上という具合に、他のサイズのウエハに応用で
きる。したがって、本発明は、本発明の真の趣旨および範囲内での変更、追加、
置き換え、および均等物の全てを含むことが意図されている。
【図面の簡単な説明】
【図1A】 バリア層と、バリア層上に形成された銅シード層と、形成された銅充填層と、
を有するパターン誘電体層の断面図である。
【図1B】 バリア層と、バリア層上に形成された銅シード層と、形成された銅充填層と、
を有するパターン誘電体層の断面図である。
【図2A】 本発明の一実施形態にそった、シード層生成チャンバと、電気メッキ装置と、
を備える処理システムの図である。
【図2B】 本発明の代替の実施形態に従った電気メッキ装置の図である。
【図2C】 本発明のさらに別の代替の実施形態にそった、シード層処理モジュールが、電
気メッキの前に銅シード層を処理するための2つの別個のサブモジュールを備え
る、別の電気メッキ装置の図である。
【図3A】 本発明の一実施形態にそった、電気メッキモジュールでバルク銅充填動作が施
される前に、銅結線に用いられる銅シード層を前処理するために実行される、プ
ロセスの動作のフローチャートである。
【図3B】 本発明の別の実施形態に従ったフローチャートである。
【図3C】 本発明の別の実施形態を説明するフローチャートである。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年10月9日(2001.10.9)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/288 H01L 21/88 B Fターム(参考) 4K024 AA09 BA15 BB09 DA07 GA01 4M104 BB04 DD22 DD23 DD52 FF22 HH20 5F033 HH11 JJ01 JJ11 MM12 MM13 NN06 NN07 PP27 QQ00 QQ48 QQ94 XX00 XX20

Claims (27)

    【特許請求の範囲】
  1. 【請求項1】 誘電体層に半導体結線形状を形成するための方法であって、 前記誘電体層上、およびバリア層を持つ前記誘電体層のエッチング形状内に、
    銅シード層を生成する工程と、 酸化された層を前記銅シード層上から除去するよう前記銅シード層を処理する
    工程と、 前記処理された銅シード層上に銅充填層を電気メッキする工程であって、前記
    銅充填層は、前記誘電体層の前記エッチング形状を充填するように構成されてい
    る工程と、を備える方法。
  2. 【請求項2】 請求項1記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記銅シード層の前記生成工程は、化学蒸着チャンバと物理生成チャンバの中
    の一つの中で実行され、 前記生成工程は、前記バリア層の底面上に比較的厚い銅の層を形成し、前記エ
    ッチング形状の壁には比較的薄い銅の層を形成する、方法。
  3. 【請求項3】 請求項2記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記銅シード層の前記生成工程が完了すると、前記銅シード層は、前記比較的
    厚い層と前記比較的薄い層の両方に酸化が起きる大気環境に露出される、方法。
  4. 【請求項4】 請求項1記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記銅シード層の処理工程は、 脱イオン水と、有機化合物と、フッ素化合物と、を酸性のpH環境で混合した
    溶液を、前記電気メッキ工程を実行する直前に、前記銅シード層の表面に塗布す
    る工程を含む、方法。
  5. 【請求項5】 請求項4記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記有機化合物は有機酸である、方法。
  6. 【請求項6】 請求項5記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記有機酸は、クエン酸、リンゴ酸、マロン酸、琥珀酸の中の一つである、方
    法。
  7. 【請求項7】 請求項4記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記フッ素化合物は、フッ化水素酸、フッ化アンモニウム(NH4F)の中の
    一つである、方法。
  8. 【請求項8】 請求項1記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記銅シード層の処理工程は、 脱イオン水内において混合されたフッ化水素酸(HF)と、クエン酸と、アン
    モニアと、を含む溶液を、前記電気メッキ工程の直前に、前記銅シード層の表面
    に塗布する工程を含む、方法。
  9. 【請求項9】 請求項8記載の誘電体層に半導体結線形状を形成するための
    方法であって、 前記処理工程は、前記電気メッキ工程と同じ場所で実行される、方法。
  10. 【請求項10】 請求項1記載の誘電体層に半導体結線形状を形成するため
    の方法であって、 前記処理工程は、前記電気メッキ工程と同じ場所で実行される、方法。
  11. 【請求項11】 請求項1記載の誘電体層に半導体結線形状を形成するため
    の方法であって、 前記処理工程は、 前記銅シード層からの前記酸化された層の前記除去を引き起こすために、脱イ
    オン水に希釈された酸を塗布する工程と、 前記酸化された層の前記除去の後に、前記銅シード層上にアゾール溶液を塗布
    する工程であって、前記アゾール溶液は、酸化物形成を抑制する不動態層を前記
    銅シード層上に形成する溶液である工程と、を含む方法。
  12. 【請求項12】 請求項11記載の誘電体層に半導体結線形状を形成するた
    めの方法であって、 前記アゾール溶液はベンゾトリアゾール(BTA)である、方法。
  13. 【請求項13】 誘電体層に銅結線形状を形成するための方法であって、 前記誘電体層に形成されたバリア層上、および前記誘電体層の高アスペクト比
    のエッチング形状内に、銅シード層を生成する工程と、 酸化された層を前記銅シード層上から除去するよう前記銅シード層を処理する
    工程であって、前記銅シード層から酸化銅以外のものを除去しないよう構成され
    る工程と、 前記処理された銅シード層上に銅のバルク層を充填する工程であって、前記銅
    のバルク層が、前記誘電体層の前記高アスペクト比のエッチング形状を充填する
    ように構成される工程と、を含む方法。
  14. 【請求項14】 請求項13記載の誘電体層に銅結線形状を形成するための
    方法であって、 銅のバルク層の前記充填工程は、電気メッキモジュールで実行される、方法。
  15. 【請求項15】 請求項13記載の誘電体層に銅結線形状を形成するための
    方法であって、 前記処理工程は、前記銅シード層からの前記酸化された層の前記除去を引き起
    こすために、脱イオン水で希釈された酸を塗布する工程を含む、方法。
  16. 【請求項16】 請求項15記載の誘電体層に銅結線形状を形成するための
    方法であって、脱イオン水で希釈された前記酸は、水酸化アンモニウム(NH4
    OH)で緩衝されている、方法。
  17. 【請求項17】 請求項13記載の誘電体層に銅結線形状を形成するための
    方法であって、 前記処理工程は、 HFと、クエン酸と、水酸化アンモニウム(NH4OH)と、を含む溶液を、
    前記銅のバルク層の前記充填工程を実行する直前に、前記処理された銅シード層
    上に塗布する工程を含む、方法。
  18. 【請求項18】 請求項15記載の誘電体層に銅結線形状を形成するための
    方法であって、 前記処理工程と前記充填工程は、同じ場所で実行される、方法。
  19. 【請求項19】 銅結線を加工するための装置であって、 バリア層上に銅シード層を生成するための生成ステーションであって、前記バ
    リア層は、基板の誘電体層と、前記誘電体層のエッチング形状と、を被覆する生
    成ステーションと、 前記基板を受け取り、前記銅シード層上から酸化銅層を除去するための処理モ
    ジュールと、 同じ場所で前記処理モジュールに接続された電気メッキモジュールであって、
    前記処理された銅シード層上に充填銅部を形成し、前記誘電体層の前記エッチン
    グ形状を充填するよう構成されている電気メッキモジュールと、を備える装置。
  20. 【請求項20】 請求項19記載の銅結線を加工するための装置であって、
    前記同じ場所での接続は、前記処理モジュールおよび前記電気メッキモジュール
    について共通の環境を作り出している、装置。
  21. 【請求項21】 請求項19記載の銅結線を加工するための装置であって、 前記処理モジュールは、酸化銅を除去する槽であり、 前記電気メッキモジュールは、電気メッキ槽である、装置。
  22. 【請求項22】 請求項19記載の銅結線を加工するための装置であって、 前記酸化銅を除去する槽は、脱イオン水に希釈された酸を含む、装置。
  23. 【請求項23】 請求項19記載の銅結線を加工するための装置であって、 前記酸化銅を除去する槽は、HFと、クエン酸と、水酸化アンモニウム(NH 4 OH)と、脱イオン水と、を含む、装置。
  24. 【請求項24】 請求項19記載の銅結線を加工するための装置であって、
    さらに、 前記処理モジュールと前記電気メッキモジュールとの間に設けられ、前記電気
    メッキモジュールにおける銅の電気メッキを実行する前に処理のために用いられ
    た化学薬品を、除去するよう構成されている前記脱イオン水モジュールを備える
    装置。
  25. 【請求項25】 請求項19記載の銅結線を加工するための装置であって、
    さらに、 前記処理モジュールと前記電気メッキモジュールとの間に酸化物形成抑制モジ
    ュールを備える、装置。
  26. 【請求項26】 請求項19記載の銅結線を加工するための装置であって、 前記酸化物形成を抑制するモジュールは、不動態化剤を備える、装置。
  27. 【請求項27】 請求項26記載の銅結線を加工するための装置であって、 前記不動態化剤は、アゾール族の1つである、装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010503210A (ja) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション 境界面の工学設計のための制御雰囲気システム

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050217707A1 (en) * 1998-03-13 2005-10-06 Aegerter Brian K Selective processing of microelectronic workpiece surfaces
KR100665745B1 (ko) * 1999-01-26 2007-01-09 가부시키가이샤 에바라 세이사꾸쇼 구리도금방법 및 그 장치
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
US7189647B2 (en) * 2001-04-05 2007-03-13 Novellus Systems, Inc. Sequential station tool for wet processing of semiconductor wafers
US7070687B2 (en) * 2001-08-14 2006-07-04 Intel Corporation Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing
KR100443084B1 (ko) * 2001-09-21 2004-08-04 삼성전자주식회사 구리 금속막의 연마 방법, 연마장치 및 구리 금속 배선형성 방법
US6677233B2 (en) * 2002-01-02 2004-01-13 Intel Corporation Material deposition from a liquefied gas solution
WO2003079429A1 (en) * 2002-03-15 2003-09-25 Renesas Technology Corp. Production method for semiconductor integrated circuit device
US20030188975A1 (en) * 2002-04-05 2003-10-09 Nielsen Thomas D. Copper anode for semiconductor interconnects
US7001641B2 (en) * 2002-09-23 2006-02-21 Intel Corporation Seed layer treatment
US20040118697A1 (en) * 2002-10-01 2004-06-24 Applied Materials, Inc. Metal deposition process with pre-cleaning before electrochemical deposition
US20040084318A1 (en) * 2002-11-05 2004-05-06 Uri Cohen Methods and apparatus for activating openings and for jets plating
US7198705B2 (en) * 2002-12-19 2007-04-03 Texas Instruments Incorporated Plating-rinse-plating process for fabricating copper interconnects
US6743719B1 (en) * 2003-01-22 2004-06-01 Texas Instruments Incorporated Method for forming a conductive copper structure
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US6969638B2 (en) * 2003-06-27 2005-11-29 Texas Instruments Incorporated Low cost substrate for an integrated circuit device with bondpads free of plated gold
US9236279B2 (en) * 2003-06-27 2016-01-12 Lam Research Corporation Method of dielectric film treatment
CN1312745C (zh) * 2003-12-16 2007-04-25 上海华虹(集团)有限公司 一种去除铜籽晶表面氧化膜及增强铜层黏附力的前处理方法
US7820026B2 (en) * 2005-04-13 2010-10-26 Applied Materials, Inc. Method to deposit organic grafted film on barrier layer
KR101020452B1 (ko) * 2006-03-27 2011-03-08 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 반도체 장치의 제조 방법, 기판 처리 장치, 및 기록 매체
US7645696B1 (en) * 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US8026605B2 (en) * 2006-12-14 2011-09-27 Lam Research Corporation Interconnect structure and method of manufacturing a damascene structure
KR20090005489A (ko) * 2007-07-09 2009-01-14 삼성전자주식회사 반도체 습식 에천트 및 그를 이용한 배선 구조체의형성방법
KR20090013289A (ko) * 2007-08-01 2009-02-05 삼성전자주식회사 반도체 소자용 금속배선의 형성방법
US8962085B2 (en) * 2009-06-17 2015-02-24 Novellus Systems, Inc. Wetting pretreatment for enhanced damascene metal filling
US8357599B2 (en) * 2011-02-10 2013-01-22 Applied Materials, Inc. Seed layer passivation
US9103012B2 (en) * 2011-02-11 2015-08-11 Headway Technologies, Inc. Copper plating method
JP5876189B2 (ja) * 2012-07-24 2016-03-02 エルジー・ケム・リミテッド 金属粒子層の形成方法、及び、発光素子の製造方法
US9087881B2 (en) 2013-03-05 2015-07-21 Globalfoundries Inc. Electroless fill of trench in semiconductor structure
CN104032295B (zh) * 2014-05-13 2016-05-18 合肥奥福表面处理科技有限公司 一种铜杆塑化处理方法
US11521785B2 (en) 2016-11-18 2022-12-06 Hutchinson Technology Incorporated High density coil design and process
US11387033B2 (en) 2016-11-18 2022-07-12 Hutchinson Technology Incorporated High-aspect ratio electroplated structures and anisotropic electroplating processes
CN110140203A (zh) * 2016-11-18 2019-08-16 哈钦森技术股份有限公司 高纵横比电镀结构和各向异性电镀工艺
CN112687610B (zh) * 2019-10-17 2023-03-24 中芯国际集成电路制造(北京)有限公司 互连结构及其形成方法
CN115498050B (zh) * 2022-09-23 2024-03-29 通威太阳能(成都)有限公司 一种太阳电池及其制备方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105993A (ja) * 1989-09-19 1991-05-02 Fujitsu Ltd プリント基板の製造方法
JPH06140395A (ja) * 1992-10-26 1994-05-20 Sony Corp 半導体装置の製造方法
JPH06291099A (ja) * 1993-03-31 1994-10-18 Sumitomo Sitix Corp シリコンウェーハの洗浄方法
JPH09143756A (ja) * 1995-11-17 1997-06-03 Sumitomo Kinzoku Electro Device:Kk Cu/W基材のめっき処理方法
JPH1072594A (ja) * 1996-06-05 1998-03-17 Wako Pure Chem Ind Ltd 洗浄処理剤
JPH10321594A (ja) * 1997-05-22 1998-12-04 Sharp Corp 金属酸化物を選択的に除去し金属表面をインサイチュに清浄化する方法およびシステムならびに集積回路
JPH113892A (ja) * 1997-06-11 1999-01-06 Ricoh Co Ltd 半導体装置の製造方法
JPH1126394A (ja) * 1997-07-08 1999-01-29 Toshiba Corp 半導体装置の製造方法
JPH1140526A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 配線形成方法及び半導体装置の製造方法
WO1999021220A1 (en) * 1997-10-21 1999-04-29 Ontrak Systems, Inc. Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
JPH11154653A (ja) * 1997-09-17 1999-06-08 Ebara Corp 基板メッキ装置
WO1999046353A1 (en) * 1998-03-09 1999-09-16 Ontrak Systems, Inc. Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
JPH11335896A (ja) * 1998-05-25 1999-12-07 Ebara Corp ウエハメッキ装置
JP2000164718A (ja) * 1998-11-24 2000-06-16 Motorola Inc 導電性構造および半導体装置を形成するためのプロセス
JP2000208627A (ja) * 1999-01-19 2000-07-28 Hitachi Ltd 半導体装置の製造方法
JP2000309896A (ja) * 1999-04-23 2000-11-07 Sony Corp 電解メッキ方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3725224A (en) * 1971-06-30 1973-04-03 Rohr Industries Inc Composition for electrolytic descaling of titanium and its alloys
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
JP3200468B2 (ja) 1992-05-21 2001-08-20 日本エレクトロプレイテイング・エンジニヤース株式会社 ウエーハ用めっき装置
US6083419A (en) * 1997-07-28 2000-07-04 Cabot Corporation Polishing composition including an inhibitor of tungsten etching
US5989623A (en) 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
TW405158B (en) 1997-09-17 2000-09-11 Ebara Corp Plating apparatus for semiconductor wafer processing
US5882498A (en) * 1997-10-16 1999-03-16 Advanced Micro Devices, Inc. Method for reducing oxidation of electroplating chamber contacts and improving uniform electroplating of a substrate
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
US6033584A (en) * 1997-12-22 2000-03-07 Advanced Micro Devices, Inc. Process for reducing copper oxide during integrated circuit fabrication
US6331490B1 (en) * 1998-03-13 2001-12-18 Semitool, Inc. Process for etching thin-film layers of a workpiece used to form microelectric circuits or components
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
TWI223678B (en) 1998-03-20 2004-11-11 Semitool Inc Process for applying a metal structure to a workpiece, the treated workpiece and a solution for electroplating copper

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105993A (ja) * 1989-09-19 1991-05-02 Fujitsu Ltd プリント基板の製造方法
JPH06140395A (ja) * 1992-10-26 1994-05-20 Sony Corp 半導体装置の製造方法
JPH06291099A (ja) * 1993-03-31 1994-10-18 Sumitomo Sitix Corp シリコンウェーハの洗浄方法
JPH09143756A (ja) * 1995-11-17 1997-06-03 Sumitomo Kinzoku Electro Device:Kk Cu/W基材のめっき処理方法
JPH1072594A (ja) * 1996-06-05 1998-03-17 Wako Pure Chem Ind Ltd 洗浄処理剤
JPH10321594A (ja) * 1997-05-22 1998-12-04 Sharp Corp 金属酸化物を選択的に除去し金属表面をインサイチュに清浄化する方法およびシステムならびに集積回路
JPH113892A (ja) * 1997-06-11 1999-01-06 Ricoh Co Ltd 半導体装置の製造方法
JPH1126394A (ja) * 1997-07-08 1999-01-29 Toshiba Corp 半導体装置の製造方法
JPH1140526A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 配線形成方法及び半導体装置の製造方法
JPH11154653A (ja) * 1997-09-17 1999-06-08 Ebara Corp 基板メッキ装置
WO1999021220A1 (en) * 1997-10-21 1999-04-29 Ontrak Systems, Inc. Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
WO1999046353A1 (en) * 1998-03-09 1999-09-16 Ontrak Systems, Inc. Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
JPH11335896A (ja) * 1998-05-25 1999-12-07 Ebara Corp ウエハメッキ装置
JP2000164718A (ja) * 1998-11-24 2000-06-16 Motorola Inc 導電性構造および半導体装置を形成するためのプロセス
JP2000208627A (ja) * 1999-01-19 2000-07-28 Hitachi Ltd 半導体装置の製造方法
JP2000309896A (ja) * 1999-04-23 2000-11-07 Sony Corp 電解メッキ方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010503210A (ja) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション 境界面の工学設計のための制御雰囲気システム

Also Published As

Publication number Publication date
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