KR100443084B1 - 구리 금속막의 연마 방법, 연마장치 및 구리 금속 배선형성 방법 - Google Patents
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Abstract
구리 금속막의 연마 방법, 연마 장치 및 구리 금속 배선 형성 방법이 개시되어 있다. 최상층에 구리 금속막이 형성되어 있는 웨이퍼에, 구리 금속막 표면이 산화되어 형성된 구리 산화물을 제거한다. 이어서, 상기 구리 산화물이 제거된 구리 금속막을 연마한다. 상기 방법에 의해 금속막을 연마함으로서, 구리 산화물에 의해 발생되는 스크레치와 같은 불량을 방지할 수 있다.
Description
구리 금속막의 연마 방법, 연마 장치 및 구리 금속 배선 형성 방법에 관한 것이다. 보다 상세하게는 전기적 도금 방식 및 열처리에 의해 형성되는 구리 금속막을 연마하는 연마 방법과, 상기 연마 방법에 적합한 연마 장치 및 구리를 사용하는 배선 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 전기적 배선을 형성하는 기술에 대한 요구도 엄격해지고 있다.
종래의 반도체 장치에서의 전기적 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일랙트로 마이그레이션(electro migration) 문제등에 의해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.
이에 따라 최근에는 저저항을 가지면서도 일랙트로 마이그레이션 특성이 우수한 구리 배선이 상용화되고 있다. 그러나 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되므로, 종래의 사진 식각 공정을 적용할 수 없기 때문에 일반적으로 다마신(damacine)공정에 의해 전기적 배선을 형성한다. 상기 다마신 공정은 트랜치를 매몰하도록 소정의 막을 형성한 이후에, 연마 공정을 통해 상기 트랜치 내에만 상기 막이 남도록 하여 패턴을 형성하는 방식의 공정이다. 그러므로, 상기 다마신 방법으로 구리 배선을 형성하기 위해서는 상기 구리 금속막의 연마 공정이 매우 중요하며, 이에 따라 상기 구리 금속막의 연마를 수행하는데 적합한 공정 조건 및 공정 요소(예컨대, 슬러리, 연마 패드 등)등의 개발이 요구되고 있다.
도 1a 내지 도 1b는 종래의 구리 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 웨이퍼(10)상에 절연막(12)을 형성한다. 상기 절연막(12) 상의 소정 부위에 트랜치(14)를 구비한다. 상기 트랜치(14)는 배선이 형성되는 통로가 된다. 이어서, 상기 트랜치(14) 내를 매몰하는 구리 금속막(16)을 형성한다. 상기 구리 금속막(16)은 전기적 도금(electro-plating)방식을 사용하여 상기 트랜치(14)내에 구리를 채워 넣은 다음, 열처리에 의해 상기 구리를 결정화하여 형성할 수 있다. 상기 구리 금속막(16)을 열처리하여 상기 구리 금속막의 보이드를 제거하는 기술은 우 등(Woo et al.)에게 허여된 미합중국 특허 제 6,121,141호에 개시되어 있다.
그런데, 상기 열처리를 수행할 때, 상기 구리 금속막(16)의 표면에는 상기 구리와 산소와 반응에 의해 구리 산화막(CuO 또는 Cu2O,18)들이 형성된다. 상기 구리 산화막(18)은 상기 열처리를 수행하는 온도나 시간 등에 따라 생성되는 막의 두께가 달라지기는 하지만, 일반적으로 0 내지 수백Å의 불규칙한 두께로 형성된다.
도 1b를 참조하면, 상기 트랜치(14) 내에만 구리가 남아있도록 상기 구리 금속막(16)의 상부면을 연마하여 구리 금속 배선(16a)을 형성한다.
그런데 상기 연마 공정 시에, 연마되는 막의 표면에 스크레치가 발생되거나, 연마 균일도(uniformity)가 취약해지는 등의 불량이 빈번히 발생된다. 이는 상기 구리 금속막(16)의 표면에 형성되어 있는 불규칙한 두께의 구리 산화막(18)이 상기 연마 중에 파티클로 작용하여 상기 스크레치를 유발시키고, 상기 구리 산화막(18)의 두께에 따라 실리콘 웨이퍼의 각 부위에서 연마 속도가 달라져 연마 균일도가 취약하게 되는 것이다.
상기 구리막의 표면 산화를 적극적으로 이용하여, 상기 배선을 형성하기 위하여 제거하여야 할 구리막을 먼저 선별적으로 산화시킨 다음, 상기 형성되는 구리 산화막을 연마 또는 식각에 의해 제거하여 구리 배선을 형성하는 공정의 일 예가 대한민국 특허 98-004144호에 개시되어 있다. 그러나 상기 방법과 같이 배선의 윗부분 즉 트랜치의 바로 윗부분까지 산화가 수행되도록 공정을 최적화하기가 매우 어렵다. 만일 구리 산화막을 정확한 위치까지 산화시키지 못할 경우, 식각 또는 연마 공정에 의해 배선 형성이 불가능하다.
따라서 구리 금속 배선 형성시에 스크레치 등을 발생시키지 않고, 양호한 평편도를 갖도록 하는 연마 방법이 요구되고 있다.
따라서, 본 발명의 제1 목적은 공정 불량을 최소화하는 구리 금속막 연마 방법을 제공하는데 있다.
본 발명의 제2 목적은 공정 불량을 최소화하는데 적합한 구리 금속막 연마 장치를 제공하는데 있다.
본 발명의 제3 목적은 공정 불량을 최소화하는 구리 금속 배선 형성 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래의 구리 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예가 적용되는 구리 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 연마를 수행하는데 적합한 연마 장치를 나타내는 간략한 구성도이다.
도 4 내지 도 5는 도 3의 연마 장치에서 제1 세정부를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
30 : 실리콘 웨이퍼 32 : 제1 절연막
36 : 제2 절연막 38 : 제3 절연막
40 : 비어홀 42 : 트랜치
46 : 구리 금속막 48 : 구리 산화막
104 : 연마 헤드 106 : 플레튼
108 : 슬러리 제공부 112 : 제1 세정부
114 : 제2 세정부
상기한 제1 목적을 달성하기 위하여 본 발명은, 최상층에 구리 금속막이 형성되어 있는 웨이퍼에, 구리 금속막 표면이 산화되어 형성된 구리 산화물을 제거하는 단계와, 상기 구리 산화물이 제거된 구리 금속막을 연마하는 단계를 구비하는 연마 방법을 제공한다.
상기한 제2 목적을 달성하기 위하여 본 발명은 연마를 수행하기 위한 웨이퍼를 파지하고 가압하는 연마 헤드와, 상기 연마 헤드에 파지되는 웨이퍼와 대향하도록 위치하고, 상부면에 연마 패드가 부착되는 플레튼과, 상기 연마 패드 상에 슬러리를 제공하기 위한 슬러리 제공부와, 상기 플레튼과 이격되도록 위치하고, 연마를 수행하기 이전에 웨이퍼에 케미컬을 제공하여 상기 웨이퍼 표면에 형성된 구리 산화물을 제거하는 제1 세정부를 구비하는 연마 장치를 제공한다.
상기한 제3 목적을 달성하기 위하여 본 발명은 절연막이 형성된 웨이퍼의 소정 부위에 트랜치를 형성하는 단계와, 상기 트랜치 측벽 및 하부면과 상기 절연막에 연속적으로 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막이 형성된 트랜치를 매몰하도록 구리 금속막을 형성하는 단계와, 상기 구리 금속막을 열처리(anneal)하여, 상기 구리 금속막을 결정화시키는 단계와, 상기 구리 금속막을 결정화시키는 도중에 상기 구리 금속막의 표면이 산화되어 형성된 구리 산화물을 제거하는 단계와, 상기 절연막이 상부면에 노출되도록 상기 구리 금속막을 연마하여 상기 트랜치 내에만 구리 금속막이 매몰되는 구리 배선을 형성하는 단계를 구비하는 반도체 장치에서 구리 배선 형성 방법을 제공한다.
구리 금속막을 연마할 시에 구리 금속막 표면에 불규칙하게 형성되어 있는 구리 산화막을 제거하는 공정을 먼저 진행함으로서, 상기 구리 산화막에 의해 야기되는 스크레치와 같은 불량을 방지할 수 있다. 또한 연마 후의 막의 평편도가 더욱 양호해진다.
이하, 본 발명의 구리 금속막 연마 방법을 상세하게 설명한다.
먼저, 최상층에 구리 금속막이 형성되어 있는 실리콘 웨이퍼가 구비된다.
상기 구리 금속막을 형성하는 방법을 간단히 설명하면, 구리 금속막을 형성하기 위한 전처리로 얇은 두께를 갖는 시드 구리막을 형성한다. 상기 시드 구리막은 후속의 구리 도금시 전극으로 사용된다. 이어서, 상기 시드 구리막 상에 전기적도금 방식으로 구리를 도금하여 구리 금속막을 형성한다. 상기 도금 방식은 전기 분해에 의해 음극의 표면에 순수한 구리 금속을 석출하는 방식이다. 상기 도금 방식에 의해 형성되는 구리는 결정 입자의 배열이 불규칙한 준안정화(metastable)상태를 갖는다. 따라서, 상기 형성된 구리 금속막을 열처리하여 상기 구리 금속막을 결정화시키는 공정이 반드시 후행되어야 한다. 상기 열처리 공정은 200 내지 300℃의 온도 하에서 수행된다.
그런데, 상기 방법에 의해 형성된 구리 금속막의 표면은 구리와 산소와의 반응에 의해 구리 산화막이 불규칙적으로 형성된다. 상기 구리 산화막은 실온에서 공기와 접촉하여 자연적으로 형성되기도 하지만, 상기 열처리를 수행할 때 산소와의 반응이 활발해지므로 이 때 주로 형성된다. 상기 구리 산화막은 상기 열처리를 수행하는 온도나 시간 등에 따라 생성되는 양이나 두께가 달라지기는 하지만, 일반적으로 0 내지 수백Å의 불규칙한 두께로 형성된다.
상기 구리 금속막 표면에 형성되어 있는 구리 산화물을 제거한다. 상기 구리 산화물의 제거는 습식 세정(wet cleaning)에 의해 제거하거나 또는 플라즈마를 이용하는 건식 식각에 의해 수행할 수 있다.
상기 습식 세정에 의해 구리 산화물을 제거하는 방법을 구체적으로 설명하면, 상기 구리 산화물을 포함하는 웨이퍼의 표면에 상기 구리 산화물을 식각할 수 있는 케미컬을 제공한다. 상기 케미컬은 예컨대, 희석된 불화 수소(HF) 용제 또는 희석된 HCl용제 등을 사용할 수 있다. 이어서, 상기 케미컬에 의해 처리되어 상기 구리 산화물이 제거된 웨이퍼에 탈 이온수를 제공하여 상기 웨이퍼에 남아있는 케미컬을 제거한다. 상기 웨이퍼의 표면에 케미컬 또는 탈 이온수를 제공할 때, 상기 웨이퍼의 표면에 고르게 소정 압력을 가지면서 분사하는 방법을 사용하거나 또는상기 웨이퍼를 직접 침지시키는 방법을 사용할 수 있다. 이어서 상기 웨이퍼를 건조하는 단계를 더 수행한다.
R.F 플라즈마를 이용하는 건식 식각에 의해서도 상기 구리 산화막을 제거할 수 있다. 또는 여기(excite)된 식각 가스를 사용하는 리모트 플라즈마 방식의 건식 식각에 의해 상기 구리 산화막을 제거할 수 있다.
상기 구리 산화막을 제거한 이후에 상기 웨이퍼의 최상층에 형성되어 있는 구리 금속막을 연마한다.
상기 설명한 바와 같이 상기 구리 금속막을 연마하기 이전에, 상기 구리 금속막 표면에 형성되어 있는 구리 산화막을 제거함으로서, 불규칙한 두께를 갖는 상기 구리 산화막에 의해 연마 시에 발생되는 스크레치 등과 같은 불량을 최소화 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 연마 방법을 적용하여 구리 금속 배선을 형성 하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘 웨이퍼(30)상에 도전성 물질이 매립되어 있는 홀 또는 트랜치를 구비하는 제1 절연막(32)을 형성한다. 따라서 상기 제1 절연막(32)의 상부면의 소정 부위에는 상기 도전성 물질이 매립되어 이루어지는 도전성 패턴(32a)의 상부면이 각각 노출되어 있다.
이어서, 상기 제1 절연막(32)상에 저지막(34)을 형성하고, 순차적으로 2 절연막(36) 및 제3 절연막(38)을 형성한다. 상기 제2 절연막(36)에는 후속 공정에 의해 상기 도전성 패턴(32a)과 상기 도전성 패턴(32a)상부에 형성될 도전 라인간을 연결하는 비어홀들이 형성된다. 그리고 상기 제2 절연막(36)은 비어홀들 간을 절연시키는 역할을 한다. 상기 제3 절연막(38)에는 후속 공정을 통해 상기 도전 라인들이 형성되는 통로가 될 트랜치가 형성되고, 상기 제3 절연막(38)은 상기 도전 라인들간을 절연시키는 역할을 한다. 그런데, 상기 인접한 도전 라인 간에는 도전체/ 절연체/ 도전체의 구조가 형성되어 기생 케패시턴스가 증가되므로, 상기 제3 절연막(38)은 저유전체 물질로 형성한다. 일반적으로 상기 제3 절연막(38)은 유전 상수가 3.5이하인 값을 갖는 절연 물질로 형성된다.
도 2b를 참조하면, 상기 제1 절연막(32)에 구비되는 도전성 패턴(32a)상에 형성되어 있는 저지막(34)이 노출되도록 제3 절연막(38)과 제2 절연막(36)의 소정 부위를 이방성 식각하여 비어홀(40)을 형성한다. 그리고, 상기 제3 절연막(38)의 소정 부위를 더 식각하여 상기 비어홀(40)을 포함하면서 라인형으로 구비되는 트랜치(42)를 형성한다. 이어서, 상기 비어홀(40) 저면에 노출된 저지막(34)을 이방성 식각하여 하부막인 도전성 패턴(32a)을 노출시킨다.
상기의 과정을 거쳐, 비어홀(40)과 도전 라인으로 형성될 트랜치(42)를 구비하는 듀얼 다마신 구조를 완성한다.
도 2c를 참조하면, 상기 비어홀(40) 및 트랜치(42)의 측벽 및 저면 그리고 상기 제3 절연막(38a)의 상부면에 연속적으로 베리어 금속막(44)을 형성한다. 상기 베리어 금속막(44)은 후속의 구리 금속막 형성 시에 상기 구리 성분이 상기 제2 내지 제3 절연막내로 확산되는 것을 방지하기 위해 형성되는 막이다. 상기 베리어 금속막은 예컨대, 탄탈륨막 또는 질화 탄탈륨막 또는 탄탈륨막 상에 질화 탄탈륨막이 증착된 복합막으로 형성할 수 있다.
도 2d를 참조하면, 상기 베리어 금속막(44)이 구비되는 상기 비어홀(40) 및 트랜치(42)를 매몰하면서, 구리 금속막(46)을 형성한다.
상기 구리 금속막(46)을 형성하는 공정을 상세하게 설명하면, 먼저 상기 베리어 금속막(44)상에 시드 구리막을 얇게 증착시킨다. 상기 시드 구리막은 후속에서 도금 방식으로 구리 금속막(46)을 형성할 시에 전극의 역할을 하기 위해 형성되는 막이다. 이어서, 상기 시드 구리막 상에 상기 비어홀 및 트랜치를 매몰하도록 전기적 도금(electro-plating) 방식으로 구리를 도금하여, 구리 금속막(46)을 형성한다.
도 2e를 참조하면, 상기 구리 금속막(46)을 200 내지 300℃의 온도 하에서 열처리하여 결정화한다. 즉, 상기 구리 금속막(46)에 포함된 구리 원자에 열 에너지를 가하여 준 안정화 상태의 구리 원자들을 치밀화시켜 결정화된 구리 금속막(47)으로 형성시킨다. 상기 열처리 공정시에, 상기 구리 금속막(47)의 표면에는 산소와의 반응에 의해 불규칙한 두께를 갖는 구리 산화막(48)이 형성된다.
도 2f를 참조하면, 상기 열처리 시에 구리 금속막(47)표면에 형성된 구리 산화막(48)을 제거한다. 상기 구리 산화막(48)의 제거는 상기 구리 산화막(48)을 식각할 수 있는 케미컬을 이용하는 습식 세정(wet cleaning)에 의해 수행할 수 있다. 상기 습식 세정시에 의해 사용할 수 있는 케미컬은 상기에서도 설명한 바와 같이,희석된 불화 수소 용제(HF:H2O = 약 1:100) 또는 희석된 HCl용제 등을 사용할 수 있다. 또한 상기 구리 산화막(48)의 제거는 플라즈마를 이용하는 건식 식각에 의해 수행할 수 있으며, 여기된 플라즈마를 사용하는 리모트 플라즈마 방식에 의해서도 수행할 수 있다.
도 2g를 참조하면, 상기 제3 절연막(38a)의 상부면이 노출되도록 상기 구리 금속막(47) 및 베리어 금속막(44)을 연마하여, 상기 트랜치(42) 및 비어홀(40) 내에만 구리 금속막(47)이 매몰되는 구리 배선(47a)을 형성한다.
구리 금속막(47) 표면에 불규칙한 두께를 갖는 구리 산화막(48)이 제거된 상태에서 상기 구리 금속막(47)을 연마하기 때문에, 연마시에 상기 구리 산화막이 떨어져나와 발생되는 스크레치 등과 같은 불량이 감소된다.
상기 설명한 구리 배선 형성 방법은 상기 콘택과 도전 라인을 동시에 형성하는 듀얼 다마신 구조를 갖는다. 그러나 상기 설명한 듀얼 다마신 구조를 갖는 구리 배선 형성 방법 뿐 아니라, 다마신 공정을 사용하는 어떠한 구조에서도 상기 구리 산화막을 제거하는 전 처리를 수행하는 연마 방법을 적용할 수 있음을 알려둔다. 예컨대, 비어홀을 형성하고 구리 금속막을 채운후 연마하는 공정을 수행할 경우 또는 구리 배선이 형성될 통로인 트랜치를 형성하고, 상기 트랜치 내에 구리 금속막을 채운후 연마하여 구리 배선을 형성하는 공정시에도 상기의 연마 공정을 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 연마를 수행하는데 적합한 연마 장치를나타내는 간략한 구성도이다.
도 3을 참조하면, 연마를 수행하기 위한 웨이퍼 로트(lot)들이 대기하는 대기부(100)가 구비된다. 그리고, 연마를 수행하기 전, 또는 연마를 수행한 이후에 웨이퍼들이 놓여지는 웨이퍼 로딩부(102)가 구비된다. 상기 웨이퍼 로딩부(102)는 상기 연마 헤드에 파지시키기 전의 웨이퍼 또는 연마 헤드에서 탈착되는 웨이퍼가 잠시 대기하기 위해 구비된다. 상기 로딩부(102)는 도시된 바와 같이, 다수매의 웨이퍼가 각각 놓여질 수 있도록 구성할 수 있으며, 웨이퍼가 놓여진 채로 수평 회전을 수행하여 연마 헤드로의 접근을 용이하게 할 수 있다.
상기 웨이퍼 로딩부(102)와 이격되어 구비되고, 상기 연마를 수행하기 위한 웨이퍼를 파지하고, 상기 웨이퍼를 가압하는 연마 헤드(104)가 구비된다. 상기 연마 헤드는 회전 구동이 가능하도록 구비된다.
상기 연마 헤드(104)에 파지되는 웨이퍼에 대향하도록 구비되고, 상부면에는 연마 패드가 부착되는 플레튼(106)이 구비된다. 상기 플레튼(106)은 회전 구동을 수행한다. 도시된 연마 장치는 3개의 플레튼(106) 및 4개의 연마 헤드(104)를 갖고 있으며, 동시에 4개의 웨이퍼를 연마할 수 있는 장치이다.
상기 연마 패드 상에 슬러리를 제공하기 위한 슬러리 제공부(108)가 구비된다. 상기 슬러리는 상기 웨이퍼 상에 형성된 막과의 화학적, 물리적 반응을 수행하는 연마제이다. 그리고 상기 연마 패드를 컨디셔닝하는 연마 패드 컨디셔너(110)가 구비된다.
상기 플레튼(106)과 이격되도록 위치하고, 상기 연마를 수행하기 이전의 웨이퍼에 케미컬을 제공하여 상기 웨이퍼의 표면에 형성되어 있는 구리 산화막을 제거하는 제1 세정부(112)를 구비한다.
도시된 도면에서, 상기 제1 세정부(112)는 상기 대기부(100)에 있는 웨이퍼 로트(lot)에서 연마 수행 전의 소정의 웨이퍼를 이송하여 세정을 수행하고, 상기 세정된 웨이퍼를 로딩부로 이송시킨후 연마 공정을 진행한다.
도 4를 참조하여 상기 제1 세정부(112)를 구체적으로 설명한다.
세정을 수행하기 위한 대상 웨이퍼(W)가 놓여지는 척(112a)이 구비된다. 상기 척(112a)에는 웨이퍼(W)가 고정되어 놓여진다. 그리고, 연마를 수행하기 위해 대기하는 웨이퍼(W)를 상기 척(112a)상으로 이송시키기 위한 제1 이송부(112b)를 구비한다. 상기 척(112a) 상에 놓여지는 웨이퍼(W) 표면으로 세정을 위한 케미컬을 분사하는 케미컬 제공부(112c)가 구비된다. 상기 계속적으로 분사되는 케미컬을 수집 배수하는 배수부(112d)가 구비된다. 상기 케미컬은 상기 웨이퍼 표면에 형성되어 있는 구리 산화물을 식각할 수 있는 것으로 사용하며, 예컨대 희석된 HF 용제를 사용할 수 있다. 따라서 상기 제1 세정부(112)는 상기 웨이퍼(W)표면에 케미컬을 분사하여 상기 구리 산화물을 제거한다.
도 5는 다른 구성을 갖는 제1 세정부(112)를 설명하기 위한 간략한 도면이다.
도 5를 참조하면, 케미컬이 수용되는 케미컬 수용조(113a)가 구비된다. 상기 케미컬 수용조(113a) 내에는 상기 웨이퍼 표면에 형성되어 있는 구리 산화물을 식각할 수 있는 케미컬이 수용되어 있다. 그리고, 연마를 수행하기 위해 대기부(100)에 대기중인 소정의 웨이퍼를 상기 케미컬 수용조(113a)내로 이송시키기 위한 제1 이송부(112b)를 구비한다. 상기 케미컬 수용조(113a)에 수용되어 있는 케미컬을 배수할 수 있는 배수부(113c)를 구비한다. 따라서 상기 설명한 제1 세정부(112)는 웨이퍼를 상기 케미컬내에 침지하여 상기 웨이퍼 표면에 형성된 구리 산화물을 제거할 수 있다.
상기 제1 세정부(112)와 인접하도록 위치하고, 상기 제1 세정부(112)에서 세정한 이 후에 상기 웨이퍼에 남아있는 케미컬을 제거시키는 제2 세정부(114)를 구비한다. 상기 제2 세정부(114)는 상기 제1 세정부(112)에서 세정이 종료된 웨이퍼를 이송하기 위한 이송부(114a)를 포함한다. 그리고, 상기 웨이퍼의 표면에 탈 이온수를 제공하도록 구성한다. 상기 탈 이온수의 제공은 웨이퍼의 표면에 분사하는 방식 또는 침지하는 방식으로 구성할 수 있으며, 이는 케미컬 대신 탈 이온수를 사용하는 것 이외에는 상기 설명한 제1 세정부(112)와 동일한 구성을 가지므로 설명은 생략한다.
상술한 연마 장치를 사용하여 연마를 수행할 경우, 웨이퍼가 제1 및 제2 세정부를 거치면서 상기 웨이퍼 상에 형성된 파티클이나 불규칙한 막들이 제거되고, 그 이후에 막의 연마 공정이 수행되기 때문에 스크레치 불량을 최소화할 수 있다. 또한, 전 세정 공정 및 연마 공정이 하나의 연마 장치에서 수행되기 때문에 웨이퍼의 이송 경로가 짧아져서 공정 진행 시간을 단축할 수 있다. 더구나 웨이퍼를 세정한 이후에 바로 연마 공정을 수행할 수 있기 때문에, 상기 웨이퍼의 세정후 별도의 웨이퍼 건조 공정을 수행하지 않아도 되는 장점이 있다.
표면 거칠기 시험
구리 금속 배선 형성을 위한 공정에서, 본 발명의 일실시예에 따른 방법에 의해 공정을 진행하고 웨이퍼 상의 표면 거칠기 데이터를 하기의 표 1에 표시하였다.
구체적으로, 웨이퍼 상에 도금 방식으로 구리 금속막을 형성한 후, 약 200℃ 온도에서 열처리를 수행하고, HF:H2O =1 :500인 세정액을 사용하여 웨이퍼 상에 형성된 구리 산화물을 제거하였다. 이어서, 상기 처리된 웨이퍼 상에 표면 거칠기(roughness)를 AFM(atomic force microscope)에 의해 분석한 데이터이다. 상기 AFM은 시료 표면과 검침과의 거리를 일정하게 유지하면서 상기 검침의 높이를 파악하여 표면 거칠기를 조사하는 장치이다.
| Rms | Ra | R(max-min) | |
| 세정 후 | 3.385nm | 2.637nm | 33.670nm |
표 1에서 Rms(root mean square)는 각각의 검침 높이를 제곱하고, 제곱한 값의 평균을 계산한 후 그 값의 제곱근을 나타낸다. Ra(roughness average)는 각각의 검침 높이의 평균값을 나타낸다. 그리고 R(max-min)는 각각의 검침 높이 값의 최대값과 최소 값의 차를 나타낸다.
하기의 표 2의 데이터는 상기 표 1에서와 동일하게 웨이퍼 상에 도금 방식으로 구리 금속막을 형성한 후, 약 200℃ 온도에서 열처리를 수행한 다음, 구리 산화물을 제거하는 세정 공정을 수행하지 않은 상태에서 수득한 결과이다.
| Rms | Ra | R(max-min) | |
| 세정 전 | 8.650nm | 7.182nm | 58.161nm |
표 1 내지 표 2에서 나타난 바와 같이, 상기 세정액에 의해 산화 구리막을 제거하였을 때가 표면의 거칠기가 양호함을 알 수 있다. 따라서 상기 세정액으로 처리함으로서 상기 웨이퍼 표면에 불규칙적으로 형성되어 있는 산화 구리막이 실재로 제거되었음을 알 수 있다.
스크레치 검사
구리 금속 배선 형성을 위한 공정에서, 본 발명의 일실시예에 따른 방법에 의해 진행하고 난 후, 연마 시에 발생된 스크래지 개수를 하기의 표 3에 표시하였다.
구체적으로, 웨이퍼 상에 도금 방식으로 구리 금속막을 형성한 후, 약 200℃ 온도에서 열처리를 수행하고, HF:H2O =1 :500인 세정액을 사용하여 웨이퍼 상에 형성된 구리 산화물을 제거하였다. 이어서, 상기 구리 산화물이 제거된 웨이퍼에 연마 공정을 수행하였다. 그런 다음 상기 웨이퍼 상에 발생한 스크레치 개수를 검사하였다.
| 제1 금속막 | 제1 금속막 | 제6 금속막 | |
| 세정 후 | 571(개) | 873(개) | 6550(개) |
상기 표 3에서는 금속막이 다층으로 형성되는 반도체 제조 공정에서 제1 금속막 형성시 및 제6 금속막 형성시에 각각의 스크레치 개수에 해당한다.
하기의 표 4의 데이터는 상기 표 3에서와 동일하게 웨이퍼 상에 도금 방식으로 구리 금속막을 형성한 후, 약 200℃ 온도에서 열처리를 수행하였다. 이어서, 구리 산화물을 제거하는 세정 공정을 수행하지 않은 상태에서 연마 공정을 수행하였다. 그런 다음 웨이퍼 상에 발생한 스크래치를 개수를 검사하였다.
| 제1 금속막 | 제1 금속막 | 제6 금속막 | |
| 세정 전 | 1146(개) | 2392(개) | 7579(개) |
표 3 내지 표 4에서 나타난 바와 같이, 상기 세정액에 의해 산화 구리막을 제거하였을 때가 웨이퍼 상에 발생한 스크레치의 개수가 작음을 알 수 있다. 상기 결과에서 알 수 있듯이 세정을 수행하여 구리 금속막 상에 형성되는 불규칙한 두께의 구리 산화막을 제거함으로서 연마 시에 발생되는 스크레치를 최소화 할 수 있다.
상술한 바와 같이 본 발명에 의하면, 연마 시에 발생하는 스크레치 불량을 최소화하면서 구리 금속막을 연마 할 수 있다. 때문에 상기 스크레치에 의해 발생하는 반도체 장치의 동작 불량 및 신뢰성 저하를 방지할 수 있으며, 이에 따른 수율 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (18)
- 최상층에 구리 금속막이 형성되어 있는 웨이퍼에, 상기 구리 금속막 상에 형성되어 있는 구리 산화물을 세정하기 위한 습식 세정용 케미컬을 제공하는 단계;상기 케미컬에 의해 구리 산화물이 제거된 웨이퍼에 탈이온수를 제공하여 상기 웨이퍼에 남아있는 케미컬을 제거하는 단계; 및상기 구리 산화물이 제거된 구리 금속막을 화학 기계적으로 연마하는 단계를 수행하는 것을 특징으로 하는 연마 방법.
- 삭제
- 삭제
- 제1항에 있어서, 상기 케미컬을 제공하는 방식은 상기 웨이퍼 상에 케미컬을 분사하는 방식 또는 케미컬 내에 웨이퍼를 침지하는 방식을 포함하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 케미컬은 불화수소 수용액을 포함하는 것을 특징으로 하는 연마 방법.
- 삭제
- 삭제
- 연마를 수행하기 위한 웨이퍼를 파지하고 가압하는 연마 헤드;상기 연마 헤드에 파지되는 웨이퍼와 대향하도록 위치하고, 상부면에 연마 패드가 부착되는 플레튼;상기 연마 패드 상에 슬러리를 제공하기 위한 슬러리 제공부;상기 플레튼과 이격되도록 위치하고, 연마를 수행하기 이전에 웨이퍼에 케미컬을 제공하여 상기 웨이퍼 표면에 형성된 구리 산화물을 제거하는 제1 세정부; 및상기 제1 세정부와 인접하여 위치하고, 상기 웨이퍼에 남아있는 케미컬을 제거하기 위한 세정액을 제공하는 제2 세정부를 구비하는 것을 특징으로 하는 연마 장치.
- 제8항에 있어서, 상기 제1 세정부는,웨이퍼가 고정되어 놓여지는 로딩부;상기 로딩부로 웨이퍼를 이송시키기 위한 이송부; 및상기 놓여진 웨이퍼로 케미컬을 분사시키는 케미컬 제공부로 구성되는 것을특징으로 하는 연마 장치.
- 제8항에 있어서, 상기 제1 세정부는케미컬이 수용되어 있는 수용부; 및상기 수용된 케미컬 내로 웨이퍼를 이송시키는 이송부로 구성되는 것을 특징으로 하는 연마 장치.
- 삭제
- 절연막의 소정 부위에 트랜치를 형성하는 단계;상기 트랜치 측벽 및 하부면과 상기 절연막에 연속적으로 베리어 금속막을 형성하는 단계;상기 베리어 금속막이 형성된 트랜치를 매몰하도록 구리 금속막을 형성하는 단계;상기 구리 금속막을 열처리하여, 상기 구리 금속막을 결정화시키는 단계;상기 구리 금속막을 결정화시키는 도중에 상기 구리 금속막의 표면이 산화되어 형성된 구리 산화물을 상기 구리 산화물이 제거되는 케미컬을 사용한 습식 세정에 의해 제거하는 단계;상기 절연막이 상부면에 노출되도록 상기 구리 금속막을 연마하여 상기 트랜치 내에만 구리 금속막이 매몰되는 구리 배선을 형성하는 것을 특징으로 하는 반도체 장치에서 구리 배선 형성 방법.
- 삭제
- 제12항에 있어서, 상기 구리 산화물이 식각되는 케미컬은 불화 수소(HF) 수용액을 포함하는 것을 특징으로 하는 구리 배선 형성 방법.
- 제12항에 있어서, 상기 구리 금속막의 표면에 생성된 구리 산화물을 제거하는 단계는 R.F 플라즈마를 이용한 건식 식각에 의해 수행되는 것을 특징으로 하는 구리 배선 형성 방법.
- 제 12항에 있어서, 상기 구리 금속막을 형성하는 단계는,상기 베리어 금속층 상에 시드 구리막을 증착하는 단계;상기 시드 구리막을 전극으로 하여 구리를 전기 도금(electro flating)하는 단계를 구비하여 형성하는 것을 특징으로 하는 구리 배선 형성 방법.
- 제 12항에 있어서, 상기 금속막의 열처리는 200 내지 300℃의 온도하에서 수행하는 것을 특징으로 하는 구리 배선 형성 방법.
- 제 12항에 있어서, 상기 베리어 금속막은 탄탈륨막, 질화 탄탈륨막 또는 탄탈륨막 상에 질화 탄탈륨막이 증착되는 복합막으로 형성하는 것을 특징으로 하는 구리 배선 형성 방법.
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|---|---|---|---|---|
| KR100744600B1 (ko) * | 2001-12-22 | 2007-08-01 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
| KR100542388B1 (ko) * | 2003-07-18 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| US7229922B2 (en) * | 2003-10-27 | 2007-06-12 | Intel Corporation | Method for making a semiconductor device having increased conductive material reliability |
| JP2007134592A (ja) * | 2005-11-11 | 2007-05-31 | Renesas Technology Corp | Ｃｕ配線形成方法 |
| US7981741B2 (en) * | 2007-08-02 | 2011-07-19 | E. I. Du Pont De Nemours And Company | High-capacitance density thin film dielectrics having columnar grains formed on base-metal foils |
| US8288276B2 (en) * | 2008-12-30 | 2012-10-16 | International Business Machines Corporation | Method of forming an interconnect structure including a metallic interfacial layer located at a bottom via portion |
| JP5115573B2 (ja) * | 2010-03-03 | 2013-01-09 | オムロン株式会社 | 接続用パッドの製造方法 |
| US8563389B2 (en) * | 2011-05-18 | 2013-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having silicon resistor and method of forming the same |
| KR20140073163A (ko) * | 2012-12-06 | 2014-06-16 | 삼성전자주식회사 | 반도체 장치 및 그의 형성방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970067680A (ko) * | 1996-03-22 | 1997-10-13 | 가네꼬 히사시 | 금속 표면 세척 장치 및 세척 방법 |
| JP2000173959A (ja) * | 1998-12-03 | 2000-06-23 | Nec Corp | 半導体装置の製造方法 |
| KR100305093B1 (ko) * | 1998-05-20 | 2001-09-26 | 가네꼬 히사시 | 구리배선을 화학적 기계적으로 연마한 후 반도체 웨이퍼를 세정하는 방법 |
| KR20020002084A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체 소자의 구리 배선 형성 방법 |
| KR20020029795A (ko) * | 1999-09-29 | 2002-04-19 | 리차드 로브그렌 | 화학적, 기계적 연마 후 반도체 웨이퍼를 세정 및가공하기 위한 방법 |
| KR20020053534A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 구리 배선 형성 방법 |
| KR20020053609A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체장치의 배선 및 배선연결부 제조방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3247211B2 (ja) * | 1993-08-02 | 2002-01-15 | 富士通株式会社 | 配線用銅膜表面の酸化銅除去方法 |
| EP0859407A3 (en) | 1997-02-13 | 1998-10-07 | Texas Instruments Incorporated | Method of fabrication of a copper containing structure in a semiconductor device |
| US6254758B1 (en) * | 1998-02-02 | 2001-07-03 | Shinko Electric Industries Co., Ltd. | Method of forming conductor pattern on wiring board |
| US6150269A (en) * | 1998-09-11 | 2000-11-21 | Chartered Semiconductor Manufacturing Company, Ltd. | Copper interconnect patterning |
| US6121141A (en) | 1998-11-24 | 2000-09-19 | Advanced Micro Devices, Inc. | Method of forming a void free copper interconnects |
| US6346489B1 (en) * | 1999-09-02 | 2002-02-12 | Applied Materials, Inc. | Precleaning process for metal plug that minimizes damage to low-κ dielectric |
| US6254753B1 (en) * | 1999-09-13 | 2001-07-03 | Leon Mir | High purity electrodeionization |
| US6423200B1 (en) * | 1999-09-30 | 2002-07-23 | Lam Research Corporation | Copper interconnect seed layer treatment methods and apparatuses for treating the same |
| US6444567B1 (en) * | 2000-01-05 | 2002-09-03 | Advanced Micro Devices, Inc. | Process for alloying damascene-type Cu interconnect lines |
| US6689689B1 (en) * | 2000-01-05 | 2004-02-10 | Advanced Micro Devices, Inc. | Selective deposition process for allowing damascene-type Cu interconnect lines |
| KR20020000208A (ko) | 2000-06-23 | 2002-01-05 | 김순택 | 리튬 2차 전지 |
| US6275437B1 (en) | 2000-06-30 | 2001-08-14 | Samsung Electronics Co., Ltd. | Refresh-type memory with zero write recovery time and no maximum cycle time |
| JP2002022788A (ja) | 2000-07-04 | 2002-01-23 | Yamato Scient Co Ltd | 液晶表示器の検査用信号分配装置 |
| TW482707B (en) * | 2000-11-28 | 2002-04-11 | United Microelectronics Corp | Copper chemical mechanical polishing method |
| US6464568B2 (en) * | 2000-12-04 | 2002-10-15 | Intel Corporation | Method and chemistry for cleaning of oxidized copper during chemical mechanical polishing |
| US6572755B2 (en) * | 2001-04-11 | 2003-06-03 | Speedfam-Ipec Corporation | Method and apparatus for electrochemically depositing a material onto a workpiece surface |
| US6709970B1 (en) * | 2002-09-03 | 2004-03-23 | Samsung Electronics Co., Ltd. | Method for creating a damascene interconnect using a two-step electroplating process |
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- 2001-09-21 KR KR10-2001-0058749A patent/KR100443084B1/ko not_active IP Right Cessation
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-
2005
- 2005-02-07 US US11/052,342 patent/US20050148292A1/en not_active Abandoned
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970067680A (ko) * | 1996-03-22 | 1997-10-13 | 가네꼬 히사시 | 금속 표면 세척 장치 및 세척 방법 |
| KR100305093B1 (ko) * | 1998-05-20 | 2001-09-26 | 가네꼬 히사시 | 구리배선을 화학적 기계적으로 연마한 후 반도체 웨이퍼를 세정하는 방법 |
| JP2000173959A (ja) * | 1998-12-03 | 2000-06-23 | Nec Corp | 半導体装置の製造方法 |
| KR100356125B1 (ko) * | 1998-12-03 | 2002-10-19 | 닛폰 덴키(주) | 반도체 장치의 제조 방법 |
| KR20020029795A (ko) * | 1999-09-29 | 2002-04-19 | 리차드 로브그렌 | 화학적, 기계적 연마 후 반도체 웨이퍼를 세정 및가공하기 위한 방법 |
| KR20020002084A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체 소자의 구리 배선 형성 방법 |
| KR20020053534A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 구리 배선 형성 방법 |
| KR20020053609A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체장치의 배선 및 배선연결부 제조방법 |
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