JPH1079660A - 集積回路装置の出力回路 - Google Patents
集積回路装置の出力回路Info
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- JPH1079660A JPH1079660A JP8250995A JP25099596A JPH1079660A JP H1079660 A JPH1079660 A JP H1079660A JP 8250995 A JP8250995 A JP 8250995A JP 25099596 A JP25099596 A JP 25099596A JP H1079660 A JPH1079660 A JP H1079660A
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- circuit
- voltage
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Abstract
(57)【要約】
【課題】 集積回路装置の出力回路において、出力バッ
ファのインピーダンスを素子特性の製造ばらつき、電源
電圧の変動、温度変化等によらず一定とし、出力バッフ
ァと伝送線路との間のインピーダンス整合がずれるのを
防ぐ。 【解決手段】 出力バッファＯＢ1 としてのＣＭＯＳ型
インバータを構成するＰチャンネルＭＯＳ型トランジス
タＰ1 及びＮチャンネルＭＯＳ型トランジスタＮ1 のソ
ース側にそれぞれトランジスタＰ4 及びＮ3 を直列接続
する。定電圧回路ＣＶ、抵抗Ｒ、オペアンプＯＰ及びト
ランジスタＰ2 ，Ｐ3 ，Ｎ2 を含む回路でトランジスタ
Ｐ4 の電流ＩP4とトランジスタＮ3 の電流ＩN3とがＩP4
＝ＩN3＝一定となるように制御する。
ファのインピーダンスを素子特性の製造ばらつき、電源
電圧の変動、温度変化等によらず一定とし、出力バッフ
ァと伝送線路との間のインピーダンス整合がずれるのを
防ぐ。 【解決手段】 出力バッファＯＢ1 としてのＣＭＯＳ型
インバータを構成するＰチャンネルＭＯＳ型トランジス
タＰ1 及びＮチャンネルＭＯＳ型トランジスタＮ1 のソ
ース側にそれぞれトランジスタＰ4 及びＮ3 を直列接続
する。定電圧回路ＣＶ、抵抗Ｒ、オペアンプＯＰ及びト
ランジスタＰ2 ，Ｐ3 ，Ｎ2 を含む回路でトランジスタ
Ｐ4 の電流ＩP4とトランジスタＮ3 の電流ＩN3とがＩP4
＝ＩN3＝一定となるように制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ（コン
プリメンタリＭＯＳ）型ＬＳＩ等のＩＣ（集積回路）装
置の出力回路に関し、特に出力バッファとしてのＣＭＯ
Ｓ型インバータを構成する２つのＭＯＳ型トランジスタ
のソース側にそれぞれ直列接続した第１及び第２のトラ
ンジスタを電流が等しく且つ一定となるように制御する
ことにより出力バッファと伝送線路との間のインピーダ
ンス整合がずれるのを防止したものである。
プリメンタリＭＯＳ）型ＬＳＩ等のＩＣ（集積回路）装
置の出力回路に関し、特に出力バッファとしてのＣＭＯ
Ｓ型インバータを構成する２つのＭＯＳ型トランジスタ
のソース側にそれぞれ直列接続した第１及び第２のトラ
ンジスタを電流が等しく且つ一定となるように制御する
ことにより出力バッファと伝送線路との間のインピーダ
ンス整合がずれるのを防止したものである。
【０００２】
【従来の技術】従来、ＣＭＯＳ型ＬＳＩの出力回路とし
ては、図２に示すものが知られている。
ては、図２に示すものが知られている。
【０００３】図２の出力回路は、プリバッファＰＢ及び
出力バッファＯＢを含むトライステート型式のものであ
る。プリバッファＰＢは、出力イネーブル信号ＯＥＮを
入力とするインバータＩＶと、このインバータＩＶの出
力信号ＯＥ及びデータ信号ＩＮ1 を入力とするＮＡＮＤ
ゲートＮＡと、出力イネーブル信号ＯＥＮ及びデータ信
号ＩＮを入力とするＮＯＲゲートＮＯとを含んでいる。
また、出力バッファＯＢは、ＣＭＯＳ型インバータから
なるもので、ドレイン同士が相互接続されたＰチャンネ
ルＭＯＳ型トランジスタＰ1 及びＮチャンネルＭＯＳ型
トランジスタＮ1 を含んでいる。トランジスタＰ1 のソ
ースは高電位ＶDDの電源ラインに接続され、トランジス
タＮ1 のソースは低電位ＶSS側の電源ラインに接続され
る。トランジスタＰ1 及びＮ1 のゲートは、ＮＡＮＤゲ
ートＮＡの出力信号及びＮＯＲゲートＮＯの出力信号で
それぞれ駆動される。
出力バッファＯＢを含むトライステート型式のものであ
る。プリバッファＰＢは、出力イネーブル信号ＯＥＮを
入力とするインバータＩＶと、このインバータＩＶの出
力信号ＯＥ及びデータ信号ＩＮ1 を入力とするＮＡＮＤ
ゲートＮＡと、出力イネーブル信号ＯＥＮ及びデータ信
号ＩＮを入力とするＮＯＲゲートＮＯとを含んでいる。
また、出力バッファＯＢは、ＣＭＯＳ型インバータから
なるもので、ドレイン同士が相互接続されたＰチャンネ
ルＭＯＳ型トランジスタＰ1 及びＮチャンネルＭＯＳ型
トランジスタＮ1 を含んでいる。トランジスタＰ1 のソ
ースは高電位ＶDDの電源ラインに接続され、トランジス
タＮ1 のソースは低電位ＶSS側の電源ラインに接続され
る。トランジスタＰ1 及びＮ1 のゲートは、ＮＡＮＤゲ
ートＮＡの出力信号及びＮＯＲゲートＮＯの出力信号で
それぞれ駆動される。
【０００４】出力イネーブル信号ＯＥＮが“Ｌ”である
とき、インバータＩＶの出力信号ＯＥが“Ｈ”である。
従って、ＮＡＮＤゲートＮＡ及びＮＯＲゲートＮＯはい
ずれもデータ信号ＩＮを反転した出力信号を送出する。
例えば、データ信号ＩＮが“Ｈ”になれば、ゲートＮ
Ａ，ＮＯの出力信号はいずれも“Ｌ”になり、トランジ
スタＰ1 ，Ｎ1 がそれぞれオン，オフ状態となって出力
端子ＯＴの出力信号は“Ｈ”になる。データ信号ＩＮが
“Ｌ”になれば、“Ｈ”の場合とは信号レベルが逆にな
ると共にトランジスタ状態が逆になり、出力端子ＯＴの
出力信号は“Ｌ”となる。
とき、インバータＩＶの出力信号ＯＥが“Ｈ”である。
従って、ＮＡＮＤゲートＮＡ及びＮＯＲゲートＮＯはい
ずれもデータ信号ＩＮを反転した出力信号を送出する。
例えば、データ信号ＩＮが“Ｈ”になれば、ゲートＮ
Ａ，ＮＯの出力信号はいずれも“Ｌ”になり、トランジ
スタＰ1 ，Ｎ1 がそれぞれオン，オフ状態となって出力
端子ＯＴの出力信号は“Ｈ”になる。データ信号ＩＮが
“Ｌ”になれば、“Ｈ”の場合とは信号レベルが逆にな
ると共にトランジスタ状態が逆になり、出力端子ＯＴの
出力信号は“Ｌ”となる。
【０００５】一方、出力イネーブル信号ＯＥＮを“Ｈ”
にすると、インバータＩＶの出力信号ＯＥは“Ｌ”とな
る。従って、ＮＡＮＤゲートＮＡ及びＮＯＲゲートＮＯ
は、データ信号ＩＮのレベルにかかわらずそれぞれ
“Ｈ”及び“Ｌ”の出力信号を送出し、トランジスタＰ
1 ，Ｎ1 はいずれもオフ状態となって出力端子ＯＴは、
高インピーダンス（又はフローティング）状態となる。
にすると、インバータＩＶの出力信号ＯＥは“Ｌ”とな
る。従って、ＮＡＮＤゲートＮＡ及びＮＯＲゲートＮＯ
は、データ信号ＩＮのレベルにかかわらずそれぞれ
“Ｈ”及び“Ｌ”の出力信号を送出し、トランジスタＰ
1 ，Ｎ1 はいずれもオフ状態となって出力端子ＯＴは、
高インピーダンス（又はフローティング）状態となる。
【０００６】通常、ＬＳＩはマザーボード等の基板に配
置され、コネクタ又は共用バス等を介して他のＬＳＩの
入力部等に接続される。この場合、出力端子ＯＴからの
出力信号の経路は、特性インピーダンスＺO を有する伝
送線路ＴＬとして振舞う。
置され、コネクタ又は共用バス等を介して他のＬＳＩの
入力部等に接続される。この場合、出力端子ＯＴからの
出力信号の経路は、特性インピーダンスＺO を有する伝
送線路ＴＬとして振舞う。
【０００７】
【発明が解決しようとする課題】近年、ＬＳＩの高速化
が進み、インターフェースの信号は、数１０［ＭＨｚ］
のオーダーになってきている。このような信号を上記し
た従来回路で伝送する場合、出力バッファＯＢのインピ
ーダンスと伝送線路ＴＬの特性インピーダンスＺO とが
整合（マッチング）していないと、信号の遅れや次段の
ＬＳＩの誤動作を招くという問題点がある。
が進み、インターフェースの信号は、数１０［ＭＨｚ］
のオーダーになってきている。このような信号を上記し
た従来回路で伝送する場合、出力バッファＯＢのインピ
ーダンスと伝送線路ＴＬの特性インピーダンスＺO とが
整合（マッチング）していないと、信号の遅れや次段の
ＬＳＩの誤動作を招くという問題点がある。
【０００８】このような問題点をベルシェロンダイアグ
ラムを用いて一層詳しく説明する。ベルシェロンダイア
グラムとは、出力トランジスタの電圧（Ｖ）−電流
（Ｉ）特性と、次段の入力回路のインピーダンスＺL
と、伝送線路の特性インピーダンスＺO とを用いて反射
波形を簡単に求めるのを可能にするものである。
ラムを用いて一層詳しく説明する。ベルシェロンダイア
グラムとは、出力トランジスタの電圧（Ｖ）−電流
（Ｉ）特性と、次段の入力回路のインピーダンスＺL
と、伝送線路の特性インピーダンスＺO とを用いて反射
波形を簡単に求めるのを可能にするものである。
【０００９】まず、出力トランジスタＰ1 のオン抵抗Ｒ
P と伝送線路の特性インピーダンスＺO とが一致してい
る場合（ＲP ＝ＺO の場合）について反射波形を求め
る。この場合、出力端子ＯＴの出力信号は立上るものと
し、次段の入力回路のインピーダンスＺL は無限大とす
る。
P と伝送線路の特性インピーダンスＺO とが一致してい
る場合（ＲP ＝ＺO の場合）について反射波形を求め
る。この場合、出力端子ＯＴの出力信号は立上るものと
し、次段の入力回路のインピーダンスＺL は無限大とす
る。
【００１０】図３に示すように、トランジスタＰ1 のＶ
−Ｉ特性を、ＶDDを基点にして書く。このときのカーブ
ＲP はトランジスタＰ1 のゲート電圧がＶSS（＝０
［Ｖ］）のときの直列特性を書けばよい。次に、次段の
入力回路のインピーダンスＺL に基づき原点から直線を
書く。ＺL ＝∞であるので、直線は垂直となる。
−Ｉ特性を、ＶDDを基点にして書く。このときのカーブ
ＲP はトランジスタＰ1 のゲート電圧がＶSS（＝０
［Ｖ］）のときの直列特性を書けばよい。次に、次段の
入力回路のインピーダンスＺL に基づき原点から直線を
書く。ＺL ＝∞であるので、直線は垂直となる。
【００１１】次に、原点からＺO のインピーダンスの傾
きで直線を引く。この直線とカーブＲP との交点の電圧
値Ｖａが伝送線路ＴＬのａ点でのスイッチング時の電圧
値である。次に、交点から−ＺO のインピーダンスの傾
きで直線を引く。この直線とＺL の直線との交点の電圧
値が伝送線路ＴＬのｂ点での１回目の反射の電圧値であ
る。この場合、ＲP ＝ＺO であるため、ｂ点の電圧値
は、この時点でＶDDに達する。
きで直線を引く。この直線とカーブＲP との交点の電圧
値Ｖａが伝送線路ＴＬのａ点でのスイッチング時の電圧
値である。次に、交点から−ＺO のインピーダンスの傾
きで直線を引く。この直線とＺL の直線との交点の電圧
値が伝送線路ＴＬのｂ点での１回目の反射の電圧値であ
る。この場合、ＲP ＝ＺO であるため、ｂ点の電圧値
は、この時点でＶDDに達する。
【００１２】図４は、上記のような電圧変化を波形とし
て示したもので、ｔは時間を示す。信号ＩＮが“Ｌ”か
ら“Ｈ”に立上ると、トランジスタＰ1 ，Ｎ1 がそれぞ
れオン，オフし、出力端子ＯＴの出力信号は、“Ｌ”か
ら“Ｈ”に立上る。ａ点の電圧は、波形Ｗａで示すよう
にＶａに立上った後そこからさらにＶDDに立上っている
のに対し、ｂ点の電圧は、波形Ｗｂで示すようにスイッ
チング時から若干のディレイをもって１回でＶDDに立上
っている。このときのディレイは伝送線路ＴＬの構成要
素や長さで決定される。
て示したもので、ｔは時間を示す。信号ＩＮが“Ｌ”か
ら“Ｈ”に立上ると、トランジスタＰ1 ，Ｎ1 がそれぞ
れオン，オフし、出力端子ＯＴの出力信号は、“Ｌ”か
ら“Ｈ”に立上る。ａ点の電圧は、波形Ｗａで示すよう
にＶａに立上った後そこからさらにＶDDに立上っている
のに対し、ｂ点の電圧は、波形Ｗｂで示すようにスイッ
チング時から若干のディレイをもって１回でＶDDに立上
っている。このときのディレイは伝送線路ＴＬの構成要
素や長さで決定される。
【００１３】次に、ＲP ＞ＺO の場合について説明す
る。この場合、ＲP が大きいため、図５に示すようにＺ
O ，−ＺO の線を引くことを何回か繰返すとＶDDに達す
る。このときのａ点及びｂ点の電圧変化を図６に波形Ｗ
ａ及びＷｂとしてそれぞれ示す。
る。この場合、ＲP が大きいため、図５に示すようにＺ
O ，−ＺO の線を引くことを何回か繰返すとＶDDに達す
る。このときのａ点及びｂ点の電圧変化を図６に波形Ｗ
ａ及びＷｂとしてそれぞれ示す。
【００１４】図６によると、インピーダンス整合がとれ
た図４の場合に比べて立上りがかなり遅れていることが
わかる。一例として、次段のＬＳＩの入力部がＴＴＬ
（トランジスタ・トランジスタ・ロジック）型式のもの
であるとすると、波形Ｗｂが“Ｈ”入力電圧（“Ｈ”入
力と認識する下限の電圧）ＶIHに達するのはｔ1 のタイ
ミングである。これを図４の場合と比べると、約１．５
倍の遅れになる。
た図４の場合に比べて立上りがかなり遅れていることが
わかる。一例として、次段のＬＳＩの入力部がＴＴＬ
（トランジスタ・トランジスタ・ロジック）型式のもの
であるとすると、波形Ｗｂが“Ｈ”入力電圧（“Ｈ”入
力と認識する下限の電圧）ＶIHに達するのはｔ1 のタイ
ミングである。これを図４の場合と比べると、約１．５
倍の遅れになる。
【００１５】次に、ＲP ＞ＺO の場合について説明す
る。この場合、ＲP が小さいため、図７に示すようにＺ
O ，−ＺO の線がＶDDのレベルより上方にも引かれ、カ
ーブＳに示すようにトランジスタＰ1 のドレイン接合を
介して電流が流れる。このときのａ点及びｂ点の電圧変
化を図８に波形Ｗａ及びＷｂとしてそれぞれ示す。
る。この場合、ＲP が小さいため、図７に示すようにＺ
O ，−ＺO の線がＶDDのレベルより上方にも引かれ、カ
ーブＳに示すようにトランジスタＰ1 のドレイン接合を
介して電流が流れる。このときのａ点及びｂ点の電圧変
化を図８に波形Ｗａ及びＷｂとしてそれぞれ示す。
【００１６】図８によると、波形Ｗａ，Ｗｂにオーバー
シュートが生じているのがわかる。一例として、次段の
ＬＳＩの入力部がＴＴＬ型式のものであるとすると、波
形Ｗｂがｔ2 〜ｔ3 の期間中“Ｈ”入力電圧ＶIHより低
レベルになるため、次段のＬＳＩの入力部は、該低レベ
ルの信号を“Ｌ”入力と誤認し、誤動作を起こすことが
ある。
シュートが生じているのがわかる。一例として、次段の
ＬＳＩの入力部がＴＴＬ型式のものであるとすると、波
形Ｗｂがｔ2 〜ｔ3 の期間中“Ｈ”入力電圧ＶIHより低
レベルになるため、次段のＬＳＩの入力部は、該低レベ
ルの信号を“Ｌ”入力と誤認し、誤動作を起こすことが
ある。
【００１７】この発明の目的は、出力バッファと伝送線
路との間のインピーダンス整合がずれるのを防止するこ
とにより上記のような信号の遅れや次段ＬＳＩの誤動作
を防止することができる新規な出力回路を提供すること
にある。
路との間のインピーダンス整合がずれるのを防止するこ
とにより上記のような信号の遅れや次段ＬＳＩの誤動作
を防止することができる新規な出力回路を提供すること
にある。
【００１８】
【課題を解決するための手段】この発明に係るＩＣ装置
の出力回路は、出力バッファとしてのＣＭＯＳ型インバ
ータであって、ドレイン同士を相互接続したＰチャンネ
ルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トラ
ンジスタを含むものと、前記ＰチャンネルＭＯＳ型トラ
ンジスタのソース側に直列接続された第１のトランジス
タと、前記ＮチャンネルＭＯＳ型トランジスタのソース
側に直列接続された第２のトランジスタと、前記第１及
び第２のトランジスタを介して流れる電流が互いに等し
く且つ一定になるように前記第１及び第２のトランジス
タを制御する制御回路とを備えたものである。
の出力回路は、出力バッファとしてのＣＭＯＳ型インバ
ータであって、ドレイン同士を相互接続したＰチャンネ
ルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トラ
ンジスタを含むものと、前記ＰチャンネルＭＯＳ型トラ
ンジスタのソース側に直列接続された第１のトランジス
タと、前記ＮチャンネルＭＯＳ型トランジスタのソース
側に直列接続された第２のトランジスタと、前記第１及
び第２のトランジスタを介して流れる電流が互いに等し
く且つ一定になるように前記第１及び第２のトランジス
タを制御する制御回路とを備えたものである。
【００１９】この発明の構成によれば、第１及び第２の
トランジスタを介して流れる電流が等しく且つ一定とな
るようにしたので、出力バッファのインピーダンスは、
素子特性の製造ばらつき、電源電圧の変動、温度変化等
によらず一定となる。従って、出力バッファと伝送線路
との間のインピーダンス不整合に基づく信号の遅れや次
段のＬＳＩの誤動作を防止することができる。
トランジスタを介して流れる電流が等しく且つ一定とな
るようにしたので、出力バッファのインピーダンスは、
素子特性の製造ばらつき、電源電圧の変動、温度変化等
によらず一定となる。従って、出力バッファと伝送線路
との間のインピーダンス不整合に基づく信号の遅れや次
段のＬＳＩの誤動作を防止することができる。
【００２０】
【発明の実施の形態】図１は、この発明の一実施形態に
係るＩＣ装置の出力回路を示すもので、図２と同様の部
分には同様の符号を付して詳細な説明を省略する。
係るＩＣ装置の出力回路を示すもので、図２と同様の部
分には同様の符号を付して詳細な説明を省略する。
【００２１】出力バッファＯＢとしてのＣＭＯＳ型イン
バータを構成するＰチャンネルＭＯＳ型トランジスタＰ
1 及びＮチャンネル型ＭＯＳ型トランジスタＮ1 のう
ち、トランジスタＰ1 のソースにはＰチャンネルＭＯＳ
型トランジスタＰ4 のドレインが接続されると共にトラ
ンジスタＮ1 のソースにはＮチャンネルＭＯＳ型トラン
ジスタＮ3 のドレインが接続される。トランジスタＰ4
のソース及びトランジスタＮ3 のソースは、それぞれ高
電位ＶDDの電源ライン及び低電位ＶSSの電源ラインに接
続される。
バータを構成するＰチャンネルＭＯＳ型トランジスタＰ
1 及びＮチャンネル型ＭＯＳ型トランジスタＮ1 のう
ち、トランジスタＰ1 のソースにはＰチャンネルＭＯＳ
型トランジスタＰ4 のドレインが接続されると共にトラ
ンジスタＮ1 のソースにはＮチャンネルＭＯＳ型トラン
ジスタＮ3 のドレインが接続される。トランジスタＰ4
のソース及びトランジスタＮ3 のソースは、それぞれ高
電位ＶDDの電源ライン及び低電位ＶSSの電源ラインに接
続される。
【００２２】定電圧回路ＣＶは、素子特性の製造ばらつ
き、電源電圧ＶDD，ＶSSの変動、温度の変化等によらず
一定の電圧ＶC を発生するもので、この電圧ＶC は、オ
ペアンプＯＰの反転入力端に供給される。
き、電源電圧ＶDD，ＶSSの変動、温度の変化等によらず
一定の電圧ＶC を発生するもので、この電圧ＶC は、オ
ペアンプＯＰの反転入力端に供給される。
【００２３】オペアンプＯＰの出力端にはＰチャンネル
ＭＯＳ型トランジスタＰ2 のゲートが接続される。トラ
ンジスタＰ2 のソースはＶDDの電源ラインに接続される
と共に、トランジスタＰ2 のドレインは抵抗Ｒを介して
ＶSSの電源ラインに接続される。オペアンプＯＰの非反
転入力端は、トランジスタＰ2 のドレインに接続され
る。
ＭＯＳ型トランジスタＰ2 のゲートが接続される。トラ
ンジスタＰ2 のソースはＶDDの電源ラインに接続される
と共に、トランジスタＰ2 のドレインは抵抗Ｒを介して
ＶSSの電源ラインに接続される。オペアンプＯＰの非反
転入力端は、トランジスタＰ2 のドレインに接続され
る。
【００２４】ＰチャンネルＭＯＳ型トランジスタＰ3 及
びＮチャンネルＭＯＳ型トランジスタＮ2 は、ドレイン
同士が相互接続されたもので、トランジスタＰ3 のソー
ス及びトランジスタＮ2 のソースは、それぞれＶDD及び
ＶSSの電源ラインに接続される。トランジスタＰ3 ，Ｐ
4 のゲートは、オペアンプＯＰの出力端に接続される。
トランジスタＮ2 ，Ｎ3 のゲートは、トランジスタＮ2
のドレインに接続される。
びＮチャンネルＭＯＳ型トランジスタＮ2 は、ドレイン
同士が相互接続されたもので、トランジスタＰ3 のソー
ス及びトランジスタＮ2 のソースは、それぞれＶDD及び
ＶSSの電源ラインに接続される。トランジスタＰ3 ，Ｐ
4 のゲートは、オペアンプＯＰの出力端に接続される。
トランジスタＮ2 ，Ｎ3 のゲートは、トランジスタＮ2
のドレインに接続される。
【００２５】図１の回路において、破線枠１０内の部分
は、通常、ＩＣパッケージ内に配置される。抵抗Ｒとし
ては、温度変化に対して安定な高精度の抵抗を外付けす
る。トランジスタＰ1 ，Ｎ1 のドレインに接続された出
力端子ＯＴには、図２に関して前述したように特性イン
ピーダンスＺO を有する伝送線路ＴＬが等価的に接続さ
れる。伝送線路ＴＬにおいて、出力端子ＯＴ側とは反対
側には次段のＬＳＩの入力部等の容量性負荷ＣL が接続
される。
は、通常、ＩＣパッケージ内に配置される。抵抗Ｒとし
ては、温度変化に対して安定な高精度の抵抗を外付けす
る。トランジスタＰ1 ，Ｎ1 のドレインに接続された出
力端子ＯＴには、図２に関して前述したように特性イン
ピーダンスＺO を有する伝送線路ＴＬが等価的に接続さ
れる。伝送線路ＴＬにおいて、出力端子ＯＴ側とは反対
側には次段のＬＳＩの入力部等の容量性負荷ＣL が接続
される。
【００２６】次に、図１の回路の動作を説明する。オペ
アンプＯＰは、電圧ＶC と抵抗Ｒの両端の基準電圧ＶR
とを比較し、ＶC とＶR とが等しくなるようにトランジ
スタＰ2 のゲート電圧を調整する。従って、トランジス
タＰ2 のドレイン電流ＩP2は、次の数１の式で表わさ
れ、一定となる。
アンプＯＰは、電圧ＶC と抵抗Ｒの両端の基準電圧ＶR
とを比較し、ＶC とＶR とが等しくなるようにトランジ
スタＰ2 のゲート電圧を調整する。従って、トランジス
タＰ2 のドレイン電流ＩP2は、次の数１の式で表わさ
れ、一定となる。
【００２７】
【数１】 一般に、ＰチャンネルＭＯＳ型トランジスタのドレイン
電流ＩP 及びＮチャンネルＭＯＳ型トランジスタのドレ
イン電流ＩN は、次の表１に示すようなサア（Ｓａｈ）
の式で表わされる。
電流ＩP 及びＮチャンネルＭＯＳ型トランジスタのドレ
イン電流ＩN は、次の表１に示すようなサア（Ｓａｈ）
の式で表わされる。
【００２８】
【表１】 ここで、ＫP ，ＫN は比例定数、ＶGSはゲート−ソース
間電圧、ＶTP，ＶTNはスレッショルド電圧、ＶDSはドレ
イン−ソース間電圧をそれぞれ示す。比例定数ＫP ，Ｋ
N は、ゲート幅、実効チャンネル長、ゲート絶縁膜の厚
さ等により決まるものである。
間電圧、ＶTP，ＶTNはスレッショルド電圧、ＶDSはドレ
イン−ソース間電圧をそれぞれ示す。比例定数ＫP ，Ｋ
N は、ゲート幅、実効チャンネル長、ゲート絶縁膜の厚
さ等により決まるものである。
【００２９】トランジスタＰ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ，Ｎ
1 ，Ｎ2 ，Ｎ3 の比例定数をそれぞれＫP1，ＫP2，
ＫP3，ＫP4，ＫN1，ＫN2，ＫN3とし、トランジスタＰ
3 ，Ｐ4 ，Ｎ2 ，Ｎ3 のドレイン電流をそれぞれＩP3，
ＩP4，ＩN2，ＩN3とする。また、ＫP2＝ＫP3＝ＫP4、Ｋ
N2＝ＫN3、ＫP4＜ＫP1、ＫN3＜ＫN1とする。
1 ，Ｎ2 ，Ｎ3 の比例定数をそれぞれＫP1，ＫP2，
ＫP3，ＫP4，ＫN1，ＫN2，ＫN3とし、トランジスタＰ
3 ，Ｐ4 ，Ｎ2 ，Ｎ3 のドレイン電流をそれぞれＩP3，
ＩP4，ＩN2，ＩN3とする。また、ＫP2＝ＫP3＝ＫP4、Ｋ
N2＝ＫN3、ＫP4＜ＫP1、ＫN3＜ＫN1とする。
【００３０】上記したようにＩP2が一定であれば、ＫP2
＝ＫP3＝ＫP4であるため、ＩP3，ＩP4も一定となり、し
かもＩP2＝ＩP3＝ＩP4となる。
＝ＫP3＝ＫP4であるため、ＩP3，ＩP4も一定となり、し
かもＩP2＝ＩP3＝ＩP4となる。
【００３１】ここで、ＩP3＝ＩN2であり、ＩN2＝ＩN3で
あるので、ＩP2＝ＩP3＝ＩP4＝ＩN2＝ＩN3となる。この
ため、出力バッファＯＢのインピーダンスは、素子特性
の製造ばらつき、電源電圧の変化、温度変化等によらず
一定となる。
あるので、ＩP2＝ＩP3＝ＩP4＝ＩN2＝ＩN3となる。この
ため、出力バッファＯＢのインピーダンスは、素子特性
の製造ばらつき、電源電圧の変化、温度変化等によらず
一定となる。
【００３２】従って、出力バッファＯＢと伝送線路ＴＬ
との間のインピーダンス整合がずれるのを防止すること
ができ、負荷ＣL への信号の遅れや負荷ＣL での誤動作
をなくすことができる。
との間のインピーダンス整合がずれるのを防止すること
ができ、負荷ＣL への信号の遅れや負荷ＣL での誤動作
をなくすことができる。
【００３３】上記した実施形態にあっては、ＫP2＝ＫP3
＝ＫP4／Ｎ（ＮはＮ＞１なる定数）とすると共に、ＫN2
＝ＫN3／Ｎとすることができる。このようにすると、ト
ランジスタＰ2 ，Ｐ3 の経路で流れる貫通電流が低減さ
れ、消費電力の低減が可能となる実益がある。
＝ＫP4／Ｎ（ＮはＮ＞１なる定数）とすると共に、ＫN2
＝ＫN3／Ｎとすることができる。このようにすると、ト
ランジスタＰ2 ，Ｐ3 の経路で流れる貫通電流が低減さ
れ、消費電力の低減が可能となる実益がある。
【００３４】なお、上記した説明では、定電圧回路ＣＶ
をＩＣチップ内に形成する例を示したが、外部からＩＣ
チップ内へ一定の電圧ＶC を供給するようにしてもよ
い。
をＩＣチップ内に形成する例を示したが、外部からＩＣ
チップ内へ一定の電圧ＶC を供給するようにしてもよ
い。
【００３５】
【発明の効果】以上のように、この発明によれば、出力
バッファとしてのＣＭＯＳ型インバータを構成する２つ
のＭＯＳ型トランジスタのソース側に第１及び第２のト
ランジスタをそれぞれ直列接続すると共に第１及び第２
のトランジスタを電流が等しく且つ一定となるように制
御したので、出力バッファのインピーダンスを素子特性
の製造ばらつき、電源電圧の変動、温度変化等によらず
一定にすることができる。従って、出力バッファと伝送
線路との間のインピーダンス整合がずれるのを防止する
ことができ、インピーダンス不整合に基づく信号の遅れ
や次段のＬＳＩの誤動作を防止可能となる効果が得られ
るものである。
バッファとしてのＣＭＯＳ型インバータを構成する２つ
のＭＯＳ型トランジスタのソース側に第１及び第２のト
ランジスタをそれぞれ直列接続すると共に第１及び第２
のトランジスタを電流が等しく且つ一定となるように制
御したので、出力バッファのインピーダンスを素子特性
の製造ばらつき、電源電圧の変動、温度変化等によらず
一定にすることができる。従って、出力バッファと伝送
線路との間のインピーダンス整合がずれるのを防止する
ことができ、インピーダンス不整合に基づく信号の遅れ
や次段のＬＳＩの誤動作を防止可能となる効果が得られ
るものである。
【図１】 この発明の一実施形態に係るＩＣ装置の出力
回路を示す回路図である。
回路を示す回路図である。
【図２】 従来のＩＣ装置の出力回路を示す回路図であ
る。
る。
【図３】 図２の回路においてＲP ＝ＺO の場合の動作
を説明するためのベルシェロンダイアグラムである。
を説明するためのベルシェロンダイアグラムである。
【図４】 図３の動作における電圧変化を示すタイムチ
ャートである。
ャートである。
【図５】 図２の回路においてＲP ＞ＺO の場合の動作
を説明するためのベルシェロンダイアグラムである。
を説明するためのベルシェロンダイアグラムである。
【図６】 図５の動作における電圧変化を示すタイムチ
ャートである。
ャートである。
【図７】 図２の回路においてＲP ＜ＺO の場合の動作
を説明するためのベルシェロンダイアグラムである。
を説明するためのベルシェロンダイアグラムである。
【図８】 図７の動作における電圧変化を示すタイムチ
ャートである。
ャートである。
ＯＢ1 ：出力バッファ、ＰＢ1 ：プリバッファ、Ｐ1 ，
Ｎ1 ：ＣＭＯＳ型インバータ構成用ＭＯＳ型トランジス
タ、Ｐ2 〜Ｐ4 ，Ｎ2 ，Ｎ3 ：定電流回路構成用ＭＯＳ
型トランジスタ、ＣＶ：定電圧回路、ＯＰ：オペアン
プ、Ｒ：基準電圧発生用抵抗、ＴＬ：伝送線路、ＣL ：
容量性負荷。
Ｎ1 ：ＣＭＯＳ型インバータ構成用ＭＯＳ型トランジス
タ、Ｐ2 〜Ｐ4 ，Ｎ2 ，Ｎ3 ：定電流回路構成用ＭＯＳ
型トランジスタ、ＣＶ：定電圧回路、ＯＰ：オペアン
プ、Ｒ：基準電圧発生用抵抗、ＴＬ：伝送線路、ＣL ：
容量性負荷。
Claims (1)
- 【請求項１】出力バッファとしてのＣＭＯＳ型インバー
タであって、ドレイン同士を相互接続したＰチャンネル
ＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トラン
ジスタを含むものと、 前記ＰチャンネルＭＯＳ型トランジスタのソース側に直
列接続された第１のトランジスタと、 前記ＮチャンネルＭＯＳ型トランジスタのソース側に直
列接続された第２のトランジスタと、 前記第１及び第２のトランジスタを介して流れる電流が
互いに等しく且つ一定になるように前記第１及び第２の
トランジスタを制御する制御回路とを備えた集積回路装
置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250995A JPH1079660A (ja) | 1996-09-02 | 1996-09-02 | 集積回路装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250995A JPH1079660A (ja) | 1996-09-02 | 1996-09-02 | 集積回路装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079660A true JPH1079660A (ja) | 1998-03-24 |
Family
ID=17216095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250995A Pending JPH1079660A (ja) | 1996-09-02 | 1996-09-02 | 集積回路装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1359668A1 (en) * | 2002-04-15 | 2003-11-05 | NEC Electronics Corporation | Output buffer circuit |
-
1996
- 1996-09-02 JP JP8250995A patent/JPH1079660A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1359668A1 (en) * | 2002-04-15 | 2003-11-05 | NEC Electronics Corporation | Output buffer circuit |
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