JPH1079660A - 集積回路装置の出力回路 - Google Patents
集積回路装置の出力回路Info
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- JPH1079660A JPH1079660A JP8250995A JP25099596A JPH1079660A JP H1079660 A JPH1079660 A JP H1079660A JP 8250995 A JP8250995 A JP 8250995A JP 25099596 A JP25099596 A JP 25099596A JP H1079660 A JPH1079660 A JP H1079660A
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Abstract
ファのインピーダンスを素子特性の製造ばらつき、電源
電圧の変動、温度変化等によらず一定とし、出力バッフ
ァと伝送線路との間のインピーダンス整合がずれるのを
防ぐ。 【解決手段】 出力バッファOB1 としてのCMOS型
インバータを構成するPチャンネルMOS型トランジス
タP1 及びNチャンネルMOS型トランジスタN1 のソ
ース側にそれぞれトランジスタP4 及びN3 を直列接続
する。定電圧回路CV、抵抗R、オペアンプOP及びト
ランジスタP2 ,P3 ,N2 を含む回路でトランジスタ
P4 の電流IP4とトランジスタN3 の電流IN3とがIP4
=IN3=一定となるように制御する。
Description
プリメンタリMOS)型LSI等のIC(集積回路)装
置の出力回路に関し、特に出力バッファとしてのCMO
S型インバータを構成する2つのMOS型トランジスタ
のソース側にそれぞれ直列接続した第1及び第2のトラ
ンジスタを電流が等しく且つ一定となるように制御する
ことにより出力バッファと伝送線路との間のインピーダ
ンス整合がずれるのを防止したものである。
ては、図2に示すものが知られている。
出力バッファOBを含むトライステート型式のものであ
る。プリバッファPBは、出力イネーブル信号OENを
入力とするインバータIVと、このインバータIVの出
力信号OE及びデータ信号IN1 を入力とするNAND
ゲートNAと、出力イネーブル信号OEN及びデータ信
号INを入力とするNORゲートNOとを含んでいる。
また、出力バッファOBは、CMOS型インバータから
なるもので、ドレイン同士が相互接続されたPチャンネ
ルMOS型トランジスタP1 及びNチャンネルMOS型
トランジスタN1 を含んでいる。トランジスタP1 のソ
ースは高電位VDDの電源ラインに接続され、トランジス
タN1 のソースは低電位VSS側の電源ラインに接続され
る。トランジスタP1 及びN1 のゲートは、NANDゲ
ートNAの出力信号及びNORゲートNOの出力信号で
それぞれ駆動される。
とき、インバータIVの出力信号OEが“H”である。
従って、NANDゲートNA及びNORゲートNOはい
ずれもデータ信号INを反転した出力信号を送出する。
例えば、データ信号INが“H”になれば、ゲートN
A,NOの出力信号はいずれも“L”になり、トランジ
スタP1 ,N1 がそれぞれオン,オフ状態となって出力
端子OTの出力信号は“H”になる。データ信号INが
“L”になれば、“H”の場合とは信号レベルが逆にな
ると共にトランジスタ状態が逆になり、出力端子OTの
出力信号は“L”となる。
にすると、インバータIVの出力信号OEは“L”とな
る。従って、NANDゲートNA及びNORゲートNO
は、データ信号INのレベルにかかわらずそれぞれ
“H”及び“L”の出力信号を送出し、トランジスタP
1 ,N1 はいずれもオフ状態となって出力端子OTは、
高インピーダンス(又はフローティング)状態となる。
置され、コネクタ又は共用バス等を介して他のLSIの
入力部等に接続される。この場合、出力端子OTからの
出力信号の経路は、特性インピーダンスZO を有する伝
送線路TLとして振舞う。
が進み、インターフェースの信号は、数10[MHz]
のオーダーになってきている。このような信号を上記し
た従来回路で伝送する場合、出力バッファOBのインピ
ーダンスと伝送線路TLの特性インピーダンスZO とが
整合(マッチング)していないと、信号の遅れや次段の
LSIの誤動作を招くという問題点がある。
ラムを用いて一層詳しく説明する。ベルシェロンダイア
グラムとは、出力トランジスタの電圧(V)−電流
(I)特性と、次段の入力回路のインピーダンスZL
と、伝送線路の特性インピーダンスZO とを用いて反射
波形を簡単に求めるのを可能にするものである。
P と伝送線路の特性インピーダンスZO とが一致してい
る場合(RP =ZO の場合)について反射波形を求め
る。この場合、出力端子OTの出力信号は立上るものと
し、次段の入力回路のインピーダンスZL は無限大とす
る。
−I特性を、VDDを基点にして書く。このときのカーブ
RP はトランジスタP1 のゲート電圧がVSS(=0
[V])のときの直列特性を書けばよい。次に、次段の
入力回路のインピーダンスZL に基づき原点から直線を
書く。ZL =∞であるので、直線は垂直となる。
きで直線を引く。この直線とカーブRP との交点の電圧
値Vaが伝送線路TLのa点でのスイッチング時の電圧
値である。次に、交点から−ZO のインピーダンスの傾
きで直線を引く。この直線とZL の直線との交点の電圧
値が伝送線路TLのb点での1回目の反射の電圧値であ
る。この場合、RP =ZO であるため、b点の電圧値
は、この時点でVDDに達する。
て示したもので、tは時間を示す。信号INが“L”か
ら“H”に立上ると、トランジスタP1 ,N1 がそれぞ
れオン,オフし、出力端子OTの出力信号は、“L”か
ら“H”に立上る。a点の電圧は、波形Waで示すよう
にVaに立上った後そこからさらにVDDに立上っている
のに対し、b点の電圧は、波形Wbで示すようにスイッ
チング時から若干のディレイをもって1回でVDDに立上
っている。このときのディレイは伝送線路TLの構成要
素や長さで決定される。
る。この場合、RP が大きいため、図5に示すようにZ
O ,−ZO の線を引くことを何回か繰返すとVDDに達す
る。このときのa点及びb点の電圧変化を図6に波形W
a及びWbとしてそれぞれ示す。
た図4の場合に比べて立上りがかなり遅れていることが
わかる。一例として、次段のLSIの入力部がTTL
(トランジスタ・トランジスタ・ロジック)型式のもの
であるとすると、波形Wbが“H”入力電圧(“H”入
力と認識する下限の電圧)VIHに達するのはt1 のタイ
ミングである。これを図4の場合と比べると、約1.5
倍の遅れになる。
る。この場合、RP が小さいため、図7に示すようにZ
O ,−ZO の線がVDDのレベルより上方にも引かれ、カ
ーブSに示すようにトランジスタP1 のドレイン接合を
介して電流が流れる。このときのa点及びb点の電圧変
化を図8に波形Wa及びWbとしてそれぞれ示す。
シュートが生じているのがわかる。一例として、次段の
LSIの入力部がTTL型式のものであるとすると、波
形Wbがt2 〜t3 の期間中“H”入力電圧VIHより低
レベルになるため、次段のLSIの入力部は、該低レベ
ルの信号を“L”入力と誤認し、誤動作を起こすことが
ある。
路との間のインピーダンス整合がずれるのを防止するこ
とにより上記のような信号の遅れや次段LSIの誤動作
を防止することができる新規な出力回路を提供すること
にある。
の出力回路は、出力バッファとしてのCMOS型インバ
ータであって、ドレイン同士を相互接続したPチャンネ
ルMOS型トランジスタ及びNチャンネルMOS型トラ
ンジスタを含むものと、前記PチャンネルMOS型トラ
ンジスタのソース側に直列接続された第1のトランジス
タと、前記NチャンネルMOS型トランジスタのソース
側に直列接続された第2のトランジスタと、前記第1及
び第2のトランジスタを介して流れる電流が互いに等し
く且つ一定になるように前記第1及び第2のトランジス
タを制御する制御回路とを備えたものである。
トランジスタを介して流れる電流が等しく且つ一定とな
るようにしたので、出力バッファのインピーダンスは、
素子特性の製造ばらつき、電源電圧の変動、温度変化等
によらず一定となる。従って、出力バッファと伝送線路
との間のインピーダンス不整合に基づく信号の遅れや次
段のLSIの誤動作を防止することができる。
係るIC装置の出力回路を示すもので、図2と同様の部
分には同様の符号を付して詳細な説明を省略する。
バータを構成するPチャンネルMOS型トランジスタP
1 及びNチャンネル型MOS型トランジスタN1 のう
ち、トランジスタP1 のソースにはPチャンネルMOS
型トランジスタP4 のドレインが接続されると共にトラ
ンジスタN1 のソースにはNチャンネルMOS型トラン
ジスタN3 のドレインが接続される。トランジスタP4
のソース及びトランジスタN3 のソースは、それぞれ高
電位VDDの電源ライン及び低電位VSSの電源ラインに接
続される。
き、電源電圧VDD,VSSの変動、温度の変化等によらず
一定の電圧VC を発生するもので、この電圧VC は、オ
ペアンプOPの反転入力端に供給される。
MOS型トランジスタP2 のゲートが接続される。トラ
ンジスタP2 のソースはVDDの電源ラインに接続される
と共に、トランジスタP2 のドレインは抵抗Rを介して
VSSの電源ラインに接続される。オペアンプOPの非反
転入力端は、トランジスタP2 のドレインに接続され
る。
びNチャンネルMOS型トランジスタN2 は、ドレイン
同士が相互接続されたもので、トランジスタP3 のソー
ス及びトランジスタN2 のソースは、それぞれVDD及び
VSSの電源ラインに接続される。トランジスタP3 ,P
4 のゲートは、オペアンプOPの出力端に接続される。
トランジスタN2 ,N3 のゲートは、トランジスタN2
のドレインに接続される。
は、通常、ICパッケージ内に配置される。抵抗Rとし
ては、温度変化に対して安定な高精度の抵抗を外付けす
る。トランジスタP1 ,N1 のドレインに接続された出
力端子OTには、図2に関して前述したように特性イン
ピーダンスZO を有する伝送線路TLが等価的に接続さ
れる。伝送線路TLにおいて、出力端子OT側とは反対
側には次段のLSIの入力部等の容量性負荷CL が接続
される。
アンプOPは、電圧VC と抵抗Rの両端の基準電圧VR
とを比較し、VC とVR とが等しくなるようにトランジ
スタP2 のゲート電圧を調整する。従って、トランジス
タP2 のドレイン電流IP2は、次の数1の式で表わさ
れ、一定となる。
電流IP 及びNチャンネルMOS型トランジスタのドレ
イン電流IN は、次の表1に示すようなサア(Sah)
の式で表わされる。
間電圧、VTP,VTNはスレッショルド電圧、VDSはドレ
イン−ソース間電圧をそれぞれ示す。比例定数KP ,K
N は、ゲート幅、実効チャンネル長、ゲート絶縁膜の厚
さ等により決まるものである。
1 ,N2 ,N3 の比例定数をそれぞれKP1,KP2,
KP3,KP4,KN1,KN2,KN3とし、トランジスタP
3 ,P4 ,N2 ,N3 のドレイン電流をそれぞれIP3,
IP4,IN2,IN3とする。また、KP2=KP3=KP4、K
N2=KN3、KP4<KP1、KN3<KN1とする。
=KP3=KP4であるため、IP3,IP4も一定となり、し
かもIP2=IP3=IP4となる。
あるので、IP2=IP3=IP4=IN2=IN3となる。この
ため、出力バッファOBのインピーダンスは、素子特性
の製造ばらつき、電源電圧の変化、温度変化等によらず
一定となる。
との間のインピーダンス整合がずれるのを防止すること
ができ、負荷CL への信号の遅れや負荷CL での誤動作
をなくすことができる。
=KP4/N(NはN>1なる定数)とすると共に、KN2
=KN3/Nとすることができる。このようにすると、ト
ランジスタP2 ,P3 の経路で流れる貫通電流が低減さ
れ、消費電力の低減が可能となる実益がある。
をICチップ内に形成する例を示したが、外部からIC
チップ内へ一定の電圧VC を供給するようにしてもよ
い。
バッファとしてのCMOS型インバータを構成する2つ
のMOS型トランジスタのソース側に第1及び第2のト
ランジスタをそれぞれ直列接続すると共に第1及び第2
のトランジスタを電流が等しく且つ一定となるように制
御したので、出力バッファのインピーダンスを素子特性
の製造ばらつき、電源電圧の変動、温度変化等によらず
一定にすることができる。従って、出力バッファと伝送
線路との間のインピーダンス整合がずれるのを防止する
ことができ、インピーダンス不整合に基づく信号の遅れ
や次段のLSIの誤動作を防止可能となる効果が得られ
るものである。
回路を示す回路図である。
る。
を説明するためのベルシェロンダイアグラムである。
ャートである。
を説明するためのベルシェロンダイアグラムである。
ャートである。
を説明するためのベルシェロンダイアグラムである。
ャートである。
N1 :CMOS型インバータ構成用MOS型トランジス
タ、P2 〜P4 ,N2 ,N3 :定電流回路構成用MOS
型トランジスタ、CV:定電圧回路、OP:オペアン
プ、R:基準電圧発生用抵抗、TL:伝送線路、CL :
容量性負荷。
Claims (1)
- 【請求項1】出力バッファとしてのCMOS型インバー
タであって、ドレイン同士を相互接続したPチャンネル
MOS型トランジスタ及びNチャンネルMOS型トラン
ジスタを含むものと、 前記PチャンネルMOS型トランジスタのソース側に直
列接続された第1のトランジスタと、 前記NチャンネルMOS型トランジスタのソース側に直
列接続された第2のトランジスタと、 前記第1及び第2のトランジスタを介して流れる電流が
互いに等しく且つ一定になるように前記第1及び第2の
トランジスタを制御する制御回路とを備えた集積回路装
置の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8250995A JPH1079660A (ja) | 1996-09-02 | 1996-09-02 | 集積回路装置の出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8250995A JPH1079660A (ja) | 1996-09-02 | 1996-09-02 | 集積回路装置の出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1079660A true JPH1079660A (ja) | 1998-03-24 |
Family
ID=17216095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8250995A Pending JPH1079660A (ja) | 1996-09-02 | 1996-09-02 | 集積回路装置の出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1079660A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1359668A1 (en) * | 2002-04-15 | 2003-11-05 | NEC Electronics Corporation | Output buffer circuit |
-
1996
- 1996-09-02 JP JP8250995A patent/JPH1079660A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1359668A1 (en) * | 2002-04-15 | 2003-11-05 | NEC Electronics Corporation | Output buffer circuit |
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