JPH098643A - 相補形金属酸化膜半導体技術における記憶装置の３状態に対応してプログラム可能な出力インタフェース装置 - Google Patents

相補形金属酸化膜半導体技術における記憶装置の３状態に対応してプログラム可能な出力インタフェース装置

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JPH098643A
JPH098643A JP8151068A JP15106896A JPH098643A JP H098643 A JPH098643 A JP H098643A JP 8151068 A JP8151068 A JP 8151068A JP 15106896 A JP15106896 A JP 15106896A JP H098643 A JPH098643 A JP H098643A
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レミー ジェルベー
Janick Silloray
ジャニク ショウレイ
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Abstract

(57)【要約】 【課題】 アナログ信号のアナログ形態を劣化させな
いように記憶装置と情報処理を行う電子回路とを最大限
に分離し、しかも小サイズの、ＣＭＯＳ記憶装置のため
の３状態対応の出力インタフェース装置の提供。 【解決手段】 本装置には、ビット周波数における入力
信号（Ｉ）および制御信号（ｅ）を受信し、論理補数信
号か、本装置を高インピーダンス状態にするための論理
レベルかを送出する制御ステージと、第１の反転論理信
号を送出する第１のインバータステージと、第２の反転
信号を送出する第２のインバータステージと、第２の反
転信号間のアナログ差を縮小させるためと、本出力イン
タフェース装置を高インピーダンス状態に切り換えるた
めのステージと、本出力インタフェース装置の出力キャ
パシタンスを充放電するためとその高インピーダンスへ
の切換えを行うために電流を決定しかつ平衡させること
を可能にする出力ステージとを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、相補形金属酸化膜
半導体（以下ＣＭＯＳと称す）技術における記憶装置の
ための３状態に対応してプログラム可能な出力インタフ
ェース装置に関する。
【０００２】
【従来の技術】現今では、計算機システムの電子回路
は、益々増大する貯蔵情報量を格納するために、益々数
多くの記憶セルを使用しなければならなくなっている。
【０００３】そのために、純粋なアナログ信号のアナロ
グ形態を劣化させる危険を除去する目的で、記憶装置自
体を構成する集積回路と、こうした情報の処理を行うこ
とができる外部の電子回路とを最大限に分離することが
望ましい。
【０００４】さらに、アナログ表示における記憶装置自
体と外部回路との分離に関しては、記憶装置から送られ
る補数状態の論理信号をそれと質的に異なる第３の状態
に出力を切り換えることによって、記憶装置の一部を外
部回路から動的に分離できるように、高インピーダンス
状態の出力の導入を付け加えることが有利である。この
ようにすれば、記憶装置の全てまたは一部のこうした分
離相中に、分離された部分への書込み操作を実行するこ
とができる。
【０００５】
【発明が解決しようとする課題】本発明の課題は、この
ような目的を達成可能にする、ＣＭＯＳ技術おける記憶
装置のための３状態のいずれか１つに対応してプログラ
ム可能な出力インタフェース装置を実現することであ
る。
【０００６】本発明の更にもう一つの課題は、現在の切
換え雑音を更に減少させる上記のようなインタフェース
装置を実現することである。
【０００７】本発明のまたもう一つの課題は、物理的寸
法が最小限まで縮小され、シリコン基板への取付けが容
易になって、生産体制の単純化された集積回路の形態を
有する上記のようなインタフェース装置を実現すること
である。
【０００８】本発明の更にまたもう一つの目的は、実際
に用いられているＣＭＯＳトランジスタの寸法パラメー
タの選択によって当該デバイスの動作状態を非常に柔軟
に制御できる上記のような出力インタフェース装置を実
現することである。
【０００９】
【課題を解決するための手段】本発明によるＣＭＯＳ技
術による記憶装置のための３状態に対応してプログラム
可能な出力インタフェース装置は基準電圧については電
源電圧より供給される。この装置には連続的に、カスケ
ード接続されて、以下のステージ、すなわち、記憶装置
より伝送される入力信号Ｉおよび制御信号ｅを受信す
る、インタフェース装置の選択的制御のためのステージ
であって、入力信号Ｉよりの補足論理信号か、もしくは
当該のインタフェース装置の出力において高インピーダ
ンス状態を生成させることができる明確な論理レベルか
を２箇所の出力ポートに生成させることを可能にするイ
ンタフェース装置の選択的制御のための制御ステージ
と、この制御ステージの２箇所の出力ポートより伝送さ
れる論理信号を受信する第１のインバータステージであ
って、第１と第２の出力に第１の反転論理信号を生成さ
せることを可能にする第１のインバータステージと、第
１の反転論理信号を受信する第２のインバータステージ
であって、第１と第２の出力に第２の反転論理信号を生
成させることを可能にする第２のインバータステージと
第２の反転信号間のアナログレベル差を縮小させるステ
ージであり、かつ、インタフェース装置の出力を高イン
ピーダンス状態に切り換えるためのアナログレベル差縮
小ステージと、そしてアナログレベル差縮小ステージよ
り伝送される信号を受信する出力ステージであって、ア
ナログレベル差の縮小の後に、出力信号を伝送する前記
出力ステージは当該の出力インタフェース装置の出力キ
ャパシタンスを充放電するための電流を決定し、かつ、
平衡させることを可能にする出力ステージとが含まれて
いることを、注目すべきである。
【００１０】
【発明の実施の形態】本発明の実施の形態について本発
明の一実施例を挙げて説明する。
【００１１】図１は本発明のＣＭＯＳの出力インタフェ
ースの一実施例の接続図である。
【００１２】先ず、図１によれば、本発明の課題である
本装置は基準電圧Ｖｓｓについては、Ｖｃｃという符号
で示されている電源電圧により給電される。
【００１３】本装置には連続的に、縦続接続されて、イ
ンタフェース装置の選択的制御のためのステージ１が含
まれ、この制御ステージは、記憶装置から伝送される入
力信号Ｉと制御信号ｅを受信する。一般的には、入力信
号Ｉは、例えば記憶装置から読み取られたデータを表す
ビット周波数における矩形波信号からなり、そしてこれ
らのデータを処理するための外部回路に向かって送ら
れ、これらの外部回路は、本発明の課題であるインタフ
ェース装置を介して記憶装置に相互接続されていること
が示されている。
【００１４】選択的な制御ステージ１は、それぞれ参照
符号ＡおよびＢを付されている２つの出力ポートに、入
力信号Ｉよりの補数論理信号か、または後に説明される
ようにインタフェース装置の出力に高インピーダンスの
論理レベルを生成させことを可能にする明確な論理レベ
ルかを出力させることを可能にする。
【００１５】この制御ステージ１の後に、参照番号２で
示されている第１のインバータステージが続き、このス
テージは制御ステージ１の２箇所の出力ポートＡ、Ｂよ
り出力される論理信号を受信する。第１のインバータス
テージ２は、参照符号Ｃ、Ｄを有する第１と第２の出力
端子に先ず対応する反転論理信号を生成させることを可
能にする。
【００１６】第１のインバータステージ２の後には第２
のインバータステージ３が続き、このステージ３は、第
１の反転論理信号を受信し、そして符号Ｅ、Ｆで示され
ている第１と第２の出力端子に第２の反転論理信号を生
成させることを可能にする。第２のインバータステージ
３自身の後には、第２の上記の反転信号間のアナログ差
を縮小させるステージ４が続き、このステージ４はイン
タフェース装置の出力において高インピーダンス状態に
切り換えるためのステージである。最後に、アナログレ
ベル差縮小ステージ４自身の後には、上記の端子Ｅおよ
びＦにおいて伝送される信号間の差を縮小した後に、上
記アナログレベル差縮小ステージ４より送出される信号
を受信する出力ステージ５が続き、こうして参照符号Ｘ
ＸＸの出力信号を伝送する出力ステージ５は、インタフ
ェース装置の出力キャパシタンスを充放電するための電
流を決定し、そして平衡させることを可能にする。
【００１７】本発明の課題であるインタフェース装置の
説明をさらに進める前に、このインタフェース装置の出
力キャパシタンスは、このインタフェース装置の固有出
力キャパシタンスから成るのみでなく、当該のインタフ
ェース装置の出力端子に相互接続されかつ上記の出力信
号ＸＸＸを受信している装置の入力キャパシタンスから
も構成されている。
【００１８】一般的に、第２の反転信号間のアナログ差
を縮小させるステージであり、かつインタフェース装置
の出力において高インピーダンス状態に切り換えるため
のステージ４が、本発明の課題である出力インタフェー
ス装置に３状態に対応してプログラム可能であるその特
性を与えらることを可能にしている。なお、このインタ
フェース装置のプログラム可能な特性は、以下のような
事実に由来する。すなわち、２つの反転信号間のアナロ
グ差を縮小させるステージに対する特定のコマンドに際
して、このアナログレベル差縮小ステージの出力端子Ｅ
とＦにおいて伝送された第２の反転信号の等価性または
近似等価性によって、本発明の課題である出力インタフ
ェース装置のための従来型の作動が可能になり、この出
力インタフェース装置は次に、ビット周波数における２
つの従来の論理状態に相当しかつ入力信号Ｉにより転送
されたデータを表す、入力信号Ｉに対応する論理信号を
伝送する。
【００１９】対照的に、第２の反転信号間のアナログ分
離を縮小させるこの同じステージに対する特定のコマン
ドに際して、本発明の課題であるインタフェース装置
は、出力端子ＥとＦにより伝送された信号をそれぞれ特
異な数値、例えば非限定的な例を挙げれば、電源電圧Ｖ
ｃｃを連続値とし基準電圧Ｖｓｓを連続値にすることに
よって、電気的に出力ステージ５自体をアナログレベル
差縮小ステージ４の出力端子Ｅ、Ｆから切り離すことを
可能にし、その結果、出力インタフェース装置を高イン
ピーダンス状態にし、そしてこのようにしてユーザ装置
から切り離された記憶装置内へ書き込むという特定の機
能の実行を可能にする。
【００２０】２状態出力および高インピーダンス出力そ
れぞれの制御のための動作方式は、２状態出力方式に関
する限り、アナログレベル差縮小ステージ４への出力信
号ＸＸＸのフィードバックに基づいており、一方、高イ
ンピーダンス出力方式におけるインタフェース装置の動
作は、後に説明されるように、制御信号ｅに基づく同じ
アナログレベル差縮小ステージ４への特定のコマンドに
基づいている。
【００２１】アナログレベル差縮小ステージ４と出力ス
テージ５との第１および第２のインバータステージ２、
３の制御ステージ１の特定の有利な実施例は、同じ図１
を参照して以下により詳細に説明する。
【００２２】明らかに、上記の実施例はそれ自体ＣＭＯ
Ｓ技術で製造できる点が有利であり、その結果本発明の
課題である３状態に対応してプログラム可能な出力イン
タフェース装置を直接記憶装置回路自体に組み込むこと
も可能であることは理解されよう。
【００２３】上述の図１によると、制御ステージ１に
は、電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間にカスケー
ド接続されているＰ型金属酸化膜半導体（以下ＰＭＯＳ
と略記する）トランジスタＴＰ1、および、Ｎ型金属酸
化膜半導体（以下ＮＭＯＳと略記する）トランジスタＴ
Ｎ1を含む第１のインバータが含まれていることが有利
な点であることが判る。上記の２つのトランジスタは制
御信号ｅによって並列に制御されており、そしてこれら
のドレインとソースとの接続点に第１の反転制御信号ｅ
1 を伝送する。
【００２４】さらに、電源電圧Ｖｃｃと基準電圧Ｖｓｓ
との間にカスケード接続されているＰＭＯＳトランジス
タＴＰ2 およびＮＭＯＳトランジスタＴＮ2 を含む第２
のインバータが備えられている。これら２つのトランジ
スタもまた第１の反転制御信号ｅ1 により制御されてい
る。これらのトランジスタはそれらのドレインとソース
との接続点に第２の反転制御信号ｅ2 を伝送する。
【００２５】図１に示されているように、制御ステージ
１には更に、電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間に
カスケード接続されているＰＭＯＳトランジスタＴＰ5
とＮＭＯＳトランジスタＴＮ6 とそしてＮＭＯＳトラン
ジスタＴＮ5 を含む入力信号Ｉを反転させる第１のモジ
ュールが含まれている。更に、ＰＭＯＳトランジスタＴ
Ｐ6 はＰＭＯＳトランジスタＴＰ6 と並列に接続されて
おり、そしてＰＭＯＳトランジスタＴＰ5 とＮＭＯＳト
ランジスタＴＮ5 の共通ゲート電極は入力信号Ｉを受信
する。ＰＭＯＳトランジスタＴＰ6 とＮＭＯＳトランジ
スタＴＮ6 との共通ゲート電極は第２の反転制御信号ｅ
2 を受信し、そしてＰＭＯＳトランジスタＴＰ5 、ＴＰ
6 とＮＭＯＳトランジスタＴＮ6 のドレインとソースと
の接続点は、制御ステージ１の出力ポートの一つ、出力
ポートＡを構成する。
【００２６】また、入力信号Ｉを反転させる第２のモジ
ュールには、電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間に
カスケード接続されている２つのＰＭＯＳトランジスタ
ＴＰ 3 と、ＴＰ4 と、ＮＭＯＳトランジスタＴＮ3 とが
含まれている。ＮＭＯＳトランジスタＴＮ6 は更にＮＭ
ＯＳトランジスタＴＮ4 と並列に接続されており、そし
てＰＭＯＳトランジスタＴＰ3 とＮＭＯＳトランジスタ
ＴＮ3 の共通ゲート電極は入力信号Ｉを受信する。ＰＭ
ＯＳトランジスタＴＰ4 とＮＭＯＳトランジスタＴＮ4
との共通ゲート電極は入力信号Ｉを受信し、そしてＰＭ
ＯＳトランジスタＴＰ4 とそしてＮＭＯＳトランジスタ
ＴＮ4 とＴＮ3 のドレインとソースとの接続点は、制御
ステージ１の他方の出力ポートである出力ポートＢを構
成する。
【００２７】制御ステージ１の動作は以下のようなもの
である。すなわち、制御ステージ１により、そして制御
信号ｅに応じて、制御ステージ１は以下の部分を制御す
ることも、また制御しないことも可能である。これは、
もし制御信号ｅが電源電圧Ｖｃｃの値であれば、出力ポ
ートＡおよびＢはＩの論理レベルにあっても、その補数
であるからである。もし制御信号ｅが基準電圧Ｖｓｓの
値であれば、その時出力ポートＡは電源電圧Ｖｃｃに等
しい電圧に保たれ、そして出力ポートＢは基準電圧Ｖｓ
ｓの値である。この後者の状態は、下記に説明されるよ
うに、本発明の課題であるインタフェース装置の出力を
高インピーダンス状態に設定することを可能にする。
【００２８】第１のインバータステージ２に関する限
り、そして図１を参照すると、この図１には、電源電圧
Ｖｃｃと基準電圧Ｖｓｓとの間にカスケード接続されて
いるＰＭＯＳトランジスタＴＰ7 とＮＭＯＳトランジス
タＴＮ7 によって形成されている第１のインバータモジ
ュールが含まれていることが示されている。上記のトラ
ンジスタの共通ゲート電極は制御ステージ１の第１のイ
ンバータモジュールの出力ポートＡに相互接続され、そ
してＰＭＯＳトランジスタＴＰ7 のドレインとＮＭＯＳ
トランジスタＴＮ7 のソースとの接続点は、制御ステー
ジ１の第１のインバータモジュールの出力ポートＡによ
って送出された論理信号から、論理補数信号を送出す
る。
【００２９】第１のインバータステージ２にはさらに、
電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間にカスケード接
続されているＰＭＯＳトランジスタＴＰ8 とＮＭＯＳト
ランジスタＴＮ8 によって形成されている第２のインバ
ータモジュールが含まれており、これらのトランジスタ
の共通ゲート電極は制御ステージ１の第２のインバータ
モジュールの出力ポートＢに相互接続されている。ＰＭ
ＯＳトランジスタＴＰ 8 のドレインとＮＭＯＳトランジ
スタＴＮ8 のソースとの接続点は、制御ステージ１の第
２のインバータモジュールの出力ポートＢによって伝送
された論理信号から、論理補数信号を送出する。
【００３０】したがって、図１におけるＰＭＯＳトラン
ジスタＴＰ7 のドレインと、ＴＮ7のソースとの接続点
と、図１の点Ｃと、そしてＰＭＯＳトランジスタＴＰ8
のドレインとＴＮ8 のソースとの接続点と、図１の点Ｄ
は、上に説明されている出力ポートＡとＢにおける信号
の補数である第１の反転論理信号を送出する。
【００３１】第２のインバータステージ３に関しては、
図１に示されているように、このステージ３には並列に
接続されている２つのＰＭＯＳトランジスタＴＰ10、Ｔ
Ｐ11と、これも並列に接続されている２つのＮＭＯＳト
ランジスタＴＮ10、ＴＮ11とが含まれ、これらのＰＭＯ
ＳとＮＭＯＳのトランジスタＴＰ10、ＴＰ11 とＴ
Ｎ 10、ＴＮ11はそれぞれ並列な１組のトランジスタを形
成し、各組は電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間に
おいてカスケード接続されている。
【００３２】上記のＰＭＯＳとＮＭＯＳのトランジスタ
の共通ゲート電極は、補数信号、すなわち第１のインバ
ータステージ２の第１のインバータモジュールの出力端
子Ｃにより伝送された第１の反転論理信号を受信する。
カスケード接続されている並列の各組のトランジスタＴ
Ｐ10、ＴＰ11との共通のドレインとＴＮ10、ＴＮ11の共
通のソースとの接続点は、第２のインバータステージ３
の第１の出力を構成する。
【００３３】第２のインバータステージ３には更に、電
源電圧Ｖｃｃと基準電圧Ｖｓｓとの間にカスケード接続
されているＰＭＯＳトランジスタＴＰ9 とＮＭＯＳトラ
ンジスタＴＮ9 とによって形成されている第２のインバ
ータモジュールが含まれている。
【００３４】上記のＰＭＯＳとＮＭＯＳのトランジスタ
の共通ゲート電極は第１のインバータステージ２の第２
のインバータモジュールの端子Ｂによって送出された論
理補数信号を受信し、そして上記のＰＭＯＳとＮＭＯＳ
のトランジスタＴＰ9 のドレインとＴＮ9 のソースとの
接続点は第２のインバータステージ３の第２の出力を構
成する。
【００３５】動作の観点によると、第２のインバータス
テージ３は、第１のインバータステージの端子Ｃおよび
Ｄに送出された論理信号の補数を生成し上記の出力端子
に送出して補数信号値にすることが可能になることが判
る。第２のインバータステージ３のこれらの出力端子は
ＥおよびＦという符号を付けられており、アナログレベ
ル差縮小ステージ４の出力端子に関するものと同じ符号
が用いられているが、その理由は、図１に示されている
ように、対応する出力が直接に連結されているという事
実に拠る。
【００３６】アナログレベル差縮小ステー４ジに関して
は、上記の図面に示されているように、このステージに
は、第２のインバータステージ３の第１の出力Ｅと基準
電圧Ｖｓｓとの間に並列に接続されている第１の切換え
モジュールが含まれていることが有利な点である。この
切換えモジュールは、制御状態にターンオンされている
とき、上記の第１の出力端子Ｅによって伝送される信号
のアナログ電圧の値を低下させることを可能にする。
【００３７】さらに、第２の切換えモジュールは第２の
インバータステージの第２の出力Ｆと電源電圧Ｖｃｃと
の間に並列に接続されている。この第２の切換えモジュ
ールはこのようにして、制御状態にターンオンされてい
るとき、第２のインバータモジュールの第２の出力の出
力電圧の値を電源電圧Ｖｃｃの値まで増大させることを
可能にする。
【００３８】アナログレベル差縮小ステージ４にはま
た、第１の切換えモジュール４１と第２の切換えモジュ
ール４２の切換えを制御するための切換え制御モジュー
ル４３が含まれ、この切換え制御モジュール４３は出力
信号ＸＸＸフィードバック方式で動作し、そして第１の
切換えモジュール４１と第２の切換えモジュール４２と
のほぼ同時の切換え制御を可能にする。
【００３９】この動作方式によって、第２のインバータ
ステージ３の第１の出力Ｅにより伝送された信号のアナ
ログレベルを縮小することも、また電源電圧Ｖｃｃの値
から基準電圧Ｖｓｓまで出力信号が遷移する際に出力キ
ャパシタンスの放電速度を増加させることも、あるいは
出力ステージ５を高インピーダンス状態出力方式に設定
することも可能になる。
【００４０】より特殊的には、制御モジュール４３に
は、電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間に縦続接続
されている２つのＰＭＯＳＴＰ16とＮＭＯＳＴＮ17のト
ランジスタにより形成されているインバータが含まれて
いるのが判る。上記のＰＭＯＳとＮＭＯＳとのトランジ
スタの共通ゲート電極は、出力ステージ５の出力に連結
され、このようにして出力信号ＸＸＸを受信している。
上記の複数トランジスタＴＰ16のドレインとＴＰ17のソ
ースとの接続点は反転出力信号を送出する。
【００４１】制御モジュール４３にはまた、電源電圧Ｖ
ｃｃと基準電圧Ｖｓｓとの間にカスケード続接続されて
いる、２つのＰＭＯＳトランジスタＴＰ14、ＴＰ15 と
２つのＮＭＯＳトランジスタＴＮ15 、ＴＮ16とにより
形成されている切換え回路が含まれている。ＰＭＯＳＴ
Ｐ14とＮＭＯＳＴＮ15との複数トランジスタの共通ゲー
ト電極は、トランジスタＴＰ16のドレインとＴＰ17のソ
ースとの接続点から送出された反転出力信号を受信す
る。ＰＭＯＳＴＰ15とＮＭＯＳＴＮ16の複数トランジス
タはそれぞれそのゲート電極において、第１の反転制御
信号ｅ1 と第２の反転制御信号ｅ2 を受信する。ＰＭＯ
ＳＴＰ15のドレインとＮＭＯＳＴＮ16のソースとの接続
点、すなわち図１ではＧという符号を付けられいる接続
点は、アナログレベル差縮小ステージ４の第１の切換え
手段４１と第２の切換え手段４２のほぼ同時の切換え制
御のための信号を伝送することを可能にする。最後に、
ＰＭＯＳＴＰ15のドレインとＮＭＯＳＴＮ16のソースと
の接続点Ｇと基準電圧Ｖｓｓとの間に連結されているＮ
ＭＯＳトランジスタＴＮ14が追加されている。ＮＭＯＳ
トランジスタＴＮ14のゲート電極は第１の反転制御信号
ｅ1 を受信する。
【００４２】アナログレベル差縮小ステージ４の動作方
式は、このアナログレベル差縮小ステージ４の出力端子
Ｅにおいて、アナログセンスで、電圧振幅を縮小させる
という効果を有し、そして対照的に、２つの論理状態を
有する方式において、本発明の課題であるインタフェー
ス装置の動作中に電源電圧Ｖｃｃの値から基準電圧Ｖｓ
ｓの値まで、出力すなわち出力信号ＸＸＸの切換え時
に、この同じステージの出力端子Ｆにおける電圧の値を
増大させるという効果を有する。
【００４３】基準電圧Ｖｓｓに切換え、そして基準の電
源電圧の疑似周期振動が集積回路チップのレベルに低下
した後に、出力信号の切換え傾斜が出力信号によるはね
返りを必然的に伴うので、出力信号ＸＸＸの切換え傾斜
を減少させることが必要であるのは、まさにこの時であ
る。
【００４４】図２に線図で示されているように、これら
の疑似周期的な振動はハウジングの存在のためであるこ
とが判る。このハウジングは、本発明によるインタフェ
ース回路に連結されており、上記の図２ではＬＵＰＯ、
ＬＵＰＮ、ＬＯＸＮ、ＬＤＮＮおよびＬＤＮＱという符
号で示されている漏れインダクタンスを示す金属結合を
含む。
【００４５】さらに、これらの結合はその物理的な近接
性のために静電結合により連結されており、これらの結
合はまたその長さとその断面に応じてある程度の電気抵
抗を示す。この静電結合とこれに対応する抵抗は、図２
では、ＲＵＰＱ，ＲＵＰＮ，ＣＵＱＮ1 ，ＣＵＱＮ2 ，
ＣＵＮＸ2 ，ＣＵＮＸ1 ，ＣＤＮＸ2 ，ＣＤＮＸ1 ，Ｒ
ＯＸＮ， ＲＤＮＮ，ＲＤＮＱ，ＣＤＱＮ2 ，ＣＤＱＮ
1 , ＣＤＷＮ，ＣＰＣＫＵ，そしてＣＰＣＫＤという符
号で示されている。出力キャパシタンスはＣｏｕｔとい
う符号で示されている。さらに、Ｖｃｃ* とＶｓｓ* は
それぞれ、これらの電圧が浮遊キャパシタンスＣＵＤＱ
によって結合されているときに、データＢＵＳ（レール
ＶｃｃとレールＶｓｓ）上で利用可能な電源電圧と基準
電圧を示し、また、Ｖｃｃ* * とＶｓｓ* * はそれぞ
れ、これらの電圧が浮遊キャパシタンスＣＵＤＮによっ
て結合されているときに、周縁バッファトランジスタＴ
Ｐ17とＴＰ18で利用可能な電源電圧と基準電圧を示して
いる。
【００４６】基準電圧に対する切換えしきい値は電源電
圧Ｖｃｃに対するものよりも低いので、電源電圧Ｖｃｃ
の値より基準電圧Ｖｓｓの値への出力信号ＸＸＸの切換
えは最も重要である。したがって、基準電圧Ｖｓｓはあ
らゆるＮＭＯＳトランジスタのゲート・ソース間電圧に
対する基準となるので、電源電圧Ｖｃｃの疑似ランダム
振動は、本発明によるインタフェース装置における不慮
の切換えを引起し易すくする。
【００４７】このようにして、出力信号ＸＸＸを伝送す
る出力ステージ５の出力と、下記ステージ４の出力信号
ＥおよびＦにより伝送される信号レベルにおけるアナロ
グレベル差縮小ステージ４の切換え制御モジュール４３
との間に生じるフィードバックによって、出力信号ＸＸ
Ｘが電源電圧Ｖｃｃの値から基準電圧Ｖｓｓの値に移る
ときに、ＮＭＯＳトランジスタＴＮ14とＴＮ13に、出力
端子上に存在する信号のアナログレベルを下げるように
振舞わせることが可能になる。このような動作方式は、
ＰＭＯＳトランジスタＴＰ17に、出力キャパシタンスＣ
ＯＵＴＰＵＴの放電速度を十分を遅らせるように振舞
わせるが、十分厳密な意味で、発明の課題であるインタ
フェース装置によって用いられる動的な電力消費はそれ
ほど大きくなり過ぎることはない。
【００４８】この同じアナログレベル差縮小ステージ４
の出力端子Ｆに関しては、出力信号ＸＸＸの振幅が基準
電圧Ｖｓｓの値に低下すればするほど、第２の切換えモ
ジュール４２すなわちＰＭＯＳトランジスタＴＰ12とＴ
Ｐ13から成る分岐の作用によって、出力端子Ｆにおける
電圧は電源電圧Ｖｃｃの値に向かって上昇する。このプ
ロセスは、出力信号ＸＸＸが電源電圧Ｖｃｃの値から基
準電圧Ｖｓｓの値に切り替わるときに、アナログセンス
において、出力信号ＸＸＸが基準電圧Ｖｓｓのレベルに
接近する場合に、出力キャパシタンスＣ ＯＵＴＰＵＴ
の放電速度を加速させることになる。
【００４９】高インピーダンス状態への切換えに関して
は、ＮＭＯＳトランジスタＴＮ14が特殊な役割を果た
し、端子Ｇにおける電圧の値を保たせ、制御信号ｅが基
準電圧Ｖｓｓの値であるときに、トランジスタＴＰ15
とＴＮ16のドレインとソースとの接続点Ｇの電圧を基準
電圧Ｖｓｓの値に保たせることが見られる。これは、端
子Ｇが基準電圧Ｖｓｓを採っている時で、かつ端子Ｈに
おける第１の反転制御信号ｅ1 が電源電圧Ｖｃｃの値で
ある場合、ＰＭＯＳトランジスタＴＰ12およびＮＭＯＳ
トランジスタＴＮ12とＴＮ13が開いており、そのとき切
換えモジュール４１と４２は開位置に切換えられている
から、つまりこれらのモジュールは通電していないから
である。その結果として、端子Ｅにおける信号が基準電
圧Ｖｓｓの値になっているとき、フィードバック機構は
遮断されている。この場合、出力端子ＥとＦはそれぞれ
電源電圧Ｖｃｃと基準電圧Ｖｓｓとの値にされており、
その結果図１を参照して以下に説明されるように、出力
ステージ５の切離しが可能になる。
【００５０】上記の出力ステージ５には、電源電圧Ｖｃ
ｃと基準電圧Ｖｓｓとの間でカスケード接続されている
ＰＭＯＳトランジスタＴＰ17とＮＭＯＳトランジスタＴ
Ｎ18が含まれる。上記のＰＭＯＳとＮＭＯＳの複数トラ
ンジスタのドレインとソースとの接続点は出力ステージ
のための出力端子とそして本発明による装置の出力端子
をも構成する。さらに、ＰＭＯＳトランジスタＴＰ17の
ゲート電極は、第２のインバータステージの第１の出力
に連結され、そして最後にアナログレベル差縮小ステー
ジ４の端子Ｅに連結されており、そのうえＮＭＯＳトラ
ンジスタＴＮ17のゲート電極自体は、第２のインバータ
ステージの第２の出力端子Ｆに、つまり最後にアナログ
レベル差縮小ステージ４の出力端子Ｆに連結されてい
る。
【００５１】したがって、上記の出力端子ＥとＦがそれ
ぞれ電源電圧Ｖｃｃと基準電圧Ｖｓｓの値をとるとき、
ＰＭＯＳトランジスタＴＰ17とＮＭＯＳトランジスタＴ
Ｎ18は非活動状態になり、その結果上述されたように、
出力を高インピーダンス状態にすることができることが
理解されよう。
【００５２】このようにして、出力ステージ５は、トラ
ンジスタＴＮ17とＴＮ18を用いて、出力キャパシタンス
Ｃ ＯＵＴＰＵＴの充放電をするために電流を定めかつ
平衡をとることを可能にさせることが理解されよう。
【００５３】図１と図２それぞれに示されている試験点
における信号を表示するタイミングダイヤグラムが図３
ａ、３ｂおよび３ｃに示されている。このタイミングダ
イヤグラムはその各図の左手部分に、出力ステージ５の
出力とそして切換えモジュール４１と４２および切換え
制御モジュール４３によってその間に生じるフィードバ
ックループが活動状態にあって、そのために出力信号の
騒音レベルが明らかに減少している場合が示されてい
る。このフィードバックループは明らかに、本発明の課
題である、３状態に対応してプログラム可能な出力イン
タフェース装置が入力信号Ｉを表す２つの論理状態で作
動しているときに、活動状態になる。特に３ａでは、フ
ィードバックがなく、ループが開いているとき、騒音レ
ベルが非常に高くなっていることに、気付くであろう。
【００５４】出力キャパシタンスＣ ＯＵＴＰＵＴにお
けると同様に、それぞれ端子Ｅと端子Ｆにおいて得られ
た信号Ｖ（ＯＴＷ）は、フィードバックがあってもなく
ても同じ条件で図３ｂに示されている。
【００５５】フィードバックが存在しそして出力キャパ
シタンスＣ ＯＵＴＰＵＴの放電を制御するために、信
号Ｅはいくらか信号Ｆより 遅いことに気付かれるであ
ろう。特にこの軽微なずれによって、上述のように出力
キャパシタンスの放電を制御することができる。このず
れは図３ａに示されているように、左手側において、騒
音レベルの制御に十分であるが、しかし、上記の遅れの
範囲内で、端子ＥとＦで得られる信号の等価性または近
似等価性によって、上述のように入力信号Ｉを表す２つ
の論理状態で、本発明の課題である、３状態のいずれか
に対応してプログラム可能な出力インタフェース装置を
作動させることが可能になる。
【００５６】対照的に、図３ｂの右手側、すなわちフィ
ードバックのない場合では、ポ−トＥとＦにおける値Ｖ
ｃｃに向かう電圧の上昇があることが示されており、そ
の結果騒音レベルを制御せずに、本発明によるインタフ
ェース回路をその低い論理状態に置くことができる。
【００５７】最後に、図３ｃは、図２の点ＵＰＬＮ，Ｕ
ＰＬＱ，ＤＮＬＮおよびＤＮＬＱ、つまり本発明の課題
であるインタフェース装置の浮遊結合において、記録さ
れたタイミングダイヤグラムを表している。特に、図３
ｃの左側と右側を比較すると、騒音レベル、すなわち対
応する試験点における電圧レベルは、フィードバックが
ある場合に相当に減少していることが判るであろう。
【００５８】
【発明の効果】このように、上述の出力インタフェース
装置は、ＣＭＯＳ技術における記憶装置のための３状態
に対応してプログラム可能であり、そしてこの装置は騒
音基準を満たすばかりでなく、例えばトランジスタＴＰ
12、ＴＰ12、ＴＮ12およびＴＮ 13のようなトランジスタ
の寸法および寸法パラメータを例えば変更することによ
って、随意にフィードバックを増減できる特に高い性能
を与えられている。最後に、導入されるフードバックの
レベルに対応し、その結果として信号の伝播時間が増大
することが見られる。
【図面の簡単な説明】
【図１】本発明の課題である、ＣＭＯＳ技術おける記憶
装置のための３状態に対応してプログラム可能な出力イ
ンタフェース装置全体を示すダイヤグラムである。
【図２】集積回路の形態で作られた、本発明によるイン
タフェース装置の浮遊インダクタンスとキャパシタンス
のダイヤグラムを示す。
【図３】図１と２の試験点におけるサンプリングされた
信号のタイミングダイヤグラムを示し、（ａ）はフィー
ドバック切断時のレベルを示し、（ｂ）は（ａ）におけ
る信号レベルをＶ（ＯＴＷ）としたときの信号出力のタ
イミングダイヤグラムを示し、（ｃ）は（ａ）に示した
試験点のノイズレベルを示し、上部がフィードバック切
断時、下部がフィードバックのある状態のものである。
【符号の説明】
１ 制御ステージ ２ 第１のインバータステージ ３ 第２のインバータステージ ４ アナログレベル差縮小ステージ ５ 出力ステージ ４１ 第１の切換えモジュール ４２ 第２の切換えモジュール ４３ 切換え制御モジュール Ｉ 入力信号 ｅ 制御信号 ＴＰ ＰＭＯＳトランジスタ ＴＮ ＮＭＯＳトランジスタ Ａ 出力端子 Ｂ 出力端子 Ｃ 出力端子 Ｄ 出力端子 Ｅ 出力端子 Ｆ 出力端子 Ｇ 共通ドレイン電流源点 Ｖｃｃ 電源電圧 Ｖｓｓ 基準電圧 Ｃ ＯＵＴＰＵＴ 出力キャパシタンス ＸＸＸ 出力信号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基準電圧（Ｖｓｓ）が電源電圧（Ｖｃ
    ｃ）により給電され、出力キャパシタンスを後段に有す
    る、相補形金属酸化膜半導体（ＣＭＯＳ）技術における
    記憶装置のための３状態に対応してプログラム可能な出
    力インタフェース装置において、 該出力インタフェース装置には連続的に、カスケード接
    続されて、以下のステージ、すなわち、 前記記憶装置より送出される入力信号（Ｉ）および制御
    信号（ｅ）を受信する、前記出力インタフェース装置の
    選択的な制御のためのステージであって、前記入力信号
    （Ｉ）の論理補数信号か、もしくは該出力インタフェー
    ス装置の出力において高インピーダンス状態を生成する
    ことができる特異な論理レベルかを２箇所の出力ポート
    に生成させることを可能にする該出力インタフェース装
    置の選択的な制御のための制御ステージと、 前記制御ステージの２箇所の前記出力ポートより伝送さ
    れる前記論理信号を受信する第１のインバータステージ
    であって、第１と第２の出力に第１の反転論理信号を生
    成させる第１のインバータステージと、 前記第１の反転論理信号を受信する第２のインバータス
    テージであって、第１と第２の出力に第２の反転論理信
    号を生成させる第２のインバータステージと前記第２の
    反転信号間のアナログレベル差を縮小させるステージで
    あり、かつ該出力インタフェース装置の出力を高インピ
    ーダンス状態に切り換えるためのアナログレベル差縮小
    ステージと、 前記アナログレベル差縮小ステージより送出される信号
    を受信する出力ステージであって、アナログレベル差の
    縮小の後に、出力信号を送出する前記出力ステージは該
    出力インタフェース装置の前記出力キャパシタンスを充
    放電するための電流を決定し、かつ、平衡させる出力ス
    テージと、が含まれている相補形金属酸化膜半導体（Ｃ
    ＭＯＳ）技術における記憶装置のための３状態に対応し
    てプログラム可能な出力インタフェース装置。
  2. 【請求項２】 前記制御ステージには、 前記電源電圧（Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との
    間にカスケード接続されかつ前記制御信号（ｅ）によっ
    て並列に制御されているＰＭＯＳトランジスタ（Ｔ
    Ｐ1 ）およびＮＭＯＳトランジスタ（ＴＮ1 ）を含む第
    １のインバータであって、前記ＰＭＯＳトランジスタの
    ドレインとＮＭＯＳトランジスタのソースとの接続点に
    おいて第１の反転制御信号（ｅ1 ）を送出する第１のイ
    ンバータと、前記電源電圧（Ｖｃｃ）と前記基準電圧
    （Ｖｓｓ）との間にカスケード接続されかつ前記の第１
    の反転制御信号（ｅ1 ）によって並列に制御されている
    ＰＭＯＳトランジスタ（ＴＰ2 ）およびＮＭＯＳトラン
    ジスタ（ＴＮ2 ）を含む第１のインバータであって、前
    記ＰＭＯＳトランジスタ（ＴＰ2）のドレインとＮＭＯ
    Ｓトランジスタ（ＴＮ2）のソースとの接続点において
    第２の反転制御信号（ｅ2）を送出する第１のインバー
    タと、 前記電源電圧（Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との
    間にカスケード接続されているＰＭＯＳトランジスタ
    （ＴＰ5 ）とＮＭＯＳトランジスタ（ＴＮ6 ）とそして
    ＮＭＯＳトランジスタ（ＴＮ5 ）を含む前記入力信号
    （Ｉ）を反転させる第１の切換えモジュールであって、
    ＰＭＯＳトランジスタ（ＴＰ6 ）が更に前記ＰＭＯＳト
    ランジスタ（ＴＰ5 ）と並列に接続されており、前記の
    ＰＭＯＳ（ＴＰ5 ）とＮＭＯＳ（ＴＮ5 ）とのトランジ
    スタの共通ゲート電極は前記入力信号（Ｉ）を受信し、
    そして前記のＰＭＯＳ（ＴＰ6 ）とＮＭＯＳ（ＴＮ6 ）
    の共通ゲート電極は前記の第２の反転制御信号（ｅ2 ）
    を受信し、前記ＰＭＯＳ（ＴＰ 5 、ＴＰ6 ）の共通のド
    レインとＮＭＯＳ（ＴＮ6 ）のトランジスタのソースと
    の接続点は前記制御ステージの前記出力ポートの１方を
    構成する第１の切換えモジュールと、 前記電源電圧（Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との
    間にカスケード接続されている２つのＰＭＯＳトランジ
    スタ（ＴＰ3 、ＴＰ4 ）およびＮＭＯＳトランジスタ
    （ＴＮ3 ）を含む前記入力信号（Ｉ）を反転させる第２
    の切換えモジュールであって、ＮＭＯＳトランジスタ
    （ＴＮ6 ）が、さらに、前記ＮＭＯＳトランジスタ（Ｔ
    Ｎ3 ）と並列に接続されており、前記のＰＭＯＳ（ＴＰ
    3 ）とＮＭＯＳ（ＴＮ3 ）とのトランジスタの共通ゲー
    ト電極は前記の第１の反転制御信号（ｅ1 ）を受信し、
    そして前記のＰＭＯＳ（ＴＰ4 ）とＮＭＯＳ（ＴＮ4 ）
    の共通ゲート電極は前記入力信号（Ｉ）を受信し、前記
    のＰＭＯＳ（ＴＰ4 ）のドレインとＮＭＯＳ（ＴＮ4 、
    ＴＮ3 ）のトランジスタの共通のソースとの接続点は前
    記制御ステージの前記出力ポートの他方を構成する第２
    の切換えモジュールとが含まれる請求項１記載の相補形
    金属酸化膜半導体（ＣＭＯＳ）技術における記憶装置の
    ための３状態に対応してプログラム可能な出力インタフ
    ェース装置。
  3. 【請求項３】 前記の第１のインバータステージには、 カスケード接続されているＰＭＯＳトランジスタ（ＴＰ
    7 ）およびＮＭＯＳトランジスタ（ＴＮ7 ）により形成
    されている第１のインバータモジュールであって、前記
    の複数トランジスタの共通ゲート電極は前記制御ステー
    ジの前記の第１のインバータモジュールの前記出力ポー
    トに相互接続されており、前記のＰＭＯＳ（ＴＰ7 ）の
    ドレインとＮＭＯＳ（ＴＮ7 ）のソースとの接続点は、
    前記制御ステージの当該の第１のインバータモジュール
    の前記出力ポートによって伝送された論理信号からの論
    理補数信号を伝送する第１のインバータモジュールと、 カスケード接続されているＰＭＯＳトランジスタ（ＴＰ
    8 ）およびＮＭＯＳトランジスタ（ＴＮ8 ）により形成
    されている第２のインバータモジュールであって、前記
    の複数トランジスタの共通ゲート電極は前記制御ステー
    ジの前記第２のインバータモジュールの前記出力ポート
    に相互接続されており、前記のＰＭＯＳ（ＴＰ8 ）のド
    レインとＮＭＯＳ（ＴＮ8 ）のソースとの接続点は、前
    記制御ステージの当該の第２のインバータモジュールの
    前記出力ポートによって伝送された論理信号からの論理
    補数信号を伝送する第２のインバータモジュールとが含
    まれる請求項１記載の相補形金属酸化膜半導体（ＣＭＯ
    Ｓ）技術における記憶装置のための３状態に対応してプ
    ログラム可能な出力インタフェース装置。
  4. 【請求項４】 前記の第２のインバータステージには、 並列に接続されている２つのＰＭＯＳトランジスタ（Ｔ
    Ｐ10、ＴＰ11）と、並列に接続されている２つのＮＭＯ
    Ｓトランジスタ（ＴＮ10、ＴＮ11 ）とによって形成さ
    れている第１のインバータモジュールであって、並列の
    ２つのトランジスタの各組は前記電源電圧（Ｖｃｃ）と
    前記基準電圧（Ｖｓｓ）との間にカスケード接続されて
    おり、前記のＰＭＯＳとＮＭＯＳの複数トランジスタの
    共通ゲート電極は前記第１のインバータステージの当該
    第１のインバータモジュールにより伝送された論理補数
    信号を受信し、カスケード接続されている並列の複数ト
    ランジスタの上記の各組のＰＭＯＳトランジスタの共通
    ドレインとＮＭＯＳトランジスタの共通のソースとの接
    続点は第２のインバータステージの前記の第１の出力を
    構成する第１のインバータモジュールと、 前記電源電圧（Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との
    間にカスケード接続されているＰＭＯＳトランジスタ
    （ＴＰ9 ）およびＮＭＯＳトランジスタ（ＴＮ9）によ
    り形成されている第２のインバータモジュールであっ
    て、前記のＰＭＯＳとＮＭＯＳの複数トランジスタの共
    通ゲート電極は前記の第１のインバータステージの前記
    の第２のインバータモジュールによって送出された論理
    補数信号を受信し、前記のＰＭＯＳとＮＭＯＳの複数ト
    ランジスタのＰＭＯＳトランジスタ（ＴＰ9）のドレイ
    ンとＮＭＯＳトランジスタ（ＴＮ9）のソースとの接続
    点は当該第２のインバータステージの前記の第２の出力
    を構成する第２のインバータモジュールとが含まれる請
    求項１記載の相補形金属酸化膜半導体（ＣＭＯＳ）技術
    における記憶装置のための３状態に対応してプログラム
    可能な出力インタフェース装置。
  5. 【請求項５】 前記アナログレベル差縮小ステージに
    は、 第２のインバータステージの前記第１の出力と前記基準
    電圧（Ｖｓｓ）との間に並列に接続されている第１の切
    換え手段であって、前記の第１の切換え手段は、制御状
    態にターンオンされているとき、前記第２のインバータ
    ステージの前記第１の出力により送出される信号のアナ
    ログ電圧の値を低下させることを可能にする第１の切換
    え手段と、 第２のインバータステージの前記第２の出力と前記基準
    電圧（Ｖｓｓ）との間に並列に接続されている第２の切
    換え手段であって、前記の第２の切換え手段は、制御状
    態にターンオンされているとき、前記電源電圧（Ｖｃ
    ｃ）の値まで第２のインバータステージの前記の第２の
    出力の出力電圧の値を増大させることを可能にする第２
    の切換え手段と、 前記第１と第２の切換え手段の切換えを制御する切換え
    制御手段であって、該手段は出力信号フィードバック方
    式で、前記の第１と第２の切換え手段の切換えをほぼ同
    時に制御することが可能であり、したがって、第２のイ
    ンバータステージの前記の第１の出力によって送出され
    た信号のアナログレベルを縮小することも、また前記電
    源電圧（Ｖｃｃ）の値から基準電圧まで前記出力信号が
    遷移する際に前記出力キャパシタンスの放電速度を増加
    させることも、あるいは前記出力ステージを高インピー
    ダンス状態出力方式に設定することも可能である切換え
    制御手段、とが含まれる請求項１記載の相補形金属酸化
    膜半導体（ＣＭＯＳ）技術における記憶装置のための３
    状態に対応してプログラム可能な出力インタフェース装
    置。
  6. 【請求項６】 前記制御手段には、 前記電源電圧（Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との
    間にカスケード接続されている２つのＰＭＯＳ（Ｔ
    Ｐ16）とＮＭＯＳ（ＴＮ17）のトランジスタにより形成
    されているインバータであって、前記のＰＭＯＳとＮＭ
    ＯＳとのトランジスタの共通ゲート電極は前記出力ステ
    ージの前記出力に連結され、かつ、前記出力電圧を受け
    ており、前記の複数トランジスタのＰＭＯＳトランジス
    タ（ＴＰ16）のドレインとＮＭＯＳトランジスタ（ＴＮ
    17）のソースとの接続点が反転出力信号を送出するイン
    バータと、 前記電源電圧（Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との
    間にカスケード接続されている２つのＰＭＯＳトランジ
    スタ（ＴＰ14、ＴＰ15）およびＮＭＯＳトランジスタ
    （ＴＮ15 、ＴＮ16）により形成されている切換え回路
    であって、ＰＭＯＳ（ＴＰ14）とＮＭＯＳ（ＴＮ15）の
    複数トランジスタの共通ゲート電極は前記反転出力信号
    を受信し、そしてＰＭＯＳ（ＴＰ15）とＮＭＯＳ（ＴＮ
    16）の複数トランジスタはそれぞれそのゲート電極にお
    いて、前記の第１の反転制御信号（ｅ1 ）と前記の第２
    の反転制御信号（ｅ2 ）を受信し、ＰＭＯＳ（ＴＰ15）
    のドレインとＮＭＯＳ（ＴＮ16）のソースとの接続点
    が、前記アナログレベル差縮小ステージの第１と第２の
    切換え手段をほぼ同時に切り換えるために、前記制御信
    号を送出する切換え回路と、 ＰＭＯＳ（ＴＰ15）のドレインとＮＭＯＳ（ＴＮ16）の
    ソースとの接続点と前記基準電圧（Ｖｓｓ）との間に連
    結されているＮＭＯＳトランジスタ（ＴＮ14）であっ
    て、そのゲート電極は前記の第１の反転制御信号
    （ｅ1 ）を受信するＮＭＯＳトランジスタ（ＴＮ14）、
    とが含まれる請求項５記載の相補形金属酸化膜半導体
    （ＣＭＯＳ）技術における記憶装置のための３状態に対
    応してプログラム可能な出力インタフェース装置。
  7. 【請求項７】 前記出力ステージには、前記電源電圧
    （Ｖｃｃ）と前記基準電圧（Ｖｓｓ）との間にカスケー
    ド接続されているＰＭＯＳトランジスタ（ＴＰ 17）およ
    びＮＭＯＳトランジスタ（ＴＮ18）が含まれ、前記ＰＭ
    ＯＳトランジスタ（ＴＰ17）のドレインとＮＭＯＳトラ
    ンジスタ（ＴＮ18）のソースとの接続点は前記出力ステ
    ージのための出力端子と当該の出力インタフェース装置
    の出力端子を構成し、前記ＰＭＯＳトランジスタ（ＴＰ
    17）のゲート電極は前記の第２のインバータステージの
    前記の第１の出力に連結されそして前記ＮＭＯＳトラン
    ジスタ（ＴＮ17）のゲート電極は前記の第２のインバー
    タステージの前記の第２の出力に連結される請求項１記
    載の相補形金属酸化膜半導体（ＣＭＯＳ）技術における
    記憶装置のための３状態に対応してプログラム可能な出
    力インタフェース装置。
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