JP2003233357A - 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法 - Google Patents

基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法

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Abstract

(57)【要約】 【課題】 極性反転駆動を行う場合に、消費電流を低減
することができる基準電圧発生回路、表示駆動回路、表
示装置及び基準電圧発生方法を提供する。 【解決手段】 基準電圧発生回路２００は、正極性用の
抵抗比の第１のラダー抵抗回路２１２を含む正極性用ラ
ダー抵抗回路２１０と、負極性用の抵抗比の第２のラダ
ー抵抗回路２２２を含む負極性用ラダー抵抗回路２２０
とを有する。第１〜第ｉの分割ノードＮＤ1〜ＮＤi及び
第（ｉ＋１）〜第２ｉの分割ノードＮＤi+ 1〜ＮＤ
2iと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮ
Ｄiとの間にそれぞれ第１〜第２ｉの基準電圧出力スイ
ッチ回路ＶＳＷ１〜ＶＳＷ２ｉが挿入される。正極性用
ラダー抵抗回路２１０は、正極性の極性反転周期では基
準電圧Ｖ１〜Ｖｉをし、負極性用ラダー抵抗回路２２０
は、負極性の極性反転周期で基準電圧Ｖ１〜Ｖｉを生成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基準電圧発生回
路、表示駆動回路、表示装置及び基準電圧発生方法に関
する。
【０００２】
【背景技術及び発明が解決しようとする課題】液晶装置
等の電気光学装置に代表される表示装置は、小型化かつ
高精細化が要求されている。中でも液晶装置は、低消費
電力化が実現され、携帯型の電子機器に搭載されること
が多い。例えば携帯電話機の表示部として搭載された場
合、多階調化による色調豊富な画像表示が要求される。
【０００３】一般に、画像表示を行うための映像信号
は、表示装置の表示特性に応じてガンマ補正が行われ
る。このガンマ補正は、ガンマ補正回路（広義には、基
準電圧発生回路）により行われる。液晶装置を例にとれ
ば、ガンマ補正回路は、階調表示を行うための階調デー
タに基づいて、画素の透過率に応じた電圧を生成する。
【０００４】このようなガンマ補正回路は、ラダー抵抗
により構成することができる。この場合、ラダー抵抗を
構成する各抵抗回路の両端の電圧が、階調値に対応した
多値の基準電圧として出力される。
【０００５】ところで、例えば液晶の劣化を防止するた
めに、液晶に印加される電圧の極性を所与の周期で反転
させる極性反転駆動が行われる。したがって、表示特性
が対称ではないため、極性が反転するたびに最適な基準
電圧に補正する必要がある。そのため、ラダー抵抗が挿
入される電源電圧が極性反転周期で交互に印加され、そ
のための充放電時間が十分に確保できず、ラダー抵抗の
抵抗比と小さくしなければならなかった。これにより、
ラダー抵抗に流れる電流が大きくなって、消費電力の増
大を招いていた。
【０００６】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、極性
反転駆動を行う場合でも消費電流を低減することができ
る基準電圧発生回路、表示駆動回路、表示装置及び基準
電圧発生方法を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明は、階調データに基づいてガンマ補正された階
調値を生成するための多値の基準電圧を発生する基準電
圧発生回路であって、複数の抵抗回路が直列に接続され
た第１のラダー抵抗回路と、第１の電源電圧が供給され
る第１の電源線と前記第１のラダー抵抗回路の一端との
間に挿入された第１のスイッチ回路と、第２の電源電圧
が供給される第２の電源線と前記第１のラダー抵抗回路
の他端との間に挿入された第２のスイッチ回路と、前記
第１のラダー抵抗回路を構成する各抵抗回路により抵抗
分割された第１〜第ｉ（ｉは２以上の整数）の分割ノー
ドと、第１〜第ｉの基準電圧出力ノードとの間にそれぞ
れ挿入された第１〜第ｉの基準電圧出力スイッチ回路と
を含む正極性用ラダー抵抗回路と、複数の抵抗回路が直
列に接続された第２のラダー抵抗回路と、前記第１の電
源線と前記第２のラダー抵抗回路の一端との間に挿入さ
れた第３のスイッチ回路と、前記第２の電源線と前記第
２のラダー抵抗回路の他端との間に挿入された第４のス
イッチ回路と、前記第２のラダー抵抗回路を構成する各
抵抗回路により抵抗分割された第（ｉ＋１）〜第２ｉの
分割ノードと、第１〜第ｉの基準電圧出力ノードとの間
にそれぞれ挿入された第（ｉ＋１）〜第２ｉの基準電圧
出力スイッチ回路とを含む負極性用ラダー抵抗回路と、
を含み、前記第１及び第２のスイッチ回路と前記第１〜
第ｉの基準電圧出力スイッチ回路とは、第１のスイッチ
制御信号に基づいて制御され、前記第３及び第４のスイ
ッチ回路と前記第（ｉ＋１）〜第２ｉの基準電圧出力ス
イッチ回路とは、第２のスイッチ制御信号に基づいて制
御されることを特徴とする。
【０００８】ここで抵抗回路は、例えば１又は複数の抵
抗素子により構成することができる。抵抗回路が、複数
の抵抗素子により構成される場合、各抵抗素子を直列又
は並列に接続してもよい。また各抵抗素子と直列又は並
列に接続されるスイッチ素子を設けて、当該抵抗回路の
抵抗値を可変制御できるように構成してもよい。
【０００９】また各スイッチ回路がオンにされたときに
は、該スイッチ回路の両端が電気的に接続されることを
意味する。各スイッチ回路がオフにされたときには、該
スイッチ回路の両端が電気的に遮断されることを意味す
る。
【００１０】本発明によれば、第１及び第２の電源電圧
が供給される第１及び第２の電源線の間に、正極性用ラ
ダー抵抗回路と、負極性用ラダー抵抗回路とを設け、そ
れぞれの両端と第１及び第２の電源線とを電気的に接続
又は遮断し、かつ各分割ノードと各基準電圧出力ノード
とを電気的に接続又は遮断することができるようにした
ので、基準電圧を発生させる期間のみラダー抵抗回路に
電流を流すように制御することで、電流消費を削減する
ことができる。
【００１１】また本発明に係る基準電圧発生回路は、極
性反転駆動方式により所与の極性反転周期で出力する電
圧の極性反転を繰り返す場合に、前記１及び第２のスイ
ッチ回路と前記第１〜第ｉの基準電圧出力スイッチ回路
とは、前記第１のスイッチ制御信号により、正極性の駆
動期間においてはオン、負極性の駆動期間においてはオ
フにされ、前記３及び第４のスイッチ回路と前記第（ｉ
＋１）〜第２ｉの基準電圧出力スイッチ回路とは、前記
第２のスイッチ制御信号により、正極性の駆動期間にお
いてはオフ、負極性の駆動期間においてはオンにされて
もよい。
【００１２】ここで極性反転駆動とは、表示素子（例え
ば液晶）の両端に印加する電圧の極性を反転させて駆動
することをいう。
【００１３】本発明によれば、極性反転駆動の極性反転
周期タイミングに合わせて、第１及び第２の電源電圧を
交互に切り替えて第１及び第２の電源線に供給する必要
がないので、各分割ノードの充電時間を短縮することが
できる。したがって、ラダー抵抗回路の抵抗値を大きく
することができ、その結果ラダー抵抗回路に電流が流れ
ても消費電流を小さくすることができるようになる。
【００１４】また本発明に係る基準電圧発生回路は、前
記第１及び第２のスイッチ制御信号は、信号電極への駆
動制御を行う出力イネーブル信号と、走査周期タイミン
グを示すラッチパルス信号と、極性反転駆動方式により
出力する電圧の極性反転を繰り返すタイミングを規定す
る極性反転信号とを用いて生成されてもよい。
【００１５】本発明によれば、信号ドライバに用いられ
る出力イネーブル信号とラッチパルス信号と極性反転信
号とにより第１及び第２のスイッチ制御信号を生成する
ようにしたので、付加回路を設けることなくラダー抵抗
回路に流れる電流消費を抑えることができるようにな
る。
【００１６】また本発明に係る基準電圧発生回路は、複
数の信号電極を単位とした１ブロックごとに各ブロック
の信号電極に対応する表示パネルの表示ラインを表示状
態又は非表示状態に設定するためのパーシャルブロック
選択データにより、全ブロックが非表示状態に設定され
たときに、前記第１及び第２のスイッチ制御信号によ
り、前記第１〜第４のスイッチ回路と前記第１〜第２ｉ
の基準電圧出力スイッチ回路とがオフにされてもよい。
【００１７】本発明においては、所与の信号電極数を１
ブロックとして、ブロックごとにパーシャルブロック選
択データによりパーシャル表示エリア及びパーシャル非
表示エリアの設定を行う場合に、信号電極に階調データ
に基づく駆動電圧の出力を行わないときには第１及び第
２のスイッチ制御信号により各スイッチ回路をオフにす
るようにしている。すなわち、パーシャルブロック選択
データにより全ブロックがパーシャル非表示エリアに設
定されたときには、各スイッチ回路をオフにすること
で、ラダー抵抗回路に流れる電流消費を抑えることがで
きるようになる。
【００１８】また本発明は、階調データに基づいてガン
マ補正された階調値を生成するための多値の基準電圧を
発生する基準電圧発生回路であって、第１及び第２の電
源電圧が供給される第１及び第２の電源線との間に直列
に接続された複数の抵抗回路を有する第１のラダー抵抗
回路と、前記第１のラダー抵抗回路を構成する各抵抗回
路により抵抗分割された第１〜第ｉ（ｉは２以上の整
数）の分割ノードと、第１〜第ｉの基準電圧出力ノード
との間にそれぞれ挿入された第１〜第ｉの基準電圧出力
スイッチ回路とを含む正極性用ラダー抵抗回路と、前記
第１及び第２の電源線の間に直列に接続された複数の抵
抗回路を有する第２のラダー抵抗回路と、前記第２のラ
ダー抵抗回路を構成する各抵抗回路により抵抗分割され
た第（ｉ＋１）〜第２ｉの分割ノードと、第１〜第ｉの
基準電圧出力ノードとの間にそれぞれ挿入された第（ｉ
＋１）〜第２ｉの基準電圧出力スイッチ回路とを含む負
極性用ラダー抵抗回路と、を含み、極性反転駆動方式に
より所与の極性反転周期で出力する電圧の極性反転を繰
り返す場合に、前記第１〜第ｉの基準電圧出力スイッチ
回路は、正極性の駆動期間においてはオン、負極性の駆
動期間においてはオフにされ、前記第（ｉ＋１）〜第２
ｉの基準電圧出力スイッチ回路は、正極性の駆動期間に
おいてはオフ、負極性の駆動期間においてはオンにされ
てもよい。
【００１９】本発明によれば、極性反転駆動を行う場合
に、正極性用の抵抗比、負極性用の抵抗比を有するラダ
ー抵抗回路を設け、更に第１及び第２の電源電圧を固定
して供給することができるので、一般的に対称とならな
い階調特性に応じて最適な基準電圧を正確に供給するこ
とができ、かつ各分割ノードの充電時間を短縮すること
ができる。したがって、ラダー抵抗回路の抵抗値を大き
くすることができ、その結果ラダー抵抗回路に電流が流
れても消費電流を小さくすることができるようになる。
【００２０】また本発明は、階調データに基づいてガン
マ補正された階調値を生成するための多値の基準電圧を
発生する基準電圧発生回路であって、複数の抵抗回路が
直列に接続された第１のラダー抵抗回路と、第１の電源
電圧が供給される第１の電源線と前記第１のラダー抵抗
回路の一端との間に挿入された第１のスイッチ回路と、
第２の電源電圧が供給される第２の電源線と前記第１の
ラダー抵抗回路の他端との間に挿入された第２のスイッ
チ回路と、前記第１のラダー抵抗回路を構成する各抵抗
回路により抵抗分割された第１〜第ｉ（ｉは２以上の整
数）の分割ノードと、第１〜第ｉの基準電圧出力ノード
との間にそれぞれ挿入された第１〜第ｉの基準電圧出力
スイッチ回路とを含む第１の低抵抗ラダー抵抗回路と、
複数の抵抗回路が直列に接続された第２のラダー抵抗回
路と、前記第１の電源線と前記第２のラダー抵抗回路の
一端との間に挿入された第３のスイッチ回路と、前記第
２の電源線と前記第２のラダー抵抗回路の他端との間に
挿入された第４のスイッチ回路と、前記第２のラダー抵
抗回路を構成する各抵抗回路により抵抗分割された第
（ｉ＋１）〜第２ｉの分割ノードと、第１〜第ｉの基準
電圧出力ノードとの間にそれぞれ挿入された第（ｉ＋
１）〜第２ｉの基準電圧出力スイッチ回路とを含む第２
の低抵抗ラダー抵抗回路と、直列に接続された複数の抵
抗回路を有し、前記第１のラダー抵抗回路より高抵抗の
第３のラダー抵抗回路と、前記第１の電源線と前記第３
のラダー抵抗回路の一端との間に挿入された第５のスイ
ッチ回路と、前記第２の電源線と前記第３のラダー抵抗
回路の他端との間に挿入された第６のスイッチ回路と、
前記第３のラダー抵抗回路を構成する各抵抗回路により
抵抗分割された第（２ｉ＋１）〜第３ｉの分割ノード
と、第１〜第ｉの基準電圧出力ノードとの間にそれぞれ
挿入された第（２ｉ＋１）〜第３ｉの基準電圧出力スイ
ッチ回路とを含む第１の高抵抗ラダー抵抗回路と、直列
に接続された複数の抵抗回路を有し、前記第２のラダー
抵抗回路より高抵抗の第４のラダー抵抗回路と、前記第
１の電源線と前記第４のラダー抵抗回路の一端との間に
挿入された第７のスイッチ回路と、前記第２の電源線と
前記第４のラダー抵抗回路の他端との間に挿入された第
８のスイッチ回路と、前記第４のラダー抵抗回路を構成
する各抵抗回路により抵抗分割された第（３ｉ＋１）〜
第４ｉの分割ノードと、第１〜第ｉの基準電圧出力ノー
ドとの間にそれぞれ挿入された第（３ｉ＋１）〜第４ｉ
の基準電圧出力スイッチ回路とを含む第２の高抵抗ラダ
ー抵抗回路と、を含み、前記第１及び第２のスイッチ回
路と前記第１〜第ｉの基準電圧出力スイッチ回路とは、
第１のスイッチ制御信号に基づいて制御され、前記第３
及び第４のスイッチ回路と前記第（ｉ＋１）〜第２ｉの
基準電圧出力スイッチ回路とは、第２のスイッチ制御信
号に基づいて制御され、前記第５及び第６のスイッチ回
路と前記第（２ｉ＋１）〜第３ｉの基準電圧出力スイッ
チ回路は、第３のスイッチ制御信号に基づいて制御さ
れ、前記第７及び第８のスイッチ回路と前記第（３ｉ＋
１）〜第４ｉの基準電圧出力スイッチ回路は、第４のス
イッチ制御信号に基づいて制御されることを特徴とす
る。
【００２１】本発明においては、極性反転駆動を行う場
合に、正極性用及び負極性用のラダー抵抗回路を設ける
と共に、各極性用に総抵抗が高抵抗及び低抵抗のラダー
抵抗回路を設けるようにしている。そして、それぞれ第
１及び第２の電源線との間を電気的に接続又は遮断する
ためのスイッチ回路と、各分割ノードと基準電圧出力ノ
ードとを電気的に接続又は遮断するためのスイッチ回路
とを設けるようにしたので、駆動対象の表示パネルに応
じた駆動能力を実現する基準電圧発生回路を提供するこ
とができるようになる。
【００２２】また本発明に係る基準電圧発生回路は、極
性反転駆動方式により所与の極性反転周期で出力する電
圧の極性反転を繰り返す場合に、前記第１及び第２のス
イッチ回路と前記第１〜第ｉ（ｉは２以上の整数）の基
準電圧出力スイッチ回路とは、前記第１のスイッチ制御
信号により、正極性の駆動期間の所与の制御期間におい
てはオン、負極性の駆動期間の所与の制御期間において
はオフにされ、前記第３及び第４のスイッチ回路と前記
第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路と
は、前記第２のスイッチ制御信号により、正極性の駆動
期間の所与の制御期間においてはオフ、負極性の駆動期
間の所与の制御期間においてはオンにされ、前記第５及
び第６のスイッチ回路と前記第（２ｉ＋１）〜第３ｉの
基準電圧出力スイッチ回路とは、前記第３のスイッチ制
御信号により、正極性の駆動期間においてはオン、負極
性の駆動期間においてはオにされ、前記第７及び第８の
スイッチ回路と前記第（３ｉ＋１）〜第４ｉの基準電圧
出力スイッチ回路とは、前記第４のスイッチ制御信号に
より、正極性の駆動期間においてはオン、負極性の駆動
期間においてはオフにされてもよい。
【００２３】本発明によれば、極性反転駆動方式におけ
る極性反転周期タイミングに合わせて、第１及び第２の
低抵抗ラダー抵抗回路と、第１及び第２の高抵抗ラダー
抵抗回路を用いて基準電圧を発生させることで、第１及
び第２の電源電圧を交互の切り替える必要がなくなるの
で、切り替えに伴う各ノードの充放電を削減することに
より、消費電流の削減を図ることができる。更に、それ
ぞれの駆動期間の所与の制御期間において、第１及び第
２の低抵抗ラダー抵抗回路と第１及び第２の高抵抗ラダ
ー抵抗回路とを併用することで、分割ノードの充電時間
を確保し、駆動期間が短くなってもこれに対応すること
ができるようになっている。
【００２４】すなわち、駆動期間においては、第１及び
第２の高抵抗用ラダー抵抗回路を第１及び第２の電源線
に接続した状態で、当該駆動期間の所与の制御期間にお
いて第１及び第２の低抵抗用ラダー抵抗回路を第１及び
第２の電源線に接続する。第１及び第２の高抵抗ラダー
抵抗回路と、第１及び第２の低抵抗ラダー抵抗回路と
が、それぞれ第１及び第２の電源線に接続されている状
態では、総抵抗値の低い第１及び第２の低抵抗ラダー抵
抗回路の方に電流が流れる。したがって、第１及び第２
の高抵抗ラダー抵抗回路を第１及び第２の電源線に接続
する制御を簡素化することができる。そして、当該制御
期間を駆動期間の初めの方に設けた場合、抵抗値の低い
ラダー抵抗回路を介して各分割ノードが所与の電圧に駆
動されるため、当該分割ノードの付加容量等とにより決
まる時定数を小さくすることができ、その充電時間を短
縮することができる。更に当該制御期間経過後に第１及
び第２の高抵抗ラダー抵抗回路により、正確な基準電圧
を発生させる。これにより、第１及び第２の低抵抗ラダ
ー抵抗回路を用いることによる電流の増大を最低限に抑
えることができ、上述の充電時間の確保と、低消費電力
化とを両立させることができるようになる。
【００２５】また本発明に係る基準電圧発生回路は、前
記第１〜第４のスイッチ制御信号は、信号電極への駆動
制御を行う出力イネーブル信号と、走査周期タイミング
を示すラッチパルス信号と、極性反転駆動方式により出
力する電圧の極性反転を繰り返すタイミングを規定する
極性反転信号と、前記制御期間を規定する制御期間指定
信号とを用いて生成されてもよい。
【００２６】本発明によれば、信号ドライバに用いられ
る出力イネーブル信号とラッチパルス信号と極性反転信
号とにより第１〜第４のスイッチ制御信号を生成するよ
うにしたので、付加回路を設けることなくラダー抵抗回
路に流れる電流消費を抑えることができるようになる。
【００２７】また本発明に係る基準電圧発生回路は、複
数の信号電極を単位とした１ブロックごとに各ブロック
の信号電極に対応する表示パネルの表示ラインを表示状
態又は非表示状態に設定するためのパーシャルブロック
選択データにより、全ブロックが非表示状態に設定され
たときに、前記第１〜第４のスイッチ制御信号により、
前記第１〜８のスイッチ回路と前記第１〜第４ｉの基準
電圧出力スイッチ回路とがオフにされてもよい。
【００２８】本発明においては、所与の信号電極数を１
ブロックとして、ブロックごとにパーシャルブロック選
択データによりパーシャル表示エリア及びパーシャル非
表示エリアの設定を行う場合に、信号電極に階調データ
に基づく駆動電圧の出力を行わないときには第１〜第４
のスイッチ制御信号により各スイッチ回路をオフにする
ようにしている。すなわち、パーシャルブロック選択デ
ータにより全ブロックがパーシャル非表示エリアに設定
されたときには、各スイッチ回路をオフにすることで、
ラダー抵抗回路に流れる電流消費を抑えることができる
ようになる。
【００２９】また本発明は、階調データに基づいてガン
マ補正された階調値を生成するための多値の基準電圧を
発生する基準電圧発生回路であって、第１及び第２の電
源電圧が供給される第１及び第２の電源線の間に直列に
接続された複数の抵抗回路を有する第１のラダー抵抗回
路と、前記第１のラダー抵抗回路を構成する各抵抗回路
により抵抗分割された第１〜第ｉ（ｉは２以上の整数）
の分割ノードと、第１〜第ｉの基準電圧出力ノードとの
間にそれぞれ挿入された第１〜第ｉの基準電圧出力スイ
ッチ回路とを含む第１の低抵抗ラダー抵抗回路と、前記
第１及び第２の電源線の間に直列に接続された複数の抵
抗回路を有する第２のラダー抵抗回路と、前記第２のラ
ダー抵抗回路を構成する各抵抗回路により抵抗分割され
た第（ｉ＋１）〜第２ｉの分割ノードと、第１〜第ｉの
基準電圧出力ノードとの間にそれぞれ挿入された第（ｉ
＋１）〜第２ｉの基準電圧出力スイッチ回路とを含む第
２の低抵抗ラダー抵抗回路と、前記第１及び第２の電源
線の間に直列に接続された複数の抵抗回路を有し、前記
第１のラダー抵抗回路より高抵抗の第３のラダー抵抗回
路と、前記第３のラダー抵抗回路を構成する各抵抗回路
により抵抗分割された第（２ｉ＋１）〜第３ｉの分割ノ
ードと、第１〜第ｉの基準電圧出力ノードとの間にそれ
ぞれ挿入された第（２ｉ＋１）〜第３ｉの基準電圧出力
スイッチ回路とを含む第１の高抵抗ラダー抵抗回路と、
前記第１及び第２の電源線の間に直列に接続された複数
の抵抗回路を有し、前記第２のラダー抵抗回路より高抵
抗の第４のラダー抵抗回路と、前記第４のラダー抵抗回
路を構成する各抵抗回路により抵抗分割された第（３ｉ
＋１）〜第４ｉの分割ノードと、第１〜第ｉの基準電圧
出力ノードとの間にそれぞれ挿入された第（３ｉ＋１）
〜第４ｉの基準電圧出力スイッチ回路とを含む第２の高
抵抗ラダー抵抗回路と、を含み、極性反転駆動方式によ
り所与の極性反転周期で信号電極に出力する電圧の極性
反転を繰り返す場合に、前記第１〜第ｉの基準電圧出力
スイッチ回路は、正極性の駆動期間の所与の制御期間に
おいてはオン、負極性の駆動期間の所与の制御期間にお
いてはオフにされ、前記第（ｉ＋１）〜第２ｉの基準電
圧出力スイッチ回路は、正極性の駆動期間の所与の制御
期間においてはオフ、負極性の駆動期間の所与の制御期
間においてはオンにされ、前記第（２ｉ＋１）〜第３ｉ
の基準電圧出力スイッチ回路は、正極性の駆動期間にお
いてはオン、負極性の駆動期間においてはオフにされ、
前記第（３ｉ＋１）〜第４ｉの基準電圧出力スイッチ回
路は、正極性の駆動期間においてはオン、負極性の駆動
期間においてはオフにされることを特徴とする。
【００３０】本発明によれば、極性反転駆動方式におけ
る極性反転周期タイミングに合わせて、第１及び第２の
低抵抗ラダー抵抗回路と、第１及び第２の高抵抗ラダー
抵抗回路を用いて基準電圧を発生させることで、第１及
び第２の電源電圧を交互の切り替える必要がなくなるの
で、切り替えに伴う各ノードの充放電を削減することに
より、消費電流の削減を図ることができる。更に、それ
ぞれの駆動期間の所与の制御期間において、第１及び第
２の低抵抗ラダー抵抗回路と第１及び第２の高抵抗ラダ
ー抵抗回路とを併用することで、分割ノードの充電時間
を確保し、駆動期間が短くなってもこれに対応すること
ができるようになっている。すなわち、駆動期間におい
ては、総抵抗値の低い第１及び第２の低抵抗ラダー抵抗
回路の方に電流が流れる。そして当該制御期間を駆動期
間の初めの方に設けた場合、抵抗値の低いラダー抵抗回
路を介して各分割ノードが所与の電圧に駆動されるた
め、その充電時間を短縮することができる。更に当該制
御期間経過後に第１及び第２の高抵抗ラダー抵抗回路に
より、正確な基準電圧を発生させる。これにより、第１
及び第２の低抵抗ラダー抵抗回路を用いることによる電
流の増大を最低限に抑えることができ、上述の充電時間
の確保と、低消費電力化とを両立させることができるよ
うになる。
【００３１】また本発明に係る表示駆動回路は、上記い
ずれか記載の基準電圧発生回路と、前記基準電圧発生回
路によって発生された多値の基準電圧から、階調データ
に基づいて電圧を選択する電圧選択回路と、前記電圧選
択回路によって選択された電圧を用いて信号電極を駆動
する信号電極駆動回路とを含むことができる。
【００３２】本発明によれば、所与の表示特性に応じて
ガンマ補正を行って階調表示を実現する表示駆動回路の
低消費電力化を図ることができるようになる。
【００３３】また本発明に係る表示駆動回路は、複数の
信号電極を単位とした１ブロックごとに、各ブロックの
信号電極に対応する表示パネルの表示ラインを表示状態
又は非表示状態に設定するためのパーシャルブロック選
択データを保持するパーシャルブロック選択レジスタ
と、前記パーシャルブロック選択データに基づいて、対
応する信号電極を駆動するための基準電圧を発生する請
求項４又は９記載の基準電圧発生回路と、前記基準電圧
発生回路によって発生された多値の基準電圧から、階調
データに基づいて電圧を選択する電圧選択回路と、前記
電圧選択回路によって選択された電圧を用いて信号電極
を駆動する信号電極駆動回路とを含むことができる。
【００３４】本発明によれば、パーシャル表示エリア及
びパーシャル非表示エリアをブロックごとに設定できる
表示駆動回路について、所与の表示特性に応じてガンマ
補正を行った階調表示と、低消費電力化とを両立させる
ことができる。
【００３５】また本発明に係る表示装置は、複数の信号
電極と、前記複数の信号電極と交差する複数の走査電極
と、前記複数の信号電極と前記複数の走査電極とにより
特定される画素と、前記複数の信号電極を駆動する上記
記載の表示駆動回路と、前記複数の走査電極を駆動する
走査電極駆動回路とを含むことができる。
【００３６】本発明によれば、所与の表示特性に応じて
ガンマ補正を行った階調表示と、低消費電力化とを両立
させる表示装置を提供することができる。
【００３７】また本発明に係る表示装置は、複数の信号
電極と、前記複数の信号電極と交差する複数の走査電極
と、前記複数の信号電極と前記複数の走査電極とにより
特定される画素とを含む表示パネルと、前記複数の信号
電極を駆動する上記記載の表示駆動回路と、前記複数の
走査電極を駆動する走査電極駆動回路とを含むことがで
きる。
【００３８】本発明によれば、所与の表示特性に応じて
ガンマ補正を行った階調表示と、低消費電力化とを両立
させる表示装置を提供することができる。
【００３９】また本発明は、階調データに基づいてガン
マ補正された階調値を生成するための多値の基準電圧を
発生する基準電圧発生方法であって、極性反転駆動方式
により所与の極性反転周期で出力する電圧の極性反転を
繰り返す場合に、正極性の駆動期間において、直列に接
続された複数の抵抗回路の各抵抗回路により抵抗分割さ
れた第１〜第ｉ（ｉは２以上の整数）の分割ノードの電
圧を第１〜第ｉの基準電圧として出力する第１のラダー
抵抗回路の両端それぞれと、第１及び第２の電源電圧が
供給される第１及び第２の電源線とを電気的に接続する
と共に、直列に接続された複数の抵抗回路の各抵抗回路
により抵抗分割された第（ｉ＋１）〜第２ｉの分割ノー
ドの電圧を第１〜第ｉの基準電圧として出力する第２の
ラダー抵抗回路と、前記第１及び第２の電源線とを電気
的に遮断し、正極性の駆動期間において、前記第１のラ
ダー抵抗回路と、前記第１及び第２の電源線とを電気的
に遮断すると共に、前記第２のラダー抵抗回路の両端そ
れぞれと、前記第１及び第２の電源線とを電気的に接続
することを特徴とする。
【００４０】本発明によれば、第１及び第２の電源電圧
が供給される第１及び第２の電源線の間に接続される正
極性用ラダー抵抗回路と負極性用ラダー抵抗回路とに対
して、それぞれの両端と第１及び第２の電源線とを電気
的に接続又は遮断することができるようにしたので、第
１及び第２の電源線に供給する第１及び第２の電源電圧
を固定した状態で、それぞれ基準電圧を発生させる期間
のみラダー抵抗回路に電流を流すように制御すること
で、電流消費を削減することができる。
【００４１】また本発明は、階調データに基づいてガン
マ補正された階調値を生成するための多値の基準電圧を
発生する基準電圧発生方法であって、極性反転駆動方式
により所与の極性反転周期で出力する電圧の極性反転を
繰り返す場合に、正極性の駆動期間の所与の制御期間に
おいて、直列に接続された複数の抵抗回路の各抵抗回路
により抵抗分割された第１〜第ｉ（ｉは２以上の整数）
の分割ノードの電圧を第１〜第ｉの基準電圧として出力
する第１のラダー抵抗回路の両端それぞれと、第１及び
第２の電源電圧が供給される第１及び第２の電源線とを
電気的に接続すると共に、直列に接続された複数の抵抗
回路の各抵抗回路により抵抗分割された第（ｉ＋１）〜
第２ｉの分割ノードの電圧を第１〜第ｉの基準電圧とし
て出力する第２のラダー抵抗回路の両端それぞれと、前
記第１及び第２の電源線とを電気的に遮断し、正極性の
駆動期間の前記制御期間経過後において、前記第１のラ
ダー抵抗回路の両端それぞれと、前記第１及び第２の電
源線とを電気的に遮断し、負極性の駆動期間の所与の制
御期間において、前記第２のラダー抵抗回路の両端それ
ぞれと、前記第１及び第２の電源線とを電気的に接続す
ると共に、前記第１のラダー抵抗回路の両端それぞれ
と、前記第１及び第２の電源線とを電気的に遮断し、負
極性の駆動期間の前記制御期間経過後において、前記第
２のラダー抵抗回路の両端それぞれと、前記第１及び第
２の電源線とを電気的に遮断し、正極性の駆動期間にお
いて、直列に接続された複数の抵抗回路の各抵抗回路に
より抵抗分割された第（２ｉ＋１）〜第３ｉの分割ノー
ドの電圧を第１〜第ｉの基準電圧として出力し、前記第
１のラダー抵抗回路より高抵抗の第３のラダー抵抗回路
の両端それぞれと、前記第１及び第２の電源線とを電気
的に接続すると共に、直列に接続された複数の抵抗回路
の各抵抗回路により抵抗分割された第（３ｉ＋１）〜第
４ｉの分割ノードの電圧を第１〜第ｉの基準電圧として
出力し、前記第１のラダー抵抗回路より高抵抗の第４の
ラダー抵抗回路の両端それぞれと、前記第１及び第２の
電源線とを電気的に遮断し、負極性の駆動期間におい
て、前記第３のラダー抵抗回路の両端それぞれと、前記
第１及び第２の電源線とを電気的に遮断すると共に、前
記第４のラダー抵抗回路の両端それぞれと、前記第１及
び第２の電源線とを電気的に接続することを特徴とす
る。
【００４２】本発明によれば、極性反転駆動方式におけ
る極性反転周期タイミングに合わせて、第１〜第４のラ
ダー抵抗回路を用いて基準電圧を発生させることで、第
１及び第２の電源電圧を交互の切り替える必要がなくな
るので、切り替えに伴う各ノードの充放電を削減するこ
とにより、消費電流の削減を図ることができる。更にそ
れぞれの駆動期間の所与の制御期間において、第１〜第
４のラダー抵抗回路を併用することで、分割ノードの充
電時間を確保し、駆動期間が短くなってもこれに対応す
ることができるようになっている。すなわち、駆動期間
においては、総抵抗値の低い第１及び第２の抵抗回路の
方に電流が流れる。そして当該制御期間を駆動期間の初
めの方に設けた場合、抵抗値の低いラダー抵抗回路を介
して各分割ノードが所与の電圧に駆動されるため、その
充電時間を短縮することができる。更に、当該制御期間
経過後に第３及び第４のラダー抵抗回路により、正確な
基準電圧を発生させるようにする。これにより、第１及
び第２のラダー抵抗回路を用いることによる電流の増大
を最低限に抑えることができ、上述の充電時間の確保
と、低消費電力化とを両立させることができるようにな
る。
【００４３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発
明の内容を不当に限定するものではない。また以下で説
明される構成の全てが本発明の必須構成要件であるとは
限らない。
【００４４】本実施形態における基準電圧発生回路は、
ガンマ補正回路として用いることができる。このガンマ
補正回路は、表示駆動回路に含まれる。表示駆動回路
は、印加電圧によって光学特性を変化させる電気光学装
置、例えば液晶装置の駆動に用いることができる。
【００４５】以下では、液晶装置に本実施形態における
基準電圧発生回路を適用する場合について説明するが、
これに限定されるものではなく、他の表示装置にも適用
することができる。
【００４６】１． 表示装置 図１に、本実施形態における基準電圧発生回路を含む表
示駆動回路が適用された表示装置の構成の概要を示す。
【００４７】表示装置（狭義には、電気光学装置、液晶
装置）１０は、表示パネル（狭義には、液晶パネル）２
０を含むことができる。
【００４８】表示パネル２０は、例えばガラス基板上に
形成される。このガラス基板上には、Ｙ方向に複数配列
されそれぞれＸ方向に伸びる走査電極（ゲートライン）
Ｇ1〜ＧN（Ｎは、２以上の自然数）と、Ｘ方向に複数配
列されそれぞれＹ方向に伸びる信号電極（ソースライ
ン）Ｓ1〜ＳM（Ｍは、２以上の自然数）とが配置されて
いる。また、走査電極Ｇn（１≦ｎ≦Ｎ、ｎは自然数）
と信号電極Ｓm（１≦ｍ≦Ｍ、ｍは自然数）との交差点
に対応して、画素領域（画素）が設けられ、該画素領域
に薄膜トランジスタ（Thin Film Transistor：以下、Ｔ
ＦＴと略す。）２２nmが配置されている。
【００４９】ＴＦＴ２２nmのゲート電極は、走査電極Ｇ
nに接続されている。ＴＦＴ２２nmのソース電極は、信
号電極Ｓmに接続されている。ＴＦＴ２２nmのドレイン
電極は、液晶容量（広義には液晶素子）２４nmの画素電
極２６nmに接続されている。
【００５０】液晶容量２４nmにおいては、画素電極２６
nmに対向する対向電極２８nmとの間に液晶が封入されて
形成され、これら電極間の印加電圧に応じて画素の透過
率が変化するようになっている。対向電極２８nmには、
対向電極電圧Ｖｃｏｍが供給される。
【００５１】表示装置１０は、信号ドライバＩＣ３０を
含むことができる。信号ドライバＩＣ３０として、本実
施形態における表示駆動回路を用いることができる。信
号ドライバＩＣ３０は、画像データに基づいて、表示パ
ネル２０の信号電極Ｓ1〜ＳMを駆動する。
【００５２】表示装置１０は、走査ドライバＩＣ３２を
含むことができる。走査ドライバＩＣ３２は、一垂直走
査期間内に、表示パネル２０の走査電極Ｇ1〜ＧNを順次
駆動する。
【００５３】表示装置１０は、電源回路３４を含むこと
ができる。電源回路３４は、信号電極の駆動に必要な電
圧を生成し、信号ドライバＩＣ３０に対して供給する。
また電源回路３４は、走査電極の駆動に必要な電圧を生
成し、走査ドライバＩＣ３２に対して供給する。更に電
源回路３４は、対向電極電圧Ｖｃｏｍを生成することが
できる。
【００５４】表示装置１０は、コモン電極駆動回路３６
を含むことができる。コモン電極駆動回路３６は、電源
回路３４によって生成された対向電極電圧Ｖｃｏｍが供
給され、該対向電極電圧Ｖｃｏｍを表示パネル２０の対
向電極に出力する。
【００５５】表示装置１０は、信号制御回路３８を含む
ことができる。信号制御回路３８は、図示しない中央処
理装置（Central Processing Unit：以下、ＣＰＵと略
す。）等のホストにより設定された内容にしたがって、
信号ドライバＩＣ３０、走査ドライバＩＣ３２、電源回
路３４を制御する。例えば、信号制御回路３８は、信号
ドライバＩＣ３０及び走査ドライバＩＣ３２に対し、動
作モードの設定、内部で生成した垂直同期信号や水平同
期信号の供給を行い、電源回路３４に対し、極性反転タ
イミングの制御を行う。
【００５６】なお図１では、表示装置１０に電源回路３
４、コモン電極駆動回路３６又は信号制御回路３８を含
めて構成するようにしているが、これらのうち少なくと
も１つを表示装置１０の外部に設けて構成するようにし
てもよい。或いは、表示装置１０に、ホストを含めるよ
うに構成することも可能である。
【００５７】また図１において、信号ドライバＩＣ３０
の機能を有する表示駆動回路、及び走査ドライバＩＣ３
２の機能を有する走査電極駆動回路のうち少なくとも１
つを表示パネル２０が形成されたガラス基板上に、形成
するようにしてもよい。
【００５８】このような構成の表示装置１０において、
信号ドライバＩＣ３０は、階調データに基づく階調表示
を行うため、当該階調データに対応した電圧を信号電極
に出力するようになっている。信号ドライバＩＣ３０
は、信号電極に出力する電圧を、階調データに基づいて
ガンマ補正する。そのため、信号ドライバＩＣ３０は、
ガンマ補正を行う基準電圧発生回路（狭義には、ガンマ
補正回路）を含む。
【００５９】一般に、表示パネル２０は、その構造や用
いられる液晶材に応じて階調特性が異なる。すなわち、
液晶に印加すべき電圧と画素の透過率との関係が一定と
はならない。そこで、階調データに応じて液晶に印加す
べき最適な電圧を生成するために、基準電圧発生回路に
よりガンマ補正が行われる。
【００６０】階調データに基づいて出力される電圧を最
適化するため、ガンマ補正では、ラダー抵抗により生成
される多値の電圧を補正する。そのとき、表示パネル２
０の製造メーカ等から指定された電圧を生成するよう
に、ラダー抵抗を構成する抵抗回路の抵抗比が決められ
る。
【００６１】２． 信号ドライバＩＣ 図２に、本実施形態における基準電圧発生回路を含む表
示駆動回路が適用された信号ドライバＩＣ３０の機能ブ
ロック図を示す。
【００６２】信号ドライバＩＣ３０は、入力ラッチ回路
４０、シフトレジスタ４２、ラインラッチ回路４４、ラ
ッチ回路４６、パーシャルブロック選択レジスタ４８、
基準電圧選択回路（狭義には、ガンマ補正回路）５０、
ＤＡＣ（Digital/Analog Converter）（広義には、電圧
選択回路）５２、出力制御回路５４、ボルテージフォロ
ワ回路（広義には、信号電極駆動回路）５６を含む。
【００６３】入力ラッチ回路４０は、図１に示す信号制
御回路３８から供給される例えば各６ビットのＲＧＢ信
号からなる階調データを、クロック信号ＣＬＫに基づい
てラッチする。クロック信号ＣＬＫは、信号制御回路３
８から供給される。
【００６４】入力ラッチ回路４０でラッチされた階調デ
ータは、シフトレジスタ４２において、クロック信号Ｃ
ＬＫに基づき順次シフトされる。シフトレジスタ４２で
順次シフトされて入力された階調データは、ラインラッ
チ回路４４に取り込まれる。
【００６５】ラインラッチ回路４４に取り込まれた階調
データは、ラッチパルス信号ＬＰのタイミングでラッチ
回路４６にラッチされる。ラッチパルス信号ＬＰは、水
平走査周期タイミングで入力される。
【００６６】パーシャルブロック選択レジスタ４８は、
パーシャルブロック選択データを保持する。パーシャル
ブロック選択データは、図示しないホストにより入力ラ
ッチ回路４０を介して設定される。信号ドライバＩＣ３
０が駆動する複数の信号電極を例えば２４出力（１画素
がＲ、Ｇ、Ｂの３ドットからなる場合、８画素分）を１
ブロックとした場合、パーシャルブロック選択データ
は、ブロック単位で信号電極に対応した表示ラインを表
示状態又は非表示状態に設定するためのデータである。
【００６７】図３（Ａ）に、ブロック単位で信号電極を
駆動する信号ドライバＩＣ３０を模式的に示し、図３
（Ｂ）に、パーシャルブロック選択レジスタ４８の概要
を示す。
【００６８】信号ドライバＩＣ３０は、図３（Ａ）に示
すように、駆動対象の表示パネルの信号電極に対応し
て、長辺方向に信号電極駆動回路が配列される。信号電
極駆動回路は、図２に示すボルテージフォロワ回路５６
に含まれる。図３（Ｂ）に示すパーシャルブロック選択
レジスタ４８は、ｋ出力分の信号電極駆動回路を例えば
２４出力を１ブロックとして、ブロック単位に信号電極
に対応した表示ラインを表示状態又は非表示状態に設定
するパーシャルブロック選択データを保持する。ここで
は、信号電極駆動回路はブロックＢ０〜Ｂｊ（ｊは、１
以上の正の整数）に分割され、パーシャルブロック選択
レジスタ４８は、入力ラッチ回路４０から各ブロックに
対応したパーシャルブロック選択データＢＬＫ０＿ＰＡ
ＲＴ〜ＢＬＫｊ＿ＰＡＲＴが入力される。パーシャルブ
ロック選択データＢＬＫｚ＿ＰＡＲＴ（０≦ｚ≦ｊ、ｚ
は整数）が、例えば「１」のときブロックＢｚの信号電
極に対応した表示ラインは表示状態に設定される。パー
シャルブロック選択データＢＬＫｚ＿ＰＡＲＴが、例え
ば「０」のときブロックＢｚの信号電極に対応した表示
ラインは非表示状態に設定される。
【００６９】信号ドライバＩＣ３０は、表示状態に設定
されたブロックの信号電極に対し階調データに対応した
駆動電圧を出力する。また、非表示状態に設定されたブ
ロックの信号電極には、例えば所与の駆動電圧を出力
し、階調データに対応した表示を行わない。例えばブロ
ックＢ０〜Ｂｘ０、Ｂｘ１〜Ｂｊの信号電極に対応した
表示ラインを非表示状態に設定し、ブロックＢｘ０´〜
Ｂｘ１´（ｘ０´＝ｘ０＋１、ｘ１´＝ｘ１−１）の信
号電極に対応した表示ラインを表示状態に設定した場
合、パーシャル非表示エリア５８Ａ、５８Ｂとパーシャ
ル表示エリア６０とが設けられ、表示パネル２０に対し
図４に示すように縦帯のパーシャル表示を行うことがで
きる。
【００７０】図２において、基準電圧発生回路５０は、
駆動対象の表示パネルの階調表現が最適化されるように
決められたラダー抵抗の抵抗比を用いて、高電位側の電
源電圧（第１の電源電圧）Ｖ０と低電位側の電源電圧
（第２の電源電圧）ＶＳＳとの間で抵抗分割された分割
ノードにおいて発生した多値の基準電圧Ｖ０〜ＶＹ（Ｙ
は、自然数）を出力する。
【００７１】図５に、ガンマ補正の原理を説明するため
の図を示す。
【００７２】ここでは、液晶の印加電圧に対する画素の
透過率の変化を示す階調特性の図を模式的に示す。画素
の透過率を０％〜１００％（又は１００％〜０％）で示
すと、一般に液晶の印加電圧が小さくなるほど又は大き
くなるほど、透過率の変化が小さくなる。また液晶の印
加電圧が中間付近の領域では、透過率の変化が大きくな
る。
【００７３】そこで上述の透過率の変化と逆の変化を行
うようなガンマ（γ）補正を行うことで、印加電圧に応
じてリニアに変化するガンマ補正された透過率を実現さ
せることができる。したがって、ディジタルデータであ
る階調データに基づき、最適化された透過率を実現する
基準電圧Ｖγを生成することができる。すなわち、この
ような基準電圧が生成されるようにラダー抵抗の抵抗比
を実現すればよい。
【００７４】図２における基準電圧発生回路５０で生成
された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５２に供給
される。
【００７５】ＤＡＣ５２は、ラッチ回路４６から供給さ
れた階調データに基づいて、多値の基準電圧Ｖ０〜ＶＹ
のいずれかの電圧を選択して、ボルテージフォロワ回路
（広義には、信号電極駆動回路）５６に出力する。
【００７６】出力制御回路５４は、信号電極への駆動制
御を行うための出力イネーブル信号ＸＯＥ、パーシャル
ブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿Ｐ
ＡＲＴを用いて、ボルテージフォロワ回路５６の出力制
御を行う。
【００７７】ボルテージフォロワ回路５６は、出力制御
回路５４による制御にしたがって、例えばインピーダン
ス変換を行い、対応する信号電極を駆動する。
【００７８】このように信号ドライバＩＣ３０は、信号
電極ごとに、階調データに基づいて多値の基準電圧の中
から選択した電圧を用いて、インピーダンス変換を行っ
て出力する。
【００７９】ところで、基準電圧発生回路５０は、出力
イネーブル信号ＸＯＥ、水平走査周期タイミング（広義
には、走査周期タイミング）を示すラッチパルス信号Ｌ
Ｐ、パーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ
〜ＢＬＫｊ＿ＰＡＲＴのうち少なくとも１つに基づい
て、ラダー抵抗に流れる電流を制御することができるよ
うになっている。これにより、発生した基準電圧に基づ
く階調表示を行う期間のみラダー抵抗に電流を流すよう
にすることができ、低消費電力化を図ることが可能とな
る。
【００８０】次に、基準電圧発生回路５０について詳細
に説明する。
【００８１】３． 基準電圧発生回路 図６に、基準電圧発生回路５０の原理的構成を示す。
【００８２】基準電圧発生回路５０は、複数の抵抗回路
が直列に接続されたラダー抵抗回路７０を含む。ラダー
抵抗回路７０を構成する各抵抗回路は、例えば１又は複
数の抵抗素子により構成することができる。また各抵抗
回路は、抵抗素子同士又は抵抗素子と１又は複数のスイ
ッチ素子とを、直列又は並列に接続して抵抗値を可変と
なるように構成することもできる。
【００８３】ラダー抵抗回路７０の各抵抗回路により抵
抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノ
ードＮＤ1〜ＮＤiの電圧は、多値の第１〜第ｉの基準電
圧Ｖ１〜Ｖｉとして第１〜第ｉの基準電圧出力ノードに
出力される。ＤＡＣ５２には、第１〜第ｉの基準電圧Ｖ
１〜Ｖｉと、基準電圧Ｖ０、ＶＹ（＝ＶＳＳ）とが供給
される。
【００８４】基準電圧発生回路５０は、第１及び第２の
スイッチ回路（ＳＷ１、ＳＷ２）７２、７４を含む。第
１のスイッチ回路７２は、ラダー抵抗回路７０の一端
と、高電位側の電源電圧（第１の電源電圧）Ｖ０が供給
される第１の電源線との間に挿入される。第２のスイッ
チ回路７４は、ラダー抵抗回路７０の他端と、低電位側
の電源電圧（第２の電源電圧）ＶＳＳが供給される第２
の電源線との間に、挿入される。第１のスイッチ回路７
２は、第１のスイッチ制御信号ｃｎｔ１に基づいてオン
オフ制御される。第２のスイッチ回路７４は、第２のス
イッチ制御信号ｃｎｔ２に基づいてオンオフ制御され
る。このような第１及び第２のスイッチ回路７２、７４
は、例えばＭＯＳトランジスタにより構成することがで
きる。第１及び第２のスイッチ制御信号ｃｎｔ１、ｃｎ
ｔ２は、同一の所与の制御信号に基づいて生成されるよ
うにしてもよいし、別個の制御信号として生成されるよ
うにしてもよい。
【００８５】このような構成の基準電圧発生回路５０
は、例えばラダー抵抗回路７０から出力される第１〜第
ｉの基準電圧Ｖ１〜Ｖｉを用いて駆動しない期間（第１
〜第ｉの基準電圧に基づく所与の駆動期間）において、
第１及び第２のスイッチ制御信号（第１及び第２のスイ
ッチ回路７２、７４を同一スイッチ制御信号により制御
する場合は、第１又は第２のスイッチ制御信号）により
第１及び第２のスイッチ回路７２、７４がオフとなるよ
うに制御することで、ラダー抵抗回路７０に流れる電流
消費を抑えることができる。
【００８６】３．１ 第１の構成例 図７に、第１の構成例における基準電圧発生回路の構成
の概要を示す。
【００８７】第１の構成例における基準電圧発生回路１
００は、ラダー抵抗回路１０２を含む。ラダー抵抗回路
１０２は、直列に接続された抵抗回路（狭義には、抵抗
素子）Ｒ0〜Ｒiを含み、抵抗回路Ｒ0〜Ｒiにより抵抗分
割された第１〜第ｉの分割ノードＮＤ1〜ＮＤiから第１
〜第ｉの基準電圧Ｖｉが出力される。
【００８８】図７では、６４階調の表示に必要な基準電
圧Ｖ０〜Ｖ６３がＤＡＣに供給されるものとする。その
うち基準電圧Ｖ１〜Ｖ６２が、基準電圧発生回路１００
のラダー抵抗回路１０２から出力される。すなわち、ラ
ダー抵抗回路１０２は、直列に接続された抵抗素子Ｒ0
〜Ｒ62を含み、抵抗素子Ｒ0〜Ｒ62により抵抗分割され
た第１〜第６２の分割ノードＮＤ1〜ＮＤ62から第１〜
第６２の基準電圧Ｖ１〜Ｖ６２が出力される。なお抵抗
素子Ｒ0〜Ｒ62の抵抗値は、例えば図５に示す階調特性
にしたがって決められる抵抗比を実現できるようになっ
ている。
【００８９】第１のスイッチ回路（ＳＷ１）１０４は、
ラダー抵抗回路１０２を構成する抵抗素子Ｒ0の一端
と、第１の電源線との間に挿入される。第２のスイッチ
回路（ＳＷ２）１０６は、ラダー抵抗回路１０２を構成
する抵抗素子Ｒ62の一端と、第２の電源線との間に挿入
される。第１及び第２のスイッチ回路１０４、１０６
は、スイッチ制御信号ｃｎｔにより制御される。ここ
で、スイッチ制御信号ｃｎｔの論理レベルが「Ｌ」のと
き、第１及び第２のスイッチ回路１０４、１０６はオフ
となって両端を電気的に遮断し、スイッチ制御信号ｃｎ
ｔの論理レベルが「Ｈ」のとき、第１及び第２のスイッ
チ回路１０４、１０６はオンとなって両端を電気的に接
続するものとする。
【００９０】スイッチ制御信号ｃｎｔは、出力イネーブ
ル信号ＸＯＥと、ラッチパルス信号ＬＰと、各ブロック
のパーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜
ＢＬＫｊ＿ＰＡＲＴとに基づいて生成される。
【００９１】出力イネーブル信号ＸＯＥが論理レベル
「Ｈ」のとき、出力制御回路５４により制御されたボル
テージフォロワ回路５６は、信号電極への出力をハイイ
ンピーダンス状態にする。出力イネーブル信号ＸＯＥが
論理レベル「Ｌ」のとき、出力制御回路５４により制御
されたボルテージフォロワ回路５６は、信号電極に所与
の駆動電圧を出力する。したがって、出力イネーブル信
号ＸＯＥが論理レベル「Ｈ」のとき、第１〜第６２の基
準電圧Ｖ１〜Ｖ６２を用いて駆動しない。そのため、そ
の期間においてラダー抵抗回路１０２に流れる電流を遮
断することにより、ガンマ補正された階調表示を行うと
共に、ラダー抵抗回路に流れる電流を最低限に抑えるこ
とができる。
【００９２】ラッチパルス信号ＬＰは、例えば一水平走
査周期タイミングを規定する信号であり、所与の水平走
査期間を置いて論理レベルが「Ｈ」となる信号である。
信号ドライバＩＣ３０は、このラッチパルス信号ＬＰの
立ち下がりエッジを基準に、信号電極への駆動を行う。
したがって、ラッチパルス信号ＬＰの論理レベルが
「Ｈ」のとき、第１〜第６２の基準電圧Ｖ１〜Ｖ６２を
用いて駆動しない。そのため、その期間においてラダー
抵抗回路１０２に流れる電流を遮断することにより、ガ
ンマ補正された階調表示を行うと共に、ラダー抵抗回路
に流れる電流を最低限に抑えることができる。
【００９３】パーシャルブロック選択データＢＬＫ０＿
ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴは、所与の信号電極数を
単位とした１ブロック単位で、当該ブロックの信号電極
に対応する表示ラインを表示状態又は非表示状態に設定
するためのデータである。すなわち、非表示状態に設定
されたブロックの信号電極に対応する表示ラインはパー
シャル非表示エリアとなり、当該信号電極は、第１〜第
６２の基準電圧Ｖ１〜Ｖ６２を用いて駆動されない。し
たがって、パーシャルブロック選択データＢＬＫ０＿Ｐ
ＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴにより全ブロックの信号電
極に対応する表示ラインが非表示状態に設定されたとき
（ＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴが全て
「０」（論理レベル「Ｌ」）のとき）、ラダー抵抗回路
１０２に流れる電流を遮断することにより、ガンマ補正
された階調表示を行うと共に、ラダー抵抗回路に流れる
電流を最低限に抑えることができる。
【００９４】図８に、第１の構成例における基準電圧発
生回路１００の制御タイミングの一例を示す。
【００９５】ここでは、極性反転信号ＰＯＬにより規定
される、液晶（広義には、表示素子）の印加電圧の極性
を反転させる周期に対応した制御タイミング例を示す。
【００９６】上述したように、出力イネーブル信号ＸＯ
Ｅ、ラッチパルス信号ＬＰ及びパーシャルブロック選択
データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴを用い
て、スイッチ制御信号ｃｎｔを生成することができる。
このスイッチ制御信号ｃｎｔに基づいて、第１及び第２
のスイッチ回路１０４、１０６をオンオフ制御すること
ができる。ラッチパルス信号ＬＰの立ち下がりエッジを
基準に信号ドライバＩＣ３０が信号電極を駆動すること
を考慮すると、スイッチ制御信号ｃｎｔの論理レベルが
「Ｈ」の期間のみ、ラダー抵抗回路１０２に電流が流れ
ることになり、消費電流を最小限に抑えることができる
ようになる。
【００９７】３．２ 第２の構成例 図９に、第２の構成例における基準電圧発生回路の構成
の概要を示す。
【００９８】ただし、第１の構成例における基準電圧発
生回路１００と同一部分には同一符号を付し、適宜説明
を省略する。
【００９９】第２の構成例における基準電圧発生回路１
２０が、第１の構成例における基準電圧発生回路１００
と異なる点は、第１〜第ｉの分割ノードＮＤ1〜ＮＤ
iと、第１〜第ｉの基準電圧Ｖ１〜Ｖｉを出力する第１
〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間
に、それぞれ第１〜第ｉの基準電圧出力スイッチＶＳＷ
１〜ＶＳＷｉが挿入されている点である。第１〜第ｉの
基準電圧出力スイッチＶＳＷ１〜ＶＳＷｉは、第１及び
第２のスイッチ回路１０４、１０６のオンオフ制御を行
うスイッチ制御信号ｃｎｔ（広義には、第１又は第２の
スイッチ制御信号）によりオンオフ制御される。
【０１００】図９では、６４階調の表示に必要な基準電
圧Ｖ０〜Ｖ６３がＤＡＣに供給されるものとする。その
うち基準電圧Ｖ１〜Ｖ６２が、基準電圧発生回路のラダ
ー抵抗回路から出力される。すなわち、第２の構成例に
おける基準電圧発生回路１２０が、第１の構成例におけ
る基準電圧発生回路１００と異なる点は、第１〜第６２
の分割ノードＮＤ1〜ＮＤ62と、第１〜第６２の基準電
圧Ｖ１〜Ｖ６２を出力する第１〜第６２の基準電圧出力
ノードＶＮＤ1〜ＶＮＤ62との間に、それぞれ第１〜第
６２の基準電圧出力スイッチＶＳＷ１〜ＶＳＷ６２が挿
入されている点である。第１〜第６２の基準電圧出力ス
イッチＶＳＷ１〜ＶＳＷ６２は、第１及び第２のスイッ
チ回路１０４、１０６のオンオフ制御を行うスイッチ制
御信号ｃｎｔによりオンオフ制御される。
【０１０１】例えば図７に示したような第１の構成例に
おいて、第１〜第６２の分割ノードＮＤ1〜ＮＤ62の電
圧が本来の基準電圧Ｖ１〜Ｖ６２になっている状態で、
第１及び第２のスイッチ回路１０４、１０６がオフにな
った場合を考える。このとき、第１〜第６２の基準電圧
出力ノードＶ１〜Ｖ６２の電圧は、ラダー抵抗回路１０
２を構成する抵抗素子Ｒ0〜Ｒ62を介して電流が流れて
変化してしまう。したがって、第１及び第２のスイッチ
回路１０４、１０６がオンになったとき、再び所望の基
準電圧になるまで充電する必要がある。
【０１０２】そこで図９に示すように第１〜第６２の基
準電圧出力スイッチＶＳＷ１〜ＶＳＷ６２を設けること
で、第１及び第２のスイッチ回路１０４、１０６がオフ
の状態では、第１〜第６２の基準電圧出力ノードＶＮＤ
1〜ＶＮＤ62は第１〜第６２の分割ノードＮＤ1〜ＮＤ62
と電気的に分離することができ、上述のような現象を回
避することができる。そのため、例えばスイッチ制御信
号ｃｎｔにより、第１及び第２のスイッチ回路１０４、
１０６と同様に第１〜第６２の基準電圧出力スイッチＶ
ＳＷ１〜ＶＳＷ６２をオンオフ制御するように構成すれ
ばよい。
【０１０３】３．３ 第３の構成例 基準電圧発生回路が適用される信号ドライバＩＣ３０
は、階調データに基づいて表示パネル２０の信号電極を
駆動する。表示パネル２０の信号電極と走査電極との交
差点に対応して設けられた画素領域には、ＴＦＴを介し
て液晶素子が設けられている。この液晶素子の画素電極
及び対向電極の間に封入されている液晶に対しては、劣
化を防止するために液晶の印加電圧の極性を所与のタイ
ミングで交互に反転させる必要がある。
【０１０４】したがって、階調特性に対応した基準電圧
を発生させる基準電圧発生回路についても、極性反転が
行われるたびに、同一の階調データに基づいて信号電極
に出力する電圧を切り替える必要がある。そのため、基
準電圧発生回路の第１及び第２の電源電圧を交互に切り
替えていた。ところが、極性反転が行われるたびに抵抗
分割された各分割ノードを、所与の基準電圧で駆動する
必要があるため、頻繁に充放電が行われることになり、
消費電流が大きくなってしまうという問題がある。
【０１０５】そこで信号ドライバＩＣ３０の基準電圧発
生回路２００は、正極性用ラダー抵抗回路と負極性用ラ
ダー抵抗回路とを有する。
【０１０６】図１０に、第３の構成例における基準電圧
発生回路２００の構成の概要を示す。
【０１０７】第３の構成例における基準電圧発生回路２
００は、正極性用ラダー抵抗回路２１０と負極性用ラダ
ー抵抗回路２２０とを有する。正極性用ラダー抵抗回路
２１０は、極性反転信号ＰＯＬの論理レベルが「Ｈ」の
ときの正極性の極性反転周期で用いられる基準電圧Ｖ１
〜Ｖｉを生成する。負極性用ラダー抵抗回路２２０は、
極性反転信号ＰＯＬの論理レベルが「Ｌ」のときの負極
性の極性反転周期で用いられる基準電圧Ｖ１〜Ｖｉを生
成する。このような２つのラダー抵抗回路を設け、所与
の極性反転タイミングにしたがって、各極性における基
準電圧を切り替えて出力することで、一般的に対称な特
性とならない階調特性に対応した最適な基準電圧を発生
させることができると共に、高電位側及び低電位側の電
源電圧を切り替える必要がなくなる。
【０１０８】より具体的には、正極性用ラダー抵抗回路
２１０及び負極性用ラダー抵抗回路２２０は、それぞれ
図９に示した第２の構成例における基準電圧発生回路１
２０とほぼ同様の構成をなす。ただし、それぞれのスイ
ッチ回路は、極性反転信号ＰＯＬを用いてオンオフ制御
されることになる。なお液晶の印加電圧の極性に関わら
ず、高電位側及び低電位側の電源電圧（第１及び第２の
電源電圧）は固定される。
【０１０９】正極性用ラダー抵抗回路２１０は、各抵抗
回路が正極性用の抵抗比で直列に接続された第１のラダ
ー抵抗回路２１２を有する。第１のラダー抵抗回路２１
２の一端は、第１の電源電圧が供給される第１の電源線
と、第１のスイッチ回路（ＳＷ１）２１４を介して接続
される。第１のラダー抵抗回路２１２の他端は、第２の
電源電圧が供給される第２の電源線と、第２のスイッチ
回路（ＳＷ２）２１６を介して接続される。
【０１１０】第１のラダー抵抗回路２１２を構成する各
抵抗回路Ｒ0〜Ｒiにより抵抗分割された第１〜第ｉの分
割ノードＮＤ1〜ＮＤiと、第１〜第ｉの基準電圧出力ノ
ードＶＮＤ1〜ＶＮＤiとの間に、第１〜第ｉの基準電圧
出力スイッチ回路ＶＳＷ１〜ＶＳＷｉが挿入される。
【０１１１】第１及び第２のスイッチ回路ＳＷ１、ＳＷ
２、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜
ＶＳＷｉは、スイッチ制御信号ｃｎｔ１１（広義には、
第１のスイッチ制御信号）によりオンオフ制御される。
スイッチ制御信号ｃｎｔ１１は、図９に示したように生
成されたスイッチ制御信号ｃｎｔと、極性反転信号ＰＯ
Ｌとの論理積演算により生成される。すなわち、第１及
び第２のスイッチ回路ＳＷ１、ＳＷ２と、第１〜第ｉの
基準電圧出力スイッチ回路ＶＳＷ１〜ＶＳＷｉとは、極
性反転信号ＰＯＬの論理レベルが「Ｈ」のとき、スイッ
チ制御信号ｃｎｔにしたがってオンオフ制御される。
【０１１２】負極性用ラダー抵抗回路２２０は、各抵抗
回路が負極性用の抵抗比で直列に接続された第２のラダ
ー抵抗回路２２２を有する。第２のラダー抵抗回路２２
２の一端は、第１の電源線と、第３のスイッチ回路（Ｓ
Ｗ３）２２４を介して接続される。第２のラダー抵抗回
路２２２の他端は、第２の電源線と、第４のスイッチ回
路（ＳＷ４）２２６を介して接続される。
【０１１３】第２のラダー抵抗回路２２２を構成する各
抵抗回路Ｒ0´、Ｒi+1〜Ｒ2iにより抵抗分割された第
（ｉ＋１）〜第２ｉの分割ノードＮＤi+1〜ＮＤ2iと、
第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの
間に、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉが挿入される。
【０１１４】第３及び第４のスイッチ回路ＳＷ３、ＳＷ
４と、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉとは、スイッチ制御信
号ｃｎｔ１２（広義には、第２のスイッチ制御信号）に
よりオンオフ制御される。スイッチ制御信号ｃｎｔ１２
は、図９に示したように生成されたスイッチ制御信号ｃ
ｎｔと、極性反転信号ＰＯＬの反転信号との論理積演算
により生成される。すなわち、第３及び第４のスイッチ
回路ＳＷ３、ＳＷ４と、第（ｉ＋１）〜第２ｉの基準電
圧出力スイッチ回路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉは、
極性反転信号ＰＯＬの論理レベルが「Ｌ」のとき、スイ
ッチ制御信号ｃｎｔにしたがってオンオフ制御される。
【０１１５】このような２つのラダー抵抗回路により生
成された第１〜第ｉの基準電圧Ｖ１〜Ｖｉと、基準電圧
Ｖ０、ＶＹは、電圧選択回路としてのＤＡＣに出力され
る。
【０１１６】次に、このような基準電圧発生回路により
生成された多値の基準電圧を用いて信号電極を駆動する
回路構成について説明する。
【０１１７】図１１に、ＤＡＣ５２とボルテージフォロ
ワ回路５６の具体的な構成例を示す。
【０１１８】ここでは、１出力当たりの構成のみを示し
ている。
【０１１９】ＤＡＣ５２は、ＲＯＭデコーダ回路により
実現することができる。ＤＡＣ５２は、（ｑ＋１）ビッ
トの階調データに基づいて、基準電圧Ｖ０、ＶＹと第１
〜第ｉの基準電圧Ｖ１〜Ｖｉのうちいずれか１つを選択
して選択電圧Ｖｓとしてボルテージフォロワ回路５６に
出力する。
【０１２０】ボルテージフォロワ回路５６は、通常駆動
モード又はパーシャル駆動モードのいずれかに設定され
たモードに応じて、対応する信号電極を駆動するように
なっている。
【０１２１】まずＤＡＣ５２について説明する。ＤＡＣ
５２には、（ｑ＋１）ビットの階調データＤq〜Ｄ0と、
（ｑ＋１）ビットの反転階調データＸＤq〜ＸＤ0とが入
力される。反転階調データＸＤq〜ＸＤ0は、階調データ
Ｄq〜Ｄ0をそれぞれビット反転したものである。ここで
は、階調データＤq及び反転階調データＸＤqが、それぞ
れ階調データ及び反転階調データの最上位ビットである
ものとする。
【０１２２】ＤＡＣ５２において、基準電圧発生回路に
より生成された多値の基準電圧Ｖ０〜Ｖｉ、ＶＹのうち
のいずれか１つが階調データに基づいて選択される。
【０１２３】例えば図１０に示した基準電圧発生回路２
００が、基準電圧Ｖ０〜Ｖ６３を発生させるものとす
る。また正極性用ラダー抵抗回路２１０を用いて生成さ
れる基準電圧を、Ｖ０´〜Ｖ６３´とする。より具体的
には、第１及び第２の電源電圧をＶ０´、Ｖ６３´と
し、第１〜第ｉの分割ノードＮＤ1〜ＮＤiの電圧をＶ１
´〜Ｖ６２´とする。
【０１２４】更に負極性用ラダー抵抗回路２２０を用い
て生成される基準電圧を、Ｖ６３´´〜Ｖ０´´とす
る。より具体的には、第１及び第２の電源電圧をＶ６３
´´、Ｖ０´´とし、第（ｉ＋１）〜第２ｉの分割ノー
ドＮＤi+1〜ＮＤ2iの電圧をＶ６２´´〜Ｖ１´´とす
る。
【０１２５】すなわち、以下のような関係式を有する。
【０１２６】 Ｖ０´＝Ｖ６３´´＝Ｖ０ ・・・（１） Ｖ１´＝Ｖ６２´´＝Ｖ１ ・・・（２） Ｖ２´＝Ｖ６１´´＝Ｖ２ ・・・（３） ・・・ Ｖ６１´＝Ｖ２´´＝Ｖ６１ ・・・（６２） Ｖ６２´＝Ｖ１´´＝Ｖ６２ ・・・（６３） Ｖ６３´＝Ｖ０´´＝Ｖ６３ ・・・（６４） 極性反転信号ＰＯＬの論理レベルが「Ｈ」のとき、６
（ｑ＝５）ビットの階調データＤ5〜Ｄ0「００００１
０」（＝２）に対応して、正極性用ラダー抵抗回路２１
０により生成された基準電圧Ｖ２´（＝Ｖ２）が選択さ
れるものとする。このとき、次の極性反転タイミングで
極性反転信号ＰＯＬの論理レベルが「Ｌ」になると、階
調データＤ5〜Ｄ0を反転した反転階調データＸＤ5〜Ｘ
Ｄ0を用いて基準電圧を選択する。すなわち、反転階調
データＸＤ5〜ＸＤ0が「１１１１０１」（＝６１）とな
り、負極性用ラダー抵抗回路２２０により生成された基
準電圧Ｖ６１´´を選択することができる。したがっ
て、正極性及び負極性において、（３）式で示すように
いずれも第２の基準電圧Ｖ２を出力することになるた
め、基準電圧出力ノードの充放電を頻繁に繰り返す必要
がなくなる。
【０１２７】このようにしてＤＡＣ５２により選択され
た選択電圧Ｖｓは、ボルテージフォロワ回路５６に入力
される。
【０１２８】ボルテージフォロワ回路５６は、スイッチ
回路ＳＷＡ〜ＳＷＤと、演算増幅器ＯＰＡＭＰとを含
む。演算増幅器ＯＰＡＭＰの出力は、スイッチ回路ＳＷ
Ｄを介して、信号電極出力ノードに接続される。該信号
電極出力ノードは、演算増幅器ＯＰＡＭＰの反転入力端
子に接続される。該信号電極出力ノードは、スイッチ回
路ＳＷＣを介して、演算増幅器ＯＰＡＭＰの非反転入力
端子に接続される。また該信号電極出力ノードには、ス
イッチ回路ＳＷＢを介して極性反転信号ＰＯＬを反転す
るインバータ回路の出力が接続される。更に該信号電極
出力ノードは、スイッチ回路ＳＷＡを介して、極性反転
信号ＰＯＬにより規定される駆動期間の極性に応じて選
択される階調データの最上位ビットの信号線が接続され
る。
【０１２９】スイッチ回路ＳＷＡは、スイッチ制御信号
ｃａによりオンオフ制御される。スイッチ回路ＳＷＢ
は、スイッチ制御信号ｃｂによりオンオフ制御される。
スイッチ回路ＳＷＣは、スイッチ制御信号ｃｃによりオ
ンオフ制御される。スイッチ回路ＳＷＤは、スイッチ制
御信号ｃｄによりオンオフ制御される。
【０１３０】このようなボルテージフォロワ回路５６
は、通常駆動モードにおいて、選択電圧Ｖｓに基づき演
算増幅器ＯＰＡＭＰを用いて、信号電極を駆動する。ま
たボルテージフォロワ回路５６は、パーシャル駆動モー
ドにおいて、極性反転信号ＰＯＬを用いて駆動したり、
又は階調データの最上位ビットを用いて８色表示を行っ
たりする。
【０１３１】図１２（Ａ）に、上述の各モードにおいて
スイッチ回路ＳＷＡ〜ＳＷＤにおけるスイッチ状態を示
す。図１２（Ｂ）に、スイッチ制御信号ｃａ〜ｃｂの生
成回路の一例を示す。
【０１３２】通常駆動モードでは、オペアンプ駆動期間
において演算増幅器ＯＰＡＭＰにより信号電極出力ノー
ドが駆動され、抵抗出力駆動期間において演算増幅器Ｏ
ＰＡＭＰをバイパスしてＤＡＣ５２から出力された選択
電圧Ｖｓをそのまま出力させる。そのため、スイッチ回
路ＳＷＡ、ＳＷＢをオフにしたまま、オペアンプ駆動期
間においてスイッチ回路ＳＷＤをオン、スイッチ回路Ｓ
ＷＣをオフにし、抵抗出力期間においてスイッチ回路Ｓ
ＷＤをオフ、スイッチ回路ＳＷＣをオンにする。
【０１３３】図１３に、ボルテージフォロワ回路５６に
おける通常駆動モードの動作タイミングの一例を示す。
【０１３４】スイッチ回路ＳＷＣ、ＳＷＤは、制御信号
ＤｒｖＣｎｔにより制御される。図示しないコントロー
ル信号発生回路により生成された制御信号ＤｒｖＣｎｔ
は、ラッチパルス信号ＬＰにより規定される選択期間
（駆動期間）ｔの前半期間（駆動期間の初めの所与の期
間）ｔ１と後半期間ｔ２で論理レベルが変化する。前半
期間ｔ１で制御信号ＤｒｖＣｎｔの論理レベルが「Ｌ」
になると、スイッチ回路ＳＷＤがオン、スイッチ回路Ｓ
ＷＣがオフとなるになっている。また、後半期間ｔ２で
制御信号ＤｒｖＣｎｔの論理レベルが「Ｈ」になると、
スイッチ回路ＳＷＤがオフ、スイッチ回路ＳＷＣがオン
となるようになっている。したがって、選択期間ｔにお
いて、前半期間ｔ１ではボルテージフォロワ接続された
演算増幅器ＯＰＡＭＰによりインピーダンス変換されて
信号電極が駆動され、後半期間ｔ２ではＤＡＣ５２から
出力された選択電圧Ｖｓを用いて信号電極が駆動され
る。
【０１３５】このように駆動することで、液晶容量や配
線容量等の充電に必要な前半期間ｔ１では、高い駆動能
力を有するボルテージフォロワ接続された演算増幅器Ｏ
ＰＡＭＰにより高速に駆動電圧Ｖｏｕｔを立ち上げ、高
い駆動能力が不要な後半期間ｔ２では、ＤＡＣ５２によ
り駆動電圧を出力することができる。したがって、電流
消費が大きい演算増幅器ＯＰＡＭＰの動作期間を最低限
に抑え、低消費化を図ることができると共に、ライン数
の増加によって選択期間ｔが短くなり充電期間が足りな
くなるといった事態を回避することができる。
【０１３６】図１２（Ａ）に示すパーシャル駆動モード
では、パーシャル非表示エリアにおいて、８色表示又は
ＰＯＬ駆動を行う。８色表示では、階調データの最上位
ビットのみを用いて、対応する信号電極を駆動する。そ
のため、スイッチ回路ＳＷＣ、ＳＷＤをオフにしたま
ま、スイッチ回路ＳＷＡをオン、スイッチ回路ＳＷＢを
オフにする。
【０１３７】したがって、１画素がＲ、Ｇ、Ｂ信号から
なるものとすると、１画素が２3の階調表示を行うこと
になる。すなわち、パーシャル表示エリアで、所望の動
画像若しくは静止画像を表示させる一方、その背景とし
て設定されたパーシャル非表示エリアの表示色を多彩に
した画像表示が可能となる。
【０１３８】更にまた図１２（Ａ）に示すパーシャル駆
動モードのＰＯＬ駆動では、極性反転信号ＰＯＬを用い
て、極性に対応した電圧を印加することで、黒表示又は
白表示を行うことができる。そのため、スイッチ回路Ｓ
ＷＣ、ＳＷＤをオフにしたまま、スイッチ回路ＳＷＢを
オン、スイッチ回路ＳＷＡをオフにする。
【０１３９】この場合、パーシャル表示エリアで、所望
の動画像若しくは静止画像を表示させる一方、その背景
色を黒表示又は白表示を行って、見やすい画像表示を実
現させる。同時に、非表示部分の液晶にＤＣ成分が印加
されなくなり、液晶の劣化を防止することができる。
【０１４０】このようなボルテージフォロワ回路５６を
制御する各種制御信号は、図１２（Ｂ）に示すような回
路により生成することができる。８色表示モード信号８
ＣＭＯＤの論理レベルが「Ｈ」のとき、パーシャル駆動
モードの８色表示であることを示す。８色表示を行うか
否かは、例えば図示しないホストによって設定される。
ＰＯＬ駆動モード信号ＰＯＬＭＯＤの論理レベルが
「Ｈ」のとき、パーシャル駆動モードのＰＯＬ駆動であ
ることを示す。ＰＯＬ駆動を行うか否かは、例えば図示
しないホストによって設定される。
【０１４１】このようにスイッチ制御信号ｃａ〜ｃｄ
は、各種信号８ＣＭＯＤ、ＰＯＬＭＯＤ、ＤｒｖＣｎｔ
を用いて生成することができる。なおボルテージフォロ
ワ回路５６が駆動する信号電極に対応する表示ラインが
非表示状態に設定されたブロックに属する場合にのみ８
色表示又はＰＯＬ駆動を行い、表示状態に設定されたブ
ロックの属する場合には通常駆動を行うように、当該ブ
ロックＢｚに対応するパーシャルブロック選択データＢ
ＬＫｚ＿ＰＡＲＴによりマスクされるようになってい
る。
【０１４２】更にボルテージフォロワ回路５６は、出力
イネーブル信号ＸＯＥによって、その出力をハイインピ
ーダンス状態にできるようになっている。したがって、
各種制御信号は、出力イネーブル信号ＸＯＥによりマス
クされる。すなわち、出力イネーブル信号ＸＯＥの論理
レベルが「Ｈ」のとき、スイッチ制御信号ｃａ〜ｃｄは
各制御対象のスイッチ回路をオフに制御するようになっ
ている。
【０１４３】なお第３の構成例では、第１及び第２のラ
ダー抵抗回路２１２、２２２と、第１及び第２の電源線
との間に第１〜第４のスイッチ回路を設けるようにして
いたが、これらを省略する構成をすることができる。こ
の場合、極性反転駆動により第１及び第２の電源電圧を
交互に切り替える必要がなくなるので、各分割ノードの
充電時間を確保する必要がなくなり、ラダー抵抗回路の
抵抗値を大きくして電流を小さくすることができる。
【０１４４】３．４ 第４の構成例 第４の構成例における基準電圧発生回路は、正極性及び
負極性それぞれについて、更に総抵抗が高抵抗及び低抵
抗についてのラダー抵抗回路を有する。
【０１４５】図１４に、第４の構成例における基準電圧
発生回路３００の構成の概要を示す。
【０１４６】すなわち、総抵抗が例えば２０ｋΩで、液
晶の印加電圧が正極性の場合に用いられる正極性用低抵
抗ラダー抵抗回路（広義には、第１の低抵抗ラダー抵抗
回路）３１０と、総抵抗が同様に例えば２０ｋΩで、液
晶の印加電圧が負極性の場合に用いられる負極性用低抵
抗ラダー抵抗回路（広義には、第２の低抵抗ラダー抵抗
回路）３２０とを有する。また、総抵抗が例えば９０ｋ
Ωで、液晶の印加電圧が正極性の場合に用いられる正極
性用高抵抗ラダー抵抗回路（広義には、第１の高抵抗ラ
ダー抵抗回路）３３０と、総抵抗が同様に例えば９０ｋ
Ωで、液晶の印加電圧が負極性の場合に用いられる負極
性用高抵抗ラダー抵抗回路（広義には、第２の高抵抗ラ
ダー抵抗回路）３４０とを有する。
【０１４７】正極性用低抵抗ラダー抵抗回路３１０、正
極性用高抵抗ラダー抵抗回路３３０は、図１０に示す正
極性用ラダー抵抗回路２１０と同様の構成をなす。負極
性用低抵抗ラダー抵抗回路３２０、負極性用高抵抗ラダ
ー抵抗回路３４０は、図１０に示す負極性用ラダー抵抗
回路２２０と同様の構成をなす。ただし、それぞれのス
イッチ回路は、スイッチ制御信号ｃｎｔ１１、ｃｎｔ１
２と、タイマカウント信号（広義には、制御期間指定信
号）ＴＬ１、ＴＬ２とを用いてオンオフ制御されること
になる。なお液晶の印加電圧の極性に関わらず、高電位
側及び低電位側の電源電圧（第１及び第２の電源電圧）
は固定される。
【０１４８】正極性用低抵抗ラダー抵抗回路３１０は、
総抵抗が例えば２０ｋΩで、各抵抗回路が正極性用の抵
抗比で直列に接続された第１のラダー抵抗回路３１２を
有する。第１のラダー抵抗回路３１２の一端は、第１の
電源電圧が供給される第１の電源線と、第１のスイッチ
回路（ＳＷ１）３１４を介して接続される。第１のラダ
ー抵抗回路３１２の他端は、第２の電源電圧が供給され
る第２の電源線と、第２のスイッチ回路（ＳＷ２）３１
６を介して接続される。
【０１４９】第１のラダー抵抗回路３１２を構成する各
抵抗回路Ｒ0〜Ｒiにより抵抗分割された第１〜第ｉの分
割ノードＮＤ1〜ＮＤiと、第１〜第ｉの基準電圧出力ノ
ードＶＮＤ1〜ＶＮＤiとの間に、第１〜第ｉの基準電圧
出力スイッチ回路ＶＳＷ１〜ＶＳＷｉが挿入される。
【０１５０】第１及び第２のスイッチ回路ＳＷ１、ＳＷ
２、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜
ＶＳＷｉは、スイッチ制御信号ｃｎｔＰＬ（広義には、
第１のスイッチ制御信号）によりオンオフ制御される。
スイッチ制御信号ｃｎｔＰＬは、図１０に示したように
生成されたスイッチ制御信号ｃｎｔ１１と、タイマカウ
ント信号ＴＬ１、ＴＬ２とを用いて生成される。すなわ
ち、タイマカウント信号ＴＬ１の論理レベルが「Ｈ」、
かつタイマカウント信号ＴＬ２の論理レベルが「Ｌ」の
とき、スイッチ制御信号ｃｎｔ１１にしたがってオンオ
フ制御される。
【０１５１】負極性用低抵抗ラダー抵抗回路３２０は、
総抵抗が例えば２０ｋΩで、各抵抗回路が負極性用の抵
抗比で直列に接続された第２のラダー抵抗回路３２２を
有する。第２のラダー抵抗回路３２２の一端は、第１の
電源電圧が供給される第１の電源線と、第３のスイッチ
回路（ＳＷ３）３２４を介して接続される。第２のラダ
ー抵抗回路３２２の他端は、第２の電源電圧が供給され
る第２の電源線と、第４のスイッチ回路（ＳＷ４）３２
６を介して接続される。
【０１５２】第２のラダー抵抗回路３２２を構成する各
抵抗回路Ｒ0´、Ｒi+1〜Ｒ2iにより抵抗分割された第
（ｉ＋１）〜第２ｉの分割ノードＮＤi+1〜ＮＤ2iと、
第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの
間に、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉが挿入される。
【０１５３】第３及び第４のスイッチ回路ＳＷ３、ＳＷ
４、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路
ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉは、スイッチ制御信号ｃ
ｎｔＭＬ（広義には、第２のスイッチ制御信号）により
オンオフ制御される。スイッチ制御信号ｃｎｔＭＬは、
図１０に示したように生成されたスイッチ制御信号ｃｎ
ｔ１２と、タイマカウント信号ＴＬ１、ＴＬ２とを用い
て生成される。すなわち、タイマカウント信号ＴＬ１の
論理レベルが「Ｈ」、かつタイマカウント信号ＴＬ２の
論理レベルが「Ｌ」のとき、スイッチ制御信号ｃｎｔ１
１にしたがってオンオフ制御される。
【０１５４】正極性用高抵抗ラダー抵抗回路３３０は、
総抵抗が例えば９０ｋΩで、各抵抗回路が正極性用の抵
抗比で直列に接続された第３のラダー抵抗回路３３２を
有する。第３のラダー抵抗回路３３２の一端は、第１の
電源電圧が供給される第１の電源線と、第５のスイッチ
回路（ＳＷ５）３３４を介して接続される。第３のラダ
ー抵抗回路３３２の他端は、第２の電源電圧が供給され
る第２の電源線と、第６のスイッチ回路（ＳＷ６）３３
６を介して接続される。
【０１５５】第３のラダー抵抗回路３３２を構成する各
抵抗回路Ｒ0´´、Ｒ2i+1〜Ｒ3iにより抵抗分割された
第（２ｉ＋１）〜第３ｉの分割ノードＮＤ2i+1〜ＮＤ3i
と、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤi
との間に、第（２ｉ＋１）〜第３ｉの基準電圧出力スイ
ッチ回路ＶＳＷ（２ｉ＋１）〜ＶＳＷ３ｉが挿入され
る。
【０１５６】第５及び第６のスイッチ回路ＳＷ５、ＳＷ
６、第（２ｉ＋１）〜第３ｉの基準電圧出力スイッチ回
路ＶＳＷ（２ｉ＋１）〜ＶＳＷ３ｉは、スイッチ制御信
号ｃｎｔＰＨ（広義には、第３のスイッチ制御信号）に
よりオンオフ制御される。スイッチ制御信号ｃｎｔＰＨ
は、図１０に示したように生成されたスイッチ制御信号
ｃｎｔ１１と、タイマカウント信号ＴＬ１、ＴＬ２とを
用いて生成される。すなわち、タイマカウント信号ＴＬ
１の論理レベルが「Ｌ」、かつタイマカウント信号ＴＬ
２の論理レベルが「Ｈ」のとき、スイッチ制御信号ｃｎ
ｔ１１にしたがってオンオフ制御される。
【０１５７】負極性用高抵抗ラダー抵抗回路３４０は、
総抵抗が例えば９０ｋΩで、各抵抗回路が負極性用の抵
抗比で直列に接続された第４のラダー抵抗回路３４２を
有する。第４のラダー抵抗回路３４２の一端は、第１の
電源電圧が供給される第１の電源線と、第７のスイッチ
回路（ＳＷ７）３４４を介して接続される。第４のラダ
ー抵抗回路３４２の他端は、第２の電源電圧が供給され
る第２の電源線と、第８のスイッチ回路（ＳＷ８）３４
６を介して接続される。
【０１５８】第４のラダー抵抗回路３４２を構成する各
抵抗回路Ｒ0´´´、Ｒ3i+1〜Ｒ4iにより抵抗分割され
た第（３ｉ＋１）〜第４ｉの分割ノードＮＤ3i+1〜ＮＤ
4iと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮ
Ｄiとの間に、第（３ｉ＋１）〜第４ｉの基準電圧出力
スイッチ回路ＶＳＷ（３ｉ＋１）〜ＶＳＷ４ｉが挿入さ
れる。
【０１５９】第７及び第８のスイッチ回路ＳＷ７、ＳＷ
８、第（３ｉ＋１）〜第４ｉの基準電圧出力スイッチ回
路ＶＳＷ（３ｉ＋１）〜ＶＳＷ４ｉは、スイッチ制御信
号ｃｎｔＰＨ（広義には、第４のスイッチ制御信号）に
よりオンオフ制御される。スイッチ制御信号ｃｎｔＰＨ
は、図１０に示したように生成されたスイッチ制御信号
ｃｎｔ１２と、タイマカウント信号ＴＬ１、ＴＬ２とを
用いて生成される。すなわち、タイマカウント信号ＴＬ
１の論理レベルが「Ｌ」、かつタイマカウント信号ＴＬ
２の論理レベルが「Ｈ」のとき、スイッチ制御信号ｃｎ
ｔ１２にしたがってオンオフ制御される。
【０１６０】図１５に、図１４に示した基準電圧発生回
路３００の制御タイミングの一例を示す。
【０１６１】ここでは、第１の基準電圧Ｖ１について、
極性反転駆動が正極性で行われている場合の制御タイミ
ングを示している。
【０１６２】基準電圧発生回路３００を含む信号ドライ
バＩＣは、水平走査周期タイミングを規定するラッチパ
ルス信号ＬＰの立ち下がりエッジを基準に駆動を開始す
る。そして、当該駆動期間において、基準電圧発生回路
３００では、正極性用高抵抗ラダー抵抗回路３３０及び
負極性用高抵抗ラダー抵抗回路３４０が用いられる。ま
た当該駆動期間の初めの制御期間では、同時に正極性用
低抵抗ラダー抵抗回路３１０及び負極性用低抵抗ラダー
抵抗回路３２０も用いられる。すなわち、該制御期間に
おいては正極性用高抵抗ラダー抵抗回路３３０、負極性
用高抵抗ラダー抵抗回路３４０、正極性用低抵抗ラダー
抵抗回路３１０及び負極性用低抵抗ラダー抵抗回路３２
０が用いられることになる。
【０１６３】このように、該制御期間では低抵抗のラダ
ー抵抗回路に電流が流れるため、高抵抗ラダー抵抗回路
を制御する必要がない。
【０１６４】また該制御期間は、図１５に示すように制
御信号ＤｒｖＣｎｔによって規定される。すなわち、図
１３に示すように、ボルテージフォロワ回路５６によ
り、オペアンプ駆動が行われた後、抵抗出力駆動が行わ
れるようになっている。
【０１６５】このように第４の構成例では、低抵抗ラダ
ー抵抗回路を用いてオペアンプ駆動を行った後、抵抗出
力駆動を行い、その後高抵抗ラダー抵抗回路により基準
電圧Ｖ１を生成する。こうすることで、オペアンプ駆動
を行った後に高抵抗ラダー抵抗回路による抵抗出力駆動
を行う場合には、分割ノードを第１の基準電圧Ｖ１に上
げるのに十分な充電時間を確保できない場合があるが、
オペアンプ駆動を行った後に低抵抗ラダー抵抗回路によ
る抵抗出力駆動を行うことで当該充電時間を確保するこ
とができる。更にその後高抵抗ラダー抵抗回路を用いて
基準電圧を発生させることで、ラダー抵抗回路に流れる
電流を小さくして、低消費電力化を図ることができる。
【０１６６】なお第３の構成例では、第１〜第４のラダ
ー抵抗回路３１２、３２２、３３２、３４２と、第１及
び第２の電源線との間に第１〜第８のスイッチ回路ＳＷ
１〜ＳＷ８を設けるようにしていたが、これらを省略す
る構成をすることができる。この場合、極性反転駆動に
より第１及び第２の電源電圧を交互に切り替える必要が
なくなるので、各分割ノードの充電時間を確保する必要
がなくなり、ラダー抵抗回路の抵抗値を大きくして電流
を小さくすることができる。
【０１６７】４． その他 以上においては、ＴＦＴを用いた液晶パネルを備える液
晶装置を例に説明したが、これに限定されるものではな
い。基準電圧発生回路５０で生成した基準電圧を、所与
の電流変換回路により電流に変えて、電流駆動型の素子
に供給するようにしてもよい。このようにすれば、例え
ば信号電極及び走査電極により特定される画素に対応し
て設けられた有機ＥＬ素子を含む有機ＥＬパネルを表示
駆動する信号ドライバＩＣにも適用することができる。
特に有機ＥＬパネルにおいて、極性反転駆動を行わない
場合には、第１及び第２の構成例における基準電圧発生
回路を用いることができる。
【０１６８】図１６に、このような信号ドライバＩＣに
より駆動される有機ＥＬパネルにおける２トランジスタ
方式の画素回路の一例を示す。
【０１６９】有機ＥＬパネルは、信号電極Ｓmと走査電
極Ｇnとの交差点に、駆動ＴＦＴ８００nmと、スイッチ
ＴＦＴ８１０nmと、保持キャパシタ８２０nmと、有機Ｌ
ＥＤ８３０nmとを有する。駆動ＴＦＴ８００nmは、ｐ型
トランジスタにより構成される。
【０１７０】駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nm
とは、電源線に直列に接続される。
【０１７１】スイッチＴＦＴ８１０nmは、駆動ＴＦＴ８
００nmのゲート電極と、信号電極Ｓ mとの間に挿入され
る。スイッチＴＦＴ８１０nmのゲート電極は、走査電極
Ｇnに接続される。
【０１７２】保持キャパシタ８２０nmは、駆動ＴＦＴ８
００nmのゲート電極と、キャパシタラインとの間に挿入
される。
【０１７３】このような有機ＥＬ素子において、走査電
極Ｇnが駆動されスイッチＴＦＴ８１０nmがオンになる
と、信号電極Ｓmの電圧が保持キャパシタ８２０nmに書
き込まれると共に、駆動ＴＦＴ８００nmのゲート電極に
印加される。駆動ＴＦＴ８００nmのゲート電圧Ｖｇｓ
は、信号電極Ｓmの電圧によって決まり、駆動ＴＦＴ８
００nmに流れる電流が定まる。駆動ＴＦＴ８００nmと有
機ＬＥＤ８３０nmとは直列接続されているため、駆動Ｔ
ＦＴ８００nmに流れる電流がそのまま有機ＬＥＤ８３０
nmに流れる電流となる。
【０１７４】したがって、保持キャパシタ８２０nmによ
り信号電極Ｓmの電圧に応じたゲート電圧Ｖｇｓを保持
することによって、例えば１フレーム期間中において、
ゲート電圧Ｖｇｓに対応した電流を有機ＬＥＤ８３０nm
に流すことで、当該フレームにおいて光り続ける画素を
実現することができる。
【０１７５】図１７（Ａ）に、信号ドライバＩＣを用い
て駆動される有機ＥＬパネルにおける４トランジスタ方
式の画素回路の一例を示す。図１７（Ｂ）に、この画素
回路の表示制御タイミングの一例を示す。
【０１７６】この場合も、有機ＥＬパネルは、駆動ＴＦ
Ｔ９００nmと、スイッチＴＦＴ９１０nmと、保持キャパ
シタ９２０nmと、有機ＬＥＤ９３０nmとを有する。
【０１７７】図１６に示した２トランジスタ方式の画素
回路と異なる点は、定電圧の代わりにスイッチ素子とし
てのｐ型ＴＦＴ９４０nmを介して定電流源９５０nmから
の定電流Ｉｄａｔａを画素に供給するようにした点と、
電源線にスイッチ素子としてのｐ型ＴＦＴ９６０nmを介
して保持キャパシタ９２０nm及び駆動ＴＦＴ９００nmと
接続するようにした点である。
【０１７８】このような有機ＥＬ素子において、まずゲ
ート電圧Ｖｇｐによりｐ型ＴＦＴ９６０をオフにして電
源線を遮断し、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９
４０ nmとスイッチＴＦＴ９１０nmをオンにして、定電流
源９５０nmからの定電流Ｉｄａｔａを駆動ＴＦＴ９００
nmに流す。
【０１７９】駆動ＴＦＴ９００nmに流れる電流が安定す
るまでの間に、保持キャパシタ９２０nmには定電流Ｉｄ
ａｔａに応じた電圧が保持される。
【０１８０】続いて、ゲート電圧Ｖｓｅｌによりｐ型Ｔ
ＦＴ９４０nmとスイッチＴＦＴ９１０nmをオフにし、更
にゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０nmをオンに
し、電源線と駆動ＴＦＴ９００nm及び有機ＬＥＤ９３０
nmを電気的に接続する。このとき、保持キャパシタ９２
０nmに保持された電圧により、定電流Ｉｄａｔａとほぼ
同等か、又はこれに応じた大きさの電流が有機ＬＥＤ９
３０nmに供給される。
【０１８１】このような有機ＥＬ素子では、例えば、走
査電極をゲート電圧Ｖｓｅｌが印加される電極、信号電
極をデータ線として構成することができる。
【０１８２】有機ＬＥＤは、透明アノード（ＩＴＯ）の
上部に発光層を設け、更にその上部にメタルカソードを
設けるようにしても良いし、メタルアノードの上部に、
発光層、光透過性カソード、透明シールを設けるように
しても良く、その素子構造に限定されるものではない。
【０１８３】以上説明したような有機ＥＬ素子を含む有
機ＥＬパネルを表示駆動する信号ドライバＩＣを上述し
たように構成することによって、有機ＥＬパネルについ
て汎用的に用いられる信号ドライバＩＣを提供すること
ができる。
【０１８４】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。例えば、プラズマディスプレイ装
置にも適用可能である。
【０１８５】更に、本発明は上述の実施の形態における
抵抗回路及びスイッチ回路の構成に限定されるものでは
ない。抵抗回路としては、１又は複数の抵抗素子を直列
又は並列に接続して構成することができる。或いは、抵
抗素子１又は複数のスイッチ回路とを直列又は並列に接
続して、抵抗値が可変になるようにこうせいすることも
できる。またスイッチ回路としては、例えばＭＯＳトラ
ンジスタにより構成することができる。
【図面の簡単な説明】
【図１】基準電圧発生回路を含む表示駆動回路が適用さ
れた表示装置の構成の概要を示す構成図である。
【図２】基準電圧発生回路を含む表示駆動回路が適用さ
れた信号ドライバＩＣの機能ブロック図である。
【図３】図３（Ａ）は、ブロック単位で信号電極を駆動
する信号ドライバＩＣの模式図である。図３（Ｂ）は、
パーシャルブロック選択レジスタの概要を示す説明図で
ある。
【図４】縦帯パーシャル表示を模式的に示す説明図であ
る。
【図５】ガンマ補正の原理を説明するための説明図であ
る。
【図６】基準電圧発生回路の原理的構成を示す構成図で
ある。
【図７】第１の構成例における基準電圧発生回路の構成
の概要を示す構成図である。
【図８】第１の構成例における基準電圧発生回路の制御
タイミングの一例を示すタイミングチャートである。
【図９】第２の構成例における基準電圧発生回路の構成
の概要を示す構成図である。
【図１０】第３の構成例における基準電圧発生回路の構
成の概要を示す構成図である。
【図１１】ＤＡＣとボルテージフォロワ回路の具体的な
構成例を示す構成図である。
【図１２】図１２（Ａ）は、各モードにおいてスイッチ
回路のスイッチ状態を示す説明図でダル。図１２（Ｂ）
は、スイッチ制御信号の生成回路の一例を示す回路図で
ある。
【図１３】ボルテージフォロワ回路における通常駆動モ
ードの動作タイミングの一例を示すタイミングチャート
である。
【図１４】第４の構成例における基準電圧発生回路の構
成の概要を示す構成図である。
【図１５】第４の構成例における基準電圧発生回路の制
御タイミングの一例を示すタイミングチャートである。
【図１６】有機ＥＬパネルにおける２トランジスタ方式
の画素回路の一例を示す構成図である。
【図１７】図１７（Ａ）は、有機ＥＬパネルにおける４
トランジスタ方式の画素回路の一例を示す回路構成図で
ある。図１７（Ｂ）は、画素回路の表示制御タイミング
の一例を示すタイミング図である。
【符号の説明】
１０ 表示装置 ２０ 表示パネル ２２nm ＴＦＴ ２４nm 液晶容量 ２６nm 画素電極 ２８nm 対向電極 ３０ 信号ドライバＩＣ ３２ 走査ドライバＩＣ ３４ 電源回路 ３６ コモン電極駆動回路 ３８ 信号制御回路 ４０ 入力ラッチ回路 ４２ シフトレジスタ ４４ ラインラッチ回路 ４６ ラッチ回路 ４８ パーシャルブロック選択レジスタ ５０、１００、１２０、２００、３００ 基準電圧発生
回路 ５２ ＤＡＣ（電圧選択回路） ５４ 出力制御回路 ５６ ボルテージフォロワ回路 ５８Ａ、５８Ｂ パーシャル非表示エリア ６０ パーシャル表示エリア ７０、１０２ ラダー抵抗回路 ７２、１０４、２１４、３１４ 第１のスイッチ回路
（ＳＷ１） ７４、１０６、２１６、３１６ 第２のスイッチ回路
（ＳＷ２） ２１０ 正極性用ラダー抵抗回路 ２１２、３１２ 第１のラダー抵抗回路 ２２０ 負極性用ラダー抵抗回路 ２２２、３２２ 第２のラダー抵抗回路 ２２４、３２４ 第３のスイッチ回路（ＳＷ３） ２２６、３２６ 第４のスイッチ回路（ＳＷ４） ３１０ 正極性用低抵抗ラダー抵抗回路（第１の低抵
抗ラダー抵抗回路） ３２０ 負極性用低抵抗ラダー抵抗回路（第２の低抵抗
ラダー抵抗回路） ３３０ 正極性用高抵抗ラダー抵抗回路（第１の高抵抗
ラダー抵抗回路） ３３２ 第３のラダー抵抗回路 ３３４ 第５のスイッチ回路（ＳＷ５） ３３６ 第６のスイッチ回路（ＳＷ６） ３４０ 負極性用高抵抗ラダー抵抗回路（第２の高抵抗
ラダー抵抗回路） ３４２ 第４のラダー抵抗回路 ３４４ 第７のスイッチ回路（ＳＷ７） ３４６ 第８のスイッチ回路（ＳＷ８） Ｂ０〜Ｂｊ ブロック ＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴ パーシャル
ブロック選択データ ＮＤ1〜ＮＤ4i 第１〜第４ｉの分割ノード ＶＮＤ１〜ＶＮＤｉ 第１〜第ｉの基準電圧出力ノード ＶＳＷ１〜ＶＳＷ（４ｉ） 第１〜第４ｉの基準電圧出
力スイッチ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１２月１９日（２００２．１２．
１９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６１２Ｇ ６２１ ６２１Ｂ ６２３ ６２３Ｆ ６２３Ｒ ６４１ ６４１Ｃ ６４１Ｑ Ｆターム(参考） 2H093 NA31 NA58 NC02 NC22 NC26 NC34 ND06 ND39 5C006 AA16 AC27 AF42 AF51 AF53 AF61 AF69 AF71 AF83 BB16 BC03 BC12 BF03 BF04 BF24 BF25 BF34 BF43 FA47 FA56 5C080 AA06 AA10 BB05 DD03 DD26 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5H410 BB04 CC02 DD02 EA11 EA32 EA33 EA38 EB01 EB37

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 階調データに基づいてガンマ補正された
    階調値を生成するための多値の基準電圧を発生する基準
    電圧発生回路であって、 複数の抵抗回路が直列に接続された第１のラダー抵抗回
    路と、 第１の電源電圧が供給される第１の電源線と前記第１の
    ラダー抵抗回路の一端との間に挿入された第１のスイッ
    チ回路と、 第２の電源電圧が供給される第２の電源線と前記第１の
    ラダー抵抗回路の他端との間に挿入された第２のスイッ
    チ回路と、 前記第１のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割
    ノードと、第１〜第ｉの基準電圧出力ノードとの間にそ
    れぞれ挿入された第１〜第ｉの基準電圧出力スイッチ回
    路と、 を含む正極性用ラダー抵抗回路と、 複数の抵抗回路が直列に接続された第２のラダー抵抗回
    路と、 前記第１の電源線と前記第２のラダー抵抗回路の一端と
    の間に挿入された第３のスイッチ回路と、 前記第２の電源線と前記第２のラダー抵抗回路の他端と
    の間に挿入された第４のスイッチ回路と、 前記第２のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（ｉ＋１）〜第２ｉの分割ノードと、
    第１〜第ｉの基準電圧出力ノードとの間にそれぞれ挿入
    された第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
    路と、 を含む負極性用ラダー抵抗回路と、 を含み、 前記第１及び第２のスイッチ回路と前記第１〜第ｉの基
    準電圧出力スイッチ回路とは、 第１のスイッチ制御信号に基づいて制御され、 前記第３及び第４のスイッチ回路と前記第（ｉ＋１）〜
    第２ｉの基準電圧出力スイッチ回路とは、 第２のスイッチ制御信号に基づいて制御されることを特
    徴とする基準電圧発生回路。
  2. 【請求項２】 請求項１において、 極性反転駆動方式により所与の極性反転周期で出力する
    電圧の極性反転を繰り返す場合に、 前記１及び第２のスイッチ回路と前記第１〜第ｉの基準
    電圧出力スイッチ回路とは、 前記第１のスイッチ制御信号により、正極性の駆動期間
    においてはオン、負極性の駆動期間においてはオフにさ
    れ、 前記３及び第４のスイッチ回路と前記第（ｉ＋１）〜第
    ２ｉの基準電圧出力スイッチ回路とは、 前記第２のスイッチ制御信号により、正極性の駆動期間
    においてはオフ、負極性の駆動期間においてはオンにさ
    れることを特徴とする基準電圧発生回路。
  3. 【請求項３】 請求項２において、 前記第１及び第２のスイッチ制御信号は、 信号電極への駆動制御を行う出力イネーブル信号と、走
    査周期タイミングを示すラッチパルス信号と、極性反転
    駆動方式により出力する電圧の極性反転を繰り返すタイ
    ミングを規定する極性反転信号とを用いて生成されるこ
    とを特徴とする基準電圧発生回路。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 複数の信号電極を単位とした１ブロックごとに各ブロッ
    クの信号電極に対応する表示パネルの表示ラインを表示
    状態又は非表示状態に設定するためのパーシャルブロッ
    ク選択データにより、全ブロックが非表示状態に設定さ
    れたときに、 前記第１及び第２のスイッチ制御信号により、前記第１
    〜第４のスイッチ回路と前記第１〜第２ｉの基準電圧出
    力スイッチ回路とがオフにされることを特徴とする基準
    電圧発生回路。
  5. 【請求項５】 階調データに基づいてガンマ補正された
    階調値を生成するための多値の基準電圧を発生する基準
    電圧発生回路であって、 第１及び第２の電源電圧が供給される第１及び第２の電
    源線との間に直列に接続された複数の抵抗回路を有する
    第１のラダー抵抗回路と、 前記第１のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割
    ノードと、第１〜第ｉの基準電圧出力ノードとの間にそ
    れぞれ挿入された第１〜第ｉの基準電圧出力スイッチ回
    路と、 を含む正極性用ラダー抵抗回路と、 前記第１及び第２の電源線の間に直列に接続された複数
    の抵抗回路を有する第２のラダー抵抗回路と、 前記第２のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（ｉ＋１）〜第２ｉの分割ノードと、
    第１〜第ｉの基準電圧出力ノードとの間にそれぞれ挿入
    された第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
    路と、 を含む負極性用ラダー抵抗回路と、 を含み、 極性反転駆動方式により所与の極性反転周期で出力する
    電圧の極性反転を繰り返す場合に、 前記第１〜第ｉの基準電圧出力スイッチ回路は、 正極性の駆動期間においてはオン、負極性の駆動期間に
    おいてはオフにされ、 前記第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路
    は、 正極性の駆動期間においてはオフ、負極性の駆動期間に
    おいてはオンにされることを特徴とする基準電圧発生回
    路。
  6. 【請求項６】 階調データに基づいてガンマ補正された
    階調値を生成するための多値の基準電圧を発生する基準
    電圧発生回路であって、 複数の抵抗回路が直列に接続された第１のラダー抵抗回
    路と、 第１の電源電圧が供給される第１の電源線と前記第１の
    ラダー抵抗回路の一端との間に挿入された第１のスイッ
    チ回路と、 第２の電源電圧が供給される第２の電源線と前記第１の
    ラダー抵抗回路の他端との間に挿入された第２のスイッ
    チ回路と、 前記第１のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割
    ノードと、第１〜第ｉの基準電圧出力ノードとの間にそ
    れぞれ挿入された第１〜第ｉの基準電圧出力スイッチ回
    路と、 を含む第１の低抵抗ラダー抵抗回路と、 複数の抵抗回路が直列に接続された第２のラダー抵抗回
    路と、 前記第１の電源線と前記第２のラダー抵抗回路の一端と
    の間に挿入された第３のスイッチ回路と、 前記第２の電源線と前記第２のラダー抵抗回路の他端と
    の間に挿入された第４のスイッチ回路と、 前記第２のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（ｉ＋１）〜第２ｉの分割ノードと、
    第１〜第ｉの基準電圧出力ノードとの間にそれぞれ挿入
    された第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
    路と、 を含む第２の低抵抗ラダー抵抗回路と、 直列に接続された複数の抵抗回路を有し、前記第１のラ
    ダー抵抗回路より高抵抗の第３のラダー抵抗回路と、 前記第１の電源線と前記第３のラダー抵抗回路の一端と
    の間に挿入された第５のスイッチ回路と、 前記第２の電源線と前記第３のラダー抵抗回路の他端と
    の間に挿入された第６のスイッチ回路と、 前記第３のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（２ｉ＋１）〜第３ｉの分割ノード
    と、第１〜第ｉの基準電圧出力ノードとの間にそれぞれ
    挿入された第（２ｉ＋１）〜第３ｉの基準電圧出力スイ
    ッチ回路と、 を含む第１の高抵抗ラダー抵抗回路と、 直列に接続された複数の抵抗回路を有し、前記第２のラ
    ダー抵抗回路より高抵抗の第４のラダー抵抗回路と、 前記第１の電源線と前記第４のラダー抵抗回路の一端と
    の間に挿入された第７のスイッチ回路と、 前記第２の電源線と前記第４のラダー抵抗回路の他端と
    の間に挿入された第８のスイッチ回路と、 前記第４のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（３ｉ＋１）〜第４ｉの分割ノード
    と、第１〜第ｉの基準電圧出力ノードとの間にそれぞれ
    挿入された第（３ｉ＋１）〜第４ｉの基準電圧出力スイ
    ッチ回路と、 を含む第２の高抵抗ラダー抵抗回路と、 を含み、 前記第１及び第２のスイッチ回路と前記第１〜第ｉの基
    準電圧出力スイッチ回路とは、 第１のスイッチ制御信号に基づいて制御され、 前記第３及び第４のスイッチ回路と前記第（ｉ＋１）〜
    第２ｉの基準電圧出力スイッチ回路とは、 第２のスイッチ制御信号に基づいて制御され、 前記第５及び第６のスイッチ回路と前記第（２ｉ＋１）
    〜第３ｉの基準電圧出力スイッチ回路は、 第３のスイッチ制御信号に基づいて制御され、 前記第７及び第８のスイッチ回路と前記第（３ｉ＋１）
    〜第４ｉの基準電圧出力スイッチ回路は、 第４のスイッチ制御信号に基づいて制御されることを特
    徴とする基準電圧発生回路。
  7. 【請求項７】 請求項６において、 極性反転駆動方式により所与の極性反転周期で出力する
    電圧の極性反転を繰り返す場合に、 前記第１及び第２のスイッチ回路と前記第１〜第ｉの基
    準電圧出力スイッチ回路とは、 前記第１のスイッチ制御信号により、正極性の駆動期間
    の所与の制御期間においてはオン、負極性の駆動期間の
    所与の制御期間においてはオフにされ、 前記第３及び第４のスイッチ回路と前記第（ｉ＋１）〜
    第２ｉの基準電圧出力スイッチ回路とは、 前記第２のスイッチ制御信号により、正極性の駆動期間
    の所与の制御期間においてはオフ、負極性の駆動期間の
    所与の制御期間においてはオンにされ、 前記第５及び第６のスイッチ回路と前記第（２ｉ＋１）
    〜第３ｉの基準電圧出力スイッチ回路とは、 前記第３のスイッチ制御信号により、正極性の駆動期間
    においてはオン、負極性の駆動期間においてはオにさ
    れ、 前記第７及び第８のスイッチ回路と前記第（３ｉ＋１）
    〜第４ｉの基準電圧出力スイッチ回路とは、 前記第４のスイッチ制御信号により、正極性の駆動期間
    においてはオン、負極性の駆動期間においてはオフにさ
    れることを特徴とする基準電圧発生回路。
  8. 【請求項８】 請求項７において、 前記第１〜第４のスイッチ制御信号は、 信号電極への駆動制御を行う出力イネーブル信号と、走
    査周期タイミングを示すラッチパルス信号と、極性反転
    駆動方式により出力する電圧の極性反転を繰り返すタイ
    ミングを規定する極性反転信号と、前記制御期間を規定
    する制御期間指定信号とを用いて生成されることを特徴
    とする基準電圧発生回路。
  9. 【請求項９】 請求項６乃至８のいずれかにおいて、 複数の信号電極を単位とした１ブロックごとに各ブロッ
    クの信号電極に対応する表示パネルの表示ラインを表示
    状態又は非表示状態に設定するためのパーシャルブロッ
    ク選択データにより、全ブロックが非表示状態に設定さ
    れたときに、前記第１〜第４のスイッチ制御信号によ
    り、前記第１〜８のスイッチ回路と前記第１〜第４ｉの
    基準電圧出力スイッチ回路とがオフにされることを特徴
    とする基準電圧発生回路。
  10. 【請求項１０】 階調データに基づいてガンマ補正され
    た階調値を生成するための多値の基準電圧を発生する基
    準電圧発生回路であって、 第１及び第２の電源電圧が供給される第１及び第２の電
    源線の間に直列に接続された複数の抵抗回路を有する第
    １のラダー抵抗回路と、 前記第１のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割
    ノードと、第１〜第ｉの基準電圧出力ノードとの間にそ
    れぞれ挿入された第１〜第ｉの基準電圧出力スイッチ回
    路と、 を含む第１の低抵抗ラダー抵抗回路と、 前記第１及び第２の電源線の間に直列に接続された複数
    の抵抗回路を有する第２のラダー抵抗回路と、 前記第２のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（ｉ＋１）〜第２ｉの分割ノードと、
    第１〜第ｉの基準電圧出力ノードとの間にそれぞれ挿入
    された第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回
    路と、 を含む第２の低抵抗ラダー抵抗回路と、 前記第１及び第２の電源線の間に直列に接続された複数
    の抵抗回路を有し、前記第１のラダー抵抗回路より高抵
    抗の第３のラダー抵抗回路と、 前記第３のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（２ｉ＋１）〜第３ｉの分割ノード
    と、第１〜第ｉの基準電圧出力ノードとの間にそれぞれ
    挿入された第（２ｉ＋１）〜第３ｉの基準電圧出力スイ
    ッチ回路と、 を含む第１の高抵抗ラダー抵抗回路と、 前記第１及び第２の電源線の間に直列に接続された複数
    の抵抗回路を有し、前記第２のラダー抵抗回路より高抵
    抗の第４のラダー抵抗回路と、 前記第４のラダー抵抗回路を構成する各抵抗回路により
    抵抗分割された第（３ｉ＋１）〜第４ｉの分割ノード
    と、第１〜第ｉの基準電圧出力ノードとの間にそれぞれ
    挿入された第（３ｉ＋１）〜第４ｉの基準電圧出力スイ
    ッチ回路と、 を含む第２の高抵抗ラダー抵抗回路と、 を含み、 極性反転駆動方式により所与の極性反転周期で信号電極
    に出力する電圧の極性反転を繰り返す場合に、 前記第１〜第ｉの基準電圧出力スイッチ回路は、 正極性の駆動期間の所与の制御期間においてはオン、負
    極性の駆動期間の所与の制御期間においてはオフにさ
    れ、 前記第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路
    は、 正極性の駆動期間の所与の制御期間においてはオフ、負
    極性の駆動期間の所与の制御期間においてはオンにさ
    れ、 前記第（２ｉ＋１）〜第３ｉの基準電圧出力スイッチ回
    路は、 正極性の駆動期間においてはオン、負極性の駆動期間に
    おいてはオフにされ、 前記第（３ｉ＋１）〜第４ｉの基準電圧出力スイッチ回
    路は、 正極性の駆動期間においてはオン、負極性の駆動期間に
    おいてはオフにされることを特徴とする基準電圧発生回
    路。
  11. 【請求項１１】 請求項１乃至１０のいずれか記載の基
    準電圧発生回路と、 前記基準電圧発生回路によって発生された多値の基準電
    圧から、階調データに基づいて電圧を選択する電圧選択
    回路と、 前記電圧選択回路によって選択された電圧を用いて信号
    電極を駆動する信号電極駆動回路と、 を含むことを特徴とする表示駆動回路。
  12. 【請求項１２】 複数の信号電極を単位とした１ブロッ
    クごとに、各ブロックの信号電極に対応する表示パネル
    の表示ラインを表示状態又は非表示状態に設定するため
    のパーシャルブロック選択データを保持するパーシャル
    ブロック選択レジスタと、 前記パーシャルブロック選択データに基づいて、対応す
    る信号電極を駆動するための基準電圧を発生する請求項
    ４又は９記載の基準電圧発生回路と、 前記基準電圧発生回路によって発生された多値の基準電
    圧から、階調データに基づいて電圧を選択する電圧選択
    回路と、 前記電圧選択回路によって選択された電圧を用いて信号
    電極を駆動する信号電極駆動回路と、 を含むことを特徴とする表示駆動回路。
  13. 【請求項１３】 複数の信号電極と、 前記複数の信号電極と交差する複数の走査電極と、 前記複数の信号電極と前記複数の走査電極とにより特定
    される画素と、 前記複数の信号電極を駆動する請求項１１又は１２記載
    の表示駆動回路と、 前記複数の走査電極を駆動する走査電極駆動回路と、 を含むことを特徴とする表示装置。
  14. 【請求項１４】 複数の信号電極と、 前記複数の信号電極と交差する複数の走査電極と、 前記複数の信号電極と前記複数の走査電極とにより特定
    される画素と、 を含む表示パネルと、 前記複数の信号電極を駆動する請求項１１又は１２記載
    の表示駆動回路と、 前記複数の走査電極を駆動する走査電極駆動回路と、 を含むことを特徴とする表示装置。
  15. 【請求項１５】 階調データに基づいてガンマ補正され
    た階調値を生成するための多値の基準電圧を発生する基
    準電圧発生方法であって、 極性反転駆動方式により所与の極性反転周期で出力する
    電圧の極性反転を繰り返す場合に、 正極性の駆動期間において、 直列に接続された複数の抵抗回路の各抵抗回路により抵
    抗分割された第１〜第ｉの分割ノードの電圧を第１〜第
    ｉ（ｉは２以上の整数）の基準電圧として出力する第１
    のラダー抵抗回路の両端それぞれと、第１及び第２の電
    源電圧が供給される第１及び第２の電源線とを電気的に
    接続すると共に、 直列に接続された複数の抵抗回路の各抵抗回路により抵
    抗分割された第（ｉ＋１）〜第２ｉの分割ノードの電圧
    を第１〜第ｉの基準電圧として出力する第２のラダー抵
    抗回路と、前記第１及び第２の電源線とを電気的に遮断
    し、 正極性の駆動期間において、 前記第１のラダー抵抗回路と、前記第１及び第２の電源
    線とを電気的に遮断するとともに、 前記第２のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に接続することを特徴とす
    る基準電圧発生方法。
  16. 【請求項１６】 階調データに基づいてガンマ補正され
    た階調値を生成するための多値の基準電圧を発生する基
    準電圧発生方法であって、 極性反転駆動方式により所与の極性反転周期で出力する
    電圧の極性反転を繰り返す場合に、 正極性の駆動期間の所与の制御期間において、 直列に接続された複数の抵抗回路の各抵抗回路により抵
    抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノ
    ードの電圧を第１〜第ｉの基準電圧として出力する第１
    のラダー抵抗回路の両端それぞれと、第１及び第２の電
    源電圧が供給される第１及び第２の電源線とを電気的に
    接続すると共に、 直列に接続された複数の抵抗回路の各抵抗回路により抵
    抗分割された第（ｉ＋１）〜第２ｉの分割ノードの電圧
    を第１〜第ｉの基準電圧として出力する第２のラダー抵
    抗回路の両端それぞれと、前記第１及び第２の電源線と
    を電気的に遮断し、 正極性の駆動期間の前記制御期間経過後において、 前記第１のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に遮断し、 負極性の駆動期間の所与の制御期間において、 前記第２のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に接続するとともに、 前記第１のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に遮断し、 負極性の駆動期間の前記制御期間経過後において、 前記第２のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に遮断し、 正極性の駆動期間において、 直列に接続された複数の抵抗回路の各抵抗回路により抵
    抗分割された第（２ｉ＋１）〜第３ｉの分割ノードの電
    圧を第１〜第ｉの基準電圧として出力し、前記第１のラ
    ダー抵抗回路より高抵抗の第３のラダー抵抗回路の両端
    それぞれと、前記第１及び第２の電源線とを電気的に接
    続すると共に、 直列に接続された複数の抵抗回路の各抵抗回路により抵
    抗分割された第（３ｉ＋１）〜第４ｉの分割ノードの電
    圧を第１〜第ｉの基準電圧として出力し、前記第２のラ
    ダー抵抗回路より高抵抗の第４のラダー抵抗回路の両端
    それぞれと、前記第１及び第２の電源線とを電気的に遮
    断し、 負極性の駆動期間において、 前記第３のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に遮断するとともに、 前記第４のラダー抵抗回路の両端それぞれと、前記第１
    及び第２の電源線とを電気的に接続することを特徴とす
    る基準電圧発生方法。
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